CN1331155C - 基于选择存储单元与基准单元的电阻差读出数据的存储器 - Google Patents

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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Abstract

电阻高的源线(SL1～SLn、SLd0、SLd1)沿与基准单元(RMC)相同的方向配置。在通过选择存储单元(RMC#)与选择基准单元(RMC#)的电流路径之间，在与基准单元(RMC)交叉的方向配置的布线上的路径长度自然地达到均衡，而与地址选择结果无关。因此，这些电流路径间的电阻差反映了选择存储单元(RMC#)与选择基准单元(RMC#)的电阻差而与地址选择无关，从而提高了数据读出容限。

Description

基于选择存储单元与基准单元的电阻差读出数据的存储器
技术领域
本发明涉及存储器，更特定地说，涉及以薄膜磁性体存储器为代表的、包括具有随存储数据的数据电平而异的电阻的存储单元的存储器。
背景技术
作为能以低功耗进行非易失性的数据存储的存储器，MRAM(磁随机存取存储器)器件正令人注目。MRAM器件应用了在半导体集成电路中形成了的多个薄膜磁性体，以进行非易失性的数据存储的各个薄膜磁性体为存储单元，它是一种可进行随机存取的存储器。
特别是，近年来借助于将利用了磁隧道结的薄膜磁性体用作存储单元，发表了MRAM器件的性能取得飞速进步的消息。关于包括了具有磁隧道结的存储单元的MRAM器件，已在“A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell，在每个单元中应用磁隧道结和FET开关的一种10ns读写非易失性存储器阵列”，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000.，“Nonvolatile RAM based on MagneticTunnel Junction Elements，基于磁隧道结元件的非易失性RAM”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.，以及“A256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM，一种256kb3.0V 1T1MTJ非易失性磁阻RAM”ISSCC Digest of TechnicalPapers，TA7.6，Feb.2001.等技术文献中予以公开。
图16是示出具有磁隧道结的存储单元(以下也仅称为“MTJ存储单元”)的结构的概略图。
参照图16，MTJ存储单元包含其电阻随磁写入的存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL与源线SL之间与隧道磁阻元件TMR串联连接。典型情况是，应用了在半导体衬底上形成了的场效应型晶体管作为存取晶体管ATR。
对于MTJ存储单元，设置了用于在数据写入时分别流过不同方向的数据写入电流的位线BL和数字线DL、用于指示数据读出的字线WL以及用于在数据读出时将隧道磁阻元件TMR下拉到固定电压(例如接地电压)的源线。在数据读出时，响应于存取晶体管ATR的导通，隧道磁阻元件TMR被电耦合在源线SL与位线BL之间。
图17是说明对MTJ存储单元的数据写入工作的概念图。
参照图17，隧道磁阻元件TMR包括具有被固定了的恒定的磁化方向的强磁性体层(以下也仅称为“固定磁化层”)FL和在与外加磁场对应的方向被磁化的强磁性体层(以下也仅称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间设置了用绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL根据被写入的存储数据的电平在与固定磁化层FL的相同方向或与固定磁化层FL的相反方向而被磁化。由这些固定磁化层FL、隧道阻挡层TB和自由磁化层VL形成磁隧道结。
隧道磁阻元件TMR的电阻随固定磁化层FL和自由磁化层VL的各自的磁化方向的相对关系而变化。具体地说，隧道磁阻元件TMR的电阻在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向为相同(平行)时成为最小值Rmin，在两者的磁化方向为相反(反平行)时成为最大值Rmax。
在数据写入时，字线WL被非激活，存取晶体管ATR被关断。在该状态下，用于使自由磁化层VL磁化的数据写入电流在各位线BL和各数字线DL中，在与写入数据的电平相应的方向流过。
图18是示出数据写入时数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。
参照图18，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中沿易磁化轴(EA)方向所施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中沿难磁化轴(HA)方向作用的磁场。磁场H(EA)和H(HA)分别对应于因分别流过位线BL和数字线DL的电流而产生的2个磁场的各一个。
在MTJ存储单元中，固定磁化层FL的被固定了的磁化方向预先沿自由磁化层VL的易磁化轴，而自由磁化层VL根据存储数据的电平(“1”和“0”)沿易磁化轴方向，在与固定磁化层FL平行或反平行(相反)方向而被磁化。MTJ存储单元与自由磁化层VL的2个磁化方向对应地可存储1位的数据(“1”和“0”)。
自由磁化层VL的磁化方向仅仅在外加磁场H(EA)与H(HA)之和到达图18所示的星形特性线的外侧区域时才可以重新改写。即，在外加的数据写入磁场为相当于星形特性线的内侧区域的强度时，自由磁化层VL的磁化方向不变。
如星形特性线所示，借助于施加对自由磁化层VL来说为难磁化轴方向的磁场，可降低为改变沿易磁化轴的磁化方向所必须的磁化阈值。
如图18所示的例子那样，在设计了数据写入时的工作点的情况下，在作为数据写入对象的MTJ存储单元中，易磁化轴方向的数据写入磁场的强度被设计成HWR。即，设计流过位线BL或数字线DL的数据写入电流值，以便得到该数据写入磁场HWR。一般来说，数据写入磁场HWR用为了切换磁化方向所需的转换磁场HSW与裕量部分ΔH之和来表示。即，用HWR＝HSW+ΔH表示。
为了改写MTJ存储单元的存储数据，即隧道磁阻元件TMR的磁化方向，有必要在数字线DL和位线BL双方流过规定电平以上的数据写入电流。据此，隧道磁阻元件TMR中的自由磁化层VL根据沿易磁化轴(EA)的数据写入磁场的方向，与固定磁化层FL平行，或者在相反(反平行)方向被磁化。一旦被写入到隧道磁阻元件TMR中的磁化方向，即MTJ存储单元的存储数据在直至进行新的数据写入的期间被非易失地保持住。
图19是说明来自MTJ存储单元的数据读出工作的概念图。
参照图19，在数据读出工作时，存取晶体管ATR响应于字线WL的激活而导通。据此，隧道磁阻元件TMR在被下拉到规定电压Vss的状态下与位线BL电耦合。
在该状态下，如果将位线BL上拉到规定电压，则与隧道磁阻元件TMR的电阻对应、即与MTJ存储单元的存储数据的电平对应的存储单元电流Icel1通过包含位线BL和隧道磁阻元件TMR的电流路径。例如，通过将该存储单元电流Icel1与规定的基准电流Iref(未图示)进行比较，即可从MTJ存储单元读出存储数据。
这样，由于隧道磁阻元件TMR的电阻随可按照所施加的数据写入磁场改写的磁化方向而变化，借助于与隧道磁阻元件TMR的电阻Rmax和Rmin以及存储数据的电平(“1”和“0”)分别对应，可进行非易失性的数据存储。
这样，在MRAM器件中，利用在对应于存储数据电平的差异的隧道磁阻元件TMR处的结电阻差，即电阻差ΔR＝(Rmax-Rmin)，进行数据的存储。即，根据对通过选择存储单元的存储单元电流的检测，进行数据的读出。
对于数据读出，与用于进行数据存储的正规存储单元不同地设置用于生成与这样的存储单元电流进行比较的基准电流的基准单元。即，这样的基准单元被设计成具有MTJ存储单元的2种电阻Rmax与Rmin的中间值。
在数据读出时，设置包含选择存储单元的存储单元电流的电流路径(以下也称为“存储单元电流路径”)和包含基准单元的基准电流的电流路径(以下也称为“基准电流路径”)，根据与各自的通过电流的比较进行数据读出。
一般来说，隧道磁阻元件的电阻为数十KΩ的水平，数据读出时通过在隧道磁阻元件的两端施加0.5V左右的低电压，产生20μA左右的存储单元电流。此时，由上述的电阻差ΔR产生的电流差为数μA程度，所以在选择存储单元与基准单元之间的电阻差的检测必须要进行高灵敏度的电流比较。
因此，在这样2条电流路径中，如果除选择存储单元和基准单元外的路径部分的电阻(以下也称为“路径电阻”)有很大的差异，则无法高精度地读出选择存储单元与基准单元的电阻差，从而降低了数据读出精度。
一般来说，在MRAM器件中，由于MTJ存储单元被集成配置成行列状，所以存储单元电流路径至少依赖于由地址选择结果所示的选择存储单元的位置而变化。因此，依赖于地址选择结果，在存储单元电流路径与基准电流路径之间，有必要考虑为路径电阻之差不变。再有，这样的问题不仅对MRAM器件，而且对备有其电阻值随存储数据的电平而变化的存储单元的存储器也是共同的。
发明内容
本发明的目的是在基于基准单元与选择存储单元的电阻差而进行数据读出的存储器中，谋求数据读出容限的提高。
本发明的存储器包括将多个存储单元和多个基准单元配置成行列状的存储器阵列，其中，各多个存储单元根据存储数据而具有2个水平的电阻的一方，各多个基准单元作为多个存储单元之中在数据读出时被选择的1个比较对象而被设置。多个基准单元沿行和列的一方被配置成与多个存储单元共有行和列的另一方。存储器包括分别与行对应地配置、在选择行中被激活的多条字线，分别与列对应地配置的多条数据线，以及分别与行和列的一方对应地配置、各自供给固定电压的多条源线。多个存储单元的每一个包含被串联连接在多条数据线的对应的1条与多条源线的对应的1条之间、其电阻随存储数据而变化的存储元件和响应于对应的字线的激活而导通的存取元件，多条数据线包含在数据读出时多个存储单元之中与被选择为数据读出对象的选择存储单元连接的第1数据线，以及在数据读出时多个基准单元之中在与选择存储单元之间与共有行和列的另一方的选择基准单元连接的第2数据线。存储器还包括在数据读出时将第1和第2数据线与不同于固定电压的电压耦合、形成分别通过选择存储单元和选择基准单元的第1和第2电流路径的数据读出电路，数据读出电路根据第1和第2电流路径的电阻差，从选择存储单元读出存储数据。
因而，本发明的主要优点在于，通过使基准单元与源线的配置方向一致，在包含选择存储单元的第1电流路径与包含选择基准单元的第2电流路径之间，可使电阻较大的源线上的路径长度均衡，而与地址选择结果无关。因此，由于可使第1与第2电流路径的各自的总电阻之差表示选择存储单元与选择基准单元的电阻差，所以可依赖于地址选择结果而防止数据读出容限减少，以稳定数据读出工作。
本发明的另一结构的存储器包括将多个存储单元和多个基准单元配置成行列状的存储器阵列，其中，各多个存储单元根据存储数据而具有2个水平的电阻的一方，各多个基准单元作为多个存储单元之中在数据读出时被选择的1个比较对象而被设置，多个基准单元沿行被配置成与多个存储单元共有列。存储器包括分别与行对应地配置、在选择行中被激活的多条字线，分别与列对应地配置的多条数据线，以及分别与列对应地配置、各自供给固定电压的多条源线。多个存储单元的每一个包含被串联连接在多条数据线的对应的1条与多条源线的对应的1条之间、其电阻随存储数据而变化的存储元件和响应于对应的字线的激活而导通的存取元件，多条数据线包含在数据读出时多个存储单元之中与被选择为数据读出对象的选择存储单元连接的第1数据线，以及在数据读出时多个基准单元之中在与选择存储单元之间与共有列的选择基准单元连接的第2数据线。存储器还包括在数据读出时将第1和第2数据线与不同于固定电压的电压耦合、形成分别通过选择存储单元和选择基准单元的第1和第2电流路径的数据读出电路，数据读出电路根据第1和第2电流路径的电阻差，从选择存储单元读出存储数据，多条数据线的每单位长度的电阻被设计成与多条源线的每单位长度的电阻相同。
在这样的存储器中，在基准单元沿行方向配置的结构中，由于沿列方向配置的源线和数据线的每单位长度的电阻被设计成相同，在包含选择存储单元的第1电流路径与包含选择基准单元的第2电流路径之间，可使分别除去选择存储单元和选择基准单元的部分的电阻均衡，而与地址选择结果无关。因此，由于可使第1与第2电流路径的各自的总电阻之差表示选择存储单元与选择基准单元的电阻差，所以可依赖于地址选择结果而防止数据读出容限减少，以稳定数据读出工作。
本发明的又一结构的存储器包括将多个存储单元和多个基准单元配置成行列状的存储器阵列，其中，各多个存储单元根据存储数据而具有2个水平的电阻的一方，各多个基准单元作为多个存储单元之中在数据读出时被选择的1个比较对象而被设置，多个基准单元沿列被配置成与多个存储单元共有行。存储器包括分别与行对应地配置、在选择行中被激活的多条字线，分别与列对应地配置的多条数据线，以及分别与行对应地配置、各自供给固定电压的多条源线。多个存储单元的每一个包含被串联连接在多条数据线的对应的1条与多条源线的对应的1条之间、其电阻随存储数据而变化的存储元件和响应于对应的字线的激活而导通的存取元件，多条数据线包含在数据读出时多个存储单元之中与被选择为数据读出对象的选择存储单元连接的第1数据线，以及在数据读出时多个基准单元之中在与选择存储单元之间与共有行的选择基准单元连接的第2数据线。存储器还包括在与存储器阵列邻接的区域沿行配置、数据读出时将第1和第2数据线电连接的第1和第2数据总线，在数据读出时将第1和第2数据总线与不同于固定电压的电压耦合、形成分别通过选择存储单元和选择基准单元的第1和第2电流路径的数据读出电路。数据读出电路根据第1和第2电流路径的电阻差，从选择存储单元读出存储数据，多条源线的每单位长度的电阻被设计成与第1和第2数据线的每单位长度的电阻相同。
在这样的存储器中，在基准单元沿列方向配置的结构中，由于沿行方向配置的源线、第1和第2数据总线的每单位长度的电阻被设计成相同，在包含选择存储单元的第1电流路径与包含选择基准单元的第2电流路径之间，可使分别除去选择存储单元和选择基准单元的部分的电阻均衡，而与地址选择结果无关。因此，由于可使第1与第2电流路径的各自的总电阻之差表示选择存储单元与选择基准单元的电阻差，所以可依赖于地址选择结果而防止数据读出容限减少，以稳定数据读出工作。
附图说明
图1是表示本发明的实施例的MRAM器件的总体结构的概略框图。
图2是说明存储器阵列及其外围电路的实施例1的结构的电路图。
图3是表示存储单元和基准单元外围的结构的剖面图。
图4是说明包括基准单元的MRAM器件中的数据写入和数据读出工作的第1工作波形图。
图5是说明包括基准单元的MRAM器件中的数据写入和数据读出工作的第2工作波形图。
图6A～6D是表示实施例1的结构中的接地布线的配置例的概念图。
图7是说明存储器阵列及其外围电路的实施例2的结构的电路图。
图8是表示实施例2的存储单元和基准单元外围的结构的剖面图。
图9A、9B是表示实施例2的结构中的接地布线的配置例的概念图。
图10是说明存储器阵列及其外围电路的实施例3的结构的电路图。
图11是表示实施例3的存储单元和基准单元外围的结构例的剖面图。
图12是表示实施例3的存储单元和基准单元外围的另一结构例的剖面图。
图13A、13B是表示实施例3的结构中的接地布线的配置例的概念图。
图14是说明存储器阵列及其外围电路的实施例4的结构的电路图。
图15A、15B是表示实施例4的结构中的接地布线的配置例的概念图。
图16是表示MTJ存储单元的结构的概略图。
图17是说明对MTJ存储单元的数据写入工作的概念图。
图18是表示数据写入时数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。
图19是说明来自MTJ存储单元的数据读出工作的概念图。
具体实施方式
以下，参照附图详细地说明本发明的实施例。再有，假定图中的同一符号表示相同或相当的部分。
(实施例1)
图1的MRAM器件1作为本申请的发明的存储器的代表例而示出。再有，从以下的说明中可知，本申请的发明的应用并不限定于MRAM器件，可广泛地应用于包括其电阻值随存储数据的电平而变化的存储单元的存储器。
参照图1，MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD而进行随机存取，执行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1包括响应于控制信号CMD而控制MRAM器件1的整体工作的控制电路5和含有配置成行列状的MTJ存储单元MC的存储器阵列10。
在存储器阵列10中，分别对应于MTJ存储单元的行(以下，也仅称为“存储单元行”)，配置读字线RWL和数字线DL，分别对应于MTJ存储单元的列(以下，也仅称为“存储单元列”)，配置位线BL。或者，为了形成折叠型位线结构，对应于各存储单元列，也可形成配置由位线BL和/BL构成的位线对BLP的结构。在图1中，示出了有代表性地示出的1个MTJ存储单元MC、与之对应的读字线RWL、数字线DL和位线BL(或位线对BLP)的配置。
MRAM器件1还包括对由地址信号示出的行地址RA进行译码、用于进行存储器阵列10中的行选择的行译码器20，对由地址信号ADD示出的列地址CA进行译码、用于进行存储器阵列10中的列选择的列译码器25，以及读出/写入控制电路30和35。
读出/写入控制电路30和35是对存储器阵列10用于进行数据写入工作的电路组和从存储器阵列10用于进行数据读出的电路组的总称。
数字线DL在夹着存储器阵列10与行译码器20相反一侧的区域中与规定电压Vss(例如接地电压)耦合。
参照图2，存储器阵列10具有被排列成n行×m列(n、m：自然数)的多个MTJ存储单元MC。再有，以下也将MTJ存储单元仅称为存储单元MC。
分别与存储单元行对应地配置读字线RWL1～RWLn、数字线DL1～DLn和源线SL1～SLn。分别与存储单元列对应地设置互补的位线BL1、/BL1～BLm、/BLm。
源线SL1～SLn的每一条的两端与接地布线GL1和GL2连接，对存储单元MC供给接地电压GND。再有，以下将读字线RWL1～RWLn、数字线DL1～DLn、位线BL1～BLm、/BL1～/BLm和源线SL1～SLn进行总称，也表示为读字线RWL、数字线DL、位线BL、/BL和源线SL。另外，也将信号、信号线和数据的2值的高电压状态(例如电源电压Vcc)和低电压状态(例如接地电压GND)分别称为“H电平”和“L电平”。
各存储单元MC与图16所示的结构同样地被构成、具有被串联连接在对应的位线BL或/BL与源线SL之间的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR的栅与对应的读字线RWL连接。隧道磁阻元件TMR在与存储数据(“1”或“0”)对应的方向被磁化，具有电阻Rmax和Rmin中的某一个。再有，对于与隧道磁阻元件TMR相当的部分，也可用其电阻随存储数据的电平而变化的其它元件置换。
各存储单元的电阻严格地说是隧道磁阻元件TMR、存取晶体管ATR的导通电阻和其它的寄生电阻之和，但由于隧道磁阻元件TMR以外的电阻部分是恒定的，与存储数据无关，所以在下面，对于与存储数据对应的2种正规的存储单元的电阻也用Rmax和Rmin表示，表示为两者之差ΔR(即，ΔR＝Rmax-Rmin)。
存储单元MC与每1行的位线BL1～BLm和/BL1～/BLm中的某一方耦合。属于奇数行(例如第1行)的存储单元MC与位线BL1～BLm耦合，属于偶数行(例如第2行)的存储单元MC与位线/BL1～BLm连接。
在存储单元10中，还配置有沿行方向配置的2m个基准单元RMC，以便形成2个基准单元行。这样的基准单元RMC分别与位线BL1、/BL1、...、/BLm连接。分别与2个基准单元行对应地，虚设读字线DRWL0、DRWL1和源线SLd0、SLd1与读字线RWL和源线SL同样，沿行方向设置。以下在总称虚设读字线DRWL0、DRWL1和源线SLd0、SLd1的情况下，表示为虚设读字线DRWL和源线SLd。源线SLd与源线SL同样，其两端与接地布线GL1和GL2连接，对基准单元RMC供给接地电压GND。
各基准单元RMC具有被串联连接在对应的位线BL或/BL与对应的源线SLd之间的基准电阻TMRr和存取元件ATRr。存取元件ATRr与MTJ存储单元中的存取晶体管同样，用场效应型晶体管形成，其栅与虚设读字线DRWL0和DRWL1的对应的一方连接。
基准单元RMC的电阻被设计成各存储单元MC的2种电阻Rmax与Rmin的中间水平，最好为(Rmax+Rmin)/2。例如，对基准电阻TMRr进行与MTJ存储单元MC内的隧道磁阻元件TMR同样的设计，并且在预先写入与电阻Rmin对应的存储数据方面，通过使构成存取元件ATRr的晶体管的尺寸与存取晶体管ATR不同，或通过将存取元件ATRr的栅电压，即虚设读字线DRWL的H电平电压设定为与读字线RWL不同的电平，实现这样的特性的基准单元。
再有，由于基准单元RMC的存储数据无需改写，所以如图2所示，无需配置分别与基准单元行对应地设置的数字线DLd0和DLd1，但通过设置这样的数字线，可确保在存储器阵列10端部处的形状图形的连续性，减少存储器阵列10内的制造尺寸和形状的加工离散度。
基准单元RMC被虚设读字线DRWL0和DRWL1中的某一方选择。在被虚设读字线DRWL0选择的基准单元组中，存取元件ATRr响应于虚设读字线DRWL0的激活而导通。虚设读字线DRWL0在偶数行包含选择存储单元的情况下，与选择行的读字线RWL一起被激活。因而，在选择偶数行时，隧道磁阻元件TMR被分别电耦合在位线/BL1～/BLm与源线SL之间，而基准电阻TMRr被分别电耦合在位线BL1～BLm与源线SLd0之间。
另一方面，在被虚设读字线DRWL1选择的剩下的基准单元组中，存取元件ATRr响应于虚设读字线DRWL1的激活而导通。虚设读字线DRWL1在奇数行包含选择存储单元的情况下，与选择行的读字线RWL一起被激活。因而，在选择奇数行时，隧道磁阻元件TMR被分别电耦合在位线BL1～BLm与源线SL之间，而基准电阻TMRr被分别电耦合在位线/BL1～/BLm与源线SLd1之间。
图3是表示存储单元MC和基准单元RMC外围的结构的剖面图。
参照图3，在半导体衬底SUB上形成了的存取晶体管ATR(或存取元件ATRr)具有杂质扩散区110和120，以及栅130。杂质扩散区110与接地电压电耦合。因而，以下将杂质扩散区110称为源区，将杂质区120也称为漏区。
属于同一存储单元行的存取晶体管ATR的源区110互相被电耦合。即，与源区110相当的杂质扩散区被配置成沿存储器阵列10上的行方向延伸，形成图2所示的源线SL(或源线SLd)。如已经说明的那样，源线SL、SLd在与存储器阵列10邻接的区域中通过接地布线GL1和GL2与接地电压GND耦合。
漏区120通过金属布线层M1和在接触孔中形成了的金属膜140，经导电性条150与隧道磁阻元件TMR耦合。在隧道磁阻元件TMR的下层，数字线DL被设置在靠近的金属布线层M1上，在隧道磁阻元件TMR的上层，位线BL在金属布线层M2上被形成。位线BL与隧道磁阻元件TMR电耦合。
读字线RWL通常作为在行方向延伸设置的多晶硅布线而被设置。利用该多晶硅布线，属于同一存储单元行的存取晶体管ATR的栅130相互之间被电耦合。
这样一来，流过数据写入电流的数字线DL和位线BL形成电阻较小的金属布线，而无需流过数据写入电流的源线SL和读字线RWL则不用金属布线形成，从而可削减存储单元MC和基准单元RMC的结构中所必须的金属布线层数，谋求单元的小型化。其结果是，因存储器阵列的小面积化而导致的装置的小型化成为可能。
接着，说明存储器10外围的结构。
再次参照图2，在存储器10的外围，与各存储单元行对应地设置被设置在电源电压Vcc与数字线DL的一端之间的数字线驱动器41。数字线驱动器41例如用N沟道MOS晶体管构成。各数字线驱动器41在其栅上接受在选择了对应的存储单元行时被激活为H电平的译码信号。
其结果是，选择行的数字线DL响应于数字线驱动器41的导通而将其一端与另一端分别与电源电压Vcc和接地电压GND连接。其结果是，可使从电源电压Vcc向接地电压GND的规定方向的数据写入电流流到选择行的数字线DL。利用该规定方向的数据写入电流，在对应的存储单元中，沿难磁化轴(HA)方向的数据写入磁场起作用。
在与存储器阵列10邻接的区域，构成数据总线对DBP1的数据总线DB1、/DB1和构成数据总线对DBP2的数据总线DB2、/DB2沿行方向配置。数据总线对DBP1和DBP2夹着存储器阵列10被配置在互相相反一侧的区域。
此外，对应于存储单元列的每一列，设置列选择线CSL1～CSLm、列选择门CSG1、/CSG1～CSGm、/CSGm，对应于位线BL和/BL的每一条，设置预充电晶体管67。
列译码器25根据列地址CA的译码结果和列选择结果，将列选择线CSL1～CSLm中的与列选择结果对应的1条激活到选择状态(H电平)。
列选择门CSG1、/CSG1～CSGm、/CSGm被设置在相当于图1所示的读出/写入控制电路30的区域。列选择门CSG1～CSGm分别被配置在位线BL1～BLm与数据总线DB1之间。列选择门CSG1～CSGm的每个门响应于列选择线CSL1～CSLm中的对应的1条的激活，与数据总线DB1和对应的位线BL连接。
同样，列选择门/CSG1～/CSGm分别被配置在位线/BL1～/BLm与数据总线/DB1之间。列选择门/CSG1～/CSGm的每个门响应于列选择线CSL1～CSLm中的对应的1条的激活，与数据总线/DB1和对应的位线/BL连接。
预充电晶体管67被设置在相当于读出/写入控制电路35的区域，被电耦合在预充电电压Vpc与各位线BL、/BL之间。预充电晶体管67响应于预充电信号φPR而导通。例如，作为预充电电压Vpc可用接地电压GND。
预充电信号φPR在MRAM器件1的待机期间和MRAM器件1的激活期间内数据写入工作和数据读出工作的前后，为了对各位线BL、/BL预充电而被激活。另一方面，在MRAM器件的激活期间的数据写入和数据读出工作时，预充电信号φPR被非激活到L电平。响应于此，各位线BL、/BL与预充电电压Vpc(接地电压GND)分离。
分别对应于位线BL1～BLm的两端，位线驱动器BDVa1～BDVam和BDVb1～BDVbm被分别设置。位线驱动器BDVa1～BDVam属于图1所示的读出/写入控制电路30，各自的结构相同。位线驱动器BDVb1～BDVbm属于图1所示的读出/写入控制电路35，各自的结构相同。这里，有代表性地说明位线驱动器BDVa1、BDVb1的结构。
位线驱动器BDVa1具有被连接在电源电压Vcc与位线BL1的一端(列译码器25一侧)之间的晶体管51、被连接在位线BL1的一端与接地电压GND之间的晶体管52以及用于分别控制晶体管51和52的栅电压的逻辑门53和55。晶体管51和52例如由N沟道MOS晶体管构成。
逻辑门53将数据总线DB1、数据写入时被设定为H电平的控制信号WE和列选择线CSL1的3个电压电平之间的AND逻辑运算结果输出给晶体管51的栅。逻辑门55将数据总线DB1的反转电平、控制信号WE和列选择线CSL1的3个电压电平之间的AND逻辑运算结果输出给晶体管52的栅。
与此相对照，位线驱动器BDVb1具有被连接在电源电压Vcc与位线BL1的另一端(列译码器25的相反一侧)之间的晶体管61、被连接在位线BL1的另一端与接地电压GND之间的晶体管62以及用于分别控制晶体管61和62的栅电压的逻辑门63和65。晶体管61和62例如由N沟道MOS晶体管构成。
逻辑门63将数据总线DB2的反转电平、控制信号WE和列选择线CSL1的3个电压电平之间的AND逻辑运算结果输出给晶体管61的栅。逻辑门65将数据总线DB2、控制信号WE和列选择线CSL1的3个电压电平之间的AND逻辑运算结果输出给晶体管62的栅。
此外，分别对应于位线/BL1～/BLm的两端，分别设置位线驱动器/BDVa1～/BDVam和/BDVb1～/BDVbm。位线驱动器/BDVa1～/BDVam属于图1所示的读出/写入控制电路30，各自的结构相同。位线驱动器/BDVb1～/BDVbm属于图1所示的读出/写入控制电路35，各自的结构相同。以下，将位线驱动器BDVa1～BDVam和BDVb1～BDVbm总括起来，也称为位线驱动器BDVa和BDVb，将位线驱动器/BDVa1～/BDVam和/BDVb1～/BDVbm总括起来，也称为位线驱动器/BDVa和/BDVb。
位线驱动器/BDVa与位线驱动器BDVa相比，其不同点仅在于，对逻辑门的1个输入端不是数据总线DB1，而是数据总线/DB1。同样，位线驱动器/BDVb与位线驱动器BDVb相比，其不同点仅在于，对逻辑门的1个输入端不是数据总线DB2，而是数据总线/DB2。
数据写入时，数据总线DB1和/DB1被未图示的数据写入电路驱动到随写入数据DIN而不同的电压(例如电源电压Vcc和接地电压GND)的各一方。数据总线DB2和/DB2的电压也同样地被驱动到互补的电平。再有，数据总线DB1和DB2被驱动到相同的电压，/DB1和/DB2也被驱动到相同的电压。
例如，在对奇数列的写入数据为“1”时，数据总线DB1和DB2被驱动到电源电压Vcc(H电平)，数据总线/DB1和/DB2被驱动到接地电压GND(L电平)。与此相对照，对奇数列的写入数据为“0”时，数据总线/DB1和/DB2被驱动到电源电压Vcc(H电平)，数据总线DB1和DB2被驱动到接地电压GND(L电平)。
借助于形成这样的结构，在数据写入时，方向互相相反的电流流到选择列的位线BL和/BL。这些电流的方向根据数据总线DB1、DB2和/DB1、/DB2的电压电平，即写入数据DIN的电平而被控制。
具体地说，在对奇数列的H电平数据的写入时(DIN＝“1”)，在从位线驱动器BDVa向BDVb的方向，数据写入电流流到选择列的位线BL，在从位线驱动器/BDVb向/BDVa的方向，数据写入电流流到位线/BL。与此相对照，在对奇数列的L电平数据的写入时(DIN＝“0”)，在分别与H电平数据的写入时相反的方向，数据写入电流流到选择列的位线BL和/BL。利用与这样的写入数据DIN对应的方向的数据写入电流，在对应的存储单元中，沿易磁化轴(EA)方向的数据写入磁场起作用。
在对偶数列的数据写入时，数据总线DB1、/DB1、DB2、/DB2的每一条被驱动到与对奇数列的数据写入时相反的电平。
其结果是，对于选择存储单元，由于沿来自选择行的数字线DL的难磁化轴的磁场和沿与来自选择列的位线BL、/BL的写入数据DIN对应的方向的易磁化轴的磁场这两者在起作用，所以在该选择存储单元中，隧道磁阻元件TMR在与写入数据DIN的电平对应的方向被磁化。
在数据读出时，选择行的读字线RWL和选择列的列选择线CSL被激活。在图2中，作为一个例子，假定读字线RWL2和列选择线CSL1被激活。由于偶数行的读字线RWL2被激活，与之对应地，虚设读字线DRWL0被激活，DRWL1被非激活。其结果是，选择存储单元MC#被连接在位线/BL1与源线SL2之间，被选择了的基准单元(以下，也称为“选择基准单元”)被连接在位线BL1与源线SLd0之间。
响应于列选择线CSL1的激活，与选择列对应的位线BL1和/BL1经数据总线DB1和/DB1，与用于读出来自选择存储单元的存储数据的读出放大器(数据读出电路)70连接。
用图4和5说明在以上说明了的、包括基准单元的MRAM器件1中的数据写入和数据读出工作。
参照图4，对于数据写入时，示出了对选择存储单元MC#的数据写入的工作波形。
在数据写入时，各读字线RWL和各虚设读字线DRWL被非激活到L电平(接地电压GND)，选择行的数字线DL和选择列的列选择线CSL被激活(未图示)。
由此，恒定方向的数据写入电流Ip和与写入数据对应的方向的数据写入电流±Iw被分别供给选择行的数字线DL和选择列的位线BL、/BL。其结果是，对于位于选择行的数字线与选择列的位线的交点的选择存储单元MC#，进行数据写入。再有，如已经说明的那样，对基准单元RMC的数据写入在实际工作时是不需要的。
在数据读出时，与选择行对应的读字线RWL和对应的虚设读字线DRWL被激活到H电平。另一方面，各数字线DL被非激活，不流过电流。另外，虽然图中未示出，选择列的列选择线CSL被激活。
读字线RWL和虚设读字线DRWL的H电平电压根据基准单元的结构而被设定。例如，当以电阻Rmax与Rmin的中间电阻值形成基准电阻TMRr时，读字线RWL和虚设读字线DRWL的H电平电压可以设定为同一电平(VDWL＝Vcc)。与此相对照，与隧道磁阻元件TMR同样地设计基准电阻TMRr，当在与电阻Rmin对应的方向磁化时，由于必须使存取元件ATRr的导通电阻大于存取晶体管ATR的导通电阻，所以虚设读字线DRWL的H电平电压VDWL被设定为低于读字线RWL的H电平电压(Vcc)。
如已经说明的那样，例如，在选择偶数行的数据读出时，数据总线DB1和/DB1分别经选择存储单元MC#和选择基准单元RMC#而被下拉到接地电压GND。读出放大器70经数据总线DB1和/DB1，将选择列的位线BL和/BL的每一条与不同于接地电压GND的规定电压Vref连接。在考虑到隧道磁阻元件TMR的特性，例如隧道膜的可靠性及结电阻差ΔR(＝Rmax-Rmin)的出现容易程度，规定电压Vref一般被设定为约0.5V。
这时，与该存储数据对应的2种电平的一方作为存储单元电流Icel1流到与选择列的位线BL、/BL中的选择存储单元MC#连接的一方。另一方面，具有上述2种电平的中间电平的基准电流Iref流到与选择列的位线BL、/BL中的选择基准单元RMC#连接的另一方。因此，读出放大器70通过检测存储单元电流Icel1与基准电流Iref之差，可生成读出数据DOUT。作为读出放大器70，由于可应用对电流差进行放大和检测的一般的结构，对其详细的电路结构的说明予以省略。
在图5中示出了数据读出工作的变化。在图5示出的数据读出工作中，读出放大器70经数据总线DB1和/DB1，对选择列的位线BL和/BL的每一条供给同一电平的电流Is。据此，在与选择列的位线BL、/BL中的选择存储单元MC#连接的一方，产生与对应于该存储数据的2种电阻(Rmax、Rmin)对应的电压V1或V0。另一方面，在与选择列的位线BL、/BL中的选择基准单元RMC#连接的另一方，产生电压V1与V0的电平的中间电平的电压Vr。
因此，读出放大器70通过检测位线BL与/BL的电压差，可生成读出数据DOUT。作为读出放大器70，由于可应用对电压差进行放大和检测的一般的结构，对其详细的电路结构的说明予以省略。另外，关于图5所示的数据写入工作，由于与图4相同，就不重复进行说明了。
在图4和图5的任何数据读出工作中，读出放大器70根据存储单元电流路径与基准电流路径的电阻差，进行数据读出。因此，为了确保数据读出容限，存储单元电流路径与基准电流路径的电阻差必须明确地反映选择存储单元与选择基准单元之间的电阻差。例如，依赖于地址选择，如果除选择存储单元和选择基准单元以外的部分的路径电阻发生变化，则招致数据读出容限的降低。再有，图4和图5中所示的数据读出时的位线的通过电流Is、Icel1、Iref与数据写入时的位线的通过电流±Iw相比，其电平要小得多。
接着，说明用于使数据读出时存储单元电流路径与基准电流路径的路径电阻均衡的结构。
再次参照图2，在数据读出时存储单元电流流过由读出放大器70～数据总线/DB1～位线/BL1～选择存储单元MC#～源线SL2～接地布线GL1、GL2～接地电压GND构成的存储单元电流路径。与此相对照，基准电流流过由读出放大器70～数据总线DB1～位线BL1～选择基准单元RMC#～源线SLd0～接地布线GL1、GL2～接地电压GND构成的基准电流路径。
如图3说明的那样，这些源线SL2和SLd0由电阻较高的扩散层形成。因此，从这些电流路径中分别去除掉选择存储单元MC#和选择基准单元RMC#的路径电阻随源线SL(SL2)和SLd上的电流路径长度而变化。尤其是，在存储单元电流路径与基准电流路径之间，如果源线SL(SL2)与SLd上的电流路径长度有很大的差异，则这些电流路径之间的路径电阻也产生了很大的差异，使数据读出容限降低。
在设置了基准单元行的结构中，由于选择存储单元MC#和选择基准单元RMC#属于同一存储单元列，所以在存储单元电流路径与基准电流路径之间，沿行方向的布线上的路径长度自然地达到均衡，而与列选择结果无关。
因此，在实施例1的结构中，通过使源线SL、SLd与基准单元的配置方向一致，使得存储单元电流路径与基准电流路径的路径电阻达到均衡，而与列选择结果无关。即，通过沿行方向配置源线SL、SLd，在存储单元电流路径与基准电流路径之间，可使电阻大的源线SL和SLd上的路径长度达到均衡，而与列选择结果无关。
其结果是，由于存储单元电流路径与基准电流路径中的各自的总电阻之差明确地反映了选择存储单元MC#与选择基准单元RMC#的电阻差，所以可防止依赖于地址选择结果的数据读出容限的降低。
再有，在设置了基准单元行的结构中，在存储单元电流路径与基准电流路径之间，沿列方向的布线上的路径长度依赖于行选择结果而变化。可是，由于沿列方向设置的位线BL、/BL和接地布线GL1、GL2分别用低阻的金属布线形成，所以这样的路径长度之差产生对数据读出容限有相当大影响的路径电阻差的可能性很低。
或者，作为更期望的结构，如果将沿列方向设置的位线BL和接地布线GL1、GL2的每一条设计为每单位长度的电阻相同，则可抑制依赖于在存储单元电流路径与基准电流路径之间的行选择结果的路径电阻差，使数据读出容限进一步得到提高。为了使每单位长度的电阻相同，例如可用同一形状、同一材料形成位线BL和接地布线GL1、GL2的每一条。
此外，如图2所示，由于通过将接地布线GL1和GL2的各一端与接地电压GND耦合使之成为对称形状，可使存储单元电流路径与基准电流路径成为对称形状，所以可使数据读出工作进一步稳定。
图6A～6D示出了接地布线GL1和GL2的配置安排。
参照图6A，也可形成使接地布线GL1和GL2的两端的每一端与接地电压GND连接的结构。即使形成这样的结构，也可使存储单元电流路径与基准电流路径之间的路径电阻达到均衡，而与地址选择结果无关。
在图6B中，示出了与图2所示的同样的结构，即接地布线GL1和GL2的各一端对称地与接地电压GND连接的结构。
或者，如图6C所示，形成了将接地布线GL1和GL2的两端的同一侧与接地电压GND连接的结构，尽管接地布线GL1、GL2上的电流路径长度在存储单元电流路径与基准电流路径之间不同，但由于在电阻大的源线SL、SLd上的电流路径长度达到均衡，数据读出容限也不至有很大的降低。
因而，如果使基准单元RMC的配置方向与源线SL、SLd的配置方向一致，则如图6D所示，即使形成了仅将接地布线GL1配置在存储器阵列10的一侧、而将其一端与接地电压GND连接的简易的结构，也可使存储单元电流路径和基准电流路径的各自的路径电阻达到均衡，而与地址选择结果无关，可确保数据读出容限。再有，实施例1的结构不仅是图3所示的、将源线SL作为扩散层而设置的存储单元结构，也可同样适用于将源线SL作为金属布线而设置的存储单元结构。
(实施例2)
参照图7，在实施例2的结构中，与实施例1的结构相比，在多个基准单元RMC沿列方向被配置形成基准单元列方面不同。多个基准单元RMC被配置成与多个存储单元MC分别共有存储单元行。
与此相伴，位线BL1～BLm仅与存储单元MC连接。与此相对照，与基准单元列对应地配置基准位线BLref，各基准单元RMC被连接在基准位线BLref与源线SL1～SLn的对应的1条之间。
如已经说明的那样，由于基准单元RMC的存储数据不必改写，所以不必对基准单元RMC进行数据写入。因此，在基准位线BLref的两端，本来就不必配置位线驱动器，但在图8的结构中，要配置位线驱动器BDVar和BDVbr作为形状虚拟物。即，位线驱动器BDVar和BDVbr实际上并不被用于数据写入工作中，但利用这样的形状虚拟物的配置，可确保位线驱动器的配置区域中的形状的连续性，减少存储器阵列10外围部的制造尺寸和形状的加工分散度。
源线SL与图2所示的结构一样沿行方向配置，其两端的至少一方借助于接地布线与接地电压GND耦合。在图7所示的例子中，各源线的一端(读出放大器70的相反一侧)与沿列方向配置的接地布线GL1连接。
另外，位线BL1～BLm分别经列选择门CSG1～CSGm与数据总线DB1连接，基准位线BLref经列选择门CSGr与数据总线/DB1连接。列选择门CSGr响应于列选择线CSLr的激活而导通。
在图7的结构中，列选择线CSL1～CSLm分别在数据读出时和数据写入时根据列选择结果而有选择地被激活。另一方面，列选择线CSLr在数据读出时被激活，在数据写入时被非激活，而与列选择结果无关。
图7的其它部分的结构由于与图2所示的结构相同，就不重复进行详细的说明了。应用选择行的数字线驱动器41和选择列的位线驱动器BDVa、BDVb、/BDVa、/BDVb，数据写入工作与图2的结构同样地进行。
接着，说明实施例2的结构中的数据读出工作。
在图7中，也与图2一样，读字线RWL2和列选择线CSL1被激活为H电平，第2行、第1列的存储单元被选择作为选择存储单元MC#，与选择存储单元MC#共有同一存储单元行的基准单元被选择作为选择基准单元RMC#。
在数据读出时，存储单元电流流过由读出放大器70～数据总线DB1～位线BL1～选择存储单元MC#～源线SL2～接地布线GL1～接地电压GND的路径构成的存储单元电流路径(图7中的实线箭头)。与此相对照，基准电流流过由读出放大器70～数据总线/DB1～基准位线BLref～选择基准单元RMC#～源线SL2～接地布线GL1～接地电压GND的路径构成的基准电流路径(图7中的虚线箭头)。
在设置了基准单元列的结构中，由于选择存储单元MC#和选择基准单元RMC#属于同一存储单元行，在存储单元电流路径与基准电流路径之间，沿列方向的布线上的路径长度，即位线BL和基准位线BLref上的路径长度与接地布线GL1上的路径长度自然地达到均衡，而与列选择结果无关。与此相对照，沿行方向的布线上的路径长度在存储单元电流路径与基准电流路径之间是不同的。
因此，如实施例2那样，在基准单元的配置方向与源线SL的配置方向不一致的结构中，在存储单元电流路径与基准电流路径之间，由于源线SL上的电流路径必然不同，所以必须将源线SL和与源线平行地配置而且被包含在存储单元电流和基准电流路径中的数据总线DB1、/DB1的每一条设计成与每单位长度的电阻相同。
图8是示出了实施例2的存储单元和基准单元外围的结构的剖面图。
参照图8，在实施例2的结构中，与图3所示的实施例1的结构相比，其不同点在于，源线SL作为金属布线而被配置。即，在实施例2的结构中，与图3所示的结构相比，必须多1个金属布线层，例如，源线SL、数字线DL和位线BL分别被设置在金属布线层M1、M2和M3中。
作为沿行方向设置的金属布线的源线SL与属于对应的存储单元行的多个存取晶体管ATR的每一个的源区110电耦合。
此外，在与存储器阵列10邻接的区域中，例如使用与源线SL相同的金属布线层M1，如果用与源线SL相同的形状、相同的材料形成数据总线DB1、/DB1，则可使每单位长度的单位电阻与源线SL相同。或者，也可应用靠位线BL上层的金属布线层M4，用与源线SL相同的形状、相同的材料形成数据总线DB1、/DB1。再有，如已经说明的那样，也可与实施例1组合构成具有图8所示的布线结构的存储单元和基准单元。
通过形成这样的结构，即使在源线SL与基准单元RMC的配置方向不一致的结构中，也可使存储单元电流路径与基准电流路径的路径电阻达到均衡，而与地址选择结果无关。其结果是，在存储单元电流路径与基准电流路径中各自的总电阻之差明确地反映了选择存储单元MC#与选择基准单元RMC#的电阻差。因此，可防止与地址选择结果有关的数据读出容限的降低，使数据读出工作稳定。
在图9A、9B中，示出了配置于存储器阵列10的邻接区域的接地布线的配置的变化。在图9A中，示出了与图8同样的结构，接地布线GL1的一端与接地电压GND连接。
或者，如图9B所示，也可形成将接地布线GL1的两端与接地电压GND连接的结构。按照图9B的结构，由于可平均地缩短随行选择结果而变化的接地布线GL1上的电流路径长度，所以可实质上抑制数据读出电流的电流路径的总电阻值，谋求低功耗。
(实施例3)
在实施例3中，说明了沿列方向配置的基准单元RMC，还与之对照地说明了沿列方向配置源线SL的结构。
参照图10，在实施例3的结构中，与图7所示的实施例2的结构相比，其不同点在于，配置沿列方向配置的源线SL1～SLm、SLr，以代替沿行方向配置的源线SL1～SLn。在对源线SL1～SLm进行总称时，也仅称为源线SL。源线SLr对应于基准单元列而被设置，多个基准单元RMC的每一个被连接在基准位线BLref与源线SLr之间。
源线SL和SLr沿列方向配置，其两端的至少一方用接地布线与接地电压GND耦合。在图10所示的例子中，各源线SL和SLr的一端(读出放大器70的相反一侧)与沿行方向配置的接地布线GL1连接。接地布线GL1的两端与接地电压GND耦合。
图10的其它部分的结构由于与图7所示的结构相同，就不重复进行详细的说明了。应用选择行的数字线驱动器41和选择列的位线驱动器BDVa、BDVb、/BDVa、/BDVb，数据写入工作与图2的结构同样地进行。
接着，说明实施例3的结构中的数据读出工作。
在图10中，也与图2一样，读字线RWL2和列选择线CSL1被激活为H电平，第2行、第1列的存储单元被选择作为选择存储单元MC#，与选择存储单元MC#共有同一存储单元行的基准单元被选择作为选择基准单元RMC#。
在数据读出时，存储单元电流流过由读出放大器70～数据总线DB1～位线BL1～选择存储单元MC#～源线SL1～接地布线GL1～接地电压GND的路径构成的存储单元电流路径(图10中的实线箭头)。与此相对照，基准电流流过由读出放大器70～数据总线/DB1～基准位线BLref～选择基准单元RMC#～源线SLr～接地布线GL1～接地电压GND的路径构成的基准电流路径(图10中的虚线箭头)。
如已经说明的那样，在设置了基准单元列的结构中，在存储单元电流路径与基准电流路径之间，沿列方向的布线上的路径长度自然地达到均衡，而与行选择结果无关。因此，在实施例3的结构中，通过沿列方向配置源线SL、SLr，可使存储单元电流路径和基准电流路径的各自的路径中的源线SL与SLr上的路径长度达到均衡，而与列选择结果无关。
其结果是，与图2所示的结构一样，即使不设置新的金属布线层而形成源线SL作为在列方向延伸形成的扩散层，也可实现源线SL。
图11是示出了实施例3的存储单元和基准单元外围的结构例的剖面图。在图11中，示出了具有作为扩散层而设置的源线SL的MTJ存储单元的结构例。
参照图11，在实施例3的结构中，源线SL(或SLr)具有在列方向邻接的存储单元MC(或基准单元RMC)的存取晶体管ATR(或存取元件ATRr)之间互相电耦合的源区110。
即，源区110作为在列方向延伸设置的杂质扩散层而被形成。这样的源区110通过与接地电压GND电耦合，可用作源线SL或SLr。
漏区120与图3所示的结构一样，利用设置了接触孔的金属膜140，经导电性条150与隧道磁阻元件TMR电耦合。读字线RWL和数字线DL作为沿行方向的金属布线，分别被配置在金属布线层M1和M2中。存取晶体管ATR的栅130经在接触孔中形成了的金属膜141与对应的读字线RWL电耦合。
或者，如图12所示，也可将源线SL设置成金属布线。
参照图12，在这样的结构例中，各存取晶体管ATR(或存取元件ATRr)的源区110与沿列方向的金属布线即源线SL电耦合。与此相对照，读字线RWL与图3所示的结构一样，可通过在行方向延伸配置的多晶硅布线形成栅130。图12所示的结构例的其它部分的结构由于与图11相同，就不重复进行详细的说明了。
按照图12的结构例，尽管必须的金属布线层的数目增加，但由于可谋求源线SL的低电阻化，所以抑制存储单元电流路径和基准电流路径的总电阻成为可能。
这样，即使应用图12和图13所示的结构中的任何结构作为存储单元MC和基准单元RMC，也可使存储单元电流路径与基准电流路径各自的路径电阻达到均衡，而与地址选择结果无关，从而可确保数据读出容限。
再有，在设置了基准单元列的结构中，在存储单元电流路径与基准电流路径之间，沿行方向的布线上的路径长度依赖于列选择结果而变化。可是，由于沿行方向设置的数据总线DB1、/DB1和接地布线GL1分别用低阻材料的金属布线形成，所以这样的路径长度之差产生对数据读出容限有相当大影响的路径电阻差的可能性很低。
或者，作为更期望的结构，如果将沿行方向设置的数据总线DB1、/DB1和接地布线GL1设计成每单位长度的电阻相同，则可抑制依赖于在存储单元电流路径与基准电流路径之间的列选择结果的路径电阻差，使数据读出容限进一步得到提高。为了使每单位长度的电阻相同，例如可用同一形状、同一材料形成数据总线DB1、/DB1和接地布线GL1的每一条。
在图13A、13B中，示出了关于接地布线GL1和GL2的配置安排。在图13A中，与图10A一样，沿行方向设置的接地布线GL1示出了在与读出放大器70的相反一侧的节点处与接地电压GND连接的结构。在这种情况下，如已经说明的那样，在存储单元电流路径与基准电流路径的每一路径中，不仅可使引起路径电阻的不均衡的最大的因素即源线SL、SLr上的电流路径长度变得均匀，而与地址选择结果无关，还可使沿行方向配置的布线(接地布线GL和数据总线DB1、/DB1)上的电流路径长度的总值变得均匀，而与地址选择结果无关。
因而，如上所述，如果将接地布线GL和数据总线DB1、/DB1设计成与各自的每单位长度的电阻相同，则可使数据读出精度进一步得到提高。
或者，如图13B所示，在存储器阵列10的邻接区域，还可设置沿列方向的接地布线GL2。据此，由于可有效地缩短随选择存储单元MC#的位置而变化的存储单元电流路径的长度，所以可抑制该电流路径的电阻，谋求低功耗。
(实施例4)
在实施例4中，与实施例1一样，说明在沿行方向配置基准单元的结构中，沿列方向配置源线SL时的结构。
参照图14，在实施例4的结构中，与图2所示的实施例1的结构相比，其不同点在于，配置沿列方向配置的源线SL1、/SL1、...、/SLm，以代替沿行方向配置的源线SL1～SLn、SLd0、SLd1。再有，在对源线SL1～SLm进行总称的情况下，仅表示为源线SL，在对源线/SL1～/SLm进行总称的情况下，仅表示为源线/SL。
源线SL和/SL沿列方向配置，其两端的至少一方借助于接地布线与接地电压GND耦合。在图14所示的例子中，各源线的一端(读出放大器70的相反一侧)与沿行方向配置的接地布线GL1连接。接地布线GL1的两端与接地电压GND耦合。
在各存储单元列中，存储单元MC和基准单元RMC被连接在位线BL、/BL的一方与源线SL、/SL的一方之间。
图14的其它部分的结构由于与图2所示的结构相同，就不重复进行详细的说明了。应用选择行的数字线驱动器41和选择列的位线驱动器BDVa、BDVb、/BDVa、/BDVb，数据写入工作与图2的结构同样地进行。
接着，说明实施例4的结构中的数据读出工作。
在图14中，也与图2一样，读字线RWL2和列选择线CSL1被激活为H电平，第2行、第1列的存储单元被选择作为选择存储单元MC#，与选择存储单元MC#共有同一存储单元列的基准单元被选择作为选择基准单元RMC#。
在数据读出时，存储单元电流流过由读出放大器70～数据总线/DB1～位线/BL1～选择存储单元MC#～源线/SL1～接地布线GL1～接地电压GND的路径构成的存储单元电流路径(图14中的实线箭头)。与此相对照，基准电流流过由读出放大器70～数据总线DB1～位线BL1～选择基准单元RMC#～源线SL1～接地布线GL1～接地电压GND的路径构成的基准电流路径(图14中的虚线箭头)。
在设置基准单元行的结构中，由于选择存储单元MC#和选择基准单元RMC#属于同一存储单元列，在存储单元电流路径与基准电流路径之间，沿行方向的布线上的路径长度，即数据总线DB1、/DB1和接地布线GL1上的路径长度自然地达到均衡，而与行选择结果无关。与此相对照，沿列方向的布线上的路径长度在存储单元电流路径与基准电流路径之间是不同的。
因此，如实施例4那样，在基准单元的配置方向与源线SL的配置方向不一致的结构中，在存储单元电流路径与基准电流路径之间，源线SL、/SL上的电流路径必然不同。因此，必须将源线SL、/SL和与源线SL、/SL平行地配置而且被包含在存储单元电流和基准电流路径中的数据总线DB1、/DB1的每一条设计成每单位长度的电阻相同。即，必须将图12所示的结构应用于存储单元MC和基准单元RMC中，用金属布线形成源线SL。
通过形成这样的结构，即使在源线SL与基准单元RMC的配置方向不一致的结构中，也可使存储单元电流路径与基准电流路径的路径电阻达到均衡，而与地址选择结果无关。其结果是，可防止与地址选择结果有关的数据读出容限的降低。
在图15A、15B中，示出了配置于存储器阵列10的邻接区域的接地布线的配置的变化。在图15A中，与图14一样，还示出了将沿行方向的接地布线GL1的两端与接地电压GND连接的结构。
或者，如图15B所示，在存储器阵列10的邻接区域的每一区域，也可进一步设置沿列方向的接地布线GL2、GL2#。通过将接地布线GL2、GL2#的一端(读出放大器70一侧)与接地电压GND耦合，将另一端与接地布线GL1连接，可使存储单元电流路径与基准电流路径形成对称形状，从而可进一步提高数据读出精度。

Claims (8)

1.一种存储器，其特征在于：
包括：将多个存储单元和多个基准单元配置成行和列的存储器阵列，其中，各多个存储单元根据存储数据而具有2个水平的电阻的一方，各多个基准单元作为上述多个存储单元之中在数据读出时被选择的1个比较对象而被设置，
上述多个基准单元沿上述行和列的一方被配置成与上述多个存储单元共有上述行和列的另一方，
还包括：
分别与上述行对应地配置、在选择行中被激活的多条字线；
分别与上述列对应地配置的多条数据线；以及
分别与上述行和列的上述一方对应地配置、各自供给固定电压的多条源线，
上述多个存储单元的每一个包含被串联连接在上述多条数据线的对应的1条与上述多条源线的对应的1条之间、其电阻随上述存储数据而变化的存储元件和响应于对应的字线的激活而导通的存取元件，
上述多条数据线包含：
在上述数据读出时上述多个存储单元之中与被选择为数据读出对象的选择存储单元连接的第1数据线；以及
在上述数据读出时上述多个基准单元之中在与上述选择存储单元之间与共有上述行和列的上述另一方的选择基准单元连接的第2数据线，
还包括在上述数据读出时将上述第1和第2数据线与不同于上述固定电压的电压耦合、形成分别通过上述选择存储单元和上述选择基准单元的第1和第2电流路径的数据读出电路，
上述数据读出电路根据上述第1和第2电流路径的电阻差，从上述选择存储单元读出上述存储数据。
2.如权利要求1所述的存储器，其特征在于：
上述多条数据线的每单位长度的电阻比上述多条源线的每单位长度的电阻小。
3.如权利要求2所述的存储器，其特征在于：
上述多条数据线由金属布线形成，
上述多条源线利用在半导体衬底上沿上述行和列的上述一方延伸设置的杂质扩散层形成。
4.如权利要求1所述的存储器，其特征在于：
在与上述存储器阵列邻接的区域，还包括沿上述行和列的上述另一方配置的固定电压布线，
上述多条源线的每一条与上述固定电压布线电耦合。
5.如权利要求4所述的存储器，其特征在于：
上述固定电压布线的每单位长度的电阻比上述多条源线的每单位长度的电阻小。
6.如权利要求5所述的存储器，其特征在于：
在与上述存储器阵列邻接的区域，还包括沿上述行配置的第1和第2数据总线，
在上述数据读出时，上述第1和第2数据线经上述第1和第2数据总线与上述数据读出电路电连接，
上述固定电压布线的每单位长度的电阻被设计成与上述多条数据线和上述数据总线之中的、在与上述固定电压布线相同的方向上配置的一方的每单位长度的电阻相同。
7.如权利要求1所述的存储器，其特征在于：
在上述数据读出时，配置上述多条数据线和上述多条源线，使得从上述第1电流路径去除掉上述选择存储单元的部分的电阻与从上述第2电流路径去除掉上述选择基准单元的部分的电阻达到均衡。
8.如权利要求1所述的存储器，其特征在于：
上述存储元件具有多个磁性体层，
上述多个磁性体层中的至少1个在与上述存储数据对应的方向被磁化。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483176B (zh) * 2008-01-08 2013-02-13 瑞萨电子株式会社 磁记录装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829158B2 (en) 2001-08-22 2004-12-07 Motorola, Inc. Magnetoresistive level generator and method
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7071908B2 (en) * 2003-05-20 2006-07-04 Kagutech, Ltd. Digital backplane
KR100615089B1 (ko) * 2004-07-14 2006-08-23 삼성전자주식회사 낮은 구동 전류를 갖는 자기 램
US7369428B2 (en) * 2003-09-29 2008-05-06 Samsung Electronics Co., Ltd. Methods of operating a magnetic random access memory device and related devices and structures
JP3935150B2 (ja) * 2004-01-20 2007-06-20 株式会社東芝 磁気ランダムアクセスメモリ
JP4646636B2 (ja) * 2004-02-20 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US20050195629A1 (en) * 2004-03-02 2005-09-08 Leddige Michael W. Interchangeable connection arrays for double-sided memory module placement
US7184341B2 (en) * 2004-07-26 2007-02-27 Etron Technology, Inc. Method of data flow control for a high speed memory
DE102004047666B4 (de) * 2004-09-30 2015-04-02 Qimonda Ag Speicher mit Widerstandsspeicherzelle und Bewertungsschaltung
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7339814B2 (en) * 2005-08-24 2008-03-04 Infineon Technologies Ag Phase change memory array having equalized resistance
US8281221B2 (en) * 2005-10-18 2012-10-02 Nec Corporation Operation method of MRAM including correcting data for single-bit error and multi-bit error
JP4853735B2 (ja) * 2005-10-18 2012-01-11 日本電気株式会社 Ｍｒａｍ、及びその動作方法
JP2008065972A (ja) * 2006-08-10 2008-03-21 Nec Electronics Corp 半導体記憶装置
US20080173975A1 (en) * 2007-01-22 2008-07-24 International Business Machines Corporation Programmable resistor, switch or vertical memory cell
US8510633B2 (en) * 2007-04-17 2013-08-13 Nec Corporation Semiconductor storage device and method of operating the same
US7859025B2 (en) * 2007-12-06 2010-12-28 International Business Machines Corporation Metal ion transistor
US7706176B2 (en) * 2008-01-07 2010-04-27 Qimonda Ag Integrated circuit, cell arrangement, method for manufacturing an integrated circuit and for reading a memory cell status, memory module
JP5150932B2 (ja) * 2008-04-04 2013-02-27 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
JP5197477B2 (ja) * 2009-04-30 2013-05-15 株式会社東芝 半導体記憶装置
JP2013026600A (ja) 2011-07-26 2013-02-04 Renesas Electronics Corp 半導体装置及び磁気ランダムアクセスメモリ
US8593173B2 (en) 2011-09-26 2013-11-26 Qualcomm Incorporated Programmable logic sensing in magnetic random access memory
US8743580B2 (en) 2012-03-30 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
KR102060488B1 (ko) * 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
JP2013140667A (ja) * 2013-03-11 2013-07-18 Hitachi Ltd 半導体装置
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
US9741434B2 (en) 2013-03-22 2017-08-22 SK Hynix Inc. Resistance change memory
JP2015185179A (ja) * 2014-03-20 2015-10-22 株式会社東芝 抵抗変化メモリ
US20160254318A1 (en) * 2015-02-27 2016-09-01 Qualcomm Incorporated MAGNETIC RANDOM ACCESS MEMORY (MRAM) BIT CELLS EMPLOYING SOURCE LINES (SLs) AND/OR BIT LINES (BLs) DISPOSED IN MULTIPLE, STACKED METAL LAYERS TO REDUCE MRAM BIT CELL RESISTANCE
WO2016186086A1 (ja) 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
JP7173594B2 (ja) 2017-12-08 2022-11-16 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路及びセンスアンプ
JP2019160368A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US11139012B2 (en) * 2019-03-28 2021-10-05 Samsung Electronics Co., Ltd. Resistive memory device having read currents for a memory cell and a reference cell in opposite directions
US11705176B2 (en) 2020-08-07 2023-07-18 Tohoku University Storage circuit provided with variable resistance type elements, and its test device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055178A (en) * 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436526B1 (en) 1999-06-17 2002-08-20 Matsushita Electric Industrial Co., Ltd. Magneto-resistance effect element, magneto-resistance effect memory cell, MRAM and method for performing information write to or read from the magneto-resistance effect memory cell
JP3415586B2 (ja) 1999-12-16 2003-06-09 エヌイーシーマイクロシステム株式会社 同期型ｄｒａｍ
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6606263B1 (en) * 2002-04-19 2003-08-12 Taiwan Semiconductor Manufacturing Company Non-disturbing programming scheme for magnetic RAM
JP2004062922A (ja) * 2002-07-25 2004-02-26 Renesas Technology Corp 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055178A (en) * 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483176B (zh) * 2008-01-08 2013-02-13 瑞萨电子株式会社 磁记录装置

Also Published As

Publication number Publication date
JP4242117B2 (ja) 2009-03-18
US6760251B2 (en) 2004-07-06
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JP2004046962A (ja) 2004-02-12
US20040008556A1 (en) 2004-01-15

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