CN1333434C - 半导体装置的制造方法、半导体装置、电路基板、电子设备 - Google Patents

半导体装置的制造方法、半导体装置、电路基板、电子设备 Download PDF

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    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Abstract

本发明提供一种半导体装置的制造方法、半导体装置、电路基板、电子设备，该制造方法具备：在具备形成有多个电子电路的有源面(10a)的基板(10)的该有源面侧，嵌入成为电子电路的外部电极的连接端子(24)的工序；研磨基板(10)的背面(10b)来使连接端子(24)的一部分露出的工序；介由连接端子(24)将半导体芯片(60)装配在基板(10)的背面侧的工序；通过密封材(62)来对装配在基板(10)上的半导体芯片(60)进行密封的工序；按各电子电路的形成区域切断基板(10)，分成多个单片的半导体装置(1)的工序。因此，这种半导体装置的制造方法，能够更简单地实现高密度装置。

Description

半导体装置的制造方法、半导体装置、电路基板、电子设备
技术领域
本发明涉及一种半导体装置的制造方法、半导体装置、电路基板、电子设备。
背景技术
目前，笔记本型个人电脑、PDA(Personal data assistance)等具有便携性的电子设备、传感器、微型电机及打印机的打印头等设备，由于小型、轻量化，所以谋求其内部所设的半导体芯片等各种电子部件的小型化。另外，这些电子部件的装配空间也受到极大限制。
因此，近年来，使用CSP(Chip Scale Package)或W-CSP(Wafer levelChip Scale Package)的技术来制造超小型的半导体芯片的研究、开发盛行起来(例如，参照专利文献1)。在W-CSP技术中由于在晶圆的状态下一并进行再配置布线(再布线)及树脂密封后、再分离成各个半导体芯片，所以能够制造具有与芯片面积相同程度的面积的半导体装置。
另外，也提出有一种三维装配技术，为了进一步高集成化，层叠具有同样的功能的半导体芯片彼此间或具有不同功能的半导体芯片，来电连接各半导体芯片之间，而谋求半导体芯片的高密度装配。
专利文献1：特开2002-50738号公报
最近，通过在W-CSP基板的有源面上进行这样的3维装配来尝试着实现更加的高密度。即，在这种方法中，在形成有电子电路的晶圆的有源面侧嵌入形成作为外部电极的连接端子后，介由该连接端子层叠半导体芯片，最后，研磨晶圆的背面使连接端子的一部分露出。而且，这样以将芯片装配在晶圆上的状态切断晶圆，来分切成各个的半导体装置。
但是，在该方法中，为了将半导体装置装配在具有不同的端子相互排列的电路基板上，而需要在晶圆的背面侧作出再配置布线等，但技术上难以在研磨面上制作布线等，另外，形成新的布线层其工序变得繁琐。
发明内容
本发明是鉴于上述问题而做出的，其目的在于提供一种能够更加简单地实现高密度装配的半导体装置的制造方法、其半导体装置、以及具有该半导体装置的电路基板、电子设备。
为了实现上述目的，本发明的半导体装置的制造方法，其特征在于具有以下工序：在具备形成有多个电子电路的有源面的基板的该有源面侧，嵌入成为上述电子电路的外部电极的连接端子的工序；研磨上述基板的背面来使上述连接端子的一部分露出的工序；介由上述连接端子将半导体芯片装配在上述基板的背面侧的工序；通过密封材来对装配在上述基板上的上述半导体芯片进行密封的工序；按各电子电路的形成区域切断上述基板，分成多个单片的半导体装置的工序。
在本方法中，由于基板的有源面最终成为装配面，所以通过预先将再配置布线等与连接端子等同时形成在有源面侧，而与现有情况(即，在基板的有源面侧3维装配芯片，将基板的背面侧作为装配面的情况)相比能够简化工序。另外，在本方法中，由于将再配置布线等形成在基板的有源面侧，所以与将其形成在基板的背面(研磨面)的现有的情况相比容易形成。
其中，在本方法中，优选：从上述基板的有源面一侧进行上述基板的切断。
这样，与例如从基板的背面侧进行切断的情况相比不容易产生积屑。也就是说，在从基板的背面侧进行划片等时，由划片带等固定基板的有源面侧，而这样的划片带要求薄型化，其结果，有时不能充分保持作为被接合材的基板(即，被粘合剂与带之间晃动)，在切断时若产生这样的晃动，则在刀片的尖端部从基板向带侧穿过时，有时基板的一部分产生缺口(积屑)。
与此相对，在本方法中，由于通过密封半导体芯片的厚膜的密封材可靠保持基板，所以在刀片的尖端部从基板向密封材侧穿过时两者之间不会晃动。此外，在上述基板的切断工序中，可以另行准备用于支撑基板的支撑材，但在本发明中因为通过厚膜的密封树脂来保护基板的有源面侧，所以也能以该密封材作为支撑材来划片上述基板。据此，无需支撑材的安装工序等，工序变得更加简单。
另外，在本方法，优选：在上述基板的切断工序之前，具有一并检查各半导体装置的工序。这样，与例如在基板的切断工序后进行该检查工序(即，以分割成各个半导体装置的状态进行)的情况相比，检查变得容易。
此外，在本方法中，优选：在上述半导体芯片的装配工序之前，具有检查形成在上述有源面上的各电子电路的工序，在上述半导体芯片的装配工序中，只对在上述电子电路的检查工序中选为良品的电子电路装配上述半导体芯片。通过这样预先选别良品，而能够不会白白进行其后的芯片的安装。这时，优选：在上述半导体芯片的装配工序中，对在上述电子电路的检查工序中未选为良品的电子电路装配伪芯片。这样，密封材的流动被均匀化，不容易在密封材中卷入气泡。
另外，在本方法中，上述半导体芯片的装配工序能够为将多个半导体芯片介由上述连接端子3维装配在上述基板的背面侧的工序。这时，半导体芯片具有贯通电极，在上述半导体芯片的装配工序中，可介由该贯通电极层叠多个半导体芯片。
另外，本发明的半导体装置，其特征在于：通过上述的方法来制造。此外，本发明的电路基板或电子设备，其特征在于：具有上述的半导体装置。据此，能够廉价地提供高性能装置。
附图说明
图1是在本发明的半导体装置的制造方法中使用的基板的俯视图。
图2是表示本发明的半导体装置的制造方法的一例的工序图。
图3是表示在本发明的半导体装置的制造方法中，用于说明连接端子的形成工序的工序图。
图4是接在图3之后的工序图。
图5是接在图4之后的工序图。
图6是接在图5之后的工序图。
图7是接在图2之后的工序图。
图8是表示形成有再配置布线的基板的平面结构的示意图。
图9是接在图7之后的工序图。
图10是用于制造层叠在基板上的半导体芯片的工序图。
图11是表示在基板的背面侧介由连接端子或贯通电极层叠有多个半导体芯片的状态的图。
图12是表示基板的密封工序及切断工序的工序图。
图13是接在图12之后的工序图。
图14是表示通过本发明的半导体装置的制造方法制造的3维装配型的半导体装置的概略构成的剖面图。
图15是表示本发明的电路基板的一例的立体图。
图16是表示本发明的电子设备的一例的立体图。
图中：1-半导体装置，2-电路基板，3-电子设备，10-基板，10a-有源面，10b-背面，24-连接端子，60-半导体芯片，62-密封树脂(密封材)，SA-发射区域(电子电路的形成区域)。
具体实施方式
以下，参照附图对本发明的一实施方式的半导体装置的制造方法、半导体装置及电子设备详细地进行说明。本实施方式的半导体装置的制造方法，大致地说，是具有在薄板化的晶圆(基板)上层叠各个半导体芯片的特征的制造方法，整体的制造工序大体分为对层叠半导体芯片的基板进行处理的第1处理工序、制作层叠的半导体芯片的第2处理工序、将芯片装配在基板上的第3处理工序。可以这些工序依次进行，也可以第1处理工序与第2处理工序同时进行。从制造效率的观点看，优选：预先通过第2处理工序形成半导体芯片，在第1处理工序结束后进行第3处理工序。以下，对这些中的各工序进行详细说明。
(第1处理工序)
图1是在本发明的一实施方式的半导体装置的制造方法中作为处理对象的基板(半导体基板)的俯视图。作为处理对象的基板10例如为Si(硅)基板，在有源面10a上设定多个区划区域(发射区域)SA。在各个区划区域SA内形成由晶体管、存储元件、其他的电子元件以及电布线、电极垫片16(参照图3)等构成的电子电路。另一方面，在基板10的背面10b(参照图2)上不形成这些电子电路。
图2是表示在本发明的一实施方式的半导体装置的制造方法中形成应力缓和层26及连接端子24的工序的工序图。另外，图3～图6表示通过本发明的一实施方式的半导体装置的制造方法处理的基板10的表面部分的详细的剖面图。图2(a)是在图1中带A-A线位置的概略剖面图。此外，基板10的厚度例如为500μm左右。
这里，对基板10的有源面10a侧的构成详细地进行说明。图3(a)是图2(a)中带符号B的位置的放大图。图3(a)所示，在基板10上依次形成由作为基板10的基本材料的硅的氧化膜(SiO2)构成的绝缘膜12以及由硼磷硅酸玻璃(BPSG)构成的层间绝缘膜14。
另外，在层间绝缘膜14的一部分上，在图未示出的位置形成有与形成在基板10的有源面10a上的电子电路电连接的电极垫片16。该电极垫片16依次层叠由Ti(钛)构成的第1层16a、由TiN(氮化钛)构成的第2层16b、由AlCu(铝/铜)构成的第3层16c及由TiN构成的第4层(罩层)16d而形成。此外，应注意的是，在电极垫片16的下方不形成电子电路。
电极垫片16，例如通过溅射在层间绝缘膜14之上的整个面上形成由第1层16a～第4层16d构成的层叠结构，使用抗蚀剂等通过形成为规定的形状(例如，圆形形状)的图形而形成。此外，在本实施方式中，举例说明通过上述的层叠结构形成电极垫片的情况，但也可以电极垫片16只由Al形成，优选使用电阻低的铜形成。另外，电极垫片16并不限于上述构成，也可以根据必要的电特性、特理特性及化学特性来适当变更。
另外，在上述层间绝缘膜14之上覆盖电极垫片16一部分地形成钝化膜18。该钝化膜18优选通过SiO2(氧化硅)、SiN(氮化硅)、聚酰亚胺树脂等形成、或者为在SiN之上层叠SiO2的构成、或与其相反为在SiO2之上层叠SiN的构成。另外，钝化膜18的膜厚优选为约2μm以上、约6μm以下。
使钝化膜18的膜厚为约2μm以上，这是因为在确保上述的选择比方面是必要的。又使钝化膜18的膜厚为约6μm以下，这是因为在后述的工序中对形成在电极垫片16上的连接端子24(参照图6(b))与电极垫片16进行电连接时，需要蚀刻电极垫片16上的钝化膜18，膜厚过厚会使制造工序的效率降低。
对于以上的构成的基板10，首先，如图2(b)所示，进行在基板10的有源面10a上形成孔部H3的工序。图2(b)是表示在基板10上形成孔部H3的状态的剖面图。该孔部H3被形成为将连接端子24的一部分嵌入基板10内的形状，该连接端子24成为形成在基板10的有源面10a侧的电子电路的外部端子。该孔部H3，以贯通电极垫片16的方式形成在图3(a)所示的电极垫片16的位置。这里，参照图3～图5详细说明形成孔部H3的工序。
首先，通过旋涂法、浸渍法或喷涂法等方法来将抗蚀剂(图示省略)涂布在钝化膜18的整个面上。此外，该抗蚀剂用于对覆盖在电极垫片16上的钝化膜18进行开口，可以为光致抗蚀剂、电子射线抗蚀剂、X射线抗蚀剂中任一种，另外可以为正型或负型任一种。
在钝化膜18上涂覆抗蚀剂时，进行预烘烤后，使用形成有规定的图形的掩模进行曝光处理及显影处理，将抗蚀剂的图形形成为规定形状。此外，抗蚀剂的形状根据电极垫片16的开口形状及形成在基板10上的孔的剖面形状来设定，在抗蚀剂的图形形成结束后，进行后烘烤，然后，如图3(b)所示，对覆盖电极垫片16的钝化膜18的一部分进行蚀刻形成开口部H1。图3(b)是表示对钝化膜18进行开口来形成开口部H1的状态的剖面图。
此外，钝化膜18的蚀刻最好应用干式蚀刻。干式蚀刻也可是为反应性离子蚀刻(RIE：reactive Ion Etching)。另外，作为钝化膜18的蚀刻也可以使用湿式蚀刻。形成在钝化膜18上的开口部H1的剖面形状，根据在后述工序中形成的电极垫片16的开口形状及形成在基板10上的孔的剖面形状来设定，其直径与形成电极垫片16上的开口的直径及形成在基板10上的孔径大致相同、例如设定为50μm。
在以上的工序结束后，以形成有开口部H1的钝化膜18上的抗蚀剂作为掩模，通过干式蚀刻对电极垫片16进行开口。图3(c)是表示在电极垫片16上开口形成开口部H2的状态的剖面图。此外，在图3(a)～图3(c)的图中，抗蚀剂省略。如图3(c)所示，形成在钝化膜18上的开口部H1的直径与形成在电极垫片16上的开口H2的直径大致相同。此外，作为干式蚀刻可使用RIE。
并且，将在以上工序中使用的抗蚀剂作为掩模，接着对层间绝缘膜14及绝缘膜12进行蚀刻，如图4(a)所示，使基板10露出。图4(a)是表示对层间绝缘膜14及绝缘膜12进行蚀刻、使基板10的一部分露出的状态的剖面图。然后，通过剥离液或灰化等剥离作为掩模使用的形成在钝化膜18上的抗蚀剂。
此外，在上述流程中，使用同一抗蚀剂掩模来反复蚀刻，但在各蚀刻工序结束后，重新形成抗蚀剂图形也是当然可以的。另外，对形成在电极垫片16上的开口部H2进行开口后，剥离抗蚀剂，将电极垫片16的最表面的TiN作为掩模，对层间绝缘膜14及绝缘膜12进行蚀刻，如图4(a)所示，也可以使基板10露出。并且，如果这样设计的话，则需要考虑各蚀刻时的选择比，事先加厚抗蚀剂。
在以上的工序结束后，将钝化膜18作为掩模，通过干式蚀刻，如图4(b)所示，对基板10进行穿孔。其中这里，作为干式蚀刻除了RIE之外也可以采用ICP(Inductively Coupled Plasma)。图4(b)是表示对基板10进行穿孔来形成孔部H3的状态的剖面图。
按图4(b)所示，由于以钝化膜18作为掩模对基板10进行穿孔，所以形成在基板10上的孔部H3的直径成为与形成在钝化膜18上的开口部H1的直径相同的程度。其结果，形成在钝化膜18上的开口部H1的直径、形成在电极垫片16上的开口部H2的直径、形成在基板10上的孔部H3的直径大致相同。此外，孔部H3的深度根据最终形成的半导体芯片的厚度适当设定。
另外，如图4(b)所示，可知：若在基板10上形成孔部H3，则通过干式蚀刻蚀刻钝化膜18的一部分，其膜厚变薄。这里，在形成孔部H3时，通过蚀刻去除钝化膜18，成为电极垫片16或层间绝缘膜14露出的状态，则在进行后工序、或在确保作为半导体装置的可靠性方面不好。因此，在图3(a)所示的状态下，将钝化膜18的膜厚设定为2μm以上。
在以上的工序结束后，接着在钝化膜18上以及孔部H3的内壁、底面形成绝缘膜20。图5(a)是表示在电极垫片16的上方以及孔部H3的内壁、底面形成绝缘膜20的状态的剖面图。该绝缘膜20是为了防止电流泄漏的发生、氧及水分等对基板10的腐蚀等而设定的，能够使用通过PECVD(Plasma Enhanced Chemical Vapor Deposition)形成的原硅酸四乙基(TetraEthyl Ortho Silicate：Si(OC2H5)4：以下称为TEOS)、即PE-TEOS，以及通过臭氧CVD形成的TEOS、即O3-TEOS，或通过CVD形成的氧化硅。其中，绝缘膜20的厚度例如为1μm。
接着，通过旋涂法、浸渍法、喷涂法等方法在钝化面18的整个面上涂覆抗蚀剂(图示省略)。或者也可以使用干式薄膜抗蚀剂。其中，该抗蚀剂是用于对电极垫片16的一部分的上方开口用的，可以是光致抗蚀剂、电子射线抗蚀剂、X射线抗蚀剂中任一种，另外可以为正型或负型任一种。
在钝化膜18上涂覆抗蚀剂时，进行预烘烤后，使用形成有规定的图形的掩模进行曝光处理及显影处理，将抗蚀剂的图形形成为只在电极垫片16的上方以外的部分以及孔部H3和其周边部残留抗蚀剂的形状、例如以孔部H3为中心的圆环形状。在抗蚀的图形形成结束后，进行后烘烤，然后，通过蚀刻来去除覆盖电极垫片16的一部分绝缘膜20及钝化膜18，将电极垫片16的一部分开口。此外，蚀刻最好采用干式蚀刻。干式蚀刻可以是反应性离子蚀刻(RIE：Reactive Ion Etching)。另外，蚀刻也可采用湿式蚀刻。这时，也一并去除构成电极垫片16的第4层16d。
图5(b)是表示去除了覆盖电极垫片16的绝缘膜20及钝化膜18的一部分的状态的剖面图。如图5(b)所示，电极垫片16的上方成为开口部H4，成为电极垫片16的一部分露出的状态。通过该开口部H4，能够连接在后工序形成的连接端子(电极部)24与电极垫片16。从而，开口部H4只要形成在形成有孔部H3的部位以外的部位即可。其中，也可以与孔部H3相邻。
在本实施方式中，以在电极垫片16的大致中央形成孔部H3(开口部H1)的情况为例进行说明。因此，开口部H4，包围该孔部H3、即增大电极垫片16的露出面积，在减小电极垫片16与之后形成的连接端子的连接电阻方面是理想的。另外，孔部H3的形成位置可以不在电极垫片的大致中央，另外，也可以形成多个孔。此外，若去除覆盖电极垫片16的绝缘膜20及钝化膜18的一部分使电极垫片16的一部分露出，则通过剥离液剥离去除时所用的抗蚀剂。
经过上述的工序形成图2(b)所示的孔部H3。在基板10上形成孔部H3后，接下来，在基板10的有源面10a整个面上涂覆感光性聚酰亚胺进行预烘烤，然后，利用形成有规定图形的掩模对感光性聚酰亚胺进行曝光处理及显影处理，将感光性聚酰亚胺的图形形成为规定形状。之后，进行后烘烤形成应力缓和层26。该应力缓和层26是为了缓和由包含基板10的半导体芯片的热膨胀系数与装有半导体芯片的基板等的热膨胀系数的差产生的应力而设置的。
在以上的工序结束后，按图2(d)所示，进行在形成有应力缓和层26的基板10的上形成衬底膜22的工序。图2(d)是表示在基板10上形成应力缓和层26后的状态的剖面图。这里，衬底膜22被形成在基板10的整个上面上，因此，在图5(b)所示的电极垫片16的露出部以及孔部H3的内壁、底部也形成有衬底膜22。这里，衬底膜22由阻挡层及种层构成，首先，形成阻挡层后，在阻挡层上形成种层而成膜。阻挡层例如由TiW形成，种层由Cu形成。这些例如由IMP(金属离子等离子体)法、或真空镀膜、溅射、离子喷镀等PVD(Physical Vapor Deposition)法形成。
图6(a)是表示在孔部H3内形成衬底膜22的状态的剖面图。如图6(a)所示，衬底膜22充分覆盖电极垫片16与绝缘膜20的阶梯差ST，并连续地形成到电极垫片16上与绝缘膜20上(包括孔部H3的内部)。此外，构成衬底膜22的阻挡层的膜厚例如为100nm左右，种层的膜厚例如为几百nm左右。这样，在本实施方式中由于形成后述的连接端子24与再配置布线32所需的衬底膜22被以一道工序形成在基板10上，所以能够简化制造流程。
在衬底膜22的形成结束后，在基板10的有源面10a上涂覆镀层抗蚀剂，以只形成连接端子24的部分开口的状态形成图形来形成镀层抗蚀剂图形28。图2(e)是表示形成有镀层抗蚀剂图形的状态的剖面图。之后进行Cu电镀，如图2(f)所示，将Cu(铜)嵌入基板10的孔部H3及镀层抗蚀剂图形28的开口部，形成连接端子24。图2(f)是表示进行Cu电镀形成连接端子24的状态的剖面图。
在形成有连接端子24时，如图2(g)所示，剥离形成在基板10上的镀层抗蚀剂图形28。图2(g)是表示在形成连接端子24后剥离镀层抗蚀剂图形28后的状态的剖面图。另外，图6(b)是表示形成的连接端子24的构成的详细的剖面图。如图2(g)所示，连接端子24是在基板10的有源面10a上突出的突起状，并且，是其一部分嵌入基板10内的形状。另外，如图6(b)所示，在带符号C的位置，连接端子24与电极垫片16电连接。
在基板10的有源面10a侧形成应力缓和层26及连接端子24后，接下来进行在基板10的有源面10a侧形成再配置布线的工序。图7是表示在本发明的一实施方式中的半导体装置的制造方法中形成再配置布线32的工序的工序图。在该工序中，首先，在基板10的整个面、即连接端子24及衬底膜22上涂覆镀层抗蚀剂，以只形成有再配置布线32的部分开口的状态形成图形，如图7(a)所示，形成再配置镀层抗蚀剂图形30。
然后，进行Cu电镀如图7(b)所示介由衬底膜22将再配置布线形成在应力缓和层26上。图7(b)是表示形成再配置布线32后的状态的剖面图。该再配置布线32并不是只形成在应力缓和层26上，而形成为从应力缓和层26延伸到连接端子24的形成位置的形状，而与连接端子24电连接。
在形成再配置布线32后，剥离形成在基板10上的再配置镀层抗蚀剂图形30。然后，包括再配置布线32在内对基板10的有源面10a侧整体进行蚀刻，而深度蚀刻(etch back；不用掩模的全面蚀刻)种层。这里，由于再配置布线32的膜厚比种层的膜厚厚、约为其20倍左右，所以通过深度蚀刻不会完全蚀刻再配置布线32。
接着，由Cu(铜)构成的再配置布线32不通过RIE进行蚀刻，因此，所谓以再配置布线32为掩模采用RIE蚀刻种层。据此，只处于再配置布线32的正下方的阻挡层残留，不要部分的阻挡层被蚀刻。此外，在通过湿式蚀刻来蚀刻阻挡层及种层时，需要使用不对形成再配置布线32的Cu(铜)进行蚀刻的蚀刻液。
这里，所说的衬底膜22的不要部分是例如形成有连接端子24与再配置布线32的部分以外的部分、即衬底膜22露出的部分。如上所述，在本实施方式中，由于以一道工序进行在分别形成连接端子24与再配置布线32上所需的衬底膜22的蚀刻，所以能够简化制造流程。
图7(c)是表示形成再配置布线32并蚀刻衬底膜22的不要部分后的状态的剖面图。可知：在图7(c)所示的例中，蚀刻再配置布线32之间的衬底膜22。图8是表示在本发明的一实施方式中形成有再配置布线32的基板10的俯视图。不过，在图8中，只图示出设在基板10的有源面10a上的多个区划区域SA内的一个。如图8所示，沿发射区域的相对向的一对边排列连接端子24而形成，以在各个连接端子24上连接一端的状态形成再配置布线32。另外，再配置布线32的另一端分别形成有垫片34。
在以上的工序结束后，进行蚀刻基板10的背面10b来减少基板10的厚度的工序。图9是表示蚀刻基板10的背面减少基板10的厚度的工序。在本实施方式中，将基板10的厚度减少到50μm左右，若将基板10的厚度减少到这个程度，则有时基板10的强度降低产生翘曲或基板10损坏。因此，为了即使减少基板10的厚度也确保基板10的强度，要在基板10的有源面10a侧(形成再配置布线32的侧)安装支撑部件。
图9(a)是表示在基板10的有源面侧安装支撑部件的状态的剖面图。
在本实施方式中，作为支撑部件，采用粘结树脂40与平坦的玻璃基板42。粘结树脂40是用于吸收形成在基板10的有源面侧10a的连接端子24、应力缓和层26、及再配置布线32等的凹凸的材料，优选使用热固化树脂或UV(紫外线)固化树脂等的固化树脂。另外，玻璃基板42是确保基板10的强度、同时对薄板化的基板10的背面进行处理后容易安装的部件。此外，基板10优选使用强度高以在后工序的处理中基板10不产生裂纹、两面的平坦性高的材料。
为了在基板10的有源面10a侧安装粘结树脂40及玻璃基板42，首先利用旋涂等涂覆方法将液状的粘结树脂40涂覆在基板10的有源面10a一侧。其次，对涂覆的粘结树脂40进行加热或UV照射使粘结树脂40固化。在粘结树脂40固化后，将粘合剂涂覆在粘结树脂40上来将玻璃基板42粘合在粘结树脂40上。
在粘结树脂40及玻璃基板42安装完毕后，接下来进行使基板10薄板化的工序。该工序通过研磨或蚀刻基板10的背面10b来进行。图9(b)是表示将基板10薄板化后的状态的剖面图。通过该工序基板10变薄成为50μm左右，成为连接端子24的一部分从基板10的背面10b突出20μm左右的状态。此外，在该工序中，由于具有绝缘膜20及衬底膜22(详细请参照图6)，所以不成为连接端子24及其本身露出的状态。因此，在接下来的工序中，进行依次蚀刻处于从基板10的背面突出的状态的绝缘膜20及衬底膜22的工序。绝缘膜20通过氧化膜干式蚀刻来进行蚀刻，衬底膜22通过金属干式蚀刻或湿式蚀刻来进行蚀刻。图9(c)是表示蚀刻绝缘膜20及衬底膜22后的状态的剖面图。
在基板10的薄板化结束后，进行在基板10的背面10b上形成作为对正用标记的对准标记(图示略)的工序。
该对准标记是成为在将半导体芯片层叠于基板10上时的基准的标记，分别形成在各发射区域SA上。
如上所述，对层叠半导体芯片的基板10进行处理的工序结束。此外，如果这样在基板10上形成电子电路及连接端子24，则根据需要进行形成在各发射区域SA上的电子电路的动作检查。这样一来，在后述的半导体芯片60的装配工序中，可以只在正常的发射区域SA装配良品的芯片。
(第2处理工序)
下面，对制造在基板10上层叠的半导体芯片的第2处理工序进行说明。
图10是表示制造在经第1处理工序处理过的基板10上层叠的半导体芯片的制造工序的图。半导体芯片除了应力缓和层26、再配置布线32、及对准标记以外，还进行与上述的第1处理工序大致相同的工序而制造。因此，在以下的说明中，简单说明工序顺序，其详细的说明省略。
图10(a)所示的基板50例如为Si(硅)基板，与图10所示的基板10相同在有源面50a上设定多个区划区域(发射区域)，在各个区划区域内形成由晶体管、存储元件、其他的电子元件以及电布线、电极垫片等构成的电子电路。另一方面，在基板50的背面50b不形成这些电子电路。
对于该基板50，与第1处理工序相同，首先进行对电极垫片进行开口来将基板50穿孔形成孔部H10的工序。图10(b)是表示将基板10穿孔来形成孔部H10的状态的剖面图。此外，在与图3及图4所示的工序相同的工序中形成电极垫片的开口及孔部H10。其次，包括孔部H10的底面及内壁在内于基板50的有源面50a侧依次形成绝缘膜、以及由阻挡层及种层构成的衬底膜。图10(c)是表示在基板50的有源面50a侧形成有绝缘膜及衬底膜的状态的剖面图。此外，在图10(c)中，只图示了衬底膜52，对绝缘膜的图示省略。所需说明的是，在与图5～图6(a)的工序相同的工序中形成绝缘膜及衬底层52。
接着，将镀层抗蚀剂涂覆在基板50的有源面50a上，以只形成连接端子54的部分开口的状态形成图形来形成镀层抗蚀剂图形56。图10(d)是表示形成镀层抗蚀剂图形56后的状态的剖面图。然后，进行Cu电镀，如图10(e)所示，将Cu(铜)嵌入基板50的孔部H10及镀层抗蚀剂图形56的开口部，形成作为贯通电极的连接端子54。图10(e)是表示进行Cu电镀来形成连接端子54的状态的剖面图。
在形成连接端子54后，如图10(f)所示，剥离形成在基板50上的镀层抗蚀剂图形56。图10(f)是表示在形成连接端子54后剥离镀层抗蚀剂图形56的状态的剖面图。接着，在形成的连接端子54上形成无铅钎料(Sn/Ag)58(参照图10(f))。该无铅钎料58，是在将半导体芯片层叠在经上述的第1处理工序处理过的基板10上时，用于接合作为半导体芯片的贯通电极的连接端子54与基板10的连接端子24的材料。
在以上的工序结束后，在基板50的有源面50a侧安装与图9所示的粘结树脂40及玻璃基板42相同的支撑部件，进行与图9所示的工序相同的工序来使基板50薄板化。在结束薄板化的工序时，在取下支撑部件后，通过激光或刮刀切断基板50，分离成各个的半导体芯片60。经以上的工序制造半导体芯片60。
以上制造了层叠在基板10上的半导体芯片60。接着，对将半导体芯片60层叠在基板10上的第3处理工序进行说明。
(第3处理工序)
结束了第1处理工序的基板10，如图9(d)所示，是在基板10的有源面10a侧安装粘结树脂40及玻璃基板42、在基板10的背面10b形成对准标记的状态。为了将经第2处理工序制造的半导体芯片60层叠在该基板10上，首先，将接合活性剂(焊剂)涂覆在作为半导体芯片60的贯通电极的连接端子54上形成的无铅钎料58上。焊剂，在将半导体芯片60层叠在基板10上时，需要具有能够保持半导体芯片60的程度的粘度及量。
接着，根据上述的对准标记将1个或多个半导体芯片60层叠在各发射区域SA上。被层叠的半导体芯片60利用涂覆在无铅钎料58上的焊剂的粘合力进行保持。
此外，在上述的第1处理工序中进行了各发射区域SA的动作检查的情况下，也可以将良品的半导体芯片60只层叠在检查为良品的发射区域SA上。这样一来，不会白白浪费良品的半导体芯片60。这时，成为不良品的发射区域SA可以设成空置区域，但从提高后述的密封工序的可靠性观点来看，优选将伪芯片装配在这样的发射区域SA上。通过这样不设置空置区域(即，在所有的发射区域SA上装载至少1个以上的芯片)，而密封树脂62的流动被均匀化，不容易在树脂内卷入气泡。
在半导体芯片60的层叠结束后，进行形成在基板10上的连接电极24与形成在半导体芯片60上的连接电极54的接合、以及形成在半导体芯片60上的连接电极54彼此间的接合。在该接合工序中，将层叠有半导体芯片60的基板60放入回流装置，通过无铅钎料58接合连接电极24与连接电极54、以及连接电极54彼此间。据此，电连接连接电极24与连接电极54。图11是对形成基板10上的连接电极24与形成在半导体芯片60上的连接电极54进行接合、来将半导体芯片60层叠在基板10上的状态的剖面图。
在以上的工序结束后，通过连续自动输送模式一并密封层叠的半导体芯片60及基板10。图12(a)是表示密封基板10及半导体芯片60的状态的图。如图12(a)所示，密封是在将粘结树脂40及玻璃基板42安装在基板10上后的状态下进行的。密封树脂(密封材)62是以覆盖基板10的整个背面、并且密封所有半导体芯片60的方式形成的。
如果基板10及半导体芯片60的密封结束，则从基板10上取下粘结树脂40及玻璃基板42，将基板10按每个发射区域SA切断、而分离成各个半导体装置1(参照图14)。该切断工序，是以密封树脂62作为支撑材从基板10的有源面10a侧进行的。作为基板10的切断方法，可以采用例如利用激光的切断方法或划片等切断方法，但这时，希望：不利用相同的切断部件(刀片等)来完全划片基板10与密封树脂62，而根据各个材质来选择最佳的切断方法。
例如，在本例中，首先，如图12(b)所示，将刀片放入基板10的发射区域SA之间只划片基板10。这里，优选使形成在基板10上的背面10b上的密封树脂62用作支撑材。当然，也可以另外准备支撑基板10用的支撑材，但通过将密封树脂62兼用作支撑材，能够省去支撑材的安装工序等。
而且，如图13(a)所示，在设于再配置布线32的顶端部的垫片34形成凸起36，一并检查形成在各发射区域SA的半导体装置(单片化前的各个半导体装置)的电特性。
接着，如图13(b)所示，通过与切断基板10的不同的刀片或激光来切断密封树脂62。
通过这样根据被切断材(基板10及密封树脂62等)的材质来选择最佳的切断方法，可缩短工序时间，并且也减少切断部的消耗。此外，由该工序呈单片化的半导体装置1根据上述的检查结果来进行良品与不良品的选别，只挑选为良品的半导体装置。
图14是表示通过本发明的一实施方式制造的半导体装置1的剖面图。
本例的半导体装置1，如图14所示，具有在作为形成有连接端子24的第1半导体芯片的基板10上层叠多个作为形成有成为贯通电极的连接端子54的第2半导体芯片的半导体芯片60的结构。基板10与半导体芯片60、及半导体芯片60彼此间介由连接端子24或贯通电极54相层叠，而相互电连接。另外，在基板10的有源面10a侧形成有应力缓和层26、再配置布线32及凸起36。其中，在图14中，符号64是用于提高凸起对垫片34的固接强度的根本增强树脂。
如上所述，本发明的半导体装置的制造方法，由于不切断基板10，在所谓晶圆状态的基板10上层叠半导体芯片60，一并密封层叠后的半导体芯片60，然后，切断其分离成各个半导体装置，因此，与将半导体芯片层叠在插入物(interposer)上的情况相比，能够简化制造工序。
另外，在本方法中，由于基板10的有源面10a最终成为装配面，所以预先将再配置布线32等与连接端子24等同时形成在有源面侧，因此，工序将更加简单。另外，在本方法中，由于将再配置布线32等形成在基板10的有源面侧，所以与将其形成在基板的背面(研磨面)的现有的情况相比容易形成。
并且，在本方法中，由于从有源面10a侧进行基板10的切断，所以与例如从基板的背面侧进行切断的情况相比不容易产生积屑。也就是说，在从基板的背面侧进行划片等时，由划片带等固定基板的有源面侧，而这样的划片带要求薄型化，其结果，有时不能充分保持作为被接合材的基板(即，被粘合剂与带之间晃动)，在切断时若产生这样的晃动，则在刀片的尖端部从基板向带侧穿过时，有时基板的一部分产生缺口(积屑)。与此相对，在本方法中，由于通过密封半导体芯片60的厚膜的密封树脂62可靠保持基板，所以在刀片的尖端部从基板向密封树脂62侧穿过时两者之间不会晃动。
另外，在本方法中，由于在基板10的切断工序前(即，晶圆的状态)一并进行各半导体装置的电特性检查，所以与在将其分割成各个半导体装置的状态进行上述检查的情况相比，容易检查。
并且，在本方法中，在基板的切断工序中，由于根据其材质等选择最佳的基板本体10和形成在其上的密封树脂62的切断方法，所以进一步缩短工序时间，同时，能够也减少切断部件的消耗。
下面，对具有本发明的半导体装置1的电路基板及电子设备进行说明。
图15是表示本发明的电路基板的一例的立体图。如图15所示，在该电路基板2上安装有3维装配具有上述的再配置布线的IC芯片而构成的半导体装置1。电路基板2，以例如由玻璃环氧树脂基板等有机类基板构成、例如由铜等构成的布线图形(未图示)成为所希望的电路的方式形成，并且，将垫片(未图示)连接在这些布线图形上。而且，通过在该垫片上电连接半导体装置1的钎料球，而可将半导体装置1装配在电路基板2上。
图16是表示作为本发明的电子设备的一实施方式的便携电话的概略构成的立体图。如图16所示，该便携电话3，在其筐体内部具有上述的半导体装置1或上述电路基板2。
此外，作为电子设备并不仅限于上述的便携电话，可适用于各种电子设备。例如，能够适用笔记本型电脑、液晶投影器、多媒体对应的个人电脑(PC)及工作站(EWS)、寻呼机、文字处理器、电视机、取景器型或监控器型的磁带录像机、电子笔记本、计算器、车辆导航装置、POS终端、具有触摸屏的装置等电子设备。
以上，参照附图对本发明的优选实施方式的例子进行了说明，但不用说本发明并不仅限于所述例。上述例中所示出的各构成部件的诸形状及组合等只是本发明的一例，在本发明主要构思范围内根据设计要求等可以进行多种变更。

Claims (10)

1.一种半导体装置的制造方法，其特征在于具有以下工序：
在具备形成有多个电子电路的有源面的基板的该有源面侧，嵌入成为上述电子电路的外部电极的连接端子的工序；
研磨上述基板的背面来使上述连接端子的一部分露出的工序；
介由上述连接端子将半导体芯片装配在上述基板的背面侧的工序；
通过密封材来对装配在上述基板上的上述半导体芯片进行密封的工序；
按各电子电路的形成区域切断上述基板，分成多个单片的半导体装置的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：在在上述基板的切断工序中，从上述基板的有源面一侧进行该切断。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于：在在上述基板的切断工序中，将上述密封材作为支撑材来对上述基板进行划片。
4.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于：在上述基板的切断工序之前，具有一并检查各半导体装置的工序。
5.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于：在上述半导体芯片的装配工序之前，具有检查形成在上述有源面上的各电子电路的工序，在上述半导体芯片的装配工序中，只对在上述电子电路的检查工序中选为良品的电子电路装配上述半导体芯片。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于：在上述半导体芯片的装配工序中，对在上述电子电路的检查工序中未选为良品的电子电路装配伪芯片。
7.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于：装配在上述基板的背面侧的半导体芯片具有贯通电极，在上述半导体芯片的装配工序中，介由该贯通电极层叠多个半导体芯片。
8.一种半导体装置，其特征在于：通过权利要求1～3中任一项所述的半导体装置的制造方法来制造。
9.一种电路基板，其特征在于：具有权利要求8所述的半导体装置。
10.一种电子设备，其特征在于：具有权利要求8所述的半导体装置。
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