CN1349334A - 具有超高比特率接口的数据分组交换节点 - Google Patents

Abstract

本发明涉及异步数字网络中所使用的一种数据分组交换节点。这种数据分组交换节点包括:输入级,将数据分组分割成固定长度的段;用于交换这些段的交换矩阵,该矩阵具有支持相同的比特率B的输入端口和输出端口;和输出级,根据所述交换矩阵的输出端口所提供的段,重构数据分组。根据本发明,输入级包括至少一个其比特率为B的倍数ki^*B的输入接口,和用于将数据分组分离到交换矩阵的ki个输入端口中的装置。再者,输出级还包括至少一个其比特率为B的倍数ko^*B的输出接口,和通过将所述交换矩阵的ko个输出端口所提供的段进行合成来重构其比特率为ko^*B的数据分组的装置,其中ki^*ko>1。

Description

具有超高比特率接口的数据分组交换节点

本发明涉及异步数字网络中所使用的一种数据分组交换节点。

在美国专利号5,237,564中，描述了帧交换中继器。根据这一专利，这种帧交换中继器包括了n个输入端口和n个输出端口，这些端口每个都具有相同的二进制比特率D。该交换中继器包括一个其频率为二进制速率D的整数倍的时基。根据这一时基并利用分频器，可以得到帧交换中继器的各种功能所需要的很多时钟信号。因此，由输入和输出端口的比特率D可以确定帧交换中继器的内部实现方式。

然而，具有支持超高比特率(即9.6Gbps和9.6Gbps以上)的端口的交换结构的实现方式受技术可行性的限制，因此费用很高。实际上，即使分组交换中继器只是必须具有一个9.6Gbps的端口，而所有其他端口都是以较低的比特率来使用，帧交换中继器也必须被设计成好象所有端口都要具有9.6Gbps的比特率。还有一个缺点是，如果整个交换结构被设计成具有超高比特率而一些端口具有较低的比特率，则将浪费交换结构的资源。

因此，本发明的目的在于，提供一种能交换超高比特率(即高于为交换节点所设计的比特率的那些比特率)的数据分组交换节点的简化实现方式。

利用权利要求1所述的数据分组交换节点可以达到这一目的以及下述其他目的。

本发明还涉及权利要求5所述的方法。

本发明的还有一些优良特征如相关的权利要求中所述。

本发明的一个优点在于，无需修改交换矩阵的核心就可以扩展普通数据分组交换节点的性能。

本发明的另一个优点在于，可以根据需要，灵活地配置普通数据分组交换矩阵的输入和输出端口。

在本方法的一种优选实施方式中，可以根据输入接口所支持的比特率动态地配置这些端口。

根据本发明的数据分组交换节点可应用于ATM交换机、帧中继交换机、IP路由器中或应用于将ATM交换和IP路由选择功能结合起来的任何其他设备中。

通过阅读以下非限定性实例所给出的优选实施方式的描述并根据附图，可以看到本发明的其他特征和优点，其中：

图1说明了根据本发明的数据分组交换节点的一种实施方式；

图2说明了输入接口(入口线)上的一例反复用；

图3说明了输出接口(出口线)上的一例复用；

图4说明了根据本发明的数据分组交换节点的框图；

图5说明了存储超高速接口上接收到的一个分组的各段的缓冲存储器的内容。

图1说明了根据本发明的数据分组交换节点10的一种实施方式。数据分组交换节点10包括8个输入端口IP1，...，IP8和8个输出端口OP1，...，OP8。所有这些输入和输出端口都可以支持相同的比特率B(例如，B＝2.4Gbps)。

根据本发明，数据分组交换节点10可以具有一个比特率为k^*B的输入接口II1(例如，如果k＝4，则k^*B＝9.6Gbps，即接口OC192c)，这是因为4个输入端口IP1，...，IP4被汇合在一起。其余4个输入端口IP5，...，IP8每个都具有一个比特率为B的输入接口II2，...，II5(即接口OC48c)。

输入接口II1通过分离器11连接到输入端口IP1，...，IP4。输入端口IP5，...，IP8则各自直接连接到输入接口II2，...，II5。

根据本发明，数据分组交换节点10可以具有一个比特率为9.6Gbps的输出接口OI1(接口OC192c)，这是因为4个输出端口OP1，...，OP4被汇合在一起。其余4个输出端口OP5，...，OP8每个都具有一个比特率为2.4Gbps的输出接口OI2，...，OI5(接口OC48c)。

输出端口OP1，...，OP4通过复用器12连接到输出接口OI1。输出端口OP5，...，OP8则各自直接连接到输出接口OI2，...，OI5。

为简明起见，这里选择了上述这种配置，可以设想也可以选用任何其他配置。更通用的配置是n个输入和输出端口，k个输入接口(每个输入接口都与一定个数的输入端口联接)，k’个输出接口(每个输出接口都与一定个数的输出端口联接)。因此，应满足下列不等式： $\underset{i=1}{\overset{k}{\mathrm{\Σ}}}{\left(\mathrm{nip}\right)}_i\≤n$ $\underset{i=1}{\overset{k^{\′}}{\mathrm{\Σ}}}{\left(\mathrm{nop}\right)}_i\≤n$ 其中：(nip)_i是与第i个输入接口联接的输入端口数，而(nop)_i是与第i个输出接口联接的输出端口数。

分离器11的作用在于，将输入接口II1上接收到的数据分组分离成一些固定长度的段，再在输入端口IP1至IP4之一上以输入接口II1上接收到的比特率的四分之一的比特率将它们一个接一个地重发出去。最好，循环地在输入端口IP1，...，IP4上重发这些段。

如图2中所示，如果输入接口II1上接收到的分组可以分离成11段a至k，那么，在输入端口IP1上发送段号a、e和i，在输入端口IP2上发送段号b、f和j，在输入端口IP3上发送段号c、g和k，而在输入端口IP4上发送段号d和h。这一功能称为“入口线中的反复用”，(这里，入口线是指输入接口)。

本例中，假定，所有分组长度相同，不过，本发明并不局限于到达输入接口II1，...，II5上的固定长度的分组的交换。可以用相同的方式来处理可变长度的分组，这是因为，这些分组可以被分割成相同长度的段，分组的最后一段必要时可以填补一些伪比特。

复用器12的作用在于，将输出端口OP1，...，OP4上接收到的段复用，以便在输出接口OI1上重构分组，该输出接口其比特率为输出端口OP1，...，OP4上的比特率的4倍。这些段最好被复用器12从输出端口OP1，...，OP4上循环地读取，再从输出接口OI1上重发出去。这一功能称为“出口线中的复用”(这里，术语“出口线”等同于输出接口)。数据分组交换节点10负责合理地将交换的段分配给输出端口OP1，...，OP4，以保证在复用器12中以恰当的次序将这些段复用到输出接口OI1。

图3中给出了这一重构机制的一个例子。如果分组被分离成11段m至w，那么，交换节点应按以下方式将这些段分配到输出端口上：段m、q和u应在端口OP4上被接收，段n、r和v应在端口OP1上被接收，段o、s和w应在端口OP2上被接收，而段p和t应在输出端口OP3上被接收。下面将描述数据分组交换节点10中所提供的用以保持分组的恰当次序的机制。

图4说明了根据本发明的数据分组交换节点的框图。数据分组交换节点包括时钟40、传送层面TP和控制层面CP。

传送层面TP包括输入级41、缓冲存储器42、输出级43。输入级41与输入接口II1，...，IIk连接，并与缓冲存储器42连接。输出级43与缓冲存储器42连接，并与输出接口OI1，...，OIk’连接。n个输入端口IP1，...，IPn和分离器11也都是输入级41的一部分。同样，n个输出端口OP1，...，OPn和复用器12也都是输出级43的一部分。

输入级41中用于将分组分离成一些段的机制已利用图2进行了描述。同样，输出级43中用于重构数据分组的机制已利用图3进行了描述。

时钟40给出了数据分组交换节点的时钟频率。

最好，如果有n个输入端口，那么，每段实际上都可以分为n个相同长度的部分，以下被称为字，时钟周期与将字写入到输入队列中所需的时间相应。

如果时钟以5个比特(0至31)来编码，那么存储器有足够的地方来存储32段。

使输入端口IP1，...，IPn上所接收到的段同步，这样，输入端口IPi上接收到的段的起点与前一输入端口IP(i-1)上接收到的段的起点相比可以延时一个字(一个时钟周期)。

输入队列中的这种结构使得在数据分组交换节点中可以进行高度的并行管理。缓冲存储器管理将在下面描述。

在每个时钟周期，都将轮流到下一个输入端口将等待在输入队列中的可用段写入到缓冲存储器42中。

在时钟周期i，将可用段存储在缓冲存储器42的存储位置i处。

图5说明了存储输入接口II1上接收到的一个分组的各段的缓冲存储器的内容，该分组包括12段a至l。

例如，如果输入端口IP1至IP4与输入接口II1联接，那么，

将在时钟周期i在端口IP1上接收到的分组的段a存储在缓冲存储器42的存储位置i处，

将在时钟周期i+1在端口IP2上接收到的段b存储在存储位置(i+1)MOD(n)处，

将在时钟周期i+2在端口IP3上接收到的段c存储在存储位置(i+2)MOD(n)处，

将在时钟周期i+3在端口IP4上接收到的段d存储在存储位置(i+3)MOD(n)处，

存储在存储位置(i+4)MOD(n)与(i+n-1)MOD(n)之间的段(图5中未示出)是在输入端口IP5至IPn上所接收到的段。

将在时钟周期i+4在端口IP1上接收到的段e存储在存储位置(i+n)MOD(n)处，

将在时钟周期i+5在端口IP2上接收到的段f存储在存储位置(i+n+1)MOD(n)处，

将在时钟周期i+6在输入端口IP3上接收到的段g存储在存储位置(i+n+2)MOD(n)处，

将在时钟周期i+7在端口IP4上接收到的段h存储在存储位置(i+n+3)MOD(n)处，

存储在存储位置(i+n+4)MOD(n)与(i+2^*n-1)MOD(n)之间的段(图5中未示出)是在输入端口IP5至IPn上所接收到的段。

将在时钟周期i+8在端口IP1上接收到的段i存储在存储位置(i+2n)MOD(n)处，

将在时钟周期i+9在端口IP2上接收到的段j存储在存储位置(i+2n+1)MOD(n)处，等等。

这种将段存储在缓冲存储器42中的方式使得可以容易地恢复分组的所有段之间的隐含联系。

下面再来描述图4。

控制层面CP包括转换表45和业务量管理模块46，该模块包括k’个控制队列(每个队列都与一个输出接口关联)461，...，46k’。

转换表45含有路由信息，即应将到达输入接口的分组交换到哪个(哪些)输出接口。转换表45最好能同时控制一个输入/输出端口上的若干个虚拟连接的交换。

转换表45的内容确定了所要执行的交换类型。可能的交换方案有点对点交换、点对多点交换或多点对点交换。

本例中，转换表45表明输入接口II1应交换到输出接口OI1。不过，未必将比特率为k^*B的输入接口交换到同样比特率的输出接口。本发明也可以支持熟练技术人员所知道的其他路由组合。

转换表45还包括存储在第一存储位置中的、输入端口IP1，...，IPn与其相应的输入接口II1，...，IIk之间的映射关系。同样，转换表还包括存储在第二存储位置中的、输出端口OP1，...，OPn与其相应的输出接口OI1，...，OIk’之间的映射关系。

业务量管理模块46负责控制输出接口OI1，...，OIk’上进行的存储缓冲器42中所存储的分组的重发。业务量管理模块46控制不同分组的服务质量要求的准备。与各输出接口关联的是与可用的服务质量一样多的控制队列。本例中，为简明起见，假定，所有分组都要求相同的服务质量，因此，只有一个控制队列461，...，46k’与一个输出接口OI1，...，OIk’关联。

每当一个新的分组被完全存入缓冲存储器42中时，就在该分组根据转换表45应被交换到的控制队列中增加一个新的条目。控制队列46i中的各条目都向输出级43指示出要在输出接口OIi上重发的分组的第一段在缓冲存储器42中的位置。

转换表45还包括属于要在输出接口OP1上被交换的同一分组的连续段的数量。

输出级43连续地并循环地检查控制队列461，...，46k’。根据与输出接口联接的输出端口的编号，输出级43将在同一编号的时钟周期内检查相应的控制队列。在上述例子中，输出接口OI1对应于4个输出端口OP1，...，OP4，于是，将在4个时钟周期内检查控制队列461，然后在一个时钟周期内检查控制队列462，等等。

控制队列461，...，46k’采用FIFO(先进先出)原理进行处理。在每个时钟周期，输出级43都将检查下一控制队列。如果分组的传输已被启动但尚未完成，那么，输出级43的任务是从缓冲存储器42中检索出该分组的随后的段。下面将描述这一机制。如果没有从控制队列中读出条目，那么输出级43将在下一时钟周期跳到下一控制队列。

另外，如果目前没有发送分组，那么输出级43检查该控制队列，并从缓冲存储器42中读出所要重发的新的分组的第一段。

输出级43的作用还在于选择合适的与输出接口OI1联接的输出端口OP1，...，OP4，以便重发从缓冲存储器42中读出的段。该第一段最好随机分配到与输出接口联接的输出端口之一。每一随后的段都分配到与该输出接口联接的下一输出端口。或者，根据时钟的值自动确定输出端口。

下面，将描述一旦已从控制队列中读出第一段时输出级43为找到随后的段的地址所采用的机制。应根据下列算法检索出要在输出端口上发送的下一段在缓冲存储器42中的地址。应当检查若干个条件：

如果这一输出端口上所重发的上一段不是这一端口上所要重发的分组的最后一段，那么由下表给出下一段的地址。

	与一个输出端口关联的输出接口	与k＞1个输出端口关联的输出接口
			与一个输入端口关联的输入接口	在这一端口上发送的上一段的地址+n	在这一端口上发送的上一段的地址+k*n
与k＞1个输入端口关联的输入接口	这一端口上的上一段的地址+1(如果在这一端口上发送的上一段是在输入端口1至k-1上被接收到的)	在这一端口上发送的上一段的地址+n
			这一端口上的上一段的地址+n-k+1(如果在这一端口上发送的上一段是在输入端口k上被接收到的)

如果这一端口上所重发的上一段是这一端口上所要重发的分组的最后一段，那么应考虑两种情况：

如果在输出接口上目前有正在发送的新的分组，并且这一分组的段之一将在这一端口上被发送，那么由下表给出下一段的地址：

	与一个输出端口关联的输出接口461	与k＞1个输出端口关联的输出接口461
			与一个输入端口关联的输入接口	在这一端口上重发的上一段的地址+n	在这一端口上重发的上一段的地址+n
与k＞1个输入端口关联的输入接口	如果上一段是在输入端口1至k-1上被接收到的	这一端口上的上一段的地址+1
			如果上一段是在输入端口k上被接收到的	这一端口上的上一段的地址+n-k+1

如果在这一端口所关联的输出接口上目前没有正在重发的新的分组，那么，可以从控制队列461中读出这一端口上所要重发的段的地址。(这一地址是新的分组的第一段的地址)。

正如前面结合图3所述，此时将与输出接口OI1联接的端口上所接收到的段进行合成，以重构原来的分组。

在本发明的一种优选实施方式中，输入端口/输入接口、输出端口/输出接口的关联以及输入接口、相应输出接口的数量应当可以根据数据分组交换节点的要求来进行动态配置。

Claims (7)

1.异步数字网络中所使用的一种数据分组交换节点，包括：

-输入级(41)，将数据分组分割成固定长度的段；

-用于交换的交换矩阵(42，45，46)，所述交换矩阵具有支持相同的比特率B的输入端口(IP1，...，IPn)和输出端口(OP1，...，OPn)；

-和输出级(43)，根据所述交换矩阵的所述输出端口(OP1，...，OPn)所提供的所述段，重构所述数据分组，

其特征在于：

-所述输入级(41)包括至少一个其比特率为B的倍数ki^*B的输入接口(II1，...，IIk)，和用于将在所述接口上接收到的数据分组分离成一些段的装置(11)，这些段被分配到所述交换矩阵的ki个输入端口上；

-所述输出级(43)包括至少一个其比特率为B的倍数ko^*B的输出接口(OI1，...，OIk’)，和通过将所述交换矩阵的ko个输出端口所提供的段进行合成来重构其比特率为ko^*B的数据分组的装置；和

-ki^*ko＞1。

2.如权利要求1所述的数据分组交换节点，其特征在于：

所述交换矩阵包括：

-第一存储位置，用于存储表示所述输入接口与所述相应的ki个输入端口之间的关联的标识；

-第二存储位置，用于存储表示所述输出接口与所述相应的ko个输出端口之间的关联的标识。

3.如权利要求1所述的数据分组交换节点，其特征在于，所述交换矩阵包括：

-缓冲存储器(42)，用于存储属于在所述输入接口(II1)上接收到的分组的段；

-存储器写装置，用于将所述ki个输入端口(IP1，...，IP4)上所接收到的段依次写入到所述缓冲存储器(42)；

-转换表(45)，用于确定属于所述分组的所述段必须交换到的输出接口(OI1)；

-业务量管理模块(46)，用于将所述分组的第一段的地址存储到所述缓冲存储器(42)；

-存储器读装置，用于从所述缓冲存储器中检索出属于所述分组的连续的段，并循环地将每一所述段都分配给与所述输出接口(OI1)关联的所述ko个输出端口(OP1，...，OP4)之一。

4.如权利要求1所述的数据分组交换节点，其特征在于，它可以专用于ATM交换机，以交换所述输入接口上所提供的固定长度的数据分组。

5.如权利要求1所述的数据分组交换节点，其特征在于，它可以专用于IP路由器，以交换所述输入接口上所提供的可变长度的数据分组。

6.如权利要求1所述的数据分组交换节点，其特征在于，它可以专用于既有IP路由选择功能又有ATM交换功能的设备。

7.如权利要求2所述的数据分组交换节点，其特征在于，在所述第一与第二存储位置中，可以对各输入接口与相应的输入端口之间的关联以及各输出接口与相应的输出端口之间的关联进行动态配置。

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