CN1365516A - 半导体器件和设计掩模的方法 - Google Patents

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Abstract

应用抛光虚设特征图形的选择性放置,而不是不加区别地放置抛光虚设特征图形。检查形貌变化的低频(几百微米和更大的)和高频(10微米和更小的)两者。抛光虚设特征可以特别地适合于半导体器件和在形成半导体器件中使用的抛光条件。当设计集成电路时,可以预测有源特征的抛光效果。在抛光虚设特征图形被放置在布图中之后,可在局部程度(一部分但不是全部的器件)和比较全面的程度(全部的器件,与标线场对应的器件,或者甚至整个晶片)上检查平面度。

Description

半导体器件和设计掩模的方法
发明领域
本发明主要涉及半导体器件和掩模，尤其涉及半导体器件和具有虚设特征的掩模。
相关技术
在制作半导体器件中使用抛光以平面化表面。传统上，在形成半导体器件时不使用铺片(tiling)。当不使用铺片时，抛光引起形成凹坑或与半导体器件衬底上的非均匀厚度有关的问题。这些问题包括图1示出的有关光刻或有关的刻蚀超过聚焦深度。图1包括一个衬底，它包括导电层11。形成绝缘层12并且被形成图案，具有延伸到导电层11的开孔。导电填充材料(例如，钨等)被沉积到开孔中并被抛光以形成导电插塞13。抛光可以较多地腐蚀掉绝缘层12，此处导电插塞被很接近地隔开。然后绝缘层16被形成在导电插塞13上。绝缘层16的顶面是平的。
然后形成开孔17。在一些位置，由于腐蚀，开孔不完全延伸到导电插塞13上，从而留下一个处于开孔17和它下面的导电插销13之间的绝缘间隙19，如图1所示。这样将形成电开路。如果继续刻蚀除去间隙19，先前被暴露的导电插塞13被过度刻蚀，通常导致高接触电阻。因此，部分由抛光引起的厚度非均匀性可以导致电开路，高电阻接触，电短路或其他泄漏通道。
已经使用虚设特征(dummy-feature)试图解决与凹坑和其他累积的厚度效应有关的问题。用于帮助抛光的虚设特征是通过“铺片”形成的，这是由于从半导体器件的顶视图来看，虚设特征的图形看起来像瓦片(tiles)。铺片的方法典型包括制作电路布图，在布图中的有源特征周围限定缓冲区(典型处于近似5-10微米的范围中)，和结合电路布图与最小区域以确定排除的区域。所有的其他区域都是铺片可以利用的。
不管电路密度，如果任何有源特征(features)之间的距离处于或超过最小宽度，那么使用铺片。典型地，最小宽度不大于十微米，并且可近似十微米。瓦片或至少部分瓦片被放置在至少五微米宽的可利用区域中。铺片图形(即瓦片的尺寸和密度)通常在整个半导体器件上是相同的。看美国专利号5,278,105和欧洲公开的专利申请号0712156(1996)的图5。尽管瓦片部分被省略掉了，但是使用了相同的特征密度。
附图简述
根据实例和附图非限制性地加以阐述本发明，其中相同的参考号指示相似的元件，并且在附图中：
图1包括形成开孔后一部分衬底的横截面图(现有技术)；
图2包括一种实施方案的流程框图，以确定在半导体器件中抛光虚设特征要被放置在何处；
图3包括一部分半导体器件衬底和一个具有图形的层的顶视图；
图4包括在具有图形的层上沉积和抛光一层之后，图3衬底的横截面图；
图5包括半导体器件顶视图；
图6包括图5的半导体器件形貌显示图；
图7包括图6形貌显示的互补图像；
图8包括对于图5的半导体器件，处于特征层级上的一部分半导体器件布图的顶视图；
图9包括显示有源特征和没有任何抛光虚设特征的叠加绝缘层的一部分半导体器件的横截面图；
图10包括在抛光虚设特征被加在较小密度区域上时与图9所示的衬底相似的一部分衬底的横截面图。
图11包括抛光衬底后图10的衬底横截面图；
图12包括对于图5的半导体器件，处于特征层级上的一部分半导体器件的顶视图；
图13包括靠近位置线和位于位置线中的控制特征的一部分半导体器件的顶视图；
图14包括在不同特征层级上具有抛光虚设特征的一部分半导体器件的横截面图；
图15和图16包括显示有源特征和在不同特征层级上的抛光虚设特征之间位置关系的衬底部分横截面图；
图17包括一部分半导体器件衬底和导体与不同特征层级上的抛光虚设特征之间位置关系的横截面图。
熟练的技术人员理解图中的元件是为了简单和清楚而示出的，因此没有必要按比例描绘。例如，相对于其他元件图中一些元件的尺度可以放大，以帮助更好地理解本发明的实施方案。
详细描述
当确定在何处放置抛光虚设特征时考虑物理邻近效应，电邻近效应，或这两个效应都考虑。抛光虚设特征可在一个或多个特征层级层级上被插入，除去，移动或另外修改以得到足够的平面度但不有害地影响半导体器件的性能。本质上，使用抛光虚设特征图形的较多选择性放置，而不是相当不加选择地放置抛光虚设特征图形。形貌(topography)变化的低频(几百微米和更大的)和高频(10微米和更小的)被检查。当实施到它的最大程度时，本发明的实施方案允许足够的平面度，同时保留信号完整性。本发明由权利要求书限定并在阅读完剩余的详细描述后能更好的理解它。
在下面定义了一些术语帮助理解本说明书。
1.有源特征为对应半导体器件设计电路的特征。有源特征包括晶体管，电容器，电阻器部分等等。有源特征包括电源特征和信号特征，电源特征被设计为以基本恒定的电压运行，信号特征被设计为以一种电压在一组电子条件下运行，而以不同的电压在另一组电子条件下运行。
2.控制特征为帮助控制衬底处理的特征。控制特征包括对准标记，测量特征尺寸的结构(CD棒)，电检测结构等等。控制特征典型放置在半导体器件衬底上的单元片之间的位置线中。
3.环境保护特征为具有保护半导体器件不受后期制作环境条件影响的主要(最重要)功能的特征。围绕单元片的边缘环密封是最普通的并且大约是环境保护器件的唯一实例。边缘环密封在切片和封装操作过程中提供了可动离子的保护。
4.集成电路区域为具有有源特征的单元片部分。典型地，集成电路区域被靠近芯片边缘的接合垫所限界。
5.外围区域为位于集成电路区域和位置线之间的单元片部分。在许多集成电路中，外围区域为位于接合垫和位置线之间的单元片部分。
6.分辨率辅助特征为帮助印刷在半导体器件衬底上的有源特征分辨率的子分辨率特征。分辨率辅助特征出现在掩模上但不作为单独的特征印刷在衬底上。移相器为分辨率辅助特征的实例。对于此说明书来说，用于光接近校正而增加的特征认为是分辨率辅助特征。
7.虚设特征包括印刷在半导体器件衬底上的特征，其中该特征不是上述定义的任何其他类型的特征。基于各种原因在半导体器件中使用不同类型的虚设特征。在沿着最外边缘的存储器阵列中使用伪位线，以使阵列中的所有有源位线被均匀地形成图案。不像虚位线，抛光虚设特征为在半导体器件掩模的特征层级上增加的虚设特征，以提高当前或随后形成的级上的抛光特性。对于器件的适当操作，抛光虚设特征是不需要的。
8.电子设计规则为使间隔、特征尺寸或集成电路中各特征之间的重叠最小化的规则。电子设计规则部分地由通过处理边际和器件性能(闩锁免疫性，漏电流等)确定。
9.抛光虚设特征设计规则为电子设计规则的子集但它是特意为抛光虚设特征而设计的规则。常规上，抛光虚设特征和有源特征或另一抛光虚设特征之间的最小间隔至少为五微米并典型不大于近似十微米。
10.差别排除区为在相同特征层级上抛光虚设特征和有源特征之间的最小间隔和两个有源特征之间的最小间隔之间的差别。
为了帮助简化理解在此公开的思想，描述具体的非限制性的实例。这些实例将首先集中在单特征层上，然后将注意多特征层的集成。从近似0.8微米厚的包含金属的层中形成导体的图案。在导体的图案上随后形成近似1.5微米的氧化层并对其抛光。讨论的焦点针对产生导体和抛光虚设特征的图案以帮助形成减小高度变化的抛光氧化层。
图2包括工艺流程图10，示出一种在布图中确定在何处放置抛光虚设特征的工艺。该工艺以产生一个布图(layout)(方框102)开始(方框100)。在这时布图恰好典型具有有源和控制特征。它没有任何的抛光虚设特征。然后任选处理该布图以调整布图。可重新调整最小的几何特征的尺寸以解决印刷或刻蚀偏差。而且，通常增加分辨率辅助特征。在该具体的实例中，此时抛光虚设特征不出现在布图中。然而，抛光虚设特征可在其他的实施方案中出现。
在方框104中，决定是否进行形貌表示(topographic representation)。如果不，在方框112中特征化氧化物抛光过程，并在方框114中确定相互作用距离。可使用检测晶片实施这些特征化。图3包括衬底20和层22的顶视图。由于要被形成的导体近似0.8微米厚，层22也应该近似为0.8微米厚。通常，衬底20和层22所用的材料不是重要的。层22可为近似0.8微米厚的绝缘层，而不使用导电层。然而，如果相对压缩较紧的层(例如有机低-k电介质材料)位于完成的器件中的导体之下，衬底20需要使用相同的或相似的材料以更加精确地特征化抛光过程。
形成层22之后，它被形成图案以模拟与作为电路布图一部分的导体边缘相似的边缘。尽管在图3中一半的晶片被形成图案，也可以使用其他的图形，诸如纵横格，条纹等。然后要被抛光的层被形成在具有图案的表面上。该层的材料和厚度应该基本上与半导体器件上要被抛光的层相同。在该具体的实例中，该层包括二氧化硅并具有大约1.5微米的厚度。如果要被抛光的层包括多个不同的薄膜或具有掺杂剂，检测晶片的层也应该包括不同的薄膜或掺杂剂。
然后如图4所示抛光层32。检测晶片的抛光条件应该尽可能地匹配半导体器件衬底的抛光条件。可以影响抛光特征的抛光参数包括抛光垫的硬度(材料的硬度和它(们)的厚度)，下压力，抛光流体成分，台板旋转速度等。
抛光后，在远离(近似50-100毫米(mm))层22边缘的两侧上层32的厚度相对恒定。存在过渡距离34，此处层32的高度变化。作为抛光特性的过渡距离34典型至少近似0.3mm，并经常近似为至少1.0mm。对于用于层级间介质层或沟场隔离抛光的一些氧化物，过渡距离34可处于近似5-10mm的范围内。当变化抛光参数时过渡距离34的灵敏性未知。然而，即使产品衬底上的过渡距离相差近似50％，也可使用检测晶片过渡宽度确定抛光虚设特征的位置。
由工艺的使用者确定相互作用距离，但它典型至少为过渡距离的一半。放置在距有源特征在相互作用距离之内的抛光虚设特征应该对抛光和平面化具有较小的影响。作为一种实例，过渡距离近似为六个mm。相互作用距离近似为三个mm。如果使用铺片，对于至少一部分电路布图，不需要将抛光虚设特征(瓦片)放置得靠近最近的有源特征(例如，栅电极，位线，互连等)小于近似三个mm。典型地，在特征层级上具有有源特征最大密度的掩膜或器件的区域对抛光虚设特征具有最低的需求。因此，最密有源特征图案中抛光虚设特征可放置得距最近有源特征近似三个mm，而不显著影响随后层的抛光。
将此方法与通常不考虑有源特征密度的常规铺片方法相比较。在那些常规方法中，瓦片被放置在至少5-10微米宽和至少5-10微米长的开口区域(open area)中，而不管开口区域是否靠近最高有源特征密度或最低有源特征密度。因此，常规方法典型具有距最近有源特征或其他虚设特征不超过10微米的抛光虚设特征图案边缘处的抛光虚设特征。注意到相互作用距离稍微低于比开口区域的常规铺片使用的最小横向尺度较高的量三个数量级。本发明的实施方案可具有宽度和长度至少近似50微米的开口区域。
使用相互作用距离信息，抛光虚设特征可放置在电路布图(方框132)中。此时，通常执行检验(方框134)以确定随后沉积和抛光之后产生的表面是否足够平。如果足够，完成该过程。否则，修改现在包括有源和抛光虚设特征的布图中的抛光虚设特征图案。可以重复整个过程直到能够接受预计的平面性。
可以与上述工艺协力或作为上述工艺的替代方案使用其他的工艺。返回到图2，可以使用形貌表示(方框104)。对于此实例，假定将不进行特征化抛光过程(方框118随着“否”路线)。图5包括具有两个存储器阵列42和44和逻辑区域46的半导体器件40的布图。每个阵列42和44和区域46至少为50微米乘以50微米并经常至少为500微米乘以500微米。阵列和区域可为任何形状并不局限于方形或直线形。尽管事实上该表示将具有所有的有源特征(事实上将显示所有的栅电极，字线，位线，互连等等)，但使用布图的框图以简化理解。
在该实例中，存储器阵列42和44为静态随机存储器(SRAM)阵列，并且逻辑区域46包括中央处理器，算术逻辑单元，及其结合等。可使用不同类型的存储器阵列(动态随机存储器(DRAM)阵列，浮动栅存储器阵列，铁电随机存储器(FERAM)阵列等)。另外，存储器阵列42和44可为不同类型的存储器阵列。如在本说明书中使用的，存储器阵列的区域被存储器阵列的最外部存储单元的边缘限定，不包括行或列译码器，读出放大器等。
参考图5，存储器阵列42和44和逻辑区域46典型位于相距近似10-100微米的范围内。尽管没有示出，存储器阵列42和44可包括存储块(子阵列)，它距相同存储器阵列中的其他存储块至少十微米。
存储器阵列42和44具有密集电路(紧密隔开的多硅化(polycide)字线，金属字线，和位线)。尽管逻辑区域46将具有局域化的密集电路区域，但是它的总体电路密度显著低于存储器阵列42和44的电路密度。
返回到图2的方框122，进行第一形貌表示，并且可处于空间或频率域内。在空间域中，该表示相似于等高线图，然而它表示出与平均相比相对高度的差别。能够产生这种类型表示的程序为加利福尼亚，弗里蒙特公司的Avant制作的Hercules Hierarchieal Design Verification软件(也称为Hercules Hierarchical Desigh Verification软件)。再次，真实的表示将比图5示出的详细。使用傅立叶变换函数空间表示可以转换为频率域，反之亦然。
在图2的方框124中，第一形貌表示则被散焦或模糊以形成图6中的第二形貌表示。最高点为位置152，其本质上为存储器阵列42和44之间的点，而最低点为点54，其为逻辑区边缘外部的或靠近该边缘的区域。
可以使用许多不同的方式发生散焦或模糊。散焦的一种简单的方式为得到详细形貌的彩色空间地图并且散焦你的眼睛。得到低分辨率的另一方式为产生第一形貌的透明物，并将其放置在高射投影仪上。确信图像不在焦点，以使大体确定较高点和较低点何处。得到第二形貌显示的另一方式为使用第一形貌表示的频率域表示，并通过低通过滤器对其进行处理。低通过滤器忽略微观的变化(形貌中的高频变化)但是保持宏观变化(形貌中的低频变化)。如果频率域表示被转换成空间域，第二表示将看起来像图6中的图。图6包括散焦后的空间地图的图解。点52代表最高点，点54代表最低点。
然后形成如图7所示出的互补图像，如在图2的任选方框126中所列的。互补图像基本上为图6所示的逆像。图7中的互补图像包括点64和点62，在点64处最需要抛光虚设特征，在点62处最不需要抛光虚设特征或者避免。互补图像为第三形貌表示，可处于空间或频率域中。
此时，抛光虚设特征可放置在电路布图(图2的方框132)中，并验证由此形成的布图以确定在随后的沉积和抛光之后产生的表面是否足够平了。如果是这样，完成该过程。
否则，修改现在包括有源和抛光虚设特征的布图中的抛光虚设特征。修改可增加或除去抛光虚设特征或改变它们的密度或形状。
可以重复这个过程直到可以接受预计的平面性。重复可以返回到不同的位置。参考图2的决定方框142，最短的重复回路返回到抛光虚设特征的放置上(方框132)。在决定方框144中，重复可返回到方框102，此处布图现在包括有源和抛光虚设特征。作为选择，包括有源和抛光虚设特征的布图可以被散焦(方框124)。
在图8中示出了插入和调整抛光虚设特征的位置。如图8所示，检查的区域(窗口)的量应该与作为一种上述抛光特性的相互作用距离相关。与相互作用距离相比，如果检查的区域小，可能得不到最佳的抛光虚设特征图形。事实上窗口可为任何形状，尽管与其他形状相比圆形或矩形(包括方形)可能使用的较多。窗口具有的宽度(直径或两个平面方向的最窄处)通常为至少近似相互作用距离的十分之一或至少近似为0.3mm。在许多情况下，窗口将具有一个直径(圆形的)或者每个宽度和长度(直线形)处于相互作用距离的近似0.3-3.0倍的范围内或者处于近似1.0-10.0mm的范围内。如果窗口小于整个标线场(reticle field)，应该进行另外的检查，在哪处窗口被放大到包括整个标线场。
有源特征710，712和714已经放置在布图中。在第一通路，除了被电子设计规则排除的之外在所有位置加上抛光虚设特征。对此具体的实施方案，每个抛光虚设特征必须距有源特征至少五微米。在图8中，抛光虚设特征被加在有源特征710，712和714之间的该特征层级上。最初，抛光的形状被虚线730示出。当该抛光虚设特征被插入到形貌的模拟中时，散焦表示指示出对于图8示出的衬底部分，随后形成的层的上表面高度太高了。
抛光虚设特征的尺寸被减小到虚线732所示出的形状。该抛光虚设特征的形状取代对应于虚线730的形状。注意到位于有源特征710和714之间的形状730的部分被除去。如果该形状可被接受，那么可以使用它。如果需要对于调整的过度补偿收缩，可导致形状734。形状734的一部分在有源特征710和714之间延伸。然而，该部分可不是必需的，在此情况形状734可为形状732的放大型式。
作为另一种方法，可以执行(方框122，124，126)抛光特征化(方框112和114)和形貌表示。当将抛光虚设特征放置在电路布图中时(方框132)，可使用来自两个通路的信息。例如，可以使用形貌表示确定应该将抛光虚设特征，诸如瓦片放置在何处。可以使用抛光特征化确定有源特征和最近的抛光虚设特征之间的最小距离。在一种实施方案中，抛光特征化作一次，而形貌表示和抛光虚设特征的放置可以重复任意次。在检验完抛光虚设特征的放置合适后，可以产生掩模。
图9包括一部分半导体器件衬底70的图解，在该衬底上形成存储器阵列42和44和逻辑区域46(看图5)。在该实例中，衬底70包括绝缘层，并且在衬底70上形成导体72。在存储器阵列42和44中，导体72为电接触晶体管(未示出)漏区的位线。在逻辑区域46中，导体为电连接各种元件(晶体管，电容器，电阻器等)的相互连接。
图9示出了沿着变化的绝缘层74上表面(未增加抛光的虚设特征)重叠绝缘层74具有怎样的形貌。如果没有加上抛光虚设特征并且抛光衬底以平面化绝缘层74，存储器阵列42和44中的衬底70上的绝缘层74的厚度将比逻辑区域46中的衬底70上的绝缘层74的厚度厚。常规铺片方法将在宽度处于5-10微米范围内的开口位置中放置抛光虚设特征(未示出)。一种该位置位于存储器阵列42和44之间。
根据本发明的一种实施方案，抛光虚设特征82被插入到与导体72相同特征层级上的掩模中。由此产生的图形显示在图10的半导体器件中。注意到在存储器阵列42和44之间的间隙84中未放置抛光虚设特征。该间隙处于近似10-20微米宽的范围内。而且，相似的间隙(未示出)可位于存储器阵列42和44一个或两个中的存储块之间。
典型地，抛光虚设特征82至少距具有最高有源特征密度的区域中的最近导体72(有源特征)近似0.3mm，并经常为至少1mm远。在该具体的实施方案中，最靠近具有最高有源特征密度的区域中的有源特征的抛光虚设特征82位于相互之间近似3-5mm的范围内，(抛光虚设特征对有源特征间隔)。再次，这高于目前技术人员使用的(在大于10微米的所有开口区域中不加区别的放置瓦片)近似三个数量级。从上述的抛光特征化中至少部分确定抛光虚设特征的最小间隙和间隔。
在衬底70上形成导体72和抛光虚设特征82之后，通过在导体72上沉积一种或多种绝缘薄膜和抛光虚设特征82而形成绝缘层74。对于图10左边部分(阵列42和44)的绝缘层74的上表面平均高度接近于逻辑区域46上的绝缘层74上表面的平均高度。
在沉积层74之后，对其抛光以得到基本平面的表面92，如图11所示。在抛光中使用的条件，应该与上述的特征化中使用的相似。因此，由于这些参数影响抛光特征化，应该使用相似的抛光垫，相似的抛光流体，和相似的抛光参数，该特征化至少部分确定抛光虚设特征的放置。不需要抛光结果为完全平面的表面。波动的量应该为不显著影响电子性能(没有电短路和泄漏通道)或随后的处理(在光刻中的或与刻蚀相关的聚焦深度)的量。
其他的多种实施方案是可能的。图12包括在SRAM阵列44被DRAM121取代时的器件40的放大图。DRAM阵列121具有沟道式电容器和埋入位线(位线位于半导体器件衬底中)。图12示出的位置靠近SRAM阵列42，DRAM阵列121和逻辑区域46的边界。尽管在图12中示出了阵列和区域的边界，但是这些边界是用于参照的不会在被设计或制作的掩模或半导体器件中显示出来。在该实施方案中，导体的一个层级具有有源特征(SRAM阵列42的位线123)，它在SRAM阵列42上是密集的，在逻辑区域46(VSS电源总线1251和VDD电源总线1271)上是半密集的，在DRAM阵列121上不存在或具有非常低的密度。
抛光虚设特征129，1253，1255，1273和1275被插入到布图中，阵列42没有图12所示的抛光虚设特征。诸如阵列42的具有最高有源特征密度的半导体器件部分，没有抛光虚设特征。作为选择，对于抛光虚设特征可利用的区域(有源特征外部区域和电子设计规则的最小间隔)，与有源特征密度较低的区域相比，具有最高有源特征密度的这部分可具有被抛光虚设特征占据的较小区域。
如在本说明书中使用的，区域的特征密度为被任何类型特征覆盖的区域与未被任何特征占据的区域的总面积相比的百分比。换句话说，特征密度为特征占据的区域的面积被该区域中的总面积相除所得的百分比。存储器阵列121的特征密度最高，这是由于整个存储器阵列被抛光虚设特征129覆盖。逻辑区域46的特征密度最低，尽管在该实施方案中，它没有任何的抛光虚设特征。存储器阵列42的特征密度介于存储器阵列42和121的特征密度之间。注意到对于半导体器件的三个不同区域的任何两个特征密度不是相同的。
注意一些关于图12中的抛光虚设特征的对象。抛光虚设特征通常允许电浮置或连接到电源上。在该实施方案中，抛光虚设特征129，1253和1255被耦合或电连接到VSS电源端，抛光虚设特征1273和1275被耦合或电连接到VDD电源端。抛光虚设特征129可为接地平面以帮助减小阿尔法粒子效应或对于阵列121的辐射效应。抛光虚设特征1253和1255和VSS电源总线1251这部分为一组去耦合电容，而抛光虚设特征1273和1275和VDD电源总线1271这部分为另一组去耦合电容。
如果来自其他电路(未示出)的负荷或信号引起VSS电源总线1251或VDD电源总线1271上的电势改变，去耦合电容器(特征1253和1255或者特征1273和1275)中的其他电极帮助减小电势下降或者减小电源总线接近它们的合适电势所需的时间。注意到总线和它最近的抛光特征之间的间隔可小于在该特征(掩模)层级上的最近有源特征之间使用的间隔。例如，电子设计规则可需要有源特征之间近似0.5微米的最小间隔。然而，光刻的空间极限可为0.2微米。抛光虚设特征和它们相应的电源总线之间的间隔可处于近似0.2-0.4微米的范围以增加电容耦合。
抛光虚设特征129和位线123被距离1297隔开，抛光虚设特征1255和一个位线123被距离1257隔开。每个距离1297和1257表示每个特征129和1255和位线123之间的最近点。注意到在这些空间中没有有源或抛光虚设特征。距离1297可近似为0.3mm，并且距离1257可近似为1.0mm。在其他的实施方案中，这些距离可更大或者更小。
在靠近位置线的半导体器件边缘附近通常看到由于抛光造成的过多的层腐蚀。图13包括一部分半导体器件衬底139的顶视图。衬底包括具有集成电路区域的四个半导体器件40(存储器阵列和逻辑区域未示出)。图13包括放置在半导体器件40之间的位置线中的控制特征，诸如尺度测量剑形物1331，对准标记1333，和电子测试结构(N+电阻器)1335。其他控制特征(未示出)可放置在沿着位置线的其他地方或者甚至在半导体器件40中。抛光虚设特征135被加到位置线上以减小靠近半导体器件40边缘的局域较高抛光速率的不利影响。在该实施方案中，在图10中抛光虚设特征135可形成在与导体72和抛光虚设特征82相同的层级上，并且覆盖在半导体器件衬底上。如以下将要讨论的，在半导体器件的外围区域中附加抛光虚设特征也帮助减小腐蚀的量。
在其他的实施方案中，抛光虚设特征放置可发生在其他的层级上。例如，抛光虚设特征放置可影响在沟槽场隔离序列中形成的半导体(硅，硅-锗等)晶体管台面(mesas)的位置。从随后沉积和抛光沟道填充材料(氧化物，氮化物，硅等)的抛光特性中可以至少部分确定晶体管台面的图形。上述的方法也可应用于在沉积和抛光导体或包含金属的层之前形成的绝缘层中的图形。
抛光虚设特征没有必要出现在使用抛光的每个层级上。省略的抛光虚设特征效应在多个层中积累。可只在一些层级上增加抛光虚设特征。在一种实施方案中，在半导体器件40中的SRAM阵列42和44被与先前描述的DRAM阵列121相似的DRAM阵列取代。半导体器件还具有逻辑区域46。互连的第一层可形成DRAM阵列的字线和逻辑区域46中相对较少的互连。互连的第二层级可形成DRAM阵列中很少的(如果有)的相互连接(由于它具有埋入的位线)，和逻辑区域46中的相对较大数量的相互连接。在形成第二相互连接层级并被绝缘层覆盖之后，绝缘层的上表面在相互相对靠近(两个区域之间小于100纳米差值)的DRAM阵列和逻辑区域46上具有平均的高度。
形成相互连接的第三层级，其包括总线，电源轨(VSS和VDD)等。对于DRAM阵列，第三层级的相互连接密度与逻辑区域46相比较高。在该实施方案中，抛光虚设特征只被加到第三层级的相互连接上，尽管在第一和第二层级的相互连接上不使用抛光虚设特征。
有源和抛光虚设特征之间增加的间隔减小这两类特征之间的寄生电容耦合。该减小的电容耦合可允许在非常高的频率下运行半导体器件并几乎不具有不利影响。
在一些实施方案中，抛光虚设特征可接触其他的抛光虚设特征。在图14中，在部分半导体器件衬底1410上形成场隔离区域1412。栅介质层1416和栅电极1418位于衬底1410的主表面之上。掺杂区域1414形成在衬底1410中。第一绝缘层1432形成在晶体管结构和场隔离区域1412上。导电插塞1434形成在一个掺杂区域1414上。互连1451形成在第一绝缘层1432上。抛光虚设特征1453也形成在与互连1451相同的层级上。
第二绝缘层1455形成在相互连接1451和抛光虚设特征1453上。形成导电插塞1457和1459。在该实施方案中，导电插塞1457为有源特征，因为它是设计在器件中的一部分电路。导电插塞1459为抛光虚设特征。注意到导电插塞1459邻接抛光虚设特征1453。然后相互连接1471和抛光虚设特征1473形成在导电插塞1457和1459上。抛光虚设特征1473邻接导电插塞1459，它也是抛光虚设特征。形成一个钝化层以制作基本完整的半导体器件。
可改变抛光方法以提高抛光特性减小插入抛光虚设特征的需要。较刚性的垫，较小的下压力，和较高的旋转速率可增加过渡和相互作用距离。如果相互作用距离大于半导体器件，可都不需要标线场，甚至衬底，抛光虚设特征。
前述的概念可延伸到多层。如可从图15和16看出的，抛光虚设特征的放置可影响其他层级上的有源特征的电特征。参考图15，导体152，154和156为在半导体器件中分别供应VSS，VDD和Vpp的有源特征。层151，158和159为绝缘体。较低特征层需要在导体152，154和156下面的区域中的抛光虚设特征。抛光虚设特征153，155和157被加在导体152，154和156下面。抛光虚设特征153，155和157导电并分别电连接VSS，VDD和Vpp电源端，以增加抛光虚设特征和电源导体之间的电容耦合。这就帮助减小了当负载放置在导体152，154和156上时的电势的摆动。注意到导体152，154和156的侧边与抛光虚设特征153，155和157的侧边相连。如果导体152，154和156处于大约相同的电势，单抛光虚设特征(未示出)可取代抛光虚设特征152，154和156。单抛光虚设特征的边缘可与导体152的左边和导体156的右边相连。
尽管没有示出，相同的概念可应用于处于或不处于场隔离区域中和为其一部分的半导体台面上。抛光虚设特征可放置在台面上形成电容器以在衬底或衬底中的阱区域中产生噪声。如果台面包括p-型半导体材料，覆盖的抛光虚设特征通常耦合或电连接到VSS端。对于n-型半导体材料，覆盖的抛光虚设特征通常耦合或电连接到VDD端。与电源导体相似，电容耦合应该保持较高。在该特殊的情况下，抛光虚设特征位于相邻层级的特征之上而不是之下。
不像电源导体，与信号导体的电容耦合应该最小化或至少减小。图16包括信号导体162，164和166，它们为有源特征。层161，168和169为绝缘体。抛光虚设特征163和165导电并增加在较低特征层级上。注意到抛光虚设特征163和165偏离信号导体162，164和166，并位于信号特征之间的部分绝缘层169之下。该偏离帮助减小了电容耦合，否则其可影响沿着导体162，164和166传输的信号的速度和完整性(强度)。在另一实施方案中，在图15和16中的抛光虚设特征可位于电源和信号特征之下，或都位于电源和信号特征之上和之下。抛光虚设特征的使用将部分取决于抛光虚设特征要被形成的特征层级的平面性需要。
联系图17描述了比较全面的综合，该图包括半导体衬底1700，其具有一个半导体器件，位置线1704和沿着位置线1704另一端的另一半导体器件。该图说明了导电抛光虚设特征被如何结合到相互连接电路图中的。熟练的技术人员理解图17示出的相互连接电路图是试图说明实施方案中使用的概念。为了简化，没有示出靠近位置线1704的金属边缘密封环。
讨论的第一部分描述形成什么，后面部分描述相对于半导体器件的其他部分光虚设特征如何或可以被增加或除去。在一种实施方案中，被参考号1720，1721，1730，1731，1740，1741，1750，1751，1761和1770标注的对象为绝缘体，被参考号1722，1728，1732，1738，1742，1744，1748，1752，1760，1762，1764，1768，1774和1776标注的对象为导体。
形成第一层间介质(ILD)层1720并形成图形以定义开孔(未示出)，并在开孔中形成导电插塞和抛光虚设特征(未示出)。形成第二ILD层1721并形成图形以定义开孔。在开孔中形成相互连接1722和抛光虚设特征1728。形成第三ILD层1730并形成图形以定义开孔(未示出)，并在开孔中形成导电插塞和抛光虚设特征(未示出)。
形成第四ILD层1731并形成图形以定义开孔，并在开孔中形成相互连接1732和抛光虚设特征1738。形成第五ILD层1740并形成图形以定义开孔(未示出)，并在开孔中形成导电插塞和抛光虚设特征(未示出)。形成第六ILD层1741并形成图形以定义开孔。在开孔中形成伪位线1742，位线1744和抛光虚设特征1748。
形成第七ILD层1750并形成图形以定义开孔，其中一个开孔处于图17中。在开孔中形成诸如导电插塞1752的导电插塞，和抛光虚设特征(未示出)。形成第八ILD层1761并形成图形以定义开孔。在开孔中形成接合垫1760，相互连接1762和1764，和抛光虚设特征。在相互连接的最上层级上形成钝化层1770并形成图形以定义接合垫1760之上的开孔。在开孔中形成导电块1772。导电块1772包括粘附/阻挡层1774，和显著较厚的金属合金层1776。
熟练的技术人员理解可使用一种或多种不同的薄膜形成ILD层，导电插塞，局域相互连接，相互连接，接合垫，伪位线，抛光虚设特征，粘附/阻挡层和合金层。ILD层通常被沉积并包括氧化物，氮化物或低-k电介质(介电常数不超过近似3.5)，导体通常被沉积或电镀并包括难熔金属，它们的氮化物，铝，铜，铅，锡，或前述的任何合金等。对于该实例，使用在所有导电插塞和相互连接层级上具有0.5微米最小特征宽度和0.5微米最小间隔(1.0微米节距)的0.2微米处理技术形成半导体器件。常规抛光特征设计规则将具有近似5-10微米的抛光虚设特征排除区。
现在注意抛光虚设特征和它们与半导体器件和位置线的其他部分之间的关系。如从顶视图可以看出的，半导体器件和位置线1704的外围区域包括许多抛光虚设特征。当由于暴露表面处于的高度高于集成电路区域中的暴露表面，在位置线中不放置抛光虚设特征时，在位置线上或其附近发生一些最小的抛光腐蚀。在常规方法中，抛光虚设特征不在位置线或外围区域中形成只在集成电路区域中形成。在位置线1704中的抛光虚设特征帮助减小(1)集成电路区域(特别是高特征密度区域)和(2)外围区域和位置线中的一个或两个，之间不同局部抛光速率的不利影响。尽管起初示出抛光虚设特征形成在图17中的相互连接层级上，抛光虚设特征也可以形成在所有的导电插塞层级上。
VSS互连1762电连接到VSS端，VDD互连1764电连接到VDD端。最左边的抛光虚设特征1748位于VDD相互连接1764之下并电连接到VDD端。这就增加了抛光虚设特征1748和覆盖的VDD相互连接1764之间的电容耦合。如果同时访问连接到VDD相互连接1764上的许多元件，最左边的抛光虚设特征1748和VDD相互连接1764之间的电容耦合减小了电势变化量并减小了访问终止后返回到VDD所需的恢复时间。
伪位线1742和位线1744与抛光虚设特征1748形成在相同的层级上。伪位线1742电连接到VSS端并帮助所有的位线1744具有更加均匀的电子特征(访问的位线被两个接地的导体横向包围，不管访问哪个位线)。位线1744为信号特征。不像电源特征1762和1764，信号特征和抛光虚设特征之间的电容耦合应该保持相对较低。位线1744之下为一部分绝缘层1731(靠近图17的中心)，它被抛光虚设特征1738包围。这些抛光虚设特征之间的距离处于近似0.1至1.0毫米的范围内。
使用常规的抛光虚设特征设计规则，另外的抛光虚设特征应该已经放置在位于位线1744之下的部分绝缘层1731中。然而，当抛光绝缘层1731处于近似2.5至5.0毫米的范围内时，由于相互作用距离而不需要抛光虚设特征。这是一种常规技术使用抛光虚设特征的情况，但是在该实施方案中，抛光虚设特征被“除去”(不使用)。
靠近图17的中心，抛光虚设特征1728被形成在位线1744之下的位置上。注意到每个抛光虚设特征1728不直接位于任何的位线1744之下。抛光虚设特征1728偏离位线1744。这就帮助减小了位线1744和抛光虚设特征1728之间的电容耦合。
在此描述的实施方案在确定相同层级和不同特征层级上的抛光虚设特征的位置时具有更大的灵活性。可使用常规的抛光虚设特征排除的确定靠近信号特征的抛光虚设特征的放置，然而，抛光虚设特征的放置靠近电源导体可以按该特征层级的最小设计规则间隔一样接近，因此抛光虚设特征可位于有差别的排除区域中。
在此描述的思想可延伸到绝缘体。通常，与包括二氧化硅，氮化硅，难熔金属氧化物等的相对较高的介电常数材料(介电常数高于3.5)相比，低-k电介质材料相对较软(更可压缩，较高的弹性杨氏模量)。在需要较大电容耦合的特征附近处可使用具有相对较高的介电常数的材料(靠近电源特征)，在要被减小电容耦合的特征(信号特征)附近处可使用低-k电介质材料。
在先前的说明书中，已经参照具体的实施方案描述了本发明。然而，本领域的普通技术人员理解在不脱离权利要求书列出的本发明范围的基础上可进行各种修改和变化。因此，要以说明性的而不是以一种限制性的理解看待说明书和附图，并且所有的上述修改试图包括在本发明的范围内。
关于具体的实施方案，已经在上面描述了益处，其他优点和对问题的解决方案。然而，益处，有点，问题的解决方案，和可以引起任何益处，优点的任何要素，或发生或变得更加断言的解决方案不是作为任何或所有权利要求书关键的，所需的或本质的特征或要素加以解释的。如在此使用的术语“包括”，“包含”，以及它的其他变体试图覆盖非排它的包含，使得包括一系列要素的工艺，方法，物体或装置不只包括这些要素而是包括其他的非特意列出的或上述工艺，方法，物件或装置固有的要素。

Claims (12)

1.一种半导体器件，包括：
在特征层级上的第一区域(46)，其中：
    第一区域包括第一有源特征(1251，1271)和第一虚设特征(1253，1255，1273，1275)；以及
    第一区域(146)具有第一特征密度；以及
在特征层级上的第二区域，其中：
    第二区域包括第二有源特征和第二虚设特征；以及
    第二区域具有不同于第一特征密度的第二特征密度。
2.一种半导体器件，包括：
在特征层级上的第一区域(46)，其中第一区域(46)包括抛光虚设特征(1257)；
在特征层级上的第二区域(42)，其中；
    从半导体器件的顶视图中，第二区域(42)具有至少10微米长乘以至少10微米宽的开孔区域；以及
    第二区域(42)不包括抛光虚设特征。
3.一种半导体器件，包括：
在特征层级上的抛光虚设特征(129)；以及
在特征层级上的有源特征(123)，其为最靠近抛光虚设特征(129)的有源特征，其中：
抛光虚设特征(129)具有最靠近有源特征(123)的点；
到最靠近有源特征(123)的点的距离(1297)至少近似为0.3mm；以及
在最靠近的点和该特征层级上的有源特征(123)之间不存在其它的有源或抛光虚设特征。
4.一种半导体器件，包括：
半导体器件(139)衬底；
位于半导体器件衬底之上的集成电路区域(40)；
位于集成电路区域(40)外部的位置线(131)的至少一部分；以及
至少一部分第一抛光虚设特征(135)位于位置线(131)内并覆盖在半导体器件衬底(139)之上。
5.一种半导体器件，包括：
集成电路区域；
位置线(1704)；以及
位于有源电路区域之间的外围区域；以及
位于外围区域中的抛光虚设特征。
6.一种半导体器件，包括：
第一有源特征；以及
抛光虚设特征，
其中该半导体器件具有从下列组成的组中选择出的一种配置：
(a)第一有源特征(1251，1271)和抛光虚设特征(1253，1255，1273，1275)处于相同的特征层级上；
第一有源特征(1251，1271)为电源特征；并且第一有源特征(1251，1271)处于抛光虚设特征(1253，1255，1273，1275)的近似1.0微米内；
(b)第一有源特征(152，154，156)和抛光虚设特征(153，155，157)处于不同的特征层级上；
第一有源特征(152，154，156)为电源特征；并且第一有源特征(152，154，156)处于抛光虚设特征(153，155，157)之上或之下；
(c)第一有源特征(162，164，166)和抛光虚设特征(163，165)处于相同的特征层级上；
第一有源特征(162，164，166)为信号特征；以及
第一有源特征(162，164，166)距抛光虚设特征(163，165)至少近似0.3毫米；以及
(d)第一有源特征(162，164，166)和抛光虚设特征(163，165)处于不同的特征层级上；
第一有源特征(162，164，166)为信号特征；以及
第一有源特征(162，164，166)不处于抛光虚设特征(163，165)之上或之下。
7.一种半导体器件，包括：
在第一特征层级上的第一抛光虚设特征(1453，1473)；以及
在第二特征层级上的第二抛光虚设特征(1459)，该特征层级处于与第一特征层级不同的高度上，其中第二抛光虚设特征(1459)直接邻接第一抛光虚设特征(1453，1473)。
8.一种设计电子电路的方法，包括：
产生一种包括有源特征(102)的布图；以及
将抛光虚设特征插入到布图(132)中，其中：
抛光虚设特征具有最靠近于一个最邻近有源特征的点；
从由下列组成的组中选择该点离最近的一个有源特征的距离：
    至少近似0.3mm；以及
    抛光特征距离的至少近似十分之一；以及
在最靠近的点和该一个有源特征之间不存在其它的有源或抛光虚设特征。
9.一种设计掩模的方法，包括：
产生布图的第一表示，其中：
    第一表示具有第一区域和第二区域；以及
    第一区域具有比第二区域较高的有源特征密度；
修改第一表示以得到第二表示，其为第一表示的散焦表示；以及
修改完后将抛光虚设特征插入到第二区域中。
10.一种设计掩模的方法，包括：
产生电子电路布图的第一表示，
确定电子电路的电子特征；以及
修改抛光虚设特征图形，其包括抛光虚设特征，以便修改电子特征。
11.一种形成半导体器件的方法，包括：
在衬底中确定开孔；
在开孔中和衬底上形成一个层；
除去该层位于开孔外部的部分以在开孔中形成有源特征和虚设特征。
12.在说明书或附图的任何部分中示出的或描述的方法，机器，制作，材料的组成，或它们的任何改进。
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