CN1371134A - 半导体器件及其制造方法和喷液设备 - Google Patents

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Abstract

半导体器件,包括,集成在第1导电类型的半导体衬底上的多个电热转换元件和使电流流过电热转换元件的多个转换器件,转换器件是绝缘栅型FET,每个晶体管包括:在半导体衬底的一主表面形成的第2导电类型的第1半导体区;与第1半导体区相邻形成的提供沟道的第1导电类型的第2半导体区;在第2半导体区表面侧形成的第2导电类型源区;在第1半导体区表面侧形成的第2导电类型漏区;和在沟道区上形成的多个栅电极,之间设有栅绝缘膜;第2半导体区的杂质浓度高于第1半导体区;并列设置的两个漏区之间设置的第2半导体区将漏区横向隔离。

Description

半导体器件及其制造方法和喷液设备
发明领域
本发明涉及一种半导体器件及其制造方法和喷液设备。具体地说，本发明涉及可用于诸如复印机、电传真机、文字处理器，计算机等作为信息设备的输出终端的记录设备的喷液设备；涉及用于制造脱氧核糖核酸(DNA)芯片、有机晶体管、滤色镜等的设备。本发明还涉及能适用于该喷液设备的半导体器件及其制造方法。
发明背景
以图示的记录设备如喷墨打印机说明喷液设备。
常规的记录设备装有在此作为其记录头的电热转换元件和驱动该电热转换元件的半导体器件(以下称做“电热转换元件驱动半导体器件”)。
图38是展示常规喷墨记录头的局部剖面结构的剖视图。参考数字101指单晶硅制成的半导体衬底。
参考数字102指N-型阱区，参考数字108指漏区；参考数字115指N型场衰减漏区；参考数字107指N型源区；参考数字104指栅极。这些元件构成用金属-绝缘体-半导体(MIS)型场效应晶体管的电热转换元件驱动半导体器件130。
此外参考数字117指作为储热层和绝缘体层的氧化硅层；参考数字118指作为热电阻器层的氮化钽膜；参考数字119指作为布线的铝合金膜；而参考数字120指作为保护膜的氮化硅膜。上述全部元件构成记录头的衬底140。
这里，参考数字150指加热部分，参考数字160指喷墨部分。而且，顶板170与衬底140一起构成液体通路180。
日本特许公开5-185594、6-069497、10-034898、等公开了别的电热转换元件驱动半导体器件。
现在尽管对所述的常规结构的记录头和所述的电热转换元件驱动半导体器件做了许多改进，近来对这些产品的以下性能提出了进一步的要求：能以高速驱动，用更少的能量，高集成度，低生产成本，并具有高性能。特别是常规记录头结构中的转换器件的高集成密度不够。而且，在常规记录头结构工作中的击穿电压下降更容易引起衬底电位(即，自锁电位)升高。
此外，日本特许公开62-098764，5-129597，8-097410，9-307110等公开了电热转换元件驱动半导体器件的结构。
在用绝缘栅型晶体管驱动电热转换元件时，除了要提高其击穿电压，还要求改善以下性能：能高速驱动，用较少的能量，高度集成；低生产成本，并有高的性能。特别是，在把晶体管器件高密度集成在常规半导体器件结构中时，晶体管器件的性能一致性不足。
发明简述
本发明的第1目的是提供一种半导体器件及其制造方法，和喷液设备，它能减少在击穿电阻方面占优势的转换器件在芯片上占的面积，使电热转换元件驱动半导体器件有更高的集成度。
本发明的第2目的是提供一种半导体器件及其制造方法，和喷液设备，它由沟道引起的缺陷发生的可能性极小，并有性能相同的多个晶体管，还能使半导体器件的集成度更高。
用包括下列元件的半导体器件能达到本发明第1目的，该半导体器件包括：多个电热转换元件；使电流流过多个电热转换元件的多个转换器件，其中：电热转换元件和转换器件集成在第1导电类型的半导体衬底上；转换器件是绝缘栅型场效应晶体管，各个转换器件包括：形成在半导体衬底的一个主表面上的第2导电类型的第1半导体区；用作沟道区的第1导电类型的第2半导体区，该第2半导体区与第1半导体区相连；形成在第2半导体区表面上的第2导电类型的源区；形成在第1半导体区表面上的第2导电类型的漏区；沟道区上形成的栅电极，沟道区与栅电极之间有栅绝缘膜；以及第2半导体区是用杂质浓度比第1半导体区高的半导体形成的，它位于并列设置的两个漏区之间，以便横向隔离多个漏区。
这里，第2半导体区最好靠近半导体衬底形成。
而且，最好按横向交替设置源区和漏区。
电热转换元件最好与漏区连接。
两个栅电极最好形成为其间放置有源区。
多个电热转换元件的配置方向和多个转换器件的配置方向最好平行。
至少两个绝缘栅型场效应晶体管的漏区最好与一个电热转换元件连接，多个绝缘栅型场效应晶体管的源区最好公共连接。
绝缘栅型场效应晶体管的有效沟道长度最好由第2半导体区与源区中的横向扩散量之间的差来确定。
各个绝缘栅型场效应晶体管最好包括用于引出电极的第1导电类型扩散层，该扩散层贯穿源区。
栅电极的漏侧最好形成在比栅绝缘膜厚的绝缘膜上。
栅电极的漏侧最好形成在场绝缘膜上。
第1半导体区最好从半导体衬底表面引入导电类型相反的杂质形成阱。
第1半导体区最好用从半导体衬底表面引入导电类型相反的杂质形成的多个阱构成，并在每个漏区横向隔离。
第2半导体区最好包括一个低区和一个高区，高区的杂质浓度高于低区的杂质浓度。
漏区最好设置成与栅电极靠漏侧的端部隔离。
源区最好与栅电极重叠。
栅电极的漏侧最好形成在比栅绝缘膜厚的绝缘膜上，漏区最好和较厚的绝缘膜的端部自对准。
第2半导体区、源区和漏区最好有左边和右边对称的剖面结构，该结构用斜向离子注入法引入杂质而形成。
半导体衬底最好是OFF衬底。
最好形成与电热转换元件对应的排液部分。
用下述半导体器件的制造方法能达到上述第1目的，其中的半导体器件中，多个电热转换元件和使电流流过多个电热转换元件的多个转换器件集成在第1导电类型的半导体衬底上，该制造方法包括以下步骤：在第1导电类型的半导体衬底的一个主表面上形成第2导电类型的半导体层；在该半导体层上形成栅绝缘膜；在栅绝缘膜上形成栅电极；用栅电极作掩模掺杂第1导电类型的杂质；通过扩散第1导电类型杂质形成半导体区；以及用栅电极作掩模在半导体区表面上形成第2导电类型的源区，和在第2导电类型的半导体层的表面上的第2导电类型的漏区。
用下述半导体器件的制造方法能达到上述第1目的，其中的半导体器件中，多个电热转换元件和使电流流过多个电热转换元件的多个转换器件集成在第1导电类型的半导体衬底上，该制造方法包括以下步骤：在第1导电类型的半导体衬底的一个主表面上形成第2导电类型的半导体层；在半导体层上有选择地形成场绝缘膜；在半导体层上形成栅绝缘膜；在栅绝缘膜和场绝缘膜上形成栅电极；用栅电极作掩模掺杂第1导电类型的杂质；通过扩散第1导电类型杂质以形成半导体区；以及用栅电极作掩模在半导体区的表面侧形成第2导电类型的源区，和用场绝缘膜作掩模在第2导电类型的半导体层的表面侧形成第2导电类型的漏区。
这里最好还包括以下步骤：在形成半导体区的步骤之后，经栅电极至少给放在半导体区的表面侧的源区与半导体层之间的一个沟道区进行第1导电类型的离子注入；以及进行热处理以电激活注入的杂质。
最好也包括以下步骤：在形成半导体区的步骤之后，经栅电极至少给放在半导体区的表面侧的源区与半导体层之间的一个沟道区进行第1导电类型的离子注入；以及进行热处理以电激活注入的杂质，其中，离子注入是按100keV或100keV以上的能量进行硼(B)离子注入的。
作为转换器件的MIS型场效应晶体管的至少两个漏区最好与一个电热转换元件连接，而多个MIS型场效应晶体管的源最好公共连接。
此外，用下述半导体器件的制造方法能实现所述第2目的，该方法包括以下步骤：在第1导电类型半导体衬底的一个主表面上形成第2导电类型的半导体层；在半导体层上形成栅绝缘膜；在栅绝缘膜上形成栅电极；用栅电极作掩模掺杂第1导电类型杂质；通过扩散第1导电类型杂质来形成半导体区；以及用栅电极作掩模在半导体区的表面侧上形成第2导电类型的源区，和在第2导电类型的半导体层的表面侧上形成第2导电类型的漏区，其中，用该方法能制成与源区对称的晶体管结构。
这里，第1导电类型杂质的掺杂步骤最好包括：在半导体衬底旋转时，给半导体衬底的主表面进行斜向离子注入的步骤。
第2导电类型源区的形成步骤最好包括：在半导体衬底旋转时，给半导体衬底的主表面进行斜向离子注入的步骤。
第2导电类型漏区的形成步骤最好包括：在半导体衬底旋转时给半导体衬底的主表面进行斜向离子注入的步骤。
第1导电类型杂质的掺杂步骤最好包括按半导体衬底主表面的法线方向给作为半导体衬底的OFF衬底的主表面进行离子注入的步骤。
第2导电类型源区的形成步骤最好包括按半导体衬底主表面的法线方向给作为半导体衬底的OFF衬底的主表面进行离子注入的步骤。
形成第2导电类型漏区的步骤最好包括按半导体衬底主表面法线方向给作为半导体衬底的OFF衬底的主表面进行离子注入的步骤。
第1导电类型杂质的掺杂步骤最好包括按100keV或100keV以上的高能量进行B离子注入的步骤。
按本发明的半导体器件制造方法，其中的半导体器件中多个绝缘栅型FET设置成矩阵形，该方法包括以下步骤：在第1导电类型半导体衬底的一个主表面上形成第2导电类型的第1半导体区；在第1半导体区上形成栅绝缘膜；在栅绝缘膜上形成多个栅电极；在半导体衬底旋转时，按与半导体衬底的法线方向的固定角，用两个栅电极作掩模，在两个相邻栅电极之间注入杂质后，扩散第1导电类型杂质，形成第1导电类型第2半导体区；以及用两个栅电极作掩模，在第2半导体区中形成第2导电类型的源区，并在半导体衬底旋转时，通过按与半导体衬底法线方向所成的固定角注入杂质，在两个之间放置有第2半导体区的第1半导体区中分别形成第2导电类型的漏区。
本发明的半导体器件制造方法中，半导体器件的多个绝缘栅型场效应晶体管设置成矩阵形，该方法包括以下步骤：在第1导电类型的半导体衬底的一个主表面上形成第2导电类型的第1半导体区；在第1半导体区上选择形成场绝缘膜；在第1半导体区上形成栅绝缘膜；在栅绝缘膜和场绝缘膜上形成栅电极；在半导体衬底旋转时，按相对于半导体衬底的法线方向所成的固定角，用两个栅电极作掩模，在两个栅电极之间注入杂质后，通过扩散第1导电类型的杂质，形成第1导电类型的第2半导体区；在半导体衬底旋转时，按与半导体衬底法线方向所成的固定夹角，用两个栅电极作掩模，在第2半导体区中形成第2导电类型源区，用场绝缘膜作掩模，通过注入杂质，在两个之间放置有第2半导体区的第1半导体区中分别形成第2导电类型的漏区。
这里，第2半导体区最好形成得比第1半导体区深。
最好形成与漏区电连接的耐热元件。
本发明涉及一种半导体器件的制造方法。该方法包括以下步骤：在第1导电类型的半导体衬底上形成第2导电类型的第1半导体区，所述第1导电类型的半导体衬底包括其晶面取向相对于低尺寸晶向倾斜的一个主表面；在第1半导体区中形成栅绝缘膜，在栅绝缘膜上形成栅电极；用栅极作掩模给半导体衬底垂直注入杂质离子后，通过扩散第1导电类型杂质形成第2半导体区；用栅电极作掩模在第2半导体区中形成第2导电类型源区，和通过分别给半导体衬底垂直进行杂质离子注入，在第2半导体区中形成第2导体类型的漏区。
按本发明的半导体器件制造方法包括以下步骤：在第1导电类型的半导体衬底上形成第2导电类型的第1半导体层，所述第1导体类型的半导体衬底有其晶面取向相对于低尺寸晶向倾斜的一个主表面；在第1半导体区中选择形成场绝缘膜；在第1半导体区中形成栅绝缘膜；在栅绝缘膜和场绝缘膜上形成栅电极；用栅电极作掩模对半导体衬底进行杂质的垂直离子注入后，通过扩散第1导电类型杂质，形成第2半导体区；用栅电极作掩模在第2半导体区中形成第2导电类型源区，和用场绝缘膜作掩模对半导体衬底分别进行杂质离子垂直注入，在第2导电类型的第2半导体区中形成第2导电类型漏区。
这里半导体衬底的主表面的晶面取向最好向低尺寸晶向倾斜3度至10度的角度范围。
而且，半导体衬底的主表面的晶面取向最好相对于(100)晶面以3度至10度的角度范围倾斜。
半导体衬底的主表面的晶面取向最好相对于(100)晶面倾斜4度角。
形成第2半导体区的步骤，最好进行第1导电类型杂质扩散，使杂质比第1半导体区深。
多个绝缘栅型场效应晶体管设置成矩阵形。
按本发明的半导体器件中，按矩阵形设置了多个绝缘栅型场效应晶体管。各个绝缘栅型场效应晶体管包括：在第1导电类型半导体衬底上形成的第2导电类型的第1半导体区，所述第1导电类型半导体衬底包括其晶面取向相对于低尺寸晶面取向倾斜的一个主表面；形成的第1导电类型第2半导体区隔离第1半导体区和其浓度高于第1半导体区浓度的第2半导体区；第2半导体区中形成的第2导电类型源区；和第1半导体区中形成的第2导电类型的漏区。
这里，半导体衬底主表面的晶面取向最好相对于低尺寸晶面取向倾斜范围3度至10度的角度。
而且，半导体衬底主表面的平面方向最好相对于(100)晶面倾斜3度至1O度的角度范围。
而且，半导体衬底的主表面的平面方向最好相对于(100)晶面倾斜4度角。
第2半导体区的深度最好比第1半导体层的深度深。
按本发明的喷液设备包括：所述半导体器件，包括与电热转换元件对应的排液部分，和用于装用电热转换元件从排液部分喷出的液体的液体容器；供给驱动半导体器件中的绝缘栅型场效应晶体管用的驱动控制信号的控制器。
按本发明，由于漏区浓度能设定成低于沟道的浓度，能形成足够深的漏，所以，半导体器件有高击穿电压，它可以使大电流流过，而且，半导体器件有低电阻值，因而能按更高的速度运行，而且，半导体器件能实现高集成度，节约了能耗。之后，按本发明的所述结构，即使在要求半导体器件用多个晶体管构成矩阵形结构的情况下，器件之间要进行电绝缘也不会增大生产成本。
而且，按本发明，能制成特性均匀和高集成度的晶体管矩阵。特别是当双扩散MOSFET(DMOS晶体管)用作转换器件时，能抑制从漏流到衬底的漏电流，和抑制电场强度。因此，能提高击穿电压。
附图简述
通过以下结合附图对本发明优选实施例的描述，本发明的上述目的，其它目的，发明的特征和优点将会变得更清楚。其中，
图1是按本发明实施例1的半导体器件的示意平面图；
图2是按本发明实施例1的半导体器件的示意剖视图；
图3是按本发明的半导体器件的电路结构示意图；
图4是按本发明的半导体器件的电路图；
图5是按本发明实施例2的半导体器件的示意平面图；
图6A至6F是图示按本发明实施例2的半导体器件制造工艺的示意剖视图；
图7是图示按本发明实施例3的半导体器件制造工艺的示意剖视图；
图8A至8G是按本发明实施例4的半导体器件制造工艺的示意剖视图；
图9是按本发明实施例5的半导体器件制造工艺的示意剖视图；
图10是展示按本发明的记录头结构实例的示意剖视图；
图11是一个半导体器件的示意平面图；
图12是该半导体器件的示意剖视图；
图13是又一个半导体器件的示意平面图；
图14是该半导体器件的示意剖视图；
图15是按本发明实施例7的半导体器件的示意平面图；
图16是沿图15中16-16线的剖视图；
图17是本发明的半导体器件的示意图；
图18A至18F是按本发明实施例8的半导体器件制造工艺的示意剖视图；
图19是按本发明实施例9的半导体器件制造工艺的示意剖视图；
图20A至20G是按本发明实施例10的半导体器件的制造工艺的示意剖视图；
图21是按本发明实施例11的半导体器件制造工艺的示意剖视图；
图22是展示按本发明的喷液头的一部分的示意剖视图；
图23是半导体器件的剖面结构图；
图24A是展示半导体器件到半导体衬底的主表面的布局实例的示意平面图；
图24B展示出半导体衬底的表面离子注入角的示意图；
图25A是半导体器件到半导体衬底的主表面的另一布局实例的示意平面图；
图25B是展示半导体衬底的表面离子注入角的示意图；
图26是一个半导体器件的剖面结构图；
图27是按本发明的半导体器件的示意剖视图；
图28展示按本发明的半导体器件的离子注入方法的示意图；
图29A是按本发明的半导体器件的示意平面图；
图29B是沿图29A中29B-29B线的示意剖视图；
图30A至30E是按本发明实施例的半导体器件的示意剖视图；
图31A至31F是按本发明实施例的半导体器件的示意剖视图；
图32是展示按本发明的半导体衬底主表面的平面方向的示意图；
图33是按本发明的半导体器件的示意剖视图；
图34是按本发明的半导体器件的电路方框图；
图35是展示本发明的喷液头结构的示意图；
图36是展示按本发明的喷液头外形的示意透视图；
图37是展示按本发明的喷液设备的示意图；
图38是常规喷液头的示意剖视图；
以下将参考附图详细说明本发明的优选实施例。
[实施例1]
首先，参见图1至4，详细说明用于按本发明实施例1的喷液设备的半导体器件。
参考数字1指P型半导体衬底；参考数字2指N型阱区(第1半导体区)；参考数字4指栅极电极；参考数字6指P型基区(第2半导体区)；参考数字7指N型源区；参考数字8和9分别指N型漏区；参考数字10指用于引出基极电极的扩散层；参考数字11指接点；参考数字12指源电极；参考数字13指漏电极；此外，参考数字30指绝缘栅型场效应晶体管(FET)；参考符号Tr1、Tr2和Tr3分别指绝缘栅型场效应晶体管构成的转换器件；参考数字31、32和33分别指作为负载的电热转换元件。
电热转换元件31至33用薄膜工艺集成在主表面上。类似地，转换器件Tr1至Tr3设在半导体衬底1的表面上。按需要，通过使电热转换元件31至33和转换器件Tr1至Tr3的设置方向相互平行，能进一步提高半导体器件的集成度。该情况下，最好按图1至3所示方式设置转换器件Tr1至Tr3。这里所用的构形中，与电热转换元件31至33连接的转换器件Tr1至Tr3的所有晶体管有相同的结构，晶体管矩阵中的晶体管之间不要求有隔离区。
前面所述的之间设置有漏区8或9的两个栅电极4和两个源区7构成了一段。在这些元件中，源区7由相邻段共用。
图3所示实例中，两段的漏区8和9与每个电热转换元件31、32和33的一侧端子连接，公共源区7与供给较低参考电压，例如0伏，的低参考电压源连接。每个电热转换元件31、32和33的另一侧端子与供给高参考电压VDD，例如+10V至+30V，的高参考电压源连接。
下面概要说明半导体器件的操作。给P型半导体衬底1和源区7加参考电压，例如，地电位。之后，给电热转换元件31至33的一侧端子加高参考电压VDD。当通过仅接通开关34而使电流仅流过，例如，它们中的电热转换元件31时，把栅电压VG加到构成转换器件Tr1的这两段的晶体管的栅电极4上，使转换器件Tr1导通。之后，电流从电源端经过电热转换元件31和转换器件Tr1流到接地端，在电热转换元件31中产生热。之后，正如众所周知的，使用该产生的热喷液。
本实施例中，如图1所示，形成深基区6，以从横向把前面已形成的阱分割成阱区2。晶体管30中的阱区2和基区6分别构成晶体管30的漏和沟道。因此，与常规的金属-氧化物-半导体(MOS)晶体管的沟道半导体区形成后形成漏区的情况相反，由于在漏形成之后才形成沟道。可把漏区的杂质原子浓度(第1半导体区中的施主杂质浓度)设定为小于沟道中的杂质原子浓度(第2半导体区中的受主者杂质浓度)。晶体管的击穿电压是按漏的击穿电压确定的，击穿电压随漏区的杂质浓度降低或漏的深度加深而正常地变高。因此，本实施例中，半导体器件的额定电压能设定得更高，可增大电流，因而能实现器件的高速操作。
而且，用基区6和源区7中的横向扩散量之差确定按本实施例的晶体管30的有效沟道长度。由于根据物理系数确定该横向扩散量，因此，可把有效沟道长度设定得短于常规晶体管的有效沟道长度。因此，晶体管30的导通电阻可减小。该导通电阻的减小使每单位尺寸流过的电流量增大，因而能高速运行，节约了能量，提高集成度。
而且，两个栅电极4之间设有源区7，基区6和源区7都可以用栅电极4作掩模按自对准方式形成。因此，不会产生由自对准造成的基区6和源区7的尺寸差别，可以构成晶体管30而其阈值无任何弥散，并能实现高的生产能力，还能得到高可靠性
而且，为了能完全分隔阱区2，形成基区6的底部使之有足够的深度与接地的N型半导体衬底1相接，从而使基区6到达衬底1。由于该结构，每段的每个漏可以在电学上独立地被隔开。
因此，即使当多个源区7和漏区8和9在不设任何专用隔离区的情况下横向设置时，也不会妨碍每个转换器件Tr1、Tr2和Tr3的运行。
而且，由于形成引出基极电极的扩散层10使之贯穿源区7，基区6能保持在预定电位而不会增加基区6占据的面积。
图3和4示出的结构实例中，晶体管两段的两个漏连接到能分别驱动的一个负载。驱动负载的导通信号供给晶体管的栅时，晶体管处于导通状态。之后，电流从一个漏流到毗邻该漏两边的公共源。如上所述，位于相邻段的边界处的源可以公用。
因此，在按矩阵形式设置本实施例的晶体管而将其用作喷液设备的情况下，不必在各个晶体管之间形成特别专用的半导体构成的隔离区来分隔P-N结，也不必形成硅的局部氧化(LOCOS)区、用于分隔沟道的介质等，而且，能制成能流过大电流和高度集成的半导体器件，能降低生产成本。此外，能充分抑制从漏流过衬底1的漏电流。
[实施例2]
按本发明实施例2的喷液设备用的半导体器件的基本结构与上述实施例1所述半导体器件的基本结构相同。它们之间的主要差别是漏区8的位置及其形成工艺不同。
图5展示出按本发明实施例2的喷液设备用的半导体器件的平面结构，图6A至6F示出它的剖视图。
该半导体器件的制造方法大致是这样一种方法：把多个电热转换元件和使电流流过多个电热转换元件的多个转换器件集成在第1导电类型的半导体衬底上。该方法包括以下步骤：在第1导电类型的半导体衬底1的主表面上形成第2导电类型的半导体层2，见图6A；在该半导体层上形成栅绝缘膜203；在栅绝缘膜203上形成栅电极4，见图6B；用栅电极4作掩模掺杂第1导电类型杂质，见图6C；扩散第1导电类型杂质，使其扩散深度比第2导电类型的半导体层深，从而形成一半导体区，见图6D；用栅电极4作掩模在半导体区表面侧上形成第2导电类型的源区7，和在第2导电类型半导体层的表面侧上形成第2导电类型的漏区8和9，见图6E。
以下详细说明该制造方法。
首先，如图6A所示，制备P型半导体衬底1。在P型半导体衬底1表面上要形成阱的区域选择地引入N型杂质，以形成N型阱区2。N型阱区2能形成在P型半导体衬底1的整个表面上。而且，在P型半导体衬底1的整个表面上形成N型阱区2时，可用外延生长法。
之后，如图6B所示，用例如热氧化法，在N型阱区2上生长50nm厚的栅绝缘膜(栅氧化膜)203，用例如低压化学汽相淀积法(LPCVD)在栅绝缘膜203上淀积膜厚300nm的多晶硅。用例如在LPCVD法淀积的同时掺磷，或者，用例如离子注入法掺磷，或者在淀积后用固体扩散法掺磷，制作具有所要求的布线电阻值的多晶硅。此后，用光刻法构图，腐蚀多晶硅膜。如此能形成MIS型场效应晶体管的栅电极4。
接着，如图6C所示，靠光刻法构图的性能，形成用于离子注入(没画)的光刻胶掩模，而栅电极4也被用作掩模。之后，进行例如硼的P型杂质的离子注入，形成杂质层205。
接着，如图6D所示，在电炉内、1100℃下，热处理60分钟，形成与阱区2横向电隔离的、深2.2μm的基区6。本实施例中，重要的是为了阱区2的完全隔离设计基区6经过热处理要比阱区2深，按阱区2的深度，其杂质浓度、杂质种类和杂质层205的杂质浓度和种类确定热处理的条件。本发明中用的基区6的深度的选择范围是，例如，约从1μm至3μm，在基区6最外侧表面的杂质浓度的选择范围可以是，例如，约从1×1015/cm3至1×1019/cm3。
之后，如图6E所示，用栅电极4作掩模，进行例如砷离子注入，形成源区7、第1漏区8和第2漏区9。因此，用栅电极4自调节形成了互相有小部分重叠的源区7和漏区8和9。
如图6F所示，用光刻法构图，形成光刻胶掩模(没画)，用例如离子注入法形成引出基极电极的扩散层10。尽管并不总是需要引出基极电极的扩散层，但最好在电路设计上形成扩散层10。而且，当在信号处理的同时构成P型MIS型场效应晶体管时，形成扩散层10不增加任何工艺。之后，在950℃进行例如，30分钟的热处理，从而激活第1漏区8、第2漏区9和引出基极电极的扩散层10。
之后，尽管没画，用化学气相淀积法(CVD)淀积一氧化膜，形成层间绝缘膜。然后，开出用作接点11的接触孔，并淀积绝缘材料，见图1。之后，进行构图以形成布线。之后，按需要进行多层布线，这样，制成集成电路。
用已知的薄膜工艺的布线工艺制作电热转换元件，这些元件集成在衬底1上。该情况下的电路构形与前述实施例中的电路构形相同。
由于用栅电极4作掩模进行离子注入而形成基区6、源区7和漏区8和9，这些区域6、7和8是相对于栅电极4调节形成的，因此，能得到高集成度的转换器件矩阵，而且能达到每个器件的性能一致。此外，由于在同一工序中形成源区7和漏区8和9，所以本实施例能降低生产成本。
[实施例3]
当要求进一步提高漏区的击穿电压时，最好与栅电极4的端部离开地形成漏区8和9的端部，如图1和2所示。特别是用以下方法构成半导体器件时不会增加光刻步骤的数量。
图7是按本发明实施例3的半导体器件制造方法的剖视图。以下说明已经经过图6A至6D所示工艺后的制造方法。
如图7所示，用光刻构图形成光刻胶掩模211。之后，用光刻胶掩模211和栅电极4作掩模，用例如砷进行离子注入，形成源区7，第1漏区8和第2漏区9。这时，重要的是形成光刻胶掩模，使第1漏区8和第2漏区9与栅电极4偏离。由此，充分保持每个漏区和每个源区之间的距离。而且，由于直接在每个栅下面没有高浓度扩散层，因而能防止由电场集中而造成的击穿电压下降。
此后，图6F所示工艺之后，制成与例2相似的设有电热转换元件的集成电路。
[实施例4]
参见图8A至8G说明按本发明实施例4的半导体器件的制造方法。
本实施例的特征是，在比栅绝缘膜203厚的绝缘膜上形成栅电极4的漏边。
该半导体器件的制造方法所制造的半导体器件中有集成在第1导电类型的半导体衬底上的多个电热转换元件，和使电流流过多个电热转换元件的转换器件。该方法包括以下工艺步骤：在第1导电类型的半导体衬底1的主表面上形成第2导电类型的半导体层，见图8A；在半导体层上选择形成场绝缘膜221，见图8B；在半导体层上形成栅绝缘膜203，见图8B；在栅绝缘膜203和场绝缘膜221上形成栅电极4，见图8C；用栅电极4作掩模掺杂第1导电类型杂质，见图8D；把第1导电类型杂质扩散到比第2导电类型半导体层更深处，以形成一个半导体区，见图8E；用栅电极4作掩模，在该半导体区的表面侧上形成第2导电类型源区7，和用场绝缘膜221作掩模，在第2导电类型半导体层的表面侧上形成第2导电类型的漏区8和9，见图8F。以下详细描述方法。
首先，如图8A所示，在P型半导体衬底1的表面上形成N型阱区2。
接着，在阱区2的表面上用，例如，热氧化法生长10nm厚的焊盘氧化膜(没画)，用，例如，LPCVD法在焊盘氧化膜上淀积150nm厚的氮化硅膜(没画)。之后，对氮化硅膜进行光刻腐蚀构图。然后，用，例如，热氧化法选择生长500nm厚的场绝缘膜221。之后，用，例如，磷酸完全除去氧化硅膜，和用，例如，10wt％的氢氟酸溶液除去焊盘氧化膜。用，例如，热氧化法在N型阱区2上生长10nm厚的栅绝缘膜203。这时，尽管所述的焊盘氧化膜能用作栅绝缘膜203，因其可靠性问题，最好不用。因此，如图8B所示，在N型阱区2的规定位置设置用作薄氧化膜的栅绝缘膜203和作为厚氧化膜的场绝缘膜(场氧化膜)221。
以下，如图8C所示，用例如LPCVD法，在栅绝缘膜203和场绝缘膜221上淀积约300nm厚的多晶硅。在用例如LPCVD法淀积的同时掺磷，或在淀积后用磷掺杂，或用磷进行离子注入，或进行固体扩散，形成具有所需布线电阻值的多晶硅。之后，用光刻法给多晶硅膜构图，使膜的一端终止在栅绝缘膜203上，而另一端终止在场绝缘膜221上；以及腐蚀多晶硅膜。如此就能形成MIS型场效应晶体管的栅电极4。
接下来，如图8D所示，用光刻构图，用栅电极4作掩模，通过，例如，硼的P型杂质进行选择性离子注入，形成杂质层205。
之后，如图8E所示，用电炉在例如1100℃进行热处理60分钟，形成横向电分隔阱区2的基区6。本实施例中，重要的是设计热处理，使基区6变得比阱区2深，从而由基区6纵向完全把阱区2分开，而且要求设计热处理，使基区6在横向上位于栅绝缘膜203和场绝缘膜221之间的边界附近位置。
其原因是，如果基区6只形成在栅绝缘膜203一半的距离处，那么，在栅电极4下面产生的电场就有可能集中到薄的栅绝缘膜203上，使栅绝缘膜203损坏。而且，如果基区6一直形成到厚的场绝缘膜221处，即使给栅电极4加预定电压，厚的场绝缘膜221下的基区6也不会反转，基区6起不到MIS型场效应晶体管的转换作用。因此，即使该转换器件导通，它的驱动性也被大大损坏了。
因而，按阱区2的深度、浓度、其杂质种类和杂质层205的杂质浓度、杂质种类和掩模大小确定所述热处理条件。
之后，如图8F所示，用例如砷进行离子注入，形成源区7、第1漏区8和第2漏区9。这时，栅电极4起掩模作用，校准源电极7的端部；场绝缘膜221起掩模作用，校准漏区8和9的端部。因此，源区用栅电极4自调节，漏区8和9用场绝缘膜221自调节。
之后，如图8G所示，用光刻构图，通过例如离子注入，以形成引出基极电极4的扩散层10。尽管不总是需要引出基极电极4的扩散层10，但最好在电路设计上形成扩散层10。而且，当在制作信号处理电路的同时构成P型MIS型场效应晶体管时，形成扩散层10不用增加任何工艺。之后，例如在950℃热处理30分钟，激活源区7，第1漏区8，第2漏区9和用于引出基极4的扩散层10。因此，在栅电极4下电场集中的漏一侧上用是场氧化膜的场绝缘膜221形成绝缘体，从而提高MIS型场效应晶体管的栅和漏之间的击穿电压。例如，在同一衬底上形成要求高速操作的互补型MIS型场效应晶体管也要求同时形成要求高击穿电压的MIS型场效应晶体管的情况下，可以在互补型MIS型场效应晶体管的绝缘区形成工艺中，用场绝缘膜221形成绝缘体。因此，不用任何附加工艺就能形成非常有效的绝缘体。
之后，尽管没画出，用CVD法淀积氧化膜形成一层间绝缘膜。然后，打开用作接点11的接触孔(见图1)，和形成布线。按需要进行多层布线，由此制成集成电路。用公知的薄膜工艺按布线形成工艺形成电热转换元件，元件集成在衬底1上。该情况下的电路构形与上述实施例中的电路构形相同。
[实施例5]
图9展示出按本发明实施例5的半导体器件的制造方法。这里，说明已进行实施例3图6A至6D所示工艺后的制造方法。
如图9所示，用光刻构图形成光刻胶掩模211，之后，用光刻胶掩模211作掩模，用例如硼，以加速能为100keV或100keV以上，例如120keV，进行离子注入，形成沟道掺杂层232。这时，重要的是至少在基区6上的源区7(实际上源区7在目前的工序中还没形成，而在下一工序或以后的工序中要形成以及两阱区2之间的那部分沟道233上形成沟道掺杂层232。
尽管并不总是需要光刻胶掩模211，但在整个表面上进行离子注入不会有问题。但是，当阱区2的浓度极低时，最好用光刻胶掩模211。而且，不必在本工艺进行沟道掺杂层232的形成。可在从基区6的形成到最后的激活退火的过程中进行沟道掺杂层232的形成。由此，可按要求的浓度设计沟道233，从而可控制MIS型场效应晶体管有要求的阈值。
之后，进行图6E之后同样的工艺，制成设有类似的电热转换元件的集成电路。
[实施例6]
图10示出记录头的局部结构实例的剖视图，这种记录头是在诸如喷墨记录头的喷液设备中包括有用图1至9所示的本发明的某一实施例的制造方法制成的半导体器件。这里，参考数字1指单晶硅构成的P型半导体衬底。参考数字2指N型阱区；参考数字4指栅电极；参考数字6指P型基区，参考数字7指N型源区；参考数字8指N型漏区。图10示意展示出构成MIS型场效应晶体管30的元件。如上所述。在按阵列设置的每个晶体管(或每段)之间最好不设专门的隔离区。
此外，参考数字817指诸如二氧化硅等绝缘层，起储热层和绝缘层的作用；参考数字818指氮化钽，氮化硅钽等构成的耐热层；参考数字819指如铝合金等的布线；参考数字820指诸如氮化硅等保护层。这些元件构成记录头的衬底940。这里，参考数字850指加热部分，参考数字860指喷墨部分。而且，顶板870与衬底940组合构成液体通道880。
现在描述本发明上述每个实施例的操作。
图11和12分别是一个MIS型场效应晶体管阵列的平面图和剖视图。通过形成在半导体衬底1上的多个MIS型场效应晶体管中的一个MIS型场效应晶体管的单独操作，或通过其中多个MIS型场效应晶体管的共同操作，能保持使按矩阵连接的电热转换元件之间保持电隔离。这里参考数字4指栅电极；参考数字7指N型源区；参考数字8指N型漏区；参考数字9指另一N型漏区；参考数字11指接点；参考数字12指源电极；参考数字13指漏电极；参考数字15指N型场衰减漏区。
但是，当所述的常规MIS型场效应晶体管阵列按驱动电热转换元件必须的大电流驱动时，漏和阱之间(这里是漏和半导体衬底1之间)的P-N反向偏置结部分不能承受高电场而产生漏电流。因此，常规的MIS型场效应晶体管阵列不能满足所述的电热转换元件驱动半导体器件关于击穿电压的要求。而且，MIS型场效应晶体管的导通电阻大时，由于MIS型场效应晶体管用在大电流流动的状态下，所以，电流白白地被该导通电阻消耗掉，因此不能得到电热转换元件操作所需的电流。
而且，为了提高所述击穿电压，可以考虑用图13的平面和图14的剖视图所示的MIS型场效应晶体管的阵列。这里，参考数字1指P型半导体衬底，参考数字2指N型阱区，参考数字4指栅电极，参考数字6指P型基区；参考数字7指N型源区；参考数字8指N型漏区；参考数字9指另一N型漏区；参考数字10指引出基电极的扩散层；参考数字11指接点，参考数字12指源电极，参考数字13指漏极。
该MIS型场效应晶体管的结构与常用的那种结构不同。在该结构中，在漏中形成了一个沟道，以使确定晶体管击穿电压的漏做得更深，浓度低从而提高它的击穿电压。
但是，当按矩阵设置MIS型场效应晶体管时，每个晶体管的漏只用一个公用半导体层构成，全部漏电位为同一公用电位。因而，如果漏不用在要分别单独转换的转换器件之间形成专门的隔离区隔离时，就不能确保电热转换元件之间的电隔离。而且，企图重新形成这些隔离区时，半导体器件的制造工艺变得复杂了，而且生产成本升高。此外，形成器件用的面积变得更大。因此，图13和图14所示的MIS型场效应晶体管结构不适用于喷液设备用的晶体管阵列。
另一方面，按上述各实施例的半导体器件，它们的漏浓度可设定成低于它们的沟道浓度，它们的漏能形成得足够深。因而，这些半导体器件能有高击穿电压，能流过大电流。而且，由于它们低的导通电阻值，所以能以高速操作，能实现高集成度，并节约能量。此外，在要求多个晶体管的矩阵形结构的半导体器件中，上述各实施例的半导体器件使得各个器件容易被隔离。
实际上，当以相同的设计原则下用相同的掩模数量来设计具有与本发明的半导体器件大致相同的单一器件特性(图13和14所示结构)的MIS型场效应晶体管，以使之具有保持电隔离的隔离区时，图13和14所示技术的MIS型场效应晶体管要求矩阵排列方向上的长度为12.0μm，以形成它的晶体管段。相反，按矩阵设置方向的长度6.0μm，即，图13和14所示段长的一半，就能构成图1和2所示的本发明结构的MIS型场效应晶体管的一段。其趋势是，前面所述的设计原则变得越精细，长度比就变得越大。
[实施例7]
按本发明实施例7的半导体器件包括由多个绝缘栅型场效应晶体管构成的晶体管矩阵，其中，每个晶体管包括：在第1导电类型半导体衬底1的主表面上形成的第2导电类型的第1半导体区；用于分隔第1半导体区的第1导电类型的第2半导体区；包含在第2半导体区中的第1导电类型的第3半导体区，其杂质原子浓度高于第2半导体区的杂质浓度；在第3半导体区的表面上形成的第2导电类型的源区7；以及在第1半导体区的表面上形成的第2导电类型的漏区8。
在前面所述半导体器件及其制造方法中，其漏区浓度可设定为低于其沟道的杂质浓度。漏能形成得足够深。因而，该半导体器件有高的击穿电压，能流过大电流。而且，该半导体器件有低的导通电阻，使它能高速操作。而且，还能实现高集成度和低能耗。此外，通过在源区7周围形成低浓度的P型阱区，使其即使在半导体器件要求有多个半导体器件构成的矩阵结构的半导体器件中也能确保器件之间的隔离。
图15是按本发明实施例7的半导体器件的平面示意图；图16是沿图15中16-16线的剖视图。
图15和16中，参考数字1指P型半导体衬底；参考数字22指N型阱区(第1半导体区)；参考数字29指P型阱区(第2半导体区)；参考数字4指栅极；参考数字26指P型基区(第3半导体区)；参考数字7指N型源区；参考数字8指N型漏区；参考数字10指引出基极的扩散层；参考数字11指接点；参考数字12指源电极；参考数字13指漏电极。
而且，图17是按矩阵形排列的本发明的多个半导体器件的布线连接实例图。这些半导体器件将要用作喷液设备的喷液头的电热转换元件驱动半导体器件。
图17中，参考数字1指P型半导体衬底；参考数字22指N型阱区；参考数字29指P型阱区；参考数字4指栅电极；参考数字26指P型基区；参考数字7指N型源区；参考数字8指N型漏区。图17的电路结构与图4的电路结构相同。
本实施例中，深形成低浓度P型阱区29，以横向分隔预先按足够深度形成的低浓度N型阱区22。在低浓度P型阱区29中形成基区26。P型阱区29和基区26分别执行MIS型场效应晶体管的漏和沟道的功能。之后，可设定漏浓度低于沟道浓度。用漏的击穿电压确定晶体管的击穿电压。漏的杂质浓度越低，漏的深度越深，晶体管的击穿电压通常变得越高。因而，晶体管的额定电压能设得更高，流过晶体管的电流能增大，而且，能实现晶体管的高速操作。
由于晶体管的结构中，形成P型阱区29以分隔N型阱区22，各段的漏能按良好的分隔状态分别被电学隔离。
[实施例8]
按本发明实施例8的用于喷液设备的半导体器件的基本结构与所述实施例7的半导体器件的基本结构相同。它们之间的不同点是漏区8的位置及其形成工艺。
参见图18A至18F说明按本实施例的半导体器件的制造工艺。制造的半导体器件在第1导电类型的半导体衬底上集成有多个电热转换元件，和使电流流过多个电热转换元件的多个转换器件。该方法包括以下工艺步骤：在第1导电类型的半导体衬底1的主表面上形成第2导电类型半导体层，见图18A；在半导体层上形成栅绝缘膜203，见图18B；在栅绝缘膜203上形成栅电极4，见图18B；用栅电极4作掩模掺杂第1导电类型杂质，见图18C；通过扩散第1导电类型杂质形成一半导体区，见图18D；用栅电极4作掩模，在该半导体区的表面侧上形成第2导电类型源区7，和在第2导电类型半导体层的表面侧上形成第2导电类型漏区8和9，见图18E。
以下详细说明本方法。
首先，如图18A所示，在P型半导体衬底1的表面上形成N型阱区22。之后，按需要形成横向隔离N型阱区22的P型阱区29。
之后，如图18B所示，用例如热氧化法，在N型阱区22和P型阱区29上生长50nm厚的栅绝缘膜(即，栅氧化膜)203，用例如LPCVD法在栅绝缘膜203上淀积约300nm厚的多晶硅膜。在用LPCVD法淀积的同时，通过例如掺磷，使多晶硅有所要求的布线电阻值，或者，在用LPCVD法淀积多晶硅之后，用例如离子注入法掺杂例如磷，使多晶硅有所要求的布线电阻值。之后，用光刻法给光刻胶构图，用光刻胶图形作掩模，腐蚀多晶硅膜。结果，形成MIS型场效应晶体管的栅电极4。
之后，涂敷没画出的光刻胶，用光刻法给光刻胶构图，只去掉用于形成基区26(或杂质层205)的区域中的光刻胶。然后，如图18C所示，用光刻胶(没画)和栅电极4作掩模，进行例如硼的P型杂质的选择离子注入。
之后，如图18D所示，在电炉中在例如1100℃下进行热处理60分钟，形成基区26。重要的是设计基区26，以便用热处理形成所要求的有效沟道长度，而不升高基区26的导通电阻，热处理条件由P型阱区29的深度、其杂质浓度和杂质类型，以及杂质层205的杂质浓度和杂质类型来确定。
之后，如图18E所示，用栅电极4作掩模，通过，例如，砷进行离子注入形成源区7、第1漏区8和第2漏区9。
之后，其上涂敷没画出的光刻胶，用光刻法给光刻胶构图。接着，如图18F所示，用例如离子注入法形成引出基极电极的扩散层10。尽管并不总是需要该引出基极电极的扩散层10，但是，最好在电路设计上形成扩散层10。而且，在和信号处理电路同时形成P型MIS型场效应晶体管时，不需要增加任何工艺。之后，在例如950℃热处理30分钟，于是，激活了源区7、第1漏区8、第2漏区9和引出基极电极的扩散层10。
之后，尽管没画，用CVD法淀积氧化膜，形成层间绝缘膜。之后，打开接触孔并形成布线。然后，按需要进行多层布线，制成集成电路。用已知的薄膜工艺在布线形成工序制成电热转换元件，并把这些元件集成在衬底1上。该情况下的电路结构与上述每个实施例中的电路结构相同。
[实施例9]
图19是说明按本发明另一实施例的半导体器件的制造工艺的剖视图。图19中，参考数字29指P型阱区；参考数字4指栅电极；参考数字26指P型基区；参考数字7指N型源区；参考数字8指N型第1漏区；参考数字9指N型第2漏区；参考数字211指光刻胶掩模。
本实施例的目的是提高漏和源之间的击穿电压。在进行了图18A至18D所示工艺步骤后，如图19所示，用光刻法给光刻胶构图形成光刻胶掩模211，之后，用光刻胶掩模211和栅电极4作掩模，用例如砷进行离子注入，形成源区7、第1漏区8和第2漏区9。这时，重要的是形成光刻胶掩模211，使第1漏区8和第2漏区9从栅电极4偏移。由此，能充分保持每个漏和每个源之间的距离。而且，由于每个栅的正下方没有高浓度扩散层，因而能防止因电场集中造成的击穿电压下降。
之后，在进行了与图18F所示工艺相似的工艺后，类似地制成了设有电热转换元件的集成电路。
[实施例10]
图20A至20G是说明按本发明实施例10的半导体器件制造工艺的剖视图。
按本实施例的半导体器件的制造方法，其中的半导体器件在第1导电类型半导体衬底上集成多个电热转换元件，和使电流流过多个电热转换元件的多个转换器件。该方法包括以下步骤：在第1导电类型的半导体衬底1的主表面上形成第2导电类型的半导体层，见图20A；在半导体层上选择形成场绝缘膜221，见图20B；在半导体层上形成栅绝缘膜203，见图20B；在栅绝缘膜203和场绝缘膜221上形成栅电极4，见图20C；用栅电极4作掩模掺杂第1导电类型杂质，见图20D；通过扩散第1导电类型杂质形成一半导体区，见图20E；用栅电极4作掩模，在该半导体区的表面侧形成第2导电类型源区7，和用场绝缘膜221作掩模，在第2导电类型半导体层的表面侧上形成第2导电类型漏区8和9，见图20F。以下将详细说明该方法。
首先，如图20A所示，在P型半导体衬底1的表面上形成N型阱区22。之后，按需要，形成隔离N型阱区22的P型阱区29。
之后，如图20B所示，在N型阱区22和P型阱区29的表面上用例如热氧化生长10nm厚的焊盘氧化膜(没画出)。用例如LPCVD法在焊盘氧化膜上淀积150nm厚的氮化硅膜(没画出)。之后对氮化硅膜进行光刻腐蚀，对氮化硅膜构图。然后，用例如热氧化法选择生长500nm厚的场绝缘膜221。之后，用例如磷酸完全除去氧化硅膜，用例如10wt％的氢氟酸溶液除去焊盘氧化膜。之后，用例如热氧化法在N型阱区22上生长10nm厚的栅绝缘膜203。这时，尽管前面所述焊盘氧化膜能用作栅绝缘膜203，因其可靠性问题，而最好不用。因此，如图20B所示，把作为薄氧化膜的栅绝缘膜203和作为厚氧化膜的场绝缘膜221淀积在N型阱区22上的规定位置。
之后，如图20C所示，用例如LPCVD法在栅绝缘膜203和场绝缘膜221上淀积约300nm厚的多晶硅。在用LPCVD法淀积的同时，用例如掺杂磷，或者用磷进行例如离子注入掺杂，或者在淀积后进行固态磷扩散，使多晶硅有所要求的布线电阻值。之后，如图示，用光刻法给多晶硅膜构图，使膜的一端终止在一个栅绝缘膜203上，而另一端终止在一个场绝缘膜221上，腐蚀多晶硅膜。结果，形成MIS型场效应晶体管的栅电极4。
接着，涂敷没画出的光刻胶，之后，用光刻法给光刻胶构图，只除去要形成基区26(或杂质层205)的区域中的光刻胶。之后，如图20D所示，用光刻胶掩模(没画)和栅电极4作掩模，进行例如硼的P型杂质的选择离子注入，形成杂质层205。
之后，如图20E所示，在电炉内以例如1100℃进行热处理60分钟，形成确定MIS型场效应晶体管(FET)的有效沟道长度的基区26。重要的是设计热处理，以便用基区26确定要求的有效沟道长度，以防止其导通电阻升高。而且，就横向而言，要求设计热处理，使基区26位于靠近栅绝缘膜203和场绝缘膜221之间的边界的位置。其原因是，如果形成的基区26只是到栅绝缘膜203距离的一半，那么，栅电极4下面产生的电场会集中到薄的栅绝缘膜203上，损坏栅绝缘膜203。而且，如果基区26一直形成到厚的场绝缘膜221，即使当预定电压加到栅电极4时，在厚的场绝缘膜221下的基区也不反向，基区26就不执行MIS型场效应晶体管的转换功能。因此，即使当转换器件导通时，也会大大损坏它的驱动性能。因而，按P型阱区29的深度、杂质浓度和杂质类型、杂质层205的杂质浓度和杂质类型和掩模尺寸适当确定所述热处理条件。
之后，如图20F所示，用栅电极4作掩模，用例如砷进行离子注入，形成源区7；用场绝缘膜221作掩模进行同样的离子注入，形成第1漏区8和第2漏区9。
之后，涂敷没画出的光刻胶，并用光刻法给光刻胶构图。之后，只除去要形成引出基极电极4的扩散层10的区域中的光刻胶。之后，如图20G所示，用例如离子注入法形成要引出基极电极4的扩散层10。尽管并不总是需要引出基极4电极的扩散层10，但最好在电路设计上形成扩散层。而且，在形成信号处理电路的同时形成P型MIS型场效应晶体管，不会增加工艺数量。之后，在例如950℃30分钟热处理，之后，激活源区7、第1漏区8、第2漏区9和引出基极电极4的扩散层10。因此，用场绝缘膜221形成在栅电极4下漏侧上的电场集中处的绝缘体，能提高MIS型场效应晶体管的栅和漏之间的击穿电压。例如，在形成要求高击穿电压的MIS型场效应晶体管的同一衬底上同时形成要求高速操作的互补MIS型场效应晶体管的情况下，可以形成绝缘体而不用任何附加工艺。因此，极有效地形成场绝缘膜221。
之后，尽管没画出，用CVD法淀积氧化膜以形成层间绝缘膜。之后，打开接触孔，形成布线。按需要，进行多层布线，这样，一个集成电路制成了。用已知的薄膜工艺，按布线形成工艺形成电热转换元件，电热转换元件集成在衬底1上。该情况下的电路结构与前述几个实施例中的电路结构相同。
[实施例11]
图21是按本发明实施例11的另一制造方法的剖视图。图21中，参考数字22指N型阱区；参考数字26指P型基区；参考数字7指N型源区；参考数字211指光刻胶掩模；参考数字232指沟道掺杂层；参考数字233指沟道。
本实施例的目的是把MIS型场效应晶体管的阈值电平控制在规定的阈值电平。执行了图18A至18D所示工艺后，如图21所示，用光刻构图法形成光刻胶掩模211，之后，用光刻胶掩模211作掩模，用100keV或100keV以上，例如120keV的加速能，进行例如硼离子注入，形成沟道掺杂层232。这时，重要的是，至少在基区26中的源区7中(实际上在本工艺中还没形成源区，而是在随后的工艺中形成源区7)，和在N型阱区22之间的要成为沟道233的部分中，形成沟道掺杂层232。尽管并不总是需要光刻胶掩模211，但在整个表面上进行离子注入时它不会带来问题。但是，当N型阱区22的浓度极低时，最好用光刻胶掩模211。而且，在目前的工序中不必进行沟道掺杂层232的形成，它可以在在从基区26的形成至最终的激活退火处理过程中形成。由此，能按所需的浓度设计沟道233，把MIS型场效应晶体管控制到有规定的阈值。
之后，进行与图18E之后类似的工艺，类似地制成设有电热转换元件的集成电路。
[实施例12]
图22是根据本发明前述的实施例7至11的电热转换元件驱动半导体器件的记录头的局部剖视示意图。图22中，参考数字1指单晶硅制成的P型半导体衬底；参考数字29指P型阱区；参考数字22指N型阱区；参考数字8指N型漏区；参考数字26指P型基区；参考数字7指N型源区；参考数字4指栅电极。这些元件构成用MIS型场效应晶体管的一个电热转换元件驱动半导体器件930。817指诸如氧化硅等的绝缘层，它有储热层作用；818指耐热层；819指布线；820指保护层。这些元件构成记录头的衬底940。这里850指加热部分；墨从排料部分860喷出。而且，顶板870结合衬底940一起形成液体通道880。
如上所述，按本发明实施例7至12，它们的漏浓度能设定得低于它们的沟道浓度，而且漏能形成得较深。因此，这些半导体器件有高击穿电压，能流过大电流。而且，由于它们的导通电阻低，所以能高速操作，从而能实现高集成度和节能。而且，按各实施例的要求有矩阵形结构的多个晶体管的半导体器件中，各个器件容易隔离而不增加任何费用。
在实施例7至12中，作为在形成深的N型阱区22的情况下的措施，通过引入杂质而形成P型阱区29，之后，在另一工序中形成基区26。在不需要较深的N型阱区22时，通过在各个漏区按横向对N型阱区22形成隔离，即使基区26不是形成得比N型阱区22深，基区26也与在两个相邻的N型阱区之间保留有衬底1的上部的P型衬底1相邻。因此，基区26和衬底1可以处于同一电位。
以下说明按每个实施例的半导体器件的制造方法，大致的特征是包括以下步骤：在第1导电类型的半导体衬底的主表面上形成第2导电类型的半导体层；在该半导体层上形成栅绝缘膜；在栅绝缘膜上形成栅电极；用栅电极作掩模掺杂第1导电类型杂质；扩散第1导电类型杂质，形成半导体区；用栅电极作掩模，在半导体区的表面侧上形成第2导电类型源区，第2导电类型半导体层的表面侧上形成第2导电类型漏区。这些方法的特征还在于：能制成相对于源区对称的晶体管结构。以下详细说明这些方法。
[实施例13]
按本发明实施例13的半导体器件的制造方法的半导体器件按矩阵形设置多个绝缘栅型场效应晶体管。该方法包括以下步骤：在第1导电类型的半导体衬底的主表面上形成第2导电类型的阱区；在阱区中形成栅绝缘膜；在栅绝缘膜上形成多个栅电极；在半导体衬底旋转的情况下，按相对于半导体衬底的法线的固定角，进行离子注入，以这种方式，用两个栅电极作掩模，在源区形成一侧上的两个相邻栅电极之间进行离子注入后，通过扩散第1导电类型杂质，形成第1导电类型半导体区；用两个栅电极作掩模，在半导体区中形成第2导电类型源区，和在半导体衬底旋转的情况下，按相对于半导体衬底的法线方向的固定角，在两个淀积的阱区中分别形成第2导电类型漏区，在它们之间设置半导体区，进行离子注入。
很多情况下，用半导体晶片制成的各种器件中，按相对于半导体晶片的主晶方向90度或45度的表面方向形成取向平面(OF)。并使半导体器件的座标轴垂直或平行于该取向平面。按垂直方向向半导体衬底的平面方向(例如(100)晶面)进行离子注入时，如果用离子注入法形成按这种配置的器件，就产生沟道。
当从垂直于诸如(100)面、(110)面、(111)面等有小指数的晶面的方向看例如单晶硅的晶体时，原子串在晶面中占据的面积是百分之几，几乎全部晶面被空间占据。即，当离子按与晶轴相同的角辐射到晶面时，会出现大多数离子到达晶体里边而与原子不发生任何大碰撞的现象。
这种沟道现象发生时，硅衬底中的杂质分布与假设硅衬底是非晶型而计算出的衬底中的注入杂质分布大不相同。因而，器件的电特性与设计特性大不相同。
因而，用大于以衬底的晶轴、要注入的杂质种类、注入能等作参数计算出的晶体角的注入角，进行离子注入时，通常用沟道防止技术。
在每一段有一公用漏的MIS型场效应晶体管矩阵的情况下，如图1所示，由于每个晶体管的漏公用，构成半导体器件的衬底的主表面方向的晶面方向是单晶硅的低尺寸晶面方向，存在着造成相邻晶体管之间的特性不同的情况。
即，如图23所示，在MIS型场效应晶体管的矩阵设置有公用漏的情况下，在半导体衬底1上形成阱区2、基区6、栅电极4和光刻胶掩模211后，设定离子束312的入射角θ从栅电极4到半导体衬底(晶片)1的主表面的法线311向漏或源倾斜入射，按从漏区一侧看的各个反方向的入射角(-θ)把离子注入设置在漏区两边的源区中。
在上述的MIS型场效应晶体管的制造方法中，由于用P型基区6和N型源区7中的杂质扩散来调节有效沟道，如果按倾斜的入射角进行离子注入，那么两个相邻的MIS型场效应晶体管的有效沟道长度彼此不同。
这种情况下，会出现以下的性能损坏；相邻晶体管的阈值电压不相同，MIS型场效应晶体管操作时，相邻晶体管中流过的电流值不同。
由于进行离子注入的杂质量不同，用不同的离子注入设备形成P型基区6和N型源区7。当每台离子注入设备中规定的临界的注入角相互不同时，有公用漏的MIS型场效应晶体管的矩阵设置中，相邻晶体管的特性有更明显的差别。
而且，形成基区时用的离子注入设备的临界入射角越大，形成源区时用的离子注入设备的临界入射角越小，相邻晶体管之间的有效沟道长度的差别越大。
但是，使用有公用漏的MIS型场效应晶体管的矩阵设置时，如图24A和24B所示，按与栅电极4的设置方向相同的方向，设定离子束313或314与半导体衬底1的主表面的法线311倾斜的入射角θ或-θ，相邻晶体管之间的特性不产生所述的变化。但是，如图25A和25B所示，假设按垂直于栅电极4的设置方向把离子束方向设定为从半导体衬底1的主表面的法线311的方向倾斜的入射角θ或-θ的方向，如离子束315或316，矩阵设置变成了有图26的右边和左边所示的对称的剖面结构的晶体管矩阵。结果，产生了矩阵形设置的相邻晶体管之间的特性不一致的缺陷。这种离子束入射角的依赖关系变成了对电路布局的很大限制。
因而，本实施例在半导体衬底旋转时进行离子注入，能使每个晶体管保持对称性而与在晶片上的电路布局无关。
按本实施例的半导体器件的制造方法，在形成基区6、源区7和漏区8时，在衬底1(即晶片121)按其外围方向旋转时，按临界角给沟道注入杂质，如图27和28所示。因此，可以在阱受控状态下形成基区端面、源区7的端面和漏区8的端面之间的位置关系，而不管在半导体衬底1的主表面上如何设置晶体管，其中，基区6的端面是经离子注入引入杂质并经热扩散注入的杂质而形成的，而源区7和漏区8的端面是经离子注入同样引入杂质和经热扩散注入的杂质而形成的。
即，用有公用漏的MIS型场效应晶体管的矩阵设置时，如图27所示，阱区2、基区6、栅电极4和掩模211形成后，从栅电极4至衬底1的表面进入漏8或9或源7的方向的离子束317与半导体衬底1(晶片)的法线311的入射角192设定为θ。在半导体衬底1按其外圆周方向旋转时，可以按下列方法注入离子束，使离子向掩模211均匀注入。而且，两个相邻的MIS型场效应晶体管的有效沟道长度变成相同或大致相同。
顺便说一下，在形成基区6、源区7和漏区8、9时注入杂质的过程中，衬底1最好按10至60rpm的速度旋转。尽管转动的中心与离子束的扫描区相关，旋转中心可以是晶片中心，也可以是晶片中心之外的位置。而且，最好将杂质的离子注入分成4次至8次，按45度至90度的范围内的角度间隔进行离子注入，转动衬底1。分成8次按45度的角度间隔进行离子注入更好。
这样制成的半导体器件，如图29A和29B所示，有在右边和左边对称的剖面结构。这里，晶体管包括在半导体衬底1上的阱区2，将阱区2完全隔离的深形成的基区6，在基区6上形成的源区7，在阱区2中形成的漏区8，在栅绝缘膜上形成的栅电极4，与源区7连接的源电极12，和与漏区8连接的漏电极。参考数字14指接触孔。
而且，用栅电极4作掩模形成基区6和源区7。如上所述，形成上述区域时最好按10至60rpm的速度旋转衬底1。或者，最好按45度至90度的角度间隔转动衬底1，以4次至8次进行离子注入。分成8次按45度的角度间隔进行离子注入更好。而且，当半导体衬底1的主表面例如是(100)面，(110)面或(111)面时，离子束相对于半导体衬底1的法线的倾斜角在3度至10度的范围内，最好是7度。作为制造的优选条件，离子束的方向最好相对于是(100)面的半导体衬底1的法线方向的倾斜角是7度。
结果，矩阵形设置的晶体管的沟道长度变成均匀一致。因而，不会引起由于对准造成的尺寸差别。能制成其阈值没有任何弥散的MIS型场效应晶体管。而且，能达到高合格率和高可靠性。
[实施例14]
图13A至13E是说明按本发明的半导体器件的制造工艺的剖视图。
本实施例是具有按矩阵形设置的多个绝缘栅型场效应晶体管的制造方法，该方法包括以下步骤：在第1导电类型的半导体衬底1的主表面上形成第2导电类型的第1半导体区，见图30A；在第1半导体区上形成栅绝缘膜203，见图30B；在栅绝缘膜203上形成多个栅电极4，见图30B；用两个栅电极作掩模，在半导体衬底1旋转的情况下，按对半导体衬底的法线方向的固定角，对两个相邻栅电极之间注入杂质后，扩散第1导电类型杂质，形成第1导电类型的第2半导体区，见图30C和30D；用两个栅电极作掩模，在第2半导体区中形成第2导电类型源区，和在半导体衬底1旋转的情况下，按相对于半导体衬底1的法线方向的固定角，在淀积的两个第1半导体区中分别形成第2导电类型的漏区9，在它们之间放置第2半导体区进行离子注入，见图30E。以下将详细说明方法。
如图30A所示，在P型半导体衬底1的主表面上形成N型阱区2。N型阱区2也可以形成在P型半导体衬底1的整个主表面上，或者，按需要，可选择形成阱区2。而且，在P型半导体衬底1的整个主表面上形成N型阱区2时，可用外延生长法。
之后，如图30B所示，用例如热氧化法在N型阱区2上生长50nm厚的栅绝缘膜203，用例如LPCVD法在栅绝缘膜203上淀积300nm厚的多晶硅膜。在LPCVD法淀积多晶硅膜的同时通过例如掺磷，或者，用例如离子注入法掺磷，或者在多晶硅膜淀积后进行固态扩散掺磷，使多晶硅膜有规定的电阻值。之后，用光刻构图法形成光刻胶掩模(没画)，和腐蚀多晶硅膜，因此，可形成MIS型场效应晶体管的栅电极4。
之后，如图30C所示，用光刻构图形成光刻胶掩模(没画)，栅电极4也用作掩模。在衬底1按其周边方向绕其中心旋转的情况下，给半导体衬底1的主表面进行例如硼离子注入的P型杂质的选择离子注入，如图28所示，之后，形成杂质层205。
之后，如图30D所示，在电炉内以例如1100℃进行热处理60分钟，形成在水平方向电隔离阱区2的基区6。热处理最好设计成，使基区6形成得比阱区2深，以完全隔离阱区2，热处理条件按阱区2的深度、杂质浓度和杂质类型、杂质层205的杂质浓度以及杂质类型来确定。这里所示的结构中，基区6达到P型半导体衬底1，但是，基区6的结构不限于这种结构。
之后，如图30E所示，在衬底1旋转的情况下，用栅电极4作掩模，进行例如砷离子注入，形成第1漏区8和第2漏区9。如图28所示。
之后，在例如950℃进行30分钟热处理，如此，激活源区7、第1漏区8和第2漏区9。
这里，由于源是公用的，图左侧的源区7、基区6、阱区2、和第1漏区8分别构成一个MIS型场效应晶体管的源、沟道和漏，图右侧的源区7、基区6、阱区2和第2漏区9分别构成另一个MIS型场效应晶体管的源、沟道和漏。
然后，尽管没画，用CVD法淀积氧化膜形成层间绝缘膜。之后，打开接触孔，形成布线，之后，按需要进行多层布线，由此制成集成电路。用已知的薄膜工艺按布线形成工艺制成电热转换元件，这些元件集成在衬底1上。该情况下的电路结构与上述各实施例中的电路结构相同。
本实施例的制造方法适用于制造已说明过的喷液设备的记录头。
[实施例15]
图31A至31F是说明按本实施例的半导体器件的制造工艺的剖视图。
本实施例的半导体器件制造工艺中的半导体器件有多个按矩阵型设置的绝缘栅型场效应晶体管，该方法包括以下步骤：在第1导电类型半导体衬底1的主表面上形成第2导电类型的阱区2，见图31A；在阱区2上选择形成场绝缘膜221，见图31B；在阱区2上形成栅绝缘膜203，见图31B；在栅绝缘膜203和场绝缘膜221上形成栅电极4，见图31C；在半导体衬底1旋转的情况下，用两个栅电极作掩模，按与半导体衬底1的法线方向所成的固定角度，在源区形成一侧的两个相邻栅电极之间注入杂质，经扩散第1导电类型的杂质，形成第1导电类型半导体区，见图31D和31E；用两个栅电极4作掩模，在半导体区中形成第2导电类型的源区7，和在半导体衬底1旋转的情况下，按与半导体衬底1的法线方向所成的固定角度用场绝缘膜211作掩模，在两个淀积的阱区2中分别形成第2导电类型的漏区8，9，它们之间放置半导体区，见图31F，以下将详细说明方法。
如图31A所示，在P型半导体衬底1的表面上形成N型阱区2。
之后，用例如热氧化法，在阱区2的表面上生长约10nm厚的焊盘氧化膜(没画出)。用例如LPCVD法在焊盘氧化膜上淀积150nm厚的氮化硅膜(没画出)。之后，用光刻构图腐蚀氮化硅膜。之后，用例如热氧化法选择生长500nm厚的场绝缘膜221。之后，用例如磷酸完全除去氧化硅膜，用例如10wt％的氢氟酸溶液去掉焊盘氧化膜。之后，用例如热氧化法，在N型阱区2上生长10nm厚的栅绝缘膜203。这时，尽管所述焊盘氧化膜能被用作栅绝缘膜203，因其可靠性问题，最好不用。因此，如图31B所示，在N型阱区2上所需要的位置淀积作为薄氧化膜的栅绝缘膜203和作为厚氧化膜的场绝缘膜。
之后，如图31C所示，用例如LPCVD法，在栅绝缘膜203和场绝缘膜221上淀积约300nm厚的多晶硅膜。在用LPCVD法淀积多晶硅膜的同时，通过例如掺磷，或者，用例如离子注入法掺磷，或者在淀积多晶硅膜之后进行固态扩散法掺磷，使多晶硅膜具有所需要的电阻值。之后，如图所示，用光刻法形成多晶硅膜图形，使多晶硅膜的一端终止在一个栅绝缘膜203上，多晶硅膜的另一端终止在一个场绝缘膜221上，和腐蚀多晶硅膜。结果，形成MIS型场效应晶体管的栅电极4。
之后，如图31D所示，用光刻构图，在衬底1旋转的情况下，用栅电极4作掩模，给P型半导体衬底1的主表面选择离子注入，例如，硼的P型杂质，形成杂质层205，如图28所示。
之后，如图31E所示，在电炉内以例如1100℃热处理60分钟，形成横向电隔离阱区2的基区6。要求把热处理设计成使基区6变得比阱区2深，用基区6在垂直方向上把阱区2完全隔离开来，并要求把热处理设计成使基区6处于栅绝缘膜203和场绝缘膜221之间横向边界附近的位置。其原因是，如果基区6只形成为栅绝缘膜203的一半，那么，将栅电极4下产生的电场可能会集中至薄的栅绝缘膜203，使栅绝缘膜203损坏。而且，如果把基区6形成为一直达到厚的场绝缘膜221，那么即使把预定电压加到栅电极4上，厚的场绝缘膜221下面的基区6也不会反向，基区6很难执行MIS型场效应晶体管的转换功能。因此，即使在转换器件导通时，它的可驱动性也大大受损。所以，按阱区2的深度、杂质浓度和杂质种类，以及杂质层205的杂质浓度和杂质种类和掩模的尺寸大小，来确定所述热处理条件。
之后如图31F所示，在衬底1转旋的情况下，对P型半导体衬底1的主表面进行例如砷离子注入，用栅电极4作掩模形成源区7，用场绝缘膜211作掩模形成第1漏区8和第2漏区9，如图28所示。
之后，在例如950℃热处理30分钟，之后，激活源区7、第1漏区8和第2漏区9。因此，用场绝缘膜221形成栅电极4下电场集中处的漏一侧上的绝缘体，能提高MIS型场效应晶体管的栅和漏之间的击穿电压。例如，在形成要求高击穿电压的MIS型场效应晶体管的同时，在同一衬底上形成要求高速运行的互补MIS型场效应晶体管的情况下，能不需要任何附加的工艺而很有效地形成绝缘体。
之后，尽管没画出，用CVD法淀积氧化膜以形成层间绝缘膜。之后，打开接触孔，形成布线。按需要可进行多层布线，这样，最终制成集成电路。用已知的薄膜工艺按布线形成工艺制成电热转换元件，这些元件集成在衬底1上。该情况下的电路结构与上述实施例的电路结构相同。
如上所述，按实施例13至15，由于在至少形成基区6、源区7和漏区8、9中的一个区域时，在衬底1旋转的情况下进行杂质离子注入，因此，在要求有多个晶体管构成的矩阵形结构的半导体器件中，两侧的具有公用引出的源电极置于其间的晶体管的器件结构能形成相同的和对称的结构，而且它们操作时的阈值电压和导通电阻能精确地按设计值形成。
因此，能按高合格率、高可靠性、低成本制成具有高击穿电压并能高速运行的MIS型场效应晶体管。
[实施例16]
在所用的晶片(衬底)有按构成晶片的硅单晶的低尺寸晶面取向，例如，(100)面的主表面的情况下，即所谓的JUST衬底的情况下，上述实施例13至15是有效的。
在下述实施例中，描述一种半导体器件的制造方法，该方法中不总是要求旋转衬底。
本实施例的半导体器件中，有多个按矩阵形设置的绝缘栅型场效应晶体管。各个绝缘栅型场效应晶体管(FET)包括：在第1导电类型半导体衬底上形成的第2导电类型的第1半导体区，所述第1导电类型的半导体衬底包括一个其晶面取向向低维晶向倾斜(例如θ＝4°)的主表面；分隔第1半导体区的第1导电类型的第2半导体区，该第2半导体区的浓度高于第1半导体区的浓度；在第2半导体区中形成的第2导电类型的源区；和在第1半导体区中形成的第2导电类型的漏区。
而且，该半导体器件的制造方法包括以下步骤；在其主表面的晶面取向相对于一个低维晶向倾斜(例如θ＝4°)的第1导电类型的半导体衬底上，形成第2导电类型的阱区；在阱区中形成栅绝缘膜；在栅绝缘膜上形成栅电极；用栅电极作掩模，按垂直方向(包括大体上垂直的方向)给半导体衬底掺入杂质后，扩散第1导电类型杂质，形成基区；按垂直方向(包括大体上垂直的方向)，分别向半导体衬底注入杂质离子：用栅电极作掩模在基区中形成第2导电类型源区，在阱区中形成第2导电类型漏区。
而且，该半导体器件的另一制造方法包括以下步骤：在有其晶面方向对低维晶面方向倾斜(例如θ为4度)的主表面的第1导电类型的半导体衬底上，形成第2导电类型的阱区；在阱区中选择形成场绝缘膜；在阱区中形成栅绝缘膜；在栅绝缘膜和场绝缘膜上形成栅电极；用栅电极作掩模，按垂直方向(包括大体垂直的方向)，给半导体衬底掺入杂质后，扩散第1导电类型的杂质，形成基区；分别按垂直方向(包括大体垂直的方向)，给半导体衬底进行杂质离子注入，用栅电极作掩模，在基区中形成第2导电类型的源区，和用场绝缘膜作掩模，在第2导电类型阱区中形成第2导电类型漏区。
本实施例中，如图32所示，半导体衬底201的主表面的晶面方向相对于常规半导体器件制造中用的低尺寸晶面方向412((100)面衬底的<100>晶向)，倾斜例如θ为4度。即使按这种方式按半导体衬底201的法线方向进行离子注入时，也不会出现沟道。除(100)晶面的<100>晶向外，作为低尺寸晶向还有晶面(110)的<110>晶向，和晶面(111)的<111>晶向。要求把方向设定为相对于法线方向倾斜3度至10度角，最好是4度。
例如用从单晶锭切割出晶片，使晶片相对于低尺寸晶面方向倾斜一个固定角度，由此实现对低尺寸晶向的倾斜。而且，为了指示半导体主表面的晶面，通常用Miller指数，例如，(100)的指示。而且例如用符号<100>指示与主表面对应的晶轴，并对应于(100)晶面的法线。术语“相对于晶向的倾斜”的意思是指衬底的主表面相对于例如单晶的(100)晶面倾斜，即，相对于主表面的法线方向<100>倾斜。
相对于其单晶的晶向倾斜的衬底叫做OFF衬底，倾斜度为0的衬底叫JUST衬底。
例如，在各种衬底上实际构成简易的N型MOS FET时，测它们的载流子迁移率，其结果如下，
               <NMOS的载流子迁移率>
衬底类型 P(100)JUST 衬底 P(100)4°OFF衬底
NMOS 50/50(μm) 619(cm2/v·sec) 586(cm2/v·sec)
NMOS 50/3  609  569
NMOS 12/3  617  576
即，与没有倾斜的JUST衬底相比，倾斜4度的OFF衬底的载流子迁移率变小3％。但是，实际使用上这点差别无关紧要。
按本发明的所述半导体器件及其制造方法中，因为在形成基区6、源区7，和漏区8和9时，按垂直于半导体衬底1的方向进行杂质注入，所以形成的晶体管结构中基区6的端面、源区7和漏区8、9的端面之间的位置关系是相互对称的，用离子注入引入杂质和热扩散注入的杂质形成基区6的端面，和进行同样的离子注入引入杂质和热扩散注入的杂质形成源区7和漏区8和9的端面，由此，无论在半导体衬底1的主表面上如何设置晶体管，均能按阱受控状态形成晶体管。
即，用有公用漏的MIS型场效应晶体管的矩阵型设置时，如图32和33所示，在其主表面的晶向相对于低尺寸晶向倾斜(例如θ为4度)的半导体衬底201上形成阱区2、基区6、栅电极4和光刻胶掩模211后，按垂直方向从栅电极4在右边和左边给漏或源到掩模向主表面中进行均匀的离子注入413。因此，使两个相邻的MIS型场效应晶体管的有效沟道长度变成相同(即使有很小的误差，也可以认为长度相同)。
本实施例的制造工艺与参见图6至9说明的实施例中的制造工艺大致相同。其差别仅仅是本实施例用OFF衬底作衬底。按本实施例，去掉了对晶片的限制，能以低成本制成好的半导体器件。
如上所述，按本发明的实施例16，即使在形成基区6、源区7和漏区8和9的同时，按垂直方向对半导体衬底801进行杂质注入时，在杂质注入时不会出现沟道引起的设计值不一致。而且，像有关技术所述的半导体器件一样，在要求由多个晶体管构成的矩阵形结构的半导体器件中，实施例16能在引出的公用源电极的两侧形成相同的器件结构，并能形成具有根据它们的设计值在运行时有精确阈值和导通电阻的晶体管。
因此，实施例16能以高合格率、高可靠性，按低成本制成有高击穿电压和能高速运行的MIS型场效应晶体管。
<喷液设备>
用喷墨打印机作为按本发明的喷液设备的实例来描述。
图34是构成按本发明的喷墨打印机的记录头的半导体器件的电路结构图。可以使用结合上述全部实施例制成的半导体器件。
参考数字41指作为负载的电热转换元件的矩阵；参考数字42指转换器件的矩阵；参考数字43指逻辑门矩阵；参考数字44指自锁电路；参考数字45指移位寄存器。
参考数字46指供给源电压VDD的终端；参考数字47指供给接地电压VSS的终端；参考数字48指给矩阵42中的转换器件输入定时控制信号的终端；参考数字49指给自锁电路44输入控制信号的终端；参考数字50指输入图像信号的终端；参考数字51指输入时钟信号的终端。
在一个芯片上相互平行设置电热转换元件的矩阵41、转换器件的矩阵42、逻辑门的矩阵43、自锁电路44和移位寄存器45，大致布局与图34所示布局相同。
从终端50输入的数字式图像信号用移位寄存器45重新设置为并联的信号，该重新设置的图像信号用自锁电路44锁存。逻辑门启动时，矩阵42中的转换器件按自锁电路44锁存的信号导通或截止，使电流流过矩阵41中选择的电热转换元件。
上述每个实施例中的晶体管适合用作矩阵42中的转换器件。矩阵42中的转换器件之间最好不要形成专用的隔离区，多个矩阵之间，例如，矩阵42和41之间，矩阵42和43之间(或自锁电路44和移位寄存器45之间)，最好不要形成诸如场绝缘膜的隔离区。
图35是喷液头的示意图。
在其上形成有图34所示电路的器件衬底52上设置多行电热转换元件(即加热器)，用流过元件的电流产生的热所产生的气泡从排料部分53喷出墨汁。每个电热转换元件41设有布线电极54，布线电极54端边与矩阵42中的转换器件42电连接。
对应各个排料部分53形成给与电热转换元件相对设置的排料部分53供给墨汁的通道55。在带槽的部件56中形成构成排料部分53和通道55的壁，用带槽的部件56和器件衬底52一起形成通道55和给多个通道55供给墨汁的公用液槽57。
图36示出装有按本发明的器件衬底52的喷液头的结构。器件衬底52装在框架58中。构成排料部分53和通道55的部件56连接到器件衬底52上。在器件衬底52上设置接点59，用于从打印机接收信号，经接点59和软印刷布线板60，把作为各种驱动信号的电信号提供给器件衬底52。
图37是喷墨打印机IJRA的总体结构透视示意图，其中，装有按本发明的喷墨头。滑动托架HC与丝杆5005的螺旋槽5004啮合，丝杆5005经用有定位销(没画)的驱动马达5013的正反转动联锁的驱动力传动齿轮5011和5009而转动，滑动托架HC按箭头“a”和“b”所示方向往复移动。参考数字5002指层压板，它对着板5000给薄片加压，板5000是按滑动托架的移动方向输送薄片的记录介质输送装置。参考数字5007和5008指光耦合器，光耦合器5007和5008是检测滑动托架HC的操纵杆5006是否在驱动马达5013的转动方向的转换位置和其它操作位置处的检测装置。参考数字5016指支撑件，它支撑盖住记录头正面的盖子5022，参考数字5015指吸纳件，它吸纳盖子5022的里边，使记录头经盖子5022的开口5023复位。参考数字5017指清洁板，参考数字5019指移动件，它能使清洁板5017按长度方向移动，主体支撑板5018支撑在移动件5019上。不用说，除了所公开的形状的清洁板外，现有的清洁板也能用于本实施例。而且，参考数字5012指操纵杆，用于启动吸纳复位。操纵杆5012与凸轮5020一起移动，用诸如离合器转换机构等的已知的传动机构传输和控制来自驱动马达5013的驱动力。
而且，按本发明的打印机中设有用给器件衬底52供给图像信号、驱动控制信号等的电路构成的控制器(没画出)。
尽管本发明已用其优选形式进行了一定程度的详细描述，显然，本发明还有各种变化和改变，应知道，在不脱离本发明的范围和发明精神的前提下，能按说明的具体描述实施发明。

Claims (51)

1、一种半导体器件，包括：
多个电热转换元件；和
多个转换器件，用它使电流流过所述的电热转换元件；
其中：所述电热转换元件和所述转换器件集成在第1导电类型的半导体衬底上；
每个所述转换器件是绝缘栅型场效应晶体管，它包括：形成在所述半导体衬底的一个主表面上的第2导电类型第1半导体区；用于设置沟道区的第1导电类型的第2半导体区，所述的第2半导体区形成为与所述第1半导体区相邻；形成在所述第2半导体区的表面侧上的第2导电类型源区；形成在所述第1半导体区的表面侧上的第2导电类型的漏区；形成在所述沟道区上的多个栅电极，这些栅电极之间设置有栅绝缘膜；和
所述第2半导体区的杂质浓度高于所述第1半导体区的杂质浓度，所述第2半导体区位于并列设置的所述多个漏区之间。
2、按权利要求1的半导体器件，其中，所述第2半导体区邻接所述半导体衬底而形成。
3、按权利要求1或2的半导体器件，其中，按横向交替设置所述源区和所述漏区。
4、按权利要求1或2的半导体器件，其中，所述电热转换元件与所述漏区连接。
5、按权利要求1或2的半导体器件，其中，形成所述的两个栅电极，在它们之间放置有所述源区。
6、按权利要求1或2的半导体器件，其中，所述多个电热转换元件的设置方向和所述多个转换器件的设置方向平行。
7、按权利要求1或2的半导体器件，其中，至少两个所述绝缘栅型场效应晶体管的所述漏区与一个所述电热转换元件相连，以及所述多个绝缘栅型场效应晶体管的所述源区公共连接。
8、按权利要求1或2的半导体器件，其中，按所述第2半导体区中和所述源区中的横向扩散量之差确定所述绝缘栅型场效应晶体管的有效沟道长度。
9、按权利要求1或2的半导体器件，其中，所述绝缘栅型场效应晶体管分别包括用于引出电极的第1导电类型的扩散层，所述扩散层贯穿所述源区。
10、按权利要求1或2的半导体器件，其中，所述栅电极的漏一侧形成在比所述栅绝缘膜厚的绝缘膜上。
11、按权利要求1或2的半导体器件，其中，所述栅电极的漏一侧形成在场绝缘膜上；
12、按权利要求1或2的半导体器件，其中，所述第1半导体区是从所述半导体衬底表面引入相反导电类型杂质而形成的阱区。
13、按权利要求1或2的半导体器件，其中，所述第1半导体区是由通过从所述半导体衬底的表面引入相反导电类型杂质并在各个漏区处被横向隔离的多个阱构成的。
14、按权利要求1或2的半导体器件，其中，所述第2半导体区包括一个低区和一个高区，高区的杂质浓度高于低区的杂质浓度。
15、按权利要求1或2的半导体器件，其中，所述漏区与所述栅电极的漏侧的端部相隔离。
16、按权利要求1或2的半导体器件，其中，所述源区与所述栅电极相重叠。
17、按权利要求1或2的半导体器件，其中：
所述栅电极的所述漏侧形成在比所述栅绝缘膜厚的绝缘膜上，和
所述漏区自对准较厚的绝缘膜端部。
18、按权利要求1或2的半导体器件，其中，所述第2半导体区、所述源区和所述漏区具有左右对称的剖面结构，所述结构是用倾斜离子注入引入法杂质而形成的。
19、按权利要求1或2的半导体器件，其中，所述半导体衬底是OFF衬底。
20、按权利要求1或2的半导体器件，其中，形成对应于所述电热转换元件的排液部分。
21、按权利要求1或2的半导体器件，其中，所述电热转换元件用薄膜电阻元件构成。
22、一种半导体器件的制造方法，在该半导体器件中，多个电热转换元件以及使电流流过所述多个电热转换元件的多个转换器件集成在第1导电类型半导体衬底上，所述方法包括以下步骤：
在第1导电类型的半导体衬底的主表面上形成第2导电类型半导体层；
在所述半导体层上形成栅绝缘膜；
在所述栅绝缘膜上形成栅电极；
用所述栅电极作掩模掺杂第1导电类型杂质；
通过扩散所述第1导电类型杂质形成一个半导体区；和
用所述栅电极作掩模，在所述半导体区的表面侧上形成第2导电类型源区，和在所述第2导电类型半导体层的表面侧上形成第2导电类型漏区。
23、一种半导体器件的制造方法，该半导体器件中，多个电热转换元件和使电流流过所述多个电热转换元件的多个转换器件集成在第1导电类型衬底上，所述方法包括以下步骤：
在第1导电类型半导体衬底的主表面上形成第2导电类型半导体层；
在所述半导体层上选择形成场绝缘膜；
在所述半导体层上形成栅绝缘膜；
所述栅绝缘膜和所述场绝缘膜上形成栅电极；
用所述栅电极作掩模掺杂第1导电类型杂质；
通过扩散所述第1导电类型杂质形成一个半导体区；和
用所述栅电极作掩模，在所述半导体区的表面侧上形成第2导电类型源区；和用场绝缘膜作掩模，在所述第2导电类型半导体层的表面侧上形成第2导电类型漏区。
24、按权利要求22或23的方法，还包括下列步骤：
所述半导体区的形成步骤之后，经所述栅电极、在所述半导体区的表面侧位于所述源区和所述半导体层之间的至少一个沟道区域中进行第1导电类型杂质离子注入；和
进行热处理，以电激活注入的杂质。
25、按权利要求22或23的方法，还包括以下步骤：
所述半导体区的形成步骤之后，经所述栅电极、在所述半导体区的表面侧位于所述源区和所述半导体层之间的至少一个沟道区进行第1导电类型离子注入；和
进行热处理，以电激活注入的杂质，
其中，所述离子注入是用100keV或100keV以上的能量注入硼离子的离子注入。
26、按权利要求22或23的方法，其中：
作为转换器件的MIS型场效应晶体管的至少两个所述漏区与一个所述电热转换元件连接；和
所述多个MIS型场效应晶体管(FET)的源区公共连接。
27、一种半导体器件的制造方法，包括以下步骤：
在第1导电类型半导体衬底的一个主表面上形成第2导电类型半导体层；
在所述半导体层上形成栅绝缘膜；
在所述栅绝缘膜上形成栅电极；
用所述栅电极作掩模掺杂第1导电类型杂质；
通过扩散所述第1导电类型杂质形成半导体区；和
用所述栅电极作掩模，在所述半导体区的表面侧上形成第2导电类型源区，和在所述第2导电类型半导体层的表面侧上形成第2导电类型漏区，
其中，所述方法能制成相对于所述源区对称的晶体管结构。
28、按权利要求27的方法，其中，所述第1导电类型杂质的掺杂步骤包括：在所述半导体衬底旋转的情况下，对所述半导体衬底的所述主表面倾斜地进行离子注入的步骤。
29、按权利要求27的方法，其中，所述第2导电类型源区的形成步骤包括，在所述半导体衬底旋转的情况下，对所述半导体衬底的所述主表面倾斜地进行离子注入的步骤。
30、按权利要求27的方法，其中，所述第2导电类型漏区的形成步骤包括，在所述半导体衬底旋转的情况下，对所述半导体衬底的所述主表面倾斜地进行离子注入的步骤。
31、按权利要求27的方法，其中，所述第1导电类型杂质的掺杂步骤包括，按作为所述半导体衬底的OFF衬底的主表面的法线方向，向所述主表面进行离子注入的步骤。
32、按权利要求27的方法，其中，所述第2导电类型源区的形成步骤包括，按作为所述半导体衬底的OFF衬底的主表面的法线方向，向所述主表面进行离子注入的步骤。
33、按权利要求27的方法，其中，所述第2导电类型漏区的形成步骤包括，按作为所述半导体衬底的OFF衬底的主表面的法线方向，向所述主表面进行离子注入的步骤。
34、按权利要求27的方法，其中，所述第1导电类型杂质的掺杂步骤包括，按100keV或100keV以上的高能量进行硼离子注入的步骤。
35、一种半导体器件的制造方法，该半导体器件的多个绝缘栅型场效应晶体管按矩阵形设置，所述方法包括以下步骤：
在第1导电类型的半导体衬底的一个主表面上形成第2导电类型的第1半导体区；
在所述第1半导体区上形成栅绝缘膜；
在所述栅绝缘膜上形成多个栅电极；
在所述半导体衬底旋转的情况下，以与所述半导体衬底的法线方向所成的固定角度，用所述两个栅电极作掩模，对两个相邻的所述栅电极之间进行离子注入，其后扩散第1导电类型杂质，形成第1导电类型的第2半导体区；和
在所述半导体衬底旋转的情况下，以与所述半导体衬底的法线方向所成的固定角度进行离子注入，用所述的两个栅电极作掩模，在所述第2半导体区中形成第2导电类型源区，以及在之间放置有所述第2半导体区的两个所述第1半导体区中分别形成第2导电类型的漏区。
36、一种半导体器件的制造方法，所述半导体器件有按矩阵形设置的多个绝缘栅型场效应晶体管，所述方法包括以下步骤：
在第1导电类型的半导体衬底的一个主表面上形成第2导电类型的第1半导体区；
在所述第1半导体区上选择形成场绝缘膜；
在所述第1半导体区上形成栅绝缘膜；
在所述栅绝缘膜和所述场绝缘膜上形成栅电极；
在所述半导体衬底旋转的情况下，以与所述半导体衬底的法线方向所成的固定角度，用所述的两个栅电极作掩模，在两个所述栅电极之间注入杂质，其后，通过扩散第1导电类型杂质，形成第1导电类型的第2半导体区；和
在所述半导体衬底旋转的情况下，以与所述半导体衬底法线方向所成的固定角度进行杂质注入，用所述两个栅电极作掩模在所述第2半导体区中形成第2导电类型源区，和用所述场绝缘膜作掩模，在两个之间放置有所述第2半导体区的所述第1半导体区中分别形成第2导电类型的漏区。
37、按权利要求35或36的方法，其中，所述第2半导体区形成得比第1半导体区深。
38、按权利要求35或36的方法，其中，形成与所述漏区电连接的加热电阻元件。
39、一种半导体器件的制造方法，所述方法包括以下步骤：
在包括有对低尺寸晶向倾斜的晶面取向的一个主表面的第1导电类型的半导体衬底上，形成第2导电类型的第1半导体区；
在所述第1半导体区上形成栅绝缘膜；
在所述栅绝缘膜上形成栅电极；
在用所述栅电极作掩模、按垂直于所述半导体衬底方向向半导体衬底进行杂质离子注入之后，通过扩散第1导电类型杂质，形成第2半导体区；和
垂直于所述半导体衬底分别进行杂质离子注入，用所述栅电极作掩模，在所述第2半导体区中形成第2导电类型源区，和在所述第2半导体区中形成第2导电类型漏区。
40、一种半导体器件的制造方法，所述方法包括以下步骤：
在包括有对低尺寸晶向倾斜的晶面取向的一个主表面的第1导电类型的半导体衬底上，形成第2导电类型的第1半导体区；
在所述第1半导体区中选择形成场绝缘膜；
在所述第1半导体区中形成栅绝缘膜；
在所述栅绝缘膜和所述场绝缘膜上形成栅电极
在用所述栅电极作掩模、按垂直方向向所述半导体衬底进行杂质离子注入后，通过扩散第1导电类型杂质，形成第2半导体区；和
按垂直方向对所述半导体衬底分别进行杂质离子注入，用所述栅电极作掩模，在所述第2半导体区中形成第2导电类型的源区，和用所述场绝缘膜作掩模，在所述第2导电类型的第2半导体区中形成第2导电类型漏区。
41、按权利要求39或40的方法，其中，所述半导体衬底的所述主表面的晶面取向，相对于所述低尺寸晶向以3度至10度的角度范围倾斜。
42、按权利要求39或40的方法，其中，所述半导体衬底的所述主表面的所述晶面取向，相对于(100)晶面以3度至10度的角度范围倾斜。
43、按权利要求39或40的方法，其中，所述半导体衬底的所述主表面的所述晶向，相对于(100)晶面倾斜4度角。
44、按权利要求39或40的方法，其中，扩散所述第1导电类型杂质形成所述第2半导体区的步骤把所述杂质扩散到比所述第1半导体区深的位置。
45、按权利要求39或40的方法，其中，按矩阵设置多个绝缘栅型场效应晶体管。
46、一种半导体器件，其中，多个绝缘栅型场效应晶体管按矩阵设置，所述多个绝缘栅型场效应晶体管分别包括：
在包括有晶面取向相对于低尺寸晶向倾斜的一个主表面的第1导电类型半导体衬底上形成的第2导电类型的第1半导体区；
形成的第1导电类型的第2半导体区分隔所述第1半导体区，所述第2半导体区的杂质浓度高于所述第1半导体区的杂质浓度；
在所述第2半导体区中形成的第2导电类型的源区；和
在所述第1半导体区中形成的第2导电类型的漏区。
47、按权利要求46的半导体器件，其中，所述半导体衬底的所述主表面的晶面取向相对于所述低尺寸晶向以3度至10度的角度范围倾斜。
48、按权利要求46的半导体器件，其中，所述半导体衬底的主表面的所述晶面取向相对于晶面(100)以3度至10度的角度范围倾斜。
49、按权利要求46的半导体器件，其中，所述半导体衬底的所述主表面的晶面取向相对于晶面(100)倾斜4度角。
50、按权利要求46的半导体器件，其中，所述第2半导体区的深度比所述第1半导体区的深。
51、一种喷液设备，包括：
如权利要求1，2和46中任一项权利要求所述的半导体器件，所述半导体器件包括与电热转换元件相应的排液部分；
液体容器，用于容纳靠所述电热转换元件从排液部分喷出的液体；和
控制器，它用于提供驱动所述半导体器件中的绝缘栅型场效应晶体管用的驱动控制信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105556647A (zh) * 2013-07-19 2016-05-04 日产自动车株式会社 半导体装置及其制造方法
CN108883636A (zh) * 2016-03-29 2018-11-23 佳能株式会社 液体喷射头和用于循环液体的方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW533592B (en) * 2001-02-16 2003-05-21 Canon Kk Semiconductor device, method of manufacturing the same and liquid jet apparatus
US6800497B2 (en) * 2002-04-30 2004-10-05 Hewlett-Packard Development Company, L.P. Power switching transistor and method of manufacture for a fluid ejection device
JP4272854B2 (ja) 2002-07-10 2009-06-03 キヤノン株式会社 半導体装置及びそれを用いた液体吐出装置
KR100447731B1 (ko) * 2002-07-18 2004-09-08 주식회사 하이닉스반도체 반도체 소자의 고전압 접합 형성 방법
JP4125069B2 (ja) * 2002-08-13 2008-07-23 キヤノン株式会社 インクジェット記録ヘッド用基板、インクジェット記録ヘッドおよび該インクジェット記録ヘッドを用いたインクジェット記録装置
JP2004181964A (ja) * 2002-12-02 2004-07-02 Samsung Electronics Co Ltd インクジェットプリントヘッドのヒータ及びその製造方法
DE10314503B4 (de) * 2003-03-31 2008-07-31 Advanced Micro Devices, Inc., Sunnyvale Verbesserte integrierte Halbleiterstruktur für Zuverlässigkeitsprüfungen von Dielektrika
JP2005039115A (ja) * 2003-07-17 2005-02-10 Sanyo Electric Co Ltd 半導体装置
US7049669B2 (en) * 2003-09-15 2006-05-23 Infineon Technologies Ag LDMOS transistor
US20050062511A1 (en) * 2003-09-18 2005-03-24 International Business Machines Corporation Electronic delay element
JP2006261227A (ja) * 2005-03-15 2006-09-28 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4766939B2 (ja) * 2005-07-08 2011-09-07 沖電気工業株式会社 液体噴射装置
JP4950463B2 (ja) * 2005-09-14 2012-06-13 キヤノン株式会社 半導体装置
US8168466B2 (en) * 2007-06-01 2012-05-01 Semiconductor Components Industries, Llc Schottky diode and method therefor
JP5171377B2 (ja) * 2008-04-28 2013-03-27 キヤノン株式会社 回路基板及び液体吐出装置
KR100976796B1 (ko) * 2008-06-03 2010-08-20 주식회사 동부하이텍 비휘발성 반도체 메모리 소자 및 그의 제조방법
JP2010010408A (ja) * 2008-06-27 2010-01-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010182819A (ja) 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
KR101346874B1 (ko) * 2010-08-30 2014-01-02 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5713611B2 (ja) * 2010-09-09 2015-05-07 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP2012189571A (ja) * 2011-02-24 2012-10-04 Renesas Electronics Corp 半導体装置及びその製造方法
JP6198292B2 (ja) * 2012-08-17 2017-09-20 ローム株式会社 半導体装置および半導体装置の製造方法
CN104701372B (zh) * 2013-12-06 2017-10-27 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
US9941171B1 (en) * 2016-11-18 2018-04-10 Monolithic Power Systems, Inc. Method for fabricating LDMOS with reduced source region
JP6368393B2 (ja) * 2017-02-22 2018-08-01 キヤノン株式会社 記録素子基板、記録ヘッド及び記録装置
CN116110785A (zh) * 2022-12-21 2023-05-12 北京智慧能源研究院 一种绝缘栅双极型晶体管及其制备方法

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8204855A (nl) * 1982-12-16 1984-07-16 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode en werkwijze ter vervaardiging daarvan.
JPS6298764A (ja) 1985-10-25 1987-05-08 Matsushita Electric Works Ltd 半導体装置
US4771012A (en) * 1986-06-13 1988-09-13 Matsushita Electric Industrial Co., Ltd. Method of making symmetrically controlled implanted regions using rotational angle of the substrate
JPS63193856A (ja) * 1987-02-06 1988-08-11 Sony Corp 一次元素子装置
JPH02177426A (ja) * 1988-12-28 1990-07-10 Hitachi Cable Ltd 半導体ウェハの製造方法
JPH03155157A (ja) * 1989-11-13 1991-07-03 Seiko Epson Corp 半導体装置の製造方法
JP2708596B2 (ja) * 1990-01-31 1998-02-04 キヤノン株式会社 記録ヘッドおよびインクジェット記録装置
JP2987884B2 (ja) * 1990-06-04 1999-12-06 日産自動車株式会社 半導体装置
JP3176134B2 (ja) 1991-08-02 2001-06-11 キヤノン株式会社 インクジェット記録ヘッド用半導体チップ、インクジェット記録ヘッドおよびインクジェット記録装置
CA2075097C (en) 1991-08-02 2000-03-28 Hiroyuki Ishinaga Recording apparatus, recording head and substrate therefor
JPH05129597A (ja) 1991-11-07 1993-05-25 Hitachi Ltd 半導体装置
US5786620A (en) * 1992-01-28 1998-07-28 Thunderbird Technologies, Inc. Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same
JP3305415B2 (ja) * 1992-06-18 2002-07-22 キヤノン株式会社 半導体装置、インクジェットヘッド、および画像形成装置
JP3222593B2 (ja) 1992-12-28 2001-10-29 キヤノン株式会社 インクジェット記録ヘッドおよびインクジェット記録ヘッド用モノリシック集積回路
US5382536A (en) 1993-03-15 1995-01-17 Texas Instruments Incorporated Method of fabricating lateral DMOS structure
US5369045A (en) 1993-07-01 1994-11-29 Texas Instruments Incorporated Method for forming a self-aligned lateral DMOS transistor
JPH07176640A (ja) * 1993-10-26 1995-07-14 Fuji Electric Co Ltd 半導体装置の製造方法
US5371394A (en) * 1993-11-15 1994-12-06 Motorola, Inc. Double implanted laterally diffused MOS device and method thereof
JP3145851B2 (ja) * 1993-12-20 2001-03-12 日本電気株式会社 半導体基板及び半導体装置
JPH0897410A (ja) 1994-07-01 1996-04-12 Texas Instr Inc <Ti> 自己整合した横型ｄｍｏｓトランジスタの製造法
JPH08213478A (ja) * 1994-12-07 1996-08-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5767546A (en) * 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
US5850242A (en) 1995-03-07 1998-12-15 Canon Kabushiki Kaisha Recording head and recording apparatus and method of manufacturing same
JPH08321603A (ja) * 1995-05-24 1996-12-03 Toyota Motor Corp 電界効果型半導体装置およびその製造方法
US5817551A (en) * 1995-08-25 1998-10-06 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US5719423A (en) * 1995-08-31 1998-02-17 Texas Instruments Incorporated Isolated power transistor
US5861657A (en) 1996-01-18 1999-01-19 International Rectifier Corporation Graded concentration epitaxial substrate for semiconductor device having resurf diffusion
JPH09232563A (ja) * 1996-02-21 1997-09-05 Nec Kansai Ltd 電界効果トランジスタ
DE69736971T2 (de) * 1996-03-06 2007-09-20 Koninklijke Philips Electronics N.V. Herstellungsverfahren einer integrierten leistungsschaltungsanordnung
JP3372768B2 (ja) 1996-07-26 2003-02-04 キヤノン株式会社 記録ヘッド及びその記録ヘッドを用いた記録装置
EP0816082B1 (en) * 1996-06-26 2005-05-18 Canon Kabushiki Kaisha Recording head and recording apparatus using the same
JP3400301B2 (ja) * 1997-03-17 2003-04-28 株式会社東芝 高耐圧半導体装置
KR100225411B1 (ko) * 1997-03-24 1999-10-15 김덕중 LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법
JPH10275912A (ja) * 1997-03-31 1998-10-13 Matsushita Electric Works Ltd 半導体装置及びその製造方法
US6102528A (en) * 1997-10-17 2000-08-15 Xerox Corporation Drive transistor for an ink jet printhead
JPH11138775A (ja) 1997-11-14 1999-05-25 Canon Inc 素子基体、インクジェット記録ヘッドおよびインクジェット記録装置
JP3429654B2 (ja) * 1997-12-24 2003-07-22 セイコーインスツルメンツ株式会社 半導体集積回路装置の製造方法
JP2000077532A (ja) * 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW417307B (en) * 1998-09-23 2001-01-01 Koninkl Philips Electronics Nv Semiconductor device
US6299293B1 (en) * 1998-12-03 2001-10-09 Canon Kabushiki Kaisha Substrate for liquid discharge head, liquid discharge head and liquid discharge apparatus
JP3907329B2 (ja) * 1998-12-03 2007-04-18 キヤノン株式会社 液体吐出ヘッドおよび液体吐出装置
JP4206543B2 (ja) * 1999-02-02 2009-01-14 株式会社デンソー 半導体装置
IT1307033B1 (it) * 1999-04-12 2001-10-23 Olivetti Lexikon Spa Circuito di pilotaggio per testina di stampa termica a gettod'inchiostro.

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105556647A (zh) * 2013-07-19 2016-05-04 日产自动车株式会社 半导体装置及其制造方法
CN108883636A (zh) * 2016-03-29 2018-11-23 佳能株式会社 液体喷射头和用于循环液体的方法
US10717273B2 (en) 2016-03-29 2020-07-21 Canon Kabushiki Kaisha Liquid ejection head and method for circulating liquid

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