CN1372315A - 于支持基片上安装芯片形成的半导体器件以及此支持基片 - Google Patents

于支持基片上安装芯片形成的半导体器件以及此支持基片 Download PDF

Info

Publication number
CN1372315A
CN1372315A CN02105108A CN02105108A CN1372315A CN 1372315 A CN1372315 A CN 1372315A CN 02105108 A CN02105108 A CN 02105108A CN 02105108 A CN02105108 A CN 02105108A CN 1372315 A CN1372315 A CN 1372315A
Authority
CN
China
Prior art keywords
supporter
hole
interarea
splicing ear
support substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02105108A
Other languages
English (en)
Other versions
CN1295780C (zh
Inventor
小園浩由树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1372315A publication Critical patent/CN1372315A/zh
Application granted granted Critical
Publication of CN1295780C publication Critical patent/CN1295780C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

半导体器件包括具有第一和第二主面和在二主面间延伸的细长孔的支持件。此孔具有沿支持件的一侧延伸且相互相对的第一与第二细长边缘;沿第一边缘设置的多个第一外连接端子和沿第二边缘设置的多个第二外连接端子各有一端位于支持件的第二主面上方;设于支持件的第一主面的半导体芯片包括设于与此孔对应区域中的连接焊点,分别电连至此第一与第二外部连接端子的第一与第二连接线;以及充填于上述孔中的绝缘材料。

Description

于支持基片上安装芯片 形成的半导体器件以及此支持基片
技术领域
本发明涉及应用内引线键合(以后简称作ILB)将半导体芯片安装于支持基片上形成的半导体器件，同时涉及支持基片。
背景技术
图6是常规半导体器件的底视平面图。为便于说明，图6未示明树脂。图7是沿图6中VIB-VIB′线截取的剖面图。
如图6与7所示，支持基片31包括一由方形绝缘带形成的支持件42。支持件42具有一对沿其一对相对边延伸且贯穿其厚度的细长的器件孔41。
于支持件42的上表面上按预定图案设置有例如由镀Au的Cu箔制成的多个指状引线44。指状引线44由粘合剂43固定于支持件42上。各指状引线44有一端到达相应的器件孔41而另一端则延伸到相应的器件孔41。各指状引线44除该一端以外与支持件42的上表面一起都涂有阻焊剂45。用作外端子的焊球35以矩阵形式布设于这对器件孔41之间的支持件42的下表面上。各对相邻焊球间的距离设为d2。各个焊球35经支持件42上形成的相应通孔46电连接相应指状引线44的所述另一端。
集成电路等半导体芯片32设定于支持基片31的上表面上，二者之间设有缓冲件33。半导体芯片32的各电极焊点47电连相应的指状引线44。指状引线44与半导体芯片32间的连接用ILB器件实现。例如在指状引线44与半导体芯片的电极焊点47对准后，便可以用键合工具通过热压键合使它们同时耦合。
从基片31的下表面通过器件孔41将树脂34充填到半导体芯片32与支持基片31之间，密封支持基片31的上表面部分、指状引线44的位于器件孔41中的部分、芯片32的侧面部分以及基片31的与芯片相对的表面部分。
图8是示明支持件42上形成的指状引线44的平面图。此图表明的是指状引线44与半导体芯片32的电极焊点47电连之前所取的状态。各指状引线44从器件孔41的一个边缘部桥连到此孔的另一边缘部。各指状引线44以一端与任何其他指状引线44的一端连接，而另一端则形成为圆形同时设在支持件42的相应通孔46上。此外，各指状引线44具有位于器件孔41一个边缘部附近的凹部441。当通过热压键合将指状引线44耦连到半导体芯片32上时，各指状引线44便在凹部441处切断而通过热压耦连到相应的电极焊点47。
但当指状引线44a连接远离器件孔41的焊球35时，就必须使指状引线通过器件孔41邻近处为焊球35充填的通孔46a与46b之间。若是通孔46a与46b是以窄的间距排列，就难以使指状引线44a通过这些通孔之间。
此外，为了在通孔46之间设置一或多根指状引线44，则必须根据指状引线的宽度于通孔46之间保证充分的距离。因此，距离d2必须设定得很大，这就必然加大整个半导体器件。
当器件孔41是沿着支持基片31的各侧形成，或是指状引线44是从相对于一个器件孔41排列成三或多行的外部端子延伸出，如同图6所示的最上行和最下行时，也将发生与上述相同的问题。
发明内容
根据本发明的第一方面，提供了一种半导体器件，它包括：具有第一和第二主面和在此第一和第二主面间延伸的细长孔的支持件，此孔具有相互相对的第一与第二细长边缘；沿上述孔的第一边缘设置的多个第一外连接端子，各第一外连接端子有一端位于支持件的第二主面上方；沿上述孔的第二边缘设置的多个第二外连接端子，各第二外连接端子有一端位于支持件的第二主面上方；设于支持件的第一主面上的半导体芯片，此半导体芯片包括设于与此孔对应区域中的连接焊点；将这些连接焊点分别电连至此第一与第二外连接端子的另一端的第一与第二连接线；以及充填于上述孔中的绝缘材料。
根据本发明的第二方面，提供了用于形成半导体器件的支持基片以及设于此支持基片上的半导体芯片，其中包括：具有第一和第二主面和在此第一和第二主面间延伸的细长孔的支持件，此孔具有相互相对的第一与第二细长边缘；沿上述孔的第一边缘设置的多个第一外连接端子，各第一外连接端子有一端位于支持件的第二主面上方；沿上述孔的第二边缘设置的多个第二外连接端子，各第二外连接端子有一端位于支持件的第二主面上方；以及由导电材料形成的第一与第二连接线，此第一与第二连接线分别具有与此第一和第二外连接端子连接的第一端以及位于此孔上方的第二端。
附图说明
图1是示明依据本发明实施例的半导体器件的底视平面图；
图2是示明本发明的半导体器件的剖面图；
图3是示明依据本发明形成于带上的指状引线的平面图；
图4是示明依据本发明另一实施例的半导体器件的剖面图；
图5示明依据本发明又一实施例的半导体器件的平面图；
图6是示明常规半导体器件的底视平面图；
图7是示明常规半导体器件的剖面图；
图8是示明形成于常规带上的指状引线的平面图。
具体实施方式
下面详细参看示明于附图中的本发明当前的最佳实施形式。在所有这几个附图中以相同的标号指相同或相当的部件。重复性的说明只当有必要时才给出。
本发明各实施例的半导体器件利用从支持基片如TAB带中形成的器件孔的相对边部交替延伸出的指状引线。这些指状引线借助ILB技术电连到半导体芯片上。
图1是示明本发明一实施例的半导体器件的底视平面图。为便于说明，图1未示明树脂。图2是沿图1中IA-LA′线截取的剖面图。
如图1与2所示，支持基片1包括由方形绝缘带形成的支持件12、支持件12具有一对邻近其一对相对的边延伸且贯通其整个厚度的细长器件孔11。各器件孔11设置成距支持件12对应侧一预定距离。焊球5沿各器件孔11的相对细长边设于支持件12的下表面上。焊球5包括沿各器件孔11的细长边之一定位的焊球5a以及沿各器件孔11的另一细长边定位的焊球5b。焊球5用作外部端子。各对相邻焊球间的距离为d1。各个焊球5置纳于支持件12中形成的相应通孔16内。
在支持件12的上表面上设有例如由镀金的铜箔制成的许多指状引线(连接线)14。指状引线14用粘合剂13固定于支持件12上。各指状引线14沿垂直于器件孔11轴线的方向(图2中水平方向)延伸。各指状引线14有一端(自由端)位于相应器件孔11的上部内，而其另一端则位于相应的通孔16上方且同置于此孔中的对应焊球5电连。指状引线14包括与各相应焊球5a连接的指状引线14a和与各相应焊球5b连接的指状引线14b。指状引线14交错地从各器件孔的相对细长边缘突出。因此，指状引线14交错地排列于各器件孔11的上部内。各指状引线14除其自由端外以及支持件12的上表面均以阻焊剂15涂覆。
图3是形成于支持件12上的指状引线14的平面图，表明的是指状引线14在连接到半导体芯片2之前所取的状态。指状引线14是T形，有各自的凹部141，跨越器件孔11，并沿相对方向交错排列。各指状引线14的另一端则形成圆形且位于支持件12中所设的相应通孔16的上方。在各指状引线14上，凹部141设于远距相应通孔16的相应器件孔11的边缘附近。当通过热压使各指状引线14耦连到半导体芯片2上时，凹部141切开，各指状引线14的切开端与半导体芯片2的相应电极焊点电连。
图3中，尽管沿支持件12的表面有两个凹部形成于各指状引线14的直线部分的位置a与b处，但只要设置一个凹部就已足够。或者可把凹部沿各指状引线14的厚度方向(垂直于支持件12的表面)设置。凹部141便于指状引线14在热压时被切断。
集成电路等半导体芯片2装于支持件12上，二者之间设有缓冲件3。半导体芯片2的电极焊点17借助ILB器件电连接指状引线14。例如在指状引线14与半导体芯片2的电极焊点17对准后，指状引线的位于器件孔11中的部分被压向半导体芯片2。结果，此指状引线14便于凹部141处切开，而指状引线14的自由端则通过热压与半导体芯片2的电极焊点17耦连。
插设于支持基片1与半导体芯片2之间的缓冲件3减少了因热压而加于它们之上的振动，并能有效地耗散由半导体芯片2产生的热。
树脂(密封材料)4从基片1的下表面通过器件孔11充填于支持基片1与半导体芯片2之间，密封基片1的上表面部分、指状引线14的位于器件孔11中的那些部分、芯片2的侧表面部分以及基片1的与芯片相对的那些表面部分。
在上述实施例中，用作外部端子的焊球5设于各器件孔11的相对两侧，而指状引线14则引入相对方向的器件孔11内。从而不必使指状引线14通到外部端子之间。这就可使此实施例中各对相邻焊球之间起因于指状引线14的宽度的距离d1比常规情形中所用的距离d2为短。结果可使所形成的半导体器件更为紧凑。
尽管在上述实施例中是沿着各器件孔11的各侧设置一行焊球5，但是可以沿各侧设置多行(两行或两行以上)焊球。在这样的情形下，即使设有许多行焊球时，若是此实施例中所排设的行数与常规情形中的一致，也能获得与上述相同的优点，这是因为通过相邻外部端子间指状引线14的数目在前一情形中少于后一情形。因此就不需交错地布设指状引线14a与14b。
此外，虽然在上述实施例中是在基片的一对相对边之中形成有一对器件孔11，但也可在基片的四边的各边之中形成一器件孔。在此情形下，如果焊球5沿着各器件孔11的各侧设置，则各对相邻外部端子间的距离可以进一步缩短，从而缩小了最终所得半导体器件的尺寸。
再有，虽然在此实施例中，半导体芯片2是设定于支持基片1的阻焊剂15之上，但芯片2也可如图4所示设定于支持件12之上。在此情形下，指状引线14是用粘合剂13粘附到设有器件孔11的支持件12之上。指状引线14的另一端则到达器件孔11。阻焊剂15形成于支持件12上除了器件孔11与指状引线14以外的各部分上。通孔16形成为通过阻焊剂15，能使指状引线14的自由端电连焊球5。
本实施例中虽然是把焊球5作为外端子设于通孔16中，但例如也可用嵌入式铜端子来取代焊球5。
此外，若将连接端子如凸部7设于安装板6上如图5所示，就不必在半导体器件侧提供外部端子。
在支持基片1与半导体芯片2之间也不必总是要设置缓冲件3。

Claims (16)

1.半导体器件，它包括：
具有第一和第二主面和在此第一和第二主面间延伸的细长孔的支持件，此孔具有相互相对的第一与第二细长边缘；
沿上述孔的第一边缘设置的多个第一外连接端子，各第一外连接端子有一端位于支持件的第二主面上方；
沿上述孔的第二边缘设置的多个第二外连接端子，各第二外连接端子有一端位于支持件的第二主面上方；
设于支持件的第一主面上的半导体芯片，此半导体芯片包括设于与此孔对应区域中的连接焊点；
将这些连接焊点分别电连至此第一与第二外连接端子的另一端的第一与第二连接线；以及
充填于上述孔中的绝缘材料。
2.权利要求1所述的半导体器件，其中所述第一与第二外连接端子延伸通过支持件而使其另一端位于支持件的第一主面上，同时此第一与第二连接线这两者在支持件的第一主面上提供，使得这两者位于支持件与半导体芯片之间。
3.权利要求1所述的半导体器件，其中此第一与第二外连接端子的另一端位于支持件的第二主面上，而此第一与第二连接线设在支持件的第二主面上。
4.权利要求1所述的半导体器件，其中在支持件中形成有至少一对与所述孔类似的孔且使得它们相互相对，同时这些孔沿着并邻近支持件的侧边延伸。
5.权利要求1所述的半导体器件，其中此第一与第二连接线是交错地排列于所述孔上方。
6.权利要求1所述的半导体器件，其中所述支持件是带状件。
7.权利要求1所述的半导体器件，其中此器件还包括设在支持件与半导体芯片之间的缓冲件。
8.权利要求1所述的半导体器件，其中此第一与第二连接线由镀Au的Cu箔形成。
9.用于形成半导体器件以及半导体芯片的支持基片，所述半导体芯片设于此支持基片上，所述支持基片包括：
具有第一和第二主面和在此第一和第二主面间延伸的细长孔的支持件，此孔具有相互相对的第一与第二细长边缘；
沿上述孔的第一边缘设置的多个第一外连接端子，各第一外连接端子有一端位于支持件的第二主面上方；
沿上述孔的第二边缘设置的多个第二外连接端子，各第二外连接端子有一端位于支持件的第二主面上方；以及
由导电材料形成的第一与第二连接线，此第一与第二连接线分别具有与此第一和第二外连接端子的一端连接的各自的第一端以及位于此孔上方的第二端。
10.权利要求9所述的支持基片，其中所述第一与第二外连接端子延伸通过支持件使得各第一与第二外连接端子的另一端位于支持件的第一主面上，第一与第二连接线这两者提供于支持件的第一主面上。
11.权利要求9所述的支持基片，其中此第一与第二外连接端子的另一端位于支持件的第二主面上，而此第一与第二连接线设在支持件的第二主面上。
12.权利要求9所述的支持基片，其中在支承件中形成有至少一对与所述孔类似的孔且使得它们相互相对，同时这些孔沿着并邻近支持件的侧边延伸。
13.权利要求9所述的支持基片，其中此第一与第二连接线交错地排列于所述孔的上方。
14.权利要求9所述的支持基片，其中所述支持件是带状件。
15.权利要求9所述的支持基片，其中此第一与第二连接线由镀Au的Cu箔形成。
16.权利要求9所述的支持基片，其中此第一与第二连接线的所述第二端跨越所述孔，各第一与第二连接线具有邻近所述第二端且位于所述孔上方的凹部。
CNB021051089A 2001-02-23 2002-02-22 于支持基片上安装芯片形成的半导体器件以及此支持基片 Expired - Fee Related CN1295780C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP048002/2001 2001-02-23
JP2001048002A JP2002252304A (ja) 2001-02-23 2001-02-23 半導体装置およびこれに用いられる支持基板

Publications (2)

Publication Number Publication Date
CN1372315A true CN1372315A (zh) 2002-10-02
CN1295780C CN1295780C (zh) 2007-01-17

Family

ID=18909337

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021051089A Expired - Fee Related CN1295780C (zh) 2001-02-23 2002-02-22 于支持基片上安装芯片形成的半导体器件以及此支持基片

Country Status (6)

Country Link
US (1) US6608387B2 (zh)
EP (1) EP1235273A3 (zh)
JP (1) JP2002252304A (zh)
KR (1) KR20020069128A (zh)
CN (1) CN1295780C (zh)
TW (1) TW541673B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
US7005729B2 (en) * 2002-04-24 2006-02-28 Intel Corporation Device packaging using tape automated bonding (TAB) strip bonded to strip carrier frame
US20120199960A1 (en) * 2011-02-07 2012-08-09 Texas Instruments Incorporated Wire bonding for interconnection between interposer and flip chip die

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5311056A (en) 1988-10-21 1994-05-10 Shinko Electric Industries Co., Ltd. Semiconductor device having a bi-level leadframe
JP2674536B2 (ja) * 1993-12-16 1997-11-12 日本電気株式会社 チップキャリア半導体装置及びその製造方法
JP3230384B2 (ja) * 1994-09-06 2001-11-19 日立電線株式会社 半導体装置
US6169329B1 (en) 1996-04-02 2001-01-02 Micron Technology, Inc. Semiconductor devices having interconnections using standardized bonding locations and methods of designing
JP2982703B2 (ja) * 1996-09-05 1999-11-29 ソニー株式会社 半導体パッケージ及びその製造方法
JPH10144723A (ja) * 1996-11-12 1998-05-29 Hitachi Ltd 半導体装置の製造方法
JPH10289932A (ja) * 1997-02-17 1998-10-27 Seiko Epson Corp キャリアフィルム及びそれを使用した集積回路装置
TW467401U (en) 1997-03-21 2001-12-01 Rohm Co Ltd Lead frame and the semiconductor device utilizing the lead frame
JPH10326795A (ja) * 1997-03-28 1998-12-08 Sony Corp 半導体装置とその製造方法
KR100248203B1 (ko) * 1997-05-22 2000-03-15 김영환 마이크로-볼 그리드 어레이 패키지
JP3639088B2 (ja) * 1997-06-06 2005-04-13 株式会社ルネサステクノロジ 半導体装置及び配線テープ
JP3301355B2 (ja) * 1997-07-30 2002-07-15 日立電線株式会社 半導体装置、半導体装置用ｔａｂテープ及びその製造方法、並びに半導体装置の製造方法
JPH1187409A (ja) * 1998-06-30 1999-03-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3424581B2 (ja) * 1999-01-26 2003-07-07 日立電線株式会社 Ｂｇａ用テープキャリアおよびそれを用いた半導体装置

Also Published As

Publication number Publication date
JP2002252304A (ja) 2002-09-06
US20020125560A1 (en) 2002-09-12
EP1235273A2 (en) 2002-08-28
EP1235273A3 (en) 2003-11-19
KR20020069128A (ko) 2002-08-29
CN1295780C (zh) 2007-01-17
US6608387B2 (en) 2003-08-19
TW541673B (en) 2003-07-11

Similar Documents

Publication Publication Date Title
US6984885B1 (en) Semiconductor device having densely stacked semiconductor chips
US6667547B2 (en) High current capacity semiconductor device package and lead frame with large area connection posts and modified outline
KR100299949B1 (ko) 박형반도체장치,그것을이용한모듈구조체및그반도체장치의기판실장방법
US6650020B2 (en) Resin-sealed semiconductor device
CN1124652C (zh) 半导体器件装配构造和半导体器件装配方法
US8089092B2 (en) Semiconductor light emitting device
US9029993B2 (en) Semiconductor device including semiconductor chip mounted on lead frame
JPH0570316B2 (zh)
CN1071495C (zh) 安装片层及使用该安装片层的芯片封装
CN107546191B (zh) 具有单列直插引线模块的半导体功率器件及其制备方法
CN108364939A (zh) 半导体装置及其制造方法
EP0563266A1 (en) Integrated circuit die-to-leadframe interconnect assembly system
JPH11214606A (ja) 樹脂封止型半導体装置及びリードフレーム
US20230395483A1 (en) Semiconductor device
CN1295780C (zh) 于支持基片上安装芯片形成的半导体器件以及此支持基片
US7298034B2 (en) Multi-chip semiconductor connector assemblies
US20050161782A1 (en) Hybrid integrated circuit device and manufacturing method of the same
US7521778B2 (en) Semiconductor device and method of manufacturing the same
US20220310491A1 (en) Electronic device and electronic device mounting structure
KR20020085102A (ko) 칩 적층형 반도체 패키지
US7202106B2 (en) Multi-chip semiconductor connector and method
US20130069217A1 (en) Semiconductor device and electrode terminal
CN211428155U (zh) 连接组件及功率半导体
EP0727819A2 (en) Stucked arranged semiconductor device and manufacturing method for the same
CN220172102U (zh) 芯片封装盒及芯片封装系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070117

Termination date: 20130222