CN1390387A - 用于高和低电压总线的输出缓冲器 - Google Patents

Abstract

简单地说,按照本发明的一个实施例,一个集成电路包括:一个输出缓冲器,该输出缓冲器包括连接到提供交替地可激励的电路配置的半导体器件。该输出缓冲器适于连接到分开的电源电压电平的端口并且还适于在交替地可激励的电路配置之间的转换。有关的交替地可激励电路配置是相应地特别适用于与其它的集成电路芯片彼此协作,不同的其它集成电路芯片的半导体器件的各自阈值电压电平是不相同的。简单地说,按照本发明的另一个实施例,一个输出缓冲器包括:连接在电路配置中的多个厚栅金属氧化物半导体(MOS)晶体管。该多个晶体管包括:如上拉晶体管,至少一个厚栅P－沟道MOS(PMOS)晶体管和一个厚栅N－沟道MOS(NMOS)晶体管,两者分别连接在分开的电源电压电平端和一个输出端缓冲器的一个输出端之间。多个晶体管还包括,如下拉晶体管,至少两个更厚栅NMOS晶体管,两者分别连接在地和输出端之间。至少一个上拉晶体管和一个下拉晶体管是连接在电路配置中被强驱动和传送一个高电压振幅。此外,至少一个上拉晶体管和一个下拉晶体管连接在电路配置中被较弱驱动和传送一个减弱的电压振幅。

Description

用于高和低电压总线的输出缓冲器

背景

领域

这里公开的是涉及一个输出缓冲器，特别涉及能连接高和低电压总线的一个或两个的集成电路(IC)芯片的一个输出缓冲器。

背景信息

当耦合集成电路芯片或IC在一起是电兼容时自身存在一个问题。典型地，集成电路芯片设计工作在特定的输入/输出(I/O)电平或基本上在电平特定的限制范围内。然而使用技术上的优点，集成电路芯片工作的电平包括对I/O一般已经降低。遗憾地，对芯子逻辑电路，例如不接口芯片外部的电路的逻辑电路减小电压的趋势比对于I/O，例如原来接口芯片之间的电路快得多。因此目前IC典型支持I/O电平，该电平高于芯子逻辑电平。这允许改进与支持传统I/O电平无关的芯子的性能。

当设计或生产集成电路芯片时，降低I/O电压电平的这个一般的趋势可是一个争论点。例如，一个集成电路芯片可以设计工作在相对高的电压信号电平的情况下。在这种状态，集成电路芯片不能达到如像速度，功率和/或两者所测量的现代化性能水平，例如，只要设计仅仅使用耐高压晶体管，虽然它将多半与传统集成电路芯片兼容。另一方面，集成电路芯片可工作在相对低的电压电平情况下，并因此是与现代化集成电路芯片的电压电平兼容，但是不可能与传统集成电路芯片接口。例如，目前，但不失其通用性，近似1.8伏到近似3.3伏的电压电平可认为是相对高的，而直到近似1伏的电压电平可认为是相对低的。如果生产或设计一个集成电路芯片的方法或技术提供解决这个问题的能力，这是所希望的。

概述

简单地说，按照本发明的一个实施例，一个集成电路包括：一个输出缓冲器。该输出缓冲器包括连接的半导体器件以提供交替地可激励的电路配置。该输出缓冲器适合连接到分开的电源电压电平的端口并且还适合于在交替地可激励的电路配置之间进行转换。各个交替地可激励电路配置是相应地特别适用于与其它的集成电路芯片彼此协作，不同的其它集成电路芯片的半导体器件的各自阈值电压电平是不相同的。

简单地说，按照本发明的另一个实施例，一个输出缓冲器包括：连接在电路配置中的多个厚栅金属氧化物半导体(MOS)晶体管。该多个晶体管包括：如上拉晶体管，至少一个厚栅PMOS晶体管和一个厚栅NMOS晶体管，两者分别连接在分开的电源电压电平端和一个输出缓冲器的一个输出端之间。多个晶体管还包括，如下拉晶体管，至少两个更厚栅NMOS晶体管，两者分别连接在地和输出端之间。至少一个上拉晶体管和一个下拉晶体管是连接在电路配置中被强驱动和传送一个高电压振幅。此外，至少一个上拉晶体管和一个下拉晶体管连接在电路配置中被较弱驱动和传送一个减弱的电压振幅。

附图简述

关于本发明的主题实际上已指出并且在说明书结束部分被明确地要求权利要求。但是通过当借助附图阅读时参照下面详细说明可以更好地了解该发明，或是关于与目的、特征结合一起的构成和操作方法或是它的优点。其中：

图1描绘按本发明一个输出缓冲器一个实施例的电路图；

图2分别描绘作为在低芯子电压器件和高芯子电压器件上实现图1实施例的第一和第二电路图；

图3是描述现有技术输出缓冲器一个实施例的电路图；

图4是基于按高和低电压模式电路工作的模拟，通过按本发明输出缓冲器的一个实施例，例如图1所示之实施例可产生的一个波形曲线；

图5是基于按低电压模式支持的“源-终接”方案电路的操作的模拟，通过按照本发明输出缓冲器一个实施例，例如图1所示实施例可产生的一个波形曲线；

图6-10是描述图1实施例按各种各样的操作模式的电路图；

图11是描述可使用按照本发明输出缓冲器的一个实施例的系统的实施例的一个方案图；和

图12是描述电平-漂移缓冲器的一个实施例的电路图，其例如可连同按本发明输出缓冲器的一个实施例，例如图2所述的一起使用。

详细说明

大量的具体细节陈述在下面的详细说明中为的是提供全面地理解本发明。但是本专业技术人员应理解没有这些具体的详细说明本发明是可以实践的。在其它情况，不详细描述众所周知的方法，工艺、元件和电路以便清楚理解本发明。

作为首先讨论的与设计和/或生产一个集成电路芯片相关的问题是输入/输出(I/O)电压电平，或电平范围，在该电平范围上集成电路芯片被设计和按期望地工作。作为一个实例，在任何方法中，不期望限制本发明的范围，一个集成电路芯片可以设计工作在输入/输出电压电平落在从约1.8伏到近似3.3伏的范围内。在这种情况，至少没有某些适合形式。该集成电路芯片也会与另外的集成电路芯片相兼容或者能极满意地彼此协作多半是不可能的，该芯片设计或期望工作在I/O电压电平落在从约小于1.0伏到近似1.0伏。

特别地，当晶体管的几何尺寸每处理阶段用近似0.7比例线性地缩小时，希望较低的电流电压来支持为晶体管可靠性而应用的基本固定的电场的比例描绘。这些较低的电源电压用于支持芯子或非-I/O电路是相对容易的。因为它们一般只在一个集成电路上的类似的晶体管中连通。但是对于一个系统中的不同类型的芯片，晶体管比例描绘路径布局图(roadmap)不相同。例如，用于动态随机存取存储器(DRAM)的电压电平滞后于用于逻辑电路的电压电平，至少部分地由于希望支持相对高的充电电平。闪烁存储器滞后于逻辑电路，至少部分地由于希望支持很高(＞10V)的编程电平。然而，逻辑电路，例如微处理器和SRAM一般完全从电压的比例描绘得到好处。这样，例如逻辑和SRAM处理一般比它们经常与其接口的上述存储器件具有更低的芯子电源电压。

对于其中要求低功耗的系统，例如手持装置将引入一个功率损耗问题。一般地，如图3所说明的并将在以后更详细地描述的，通过指定附加的更大几何尺寸的晶体管，逻辑器件支持更高的电压I/O，以支持传统的I/O。然而这将提出电压兼容性问题，驱动或施加更高电压到更大的片外(off-chip)电容将引入比要求的更大的功率损耗。例如，对于使用芯子逻辑电平为1V和I/O电压为3.3V的器件，I/O将使用约10_x的功率，只要I/O是处在1V的芯子电压电平，则该功率可以使用。

因此，为减小功率损耗，可希望在总线上允许使用较低的电压。但是，也希望按这样的一种方式去做，即其适合于借助半导体处理的实施，该半导体处理不是以低工作电压为目标的现代化逻辑处理。如果实施这种处理，则借助具有较小侵蚀性电压比例处理，例如DRAM和非易失性存储器处理，也可实施这样一种技术或方法。此外，希望具有这种技术或方法，例如一个电路，容许并可使用传统电压，使得同样的硅或半导体芯片可以使用在低或高电压(传统)I/O系统中。另外，根据噪声和信号转换速率观点，以及限制由板产生的电磁干扰(EMI)，要求较低电压摆动的总线。

现在，生产一种集成电路芯片使其能在不同操作方案或处于不同I/O电压进行工作的方法仅仅是允许该芯片的技术条件降级。更具体地，一般限制这样的器件或集成电路到一个I/O电压电平或属于一个指定的或受限制的范围的一个I/O电压电平。因此，正常的设计输出缓冲器，使其对于一组工作条件或一个工作条件范围以一个确定的性能工作，而同时它可以支持处降级速度的较低电压。例如，可以通过以下几方面来进行：(1)设计缓冲器，使其成功地工作在最坏情况的硅或半导体处理极端条件下并采取步骤保证外部实施例仅在一指定的或受限制的范围上变化；(2)应用上面的技术并之后应用补偿技术于该硅或半导体模上使该输出缓冲器工作在技术条件内；或(3)允许该输出缓冲器工作在较少受限制的或指定的范围，但是在该芯片或输出缓冲器已专门指定的性能等级方面接受某些降级。不幸，如由一个普通专业技术人员将理解的那样，能按这种方式使用一个给定的缓冲器仅仅是朝向一种限制。同样，将理解该限制将一般地限制前面的方法到仅允许电压范围小的或适度的增加，在此电压范围上可以满意地使用这样的一个缓冲器。

相反地，按本发明的一个输出放大器的一个实施例允许该输出缓冲器有效地工作在电位的外部环境的一个宽的范围上和/或在各种不同的电压电平范围内，该电压电平范围包括低于该晶体管制造工艺阈值电压(Vt)的电压。在上下文中，术语阈值电压相对不同的晶体管制造工艺应用，并且指的是栅-源极电压电平，低于该阈值电压，基本上按该处理制造的晶体管将为“截止”，或至少对一阶近似，将出现无电流通过该晶体管的情况。虽然对于该具体实施例本发明并未限制在这方面的范围中，电位的工作范围是从约0.7V到3.3V，0.7V是典型的低功手持装置，而3.3V是典型的传统接口。如以下应更详细描述的，在该具体的实施例中，应用了一种方法，其中，在输出缓冲器中包括一个上拉晶体管或半导体器件，在那里，上拉晶体管设计来对落在低电压电平特定范围内的一个I/O电压电平提供性能改进。但是，不同的上拉晶体管也可以以满意的性能或单独地，或者与第一上拉晶体管相结合地工作在输出缓冲器中，甚至在落在较高电压电平特定范围内的I/O电压电平，更特别地，例如对于该特定的实施例，例如图1中说明的实施例，使用具有一个过激励栅的N-沟道厚栅上拉晶体管110。在上下文中，一个厚栅晶体管将为其栅极提供具有一种氧化物或其他绝缘材料的一种晶体管，该栅极比对于基本按特定晶体管制造工艺制造的一个晶体管典型地应用的能经受得住更高的从源或漏极到栅极或相反也一样的电场。更特别地，例如，如应用制造工艺比例以改善晶体管速度那样，施加的电压以及同样晶体管栅极的厚度都将被降低。

因此，例如，对于这样的一种比例处理，用于一个晶体管经受得住应用较高的电压而由此经受得住应用较高的电场，而该晶体管使用一个厚的栅极。同样，在上下文中，对于特定处理的具有正常或典型厚度的栅极可认为是一个薄栅极。

例如，由图1按本发明实施例应用的方法是与在此可应用的现代化或传统方法相反的，例如应用P-沟道晶体管或具有N-沟道源跟随器的P-沟道晶体管。例如在图3中说明了这样的一种方法。正如所说明的，晶体管310和320连接到缓冲器340。要指出的是V_ccpad是比用于芯子逻辑电路例如350，360和370的电压电平更高的电压电平。因此，电平位移缓冲器330例如用在PMOS晶体管310和NAND门350之间，以便支持更高的电压I/O。要指出的是电平位移电路，例如330是已知的。虽然本发明不限于这方面的范围中，电平位移电路的一个例子提供在US专利申请序列号09/272,76中，由L.Clark于1999年3月18日申请，标题为“A 5-Volt Tolerant 3-Volt Drive push-pullBuffer/Driver，”(代理人文档：042390.P6723)，并转让给本发明的受让人。

如前面所指出的，图1是说明按本发明的一个输出缓冲器的实施例100的电路图。图1说明在一个集成电路芯片上实现的实施例100，虽然本发明并不限制在这方面的范围中，例如一个多驱动电压电平输出缓冲器。当然将理解，在连接到该输出缓冲器的集成电路芯片上的其他电路可采用多个方式之一或多种方式而本发明并不限制在任何特定电路的范围内。例如，其他的集成电路的电路可包括一个微处理器，一个微控制器，一个数字信号处理器，或多个器件之任一个，该器件一般在一个集成电路芯片上实施。

如在图1中所说明的，输出缓冲器100包括例如晶体管110，120，130和140这样的半导体器件。同样，要指出的是，虽然这些半导体器件图示为单个晶体管，而当实施或制造时，它们可以包括多于一个晶体管，例如赖于应用或特定的集成电路芯片。如人们所了解的，例如，由于制造工艺原因，为提供电位变化可以包括数字的和/或模拟的电路补偿的某些形式是知道出现的电路参数。虽然本发明并不限于该方面的范围，这样的补偿技术在下列教课书中描述：Dabral & Maloney，Basic ESD and I/O Design，available from Wiley Inter-science，PP 151-171，1998。因此，提供图1中的简化电路图首先是为说明目的，但是作为一个普通专业技术人员将理解，当实际地实施一个特定的输出缓冲器时，可应用多个复杂的电路以提供理想的工作，例如以下将更详细地加以描述的工作。这样，例如，如在上述教课书的158-161页中描述和说明的，虽然本发明并不限于该方面的范围中，可以连接多个具有二进制加权的尺寸的晶体管，使得例如每个晶体管可独立地切换导通和截止，以便“调整”二进制加权的晶体管的所有收集极，从而获得特定的阻抗或有效的晶体管宽度。

如下面将还要更详细地说明的那样，输出缓冲器100包括以前描述的按电路配置连接的多个半导体器件110-140。在该实施例中，连接这些器件以提供可交替激励的电路配置。在其间取决于条件或环境该输出缓冲器可以接通或关断。在该具体的实施例中，如将在以下更详细描述的那样，该输出缓冲器可以在两个可交替地激励的电路配置之间接通或关断，虽然本发明不限制在仅提供两个这样可交替地激励的电路配置的范围内。同样，如以下将更详细地描述的，各个可交替激励电路配置各自专门地适用于与另外的集成电路芯片彼此协作，不同的另外的集成电路芯片的半导体器件的各个阈值电压是不相同的。

如在图1中说明的，在该具体实施例中，晶体管110包括一个N-沟道晶体管，晶体管120包括一个P-沟道晶体管，以及晶体管130和140每个包括N-沟道晶体管。此外，在该输出缓冲器的该具体实施例中的晶体管都包括具有厚栅的晶体管，例如，一个栅极的厚度支持一般在传统I/O中遇到的电压电平，如以上所描述的那样。对于在此描述的实施例，该电压电平接近3.3V，但不应作为限制。正巧提供另外的例子，它们可以支持2.5V或5V的传统电压电平。同样，另外的一个实施例可以既包括厚栅晶体管又包括薄栅晶体管，取决于输出缓冲器的具体应用和配置。

按本发明的输出缓冲器的该具体实施例的工作情况如下。对于该具体实施例，输出缓冲器可以按“高电压”或“低电压”模式工作。当然将被理解的是，赖于具体半导体或晶体管应用的制造工艺，高电压模式和/或低电压模式的电压电平范围可以变化。对于该具体的实施例，虽然本发明不限于该方面的范围，高电压模式可包括落在近似1.8V-3.3V的范围内的I/O电压电平。同样，对于该实施例，低电压模式可包括落在近似0.7V-1.0V的范围内的I/O电压电平，虽然本发明也不限于该方面的范围。因此，对于图1中说明的输出缓冲器实施例，通过由前置驱动器160驱动的PMOS上拉晶体管120产生高电压模式工作。要指出的是，在具体该实施例中，当前置驱动器160被确认为“低”时，晶体管120起动或导通并工作在其饱和的或线性的工作区。例如，通过大部分缓冲信号转换它可以是饱和的。此外，晶体管120由驱动前置驱动器160截止或去激励到一个“高”逻辑电平。对于该具体实施例，这是由图1中说明的高电压馈送提供的电压电平，虽然，当然，本发明并不限于该方面的范围。同样，对于高电压模式工作，NMOS下拉晶体管130由确认前置驱动器180激励到“高”电平以及在该具体实施例中再次驱动到相应于该高电压馈送的电压电平的电压电平。虽然本发明并不限于该方面的范围，同样，要指出的是，当施加到晶体管140的栅极成功地激励该输出缓冲器的下拉工作于高电压模式时，前置驱动器190可确认为“高”电平。当然，本发明并不限于关于逻辑“高”或逻辑“低”这种具体惯例的范围。同样，虽然在该具体实施例中，该前置驱动器被表示和说明为独立的电路元件，然而这些电路元件可以选择地用包括电平位移电路的几个前置驱动器来实施。虽然本发明并不限于该方面的范围。这种前置驱动器的一个例子在上述US专利申请序号09/277,766中提供，标题为“A 5-VoltTolerant 3-Volt Drive Push-Pull Buffer/Driver，”申请人L.Clark。

相反地，在低电压模式工作情况中，在该实施例中包括一个NMOS晶体管的晶体管110工作为上拉晶体管。同样，在该具体实施例中，晶体管由驱动前置驱动器170激励到逻辑高电平；但是，在该具体实施例中，前置驱动器170驱动晶体管110，在那里晶体管110漏到源沟道间的电压电平相应于低电压馈送而不是高电压馈送。特别地，对于该实施例，而在高电压模式操作情况下，前置驱动器160和180将它们各自的晶体管驱动在“强”的驱动状态，例如，“模拟”一个20欧姆或更低的输出阻抗，显著地低于印刷电路板传输线特性阻抗。在低电压模式操作情况下，前置驱动器170和190将它们各自的晶体管驱动在“较弱”的驱动状态，例如，“模拟”近似印刷电路板传输线阻抗的一个输出阻抗。另外，在低电压模式情况下，前置驱动器过驱动下拉和上拉NMOS器件，由此比另外情况提供更好的驱动并保持这些器件于线性工作模式用于更大的缓冲信号摆动范围，而这将改善同印刷电路板的传输线的匹配，如将在以下详细地加以描述的那样。在该具体实施例中，而这至少部分地是由于晶体管各自的尺寸。由前置驱动器160和180驱动的晶体管相对地大于由前置驱动器170和190驱动的晶体管。同样，要指出的是当一个高逻辑信号施加到NMOS晶体管110时，前置驱动器160在一个高逻辑电平是“不确认”的，因此，剩下PMOS晶体管是被激励的。进一步指出，不管高电压模式工作或低电压模式工作，从用于逻辑高的特定电压馈送电平到地的全部摆动是由该输出缓冲器提供的。但是低电压模式情况下的电压摆动低于高电压模式情况下的摆动。如以下将更详细描述的，该具体实施例允许对使用这样一些处理生产或制造的半导体器件过驱动工作，该处理将产生一个高的或相对高的阈值电压，其至少部分是由于允许高电压电平施加到该晶体管的厚栅极晶体管。

图2包括说明如分别以低芯子电压器件和高芯子电压器件实施的图1实施例的电路图。当然这些仅作为实施例提供，而本发明并不限于这些具体实施例的范围。实施例210说明可以采用低芯子电压器件的一种方法。因此，该实施例既支持高电压模式，也支持低电压模式，如前面所描述的那样。该输出缓冲器的实施例包括晶体管110，120，130和140，以及缓冲器150。同样，这些晶体管分别由电平-位移器/缓冲器270，260，280和290驱动。连接到这些电平-位移器/缓冲器的数字逻辑电路，例如NAND门230，240，250和260，例如，工作在该芯子电压电平，其低于图2中的V_ccpad。

虽然本发明并不限于该方面的范围，一个可以应用的电平-位移器/缓冲器的实施例在图12中加以说明。一个电平-位移器/缓冲器的具体实施例在后述的专利申请序号为09/272,766的美国专利中更详细地加以描述，其标题为“A5-Volt Tolerant 3-Volt Drive Push-PullBuffer/Driver，”申请人为L.Clark，由此将不在此详细描述。然而任一提供要求电平位移工作的电路将充分满足，并且它正好是一个可实施的例子。使用该实施例的一个优点在于该电平位移器具有的输出电压摆动比被驱动的输出缓冲器的输出电压摆动更大，至少当该输出缓冲器工作低电压模式时是这样，虽然另外的实施例也可提供类似的优点。这样允许输出缓冲器晶体管的栅极被过驱动容许使用具有相当高阈值电压和低电压总线的晶体管。同样，虽然，本发明也不局限于这方面的范围内。在这里理解到可以应用合适的一个垂直漏极NMOS(VDNMOS)，例如在专利申请序号为09/109,231的美国专利中所描述的，该专利申请由Adam Brand于1998年6月30日申请，标题为“Transister Device Contigurations for High VoltageApplications and Improved Device performance，”(代理文档：04230.P5591)，并转让给本发明的受让人。因此，对于图12所示的实施例，晶体管1210，1220，1230，和1240包括厚栅极MOS晶体管，而晶体管1250和1260包括薄栅极VDNMOS晶体管。

再参照图2，实施例215说明可以对一个高芯子电压器件应用的方法，即其中总线电压电平和芯子电压电平相等或至少近似相等。因此该实施例支持高电压模式。另外，该输出缓冲器的实施例包括晶体管110，120，130和140，以及缓冲器150。然而，该具体实施例不应用电平位移，不过，要指出的是可以应用某些缓冲。驱动这些晶体管的数字逻辑电路，例如NAND门225，235，245，和255，例如工作在该芯子电压电平，其近似地等于图2中的Vccp。

图4是波形曲线，其基于高和低电压模式的电路的模拟工作。如图1中所示的那样，可以由按本发明的一个实施例产生。对于这种模拟，芯子电压电平采用1.1V，低电压总线的电压电平为0.8V，而高电压总线的电压电平是3.0V。该曲线说明对高电压模式和低电压模式产生的数据输入波形和两个输出波形。

基于计算机模拟结果，对于在低电压模式的整个电压范围，上拉晶体管在线性工作范围内工作。相反，下拉晶体管线性地工作或在线性工作区域直到V_DSAT高于V_SS或在低电压模式该具体实施例中高于地。由于晶体管工作在其工作的线性区域，对于输出缓冲器，至少在低电压模式工作情况下提供被“源-终接”的能力，并因此有效地吸收，或至少部分地吸收从有效传输线远端返回的反射电压，该反射电压是当该集成电路通过一条总线连接到另外的集成电路芯片时创生或产生的。因此，例如，可应用使用源终接的总线方案去阻尼超调电压和反射。

图5为说明可由本发明的输出缓冲器的一个实施例产生的波形的曲线，这里应用一个源终接总线方案。这时，如在前面所描述的，印刷电路板传输线特性阻抗为50欧姆，而上拉晶体管通过在提供的栅极电压调整有效宽度同50欧姆匹配，而下拉晶体管以类似方式在其线性区域进行调整。图5为由计算机模拟产生的图形，求出数学上模拟输出缓冲器的工作。为了这种模拟，该波形被传送到在每个使用高电压晶体管具有0.7V摆动的接收机处测量的总线。虽然该终接是不完善的，但这适合于在100MHz速率保持信号表现良好。这样，对于多数应用所说明的振铃的总量将是允许的。分支沿10cm 50欧姆传输线等距定位。该传输线从端点驱动，而晶体管以一定尺寸制造以匹配该线的阻抗。当然，要指出的是，当在一个IC上应用时，例如如前面所述，还可以存在某些“调整”或晶体管宽度的补偿，以便成功地应用源终接方案匹配环境的阻抗，其中应用按本发明的输出缓冲器的一个实施例。在电路板上实际元件的放置可以不相同但可以影响反射的大小。

两者，如图1中所说明的，虽然本发明并不限于该方面的范围，输出缓冲器100包括多个连接在一种电路配置中的厚栅MOS晶体管。如上所指出的，该具体电路配置提供了两个交替的或可两者择一地激励的电路配置，虽然本发明并不限于该方面的范围。尽管如此，该多个电路包括，如上拉晶体管，至少一个厚栅PMOS晶体管和一个厚栅NMOS晶体管，例如晶体管110和120，两者分别地连接在单独的电压馈送端和该缓冲器，例如在图1中说明的输出缓冲器150的一个输出端之间。同样，如图1中所说明的，单独的电压馈送端试图提供具有不同电压电平的电源电压，例如如上所述提供一个高电压电平和一个低电压电平。该多个晶体管还包括，如下拉晶体管，至少两个更厚栅NMOS晶体管，例如晶体管130和140，两者分别连接在该输出缓冲器例如缓冲器150的输出端和地之间。同样，如上所述，至少上拉晶体管之一，例如晶体管120，和下拉晶体管之一，例如晶体管130连接在强驱动电路配置中并产生一个高的或大的电压摆动，而至少上拉晶体管之一，在该实施例中是另一个上拉晶体管130，和下拉晶体管之一，在该实施例中是另一个下拉晶体管140连接在较弱驱动的电路配置中并产生一个缩减的电压摆动。当然，如上所指出，在另一个实施例中，也可以存在附加的上拉和下拉晶体管。如前面所述的，在该具体的实施例中，输出缓冲器被连接到交替上拉和下拉晶体管之间的转换器并各自施加不同的电压以驱动按各自交替的或两者择一地激励电路配置的晶体管。

图6-10为如前面所描述的用多种工作模式说明图1实施例的电路图。当然只是供说明用而本发明并不限于这些具体工作模式的范围。图6-8说明高电压模式，而图9-10说明低电压模式。在图6中，假定电压馈送为3V，如所说明的那样，晶体管120是工作的或导通的，由此，在该实施例中“上拉”缓冲器150的电压到3V。对于该上拉情况晶体管110，130和140是截止的。图7说明一种交替的方法，其中缓冲器150以高电压模式上拉。在该方法中，晶体管120和110都是工作的。因此，在该实施例中，3V的电压被施加到晶体管110的栅极。而在图6中，零伏的电压已被施加到该栅极。图8说明高电压下拉情况。因此，晶体管130和140是工作的，而晶体管110和120截止或不工作。在该情况中，缓冲器150拉到地电平。还要指出的是，对于这种情况和实施例，施加3V电压到晶体管120的栅极将它转向截止。

图9和10说明对于该具体实施例的低电压模式。在图9中，仅晶体管110工作，而因此，缓冲器150被上拉到0.7V，在该实施例中，这是一条低电压总线的电压电平。相反，在图10中，仅晶体管130工作，抽拉缓冲器150到地电平。如前所述，设计这些晶体管，使得在一个低电压工作模式可以得到性能的改善。

图11说明系统1100一个实施例的一个示意图，例如一个计算机系统或可应用按本发明的一个输出缓冲器的一个实施例的计算平台。如所说明的，在该实施例中，电源1110包括一个高电压电平，例如1.8-3.3V，和一个低电压电平，例如低于1.5V。在该实施例中，器件1120，1130和1140全都连接到高和低的电源1110的电压电平，但是对这样的一个系统不是异常的。在该实施例中包括逻辑电路和微处理器的器件1120包括按本发明的输出缓冲器的一个实施例。因此，低电压电平施加于芯子逻辑电路，而高电压电平施加到I/O。要指出的是低电压总线将1120连接到DRAM 1130和闪烁存储器1140；然而连接1120到各个I/O器件，例如显示器，键盘等的总线可以是高电压或低电压。在该实施例中施加到DRAM 1130和闪烁存储器1140的低电压电平被应用于低电压总线。当然将理解，大量其他系统之任一可应用按本发明的输出缓冲器的一个实施例。例如，1130可由SRAM，SDRAM等替换。同样，1140可以由任何非易失性存储器，例如，EEPROM替换。同样，可以应用许多其他的系统结构而不是所说明的一个实施例。

如前面间接引证的，虽然本发明不限于该方面的范围，但在其他的实施例中，通过使用前置驱动器，相同的前置-驱动器电路，或至少该相同的前置-驱动器电路的部分可应用于强驱动的晶体管和较弱驱动的晶体管，该前置-驱动器具有从一个相对低的电压电平例如从近似0.7-1.0V的范围到相对高的电压电平例如从近似1.8-3.3V的范围位移电压电平的能力。这样，相同的或实质上相同的前置-驱动器电路可以使用在一个电平位移模式中，用于既对试图提供低电压模式工作的晶体管又对试图提供高电压模式工作的晶体管接口。就使用较小硅或半导体的芯片面积而言提供了一个优点。

虽然本发明并不限于该方面的范围，但是该具体实施例的一个优点在于它提供支持动态RAM(DRAM)以及派生存储器器件，例如同步DRAM(SDRAM)的能力和/或支持多个I/O电压电平的能力，用于同这样的一些器件工作或彼此合作，这些器件未达到对大量其他类型的集成电路例如微处理器和/或微控制器已达到的低电压电平。类似地，这样的更高电压电平也可以要求用于同闪烁存储器彼此合作，虽然，本发明仍并不限于该方面的范围。

再者，虽然本发明并不限于前述实施例的范围，但无论如何，它具有大量潜在优点。如前面所指出的，在该具体实施例中，包括一个N-沟道晶体管的晶体管110提供的电流特性比应用一个P-沟道晶体更为稳定，应用P-沟道晶体管，如前面描述和说明的是传统方法。其原因至少部分地是由于N-沟道晶体管工作在该晶体管的线性区域内，而不是工作在饱和区域内。此外，如前面描述和说明的，该线性工作区也允许源终接应用在按本发明的输出缓冲器的一个实施例的低电压模式中，其提出某些阻抗匹配问题。对于通过一条总线连接的集成电路芯片而言该问题一般能呈现出来。例如在图3中所说明的，例如110应用N-沟道晶体管替代P-沟道晶体管的再一个优点在于N-沟道晶体管在低电压情况下一般不遭遇漏极电流饱和降低，而这对于一个P-沟道晶体管而言通常能出现。特别地，使用NMOS器件使栅极过驱动。当PMOS可以要求使用和产生负电压于芯片上时，借助其上拉达到类似的过驱动可能会有问题的。这有效地意味着，应用N-沟道晶体管替代P-沟道晶体管，当达到相同的或实质上相同的电平性能时已避免了对较大晶体管的需要。使用N-沟道晶体管替代P-沟道晶体管的另一优点在于由于相对高电压馈送驱动晶体管的可利用性，该方法适合于在更广阔的多种硅或半导体制造工艺方面实施。更特别地，对于生产具有相对高阈值电压的晶体管的硅或半导体制造工艺，应用P-沟道晶体管和支持这些处理可能是困难的，这是由于为了以现有模式驱动该P-沟道晶体管可能要求的电压范围。但是，由于应用具有相反极性的P-沟道的N-沟道晶体管，可以使用相对高的电压馈送，例如提供施加高于漏极对源极(输出摆动)电压的栅极电压的能力。

再有一个优点在于对于该实施例，提供能工作在双模式状态输出缓冲器，从而提供宽范围的I/O电压电平兼容性其代价是相对小的。更特别地，对于该具体实施例，当这些考虑导致提供相对大的晶体管时，例如图1中的晶体管120和130，由晶体管消耗的硅或半导体面积的总量倾向于由应用静电放电(ESD)扩散二极管的晶体管尺寸占主导。在普通缓冲器中，大的PMOS和NMOS漏极提供这种功能，并且它们在这里制作。因此，凡要求该功能的地方，可能仍然应用这些晶体管(以及基本上占据同相面积)，如果只提供低-电压工作模式。这样，支持两种模式的面积代价相对是小的。相反，为提供晶体管110和140而应用的附加的硅或半导体面积是相对小的，该晶体管110和140提供输出缓冲器具有两个工作模式的灵活性。同样，如前所述的，虽然本发明不限于该方面的范围，但在一个选择的实施例中，该输出缓冲器还可共享前置-驱动器电路，使得实际上两个分开的缓冲器被提供在单个电路配置中，在那里，取决于其中它们使用的电压环境，分开的或选择的缓冲器被启动或禁止。此外，提供具有一个输出缓冲器按选择的电压模式工作的能力，其中一个电压模式相对另一个电压模式为高，这将产生一种集成电路，其适合于用接近任何公共使用的互补金属-氧化物半导体(MOS)制造工艺来实施，包括为制造DRAM，闪烁存储器，和逻辑电路所应用的工艺。

当在此已说明和描述了本发明的某些特征时，现在对于那些本专业的技术人员而言将产生许多的修改，替代，变化，和等效。因此，要理解的是，附加的权利要求打算覆盖落在本发明真正精神内的所有这样的修改和变化。

Claims (21)

1.一种集成电路包括：

一个输出缓冲器；

所说输出缓冲器包括半导体器件；

其中所说输出缓冲器适于连接到分开的电压馈送电压电平端和进一步适于在可交替激励电路配置之间转换；

相应的可交替激励的电路配置分别专门适于同其他的集成电路芯片彼此合作，不同的其他的集成电路芯片的半导体器件的各自的阈值电压电平是不相同的。

2.权利要求1的集成电路，其中可交替激励的电路配置包括两个电路配置，都连接到所说集成电路的一个输出缓冲器；

其中两个电路配置的每一个至少包括连接到所说缓冲器的一个上拉和一个下拉晶体管。

3.权利要求2的集成电路，其中该上拉和下拉晶体管的至少一个包括多个连接的晶体管，以模拟近似具有特定晶体管宽度的一个晶体管。

4.权利要求3的集成电路，其中对于一个指定的工作模式两个电路配置每一个指定适于比另一个电路配置提供更好的电性能，该工作模式至少部分地取决于电压馈送电压电平。

5.权利要求4的集成电路，其中两个电路配置之一个至少对于特定的电压馈送电压电平适于提供更好的电性能，所说特定电压馈送电压电平落在或低于接近1V。

6.权利要求5的集成电路，其中当所说总线连接到所说输出缓冲器时，所说两个电路配置之一还连接来提供对于一条总线的源终接，该总线可工作在所说特定电压馈送电压电平。

7.权利要求5的集成电路，其中两个电路配置的另外一个适于对一特定电压馈送电平提供更好的电性能，所说特定电压馈送电压电平落在从近似1.8V-3.3V的范围中。

8.权利要求7的集成电路，其中所说集成电路包括能工作在接近1V或更低的电压馈送电压电平上的芯子逻辑电路，两个电路配置的上拉和下拉晶体管连接并由电平-位移缓冲器驱动，该电平-位移缓冲器位移施加到该上拉和下拉晶体管的栅极电压电平高于该芯子逻辑电路的电压馈送电压电平。

9.权利要求8的集成电路，其中电平位移缓冲器具有过驱动一个电路配置的上拉和下拉晶体管的能力，该电路配置适于对落在或低于接近1V的电压馈送电压电平提供更好的电性能。

10.权利要求8的集成电路，其中所说集成电路的芯子逻辑电路包括一个微处理器。

11.权利要求1的集成电路，其中该输出缓冲器通过分别施加不同的电压连接到在该电路配置之间的转换器，以驱动按各自可交替激励的电路配置的晶体管。

12.权利要求1的集成电路，其中所说集成电路连接到多个另外的集成电路以形成一个系统。

13.权利要求12的集成电路，其中所说集成电路系统附加到一个印刷电路板上。

14.权利要求12的集成电路，其中所说多个另外的集成电路之一个包括一个非易失性存储器。

15.权利要求14的集成电路，其中所说输出缓冲器通过具有接近1V或更低的电压馈送电压电平的总线连接到所说非易失性存储器。

16.权利要求15的集成电路，其中所说非易失性存储器包括闪烁存储器和EEPROM之一。

17.权利要求15的集成电路，其中所说多个另外的集成电路的再一个包括一个易失性存储器，所说输出缓冲器通过所说总线连接到所说易失性存储器。

18.权利要求17的集成电路，其中所说易失性存储器包括随机存取存储器(RAM)。

19.权利要求18的集成电路，其中所说RAM包括DRAM和SDRAM之一。

20.一个多驱动电压电平输出缓冲器包括：

连接在一个电路配置中的多个厚栅极MOS晶体管；

所说多个厚栅极MOS晶体管包括如上拉晶体管，至少一个厚栅极P-沟道MOS(PMOS)晶体管和一个厚栅极N-沟道MOS(NMOS)晶体管，两者分别连接在所说输出缓冲器的分开的电压馈送电压电平端和一个输出端之间；

所说多个厚栅极MOS晶体管还包括如下拉晶体管，至少两个更厚的栅极的NMOS晶体管，两者分别连接在地和所说输出端之间；

其中至少所说上拉晶体管之一和所说下拉晶体管之一按所说电路配置连接并被强驱动和提供一个高的电压摆动；以及

其中至少所说上拉晶体管之一和所说下拉晶体管之一按所说电路配置连接并被较弱驱动和提供减弱的电压摆动。

21.一种操作在集成电路芯片上的一个输出缓冲器的方法，所说输出缓冲器连接到分开的电压馈送电压电平，包括：

在各个可交替地激励的电路配置之间转换，该各个可交替地激励的电路配置分别专门适用于同另外的集成电路芯片的彼此协作，不同的其他集成电路芯片的晶体管的各个阈值电压电平是不相同的。

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