CN1423801A - 微处理器加密装置 - Google Patents

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Abstract

一种用于安全应用的微控制器装置,该装置包括总线(6)和功能单元(1,2,3,5)之间的加密单元(12,32,52),加密单元包括门(11,51)和密钥发生器(10,50)。存储器(5)拥有另外加密单元(53),其门(55)连接在发生器(50)和第一加密单元(52)的门(51)之间。其结果是,在总线(6)的任何一点上传送的信息项均为加密形式。

Description

微处理器加密装置
技术领域
本发明涉及一种微处理器装置，其中的中央处理单元、另外单元和存储单元通过总线彼此连接，发挥加密性能。
背景技术
该微处理器装置用于安全临界(security-critical)应用系统中，比如芯片卡。该装置集成于一块单半导体芯片，即“微控制器”。总线控制所有数据通信量，例如，传送数据、地址、程序命令、控制命令，等等。需要执行的程序存储于非易失性存储器(ROM)中；数据也可存储于非易失性存储器中或临时存储于易失性存储器(RAM)中。由于对这些存储器的存取时间长，需处理的数据缓存在速度更快的高速缓冲存储器中。
微处理器或微控制器装置上的所有存储器和总线都是芯片上很容易识别的正规结构(regular structures)。因此，当有人为了偷窥有关安全的数据和功能，企图截取芯片内部电路或者运行周期时，存储器和总线就成为首选的攻击目标。任何攻击都可以采用探测的方法，即：利用探头测探主要结构，从而截取信号分布(signal profile)。
因此，一般的微处理器或微控制器装置利用复杂的加密对存储于存储器的数据进行扰乱，读取数据时需要进行与加密同等复杂程度的计算。随后，数据通常以未加密的形式传送到和提供给微处理器装置的不同功能单元。倘若总线遭到探头攻击，所有数据可能以明文的形式被取得。我们不推荐对往返于中央处理单元(CPU)、外围设备单元或算术逻辑单元(ALU)的数据通信量，或者对高速缓冲存储器进行比较复杂的加密和解密，因为这会大大降低对这些单元的存取速度。
发明内容
本发明的目标是规定一种具有更高的安全等级，可以防止对内部数据循环进行窥探的微处理器装置。
满足本发明目标的微处理器装置由以下部分组成：中央处理单元；另外单元；存储单元；将中央处理单元、另外单元和存储单元连接起来，用于交换数据的总线；一个与其他单元相关的第一加密单元，该单元连接在总线和相关单元之间，组成了一个装置来提供密钥和连接在总线和相关单元之间的组合逻辑元件，各单元的密钥相同，并且可以修改；一个与存储单元相关的第二加密单元，该单元组成了一个装置来提供另外密钥，以及组合逻辑元件，该元件连接在为相关的第一加密单元提供密钥的装置和相关第一加密单元的组合逻辑元件之间。
根据本发明，与总线连接的每个功能单元都获得一个设计相对简单的加密装置，包括提供密钥的装置，比如寄存器，以及组合逻辑元件，比如异或门(Exclusive-OR-gate)。该加密装置既能加密由功能单元输出到总线上的数据项，也能加密功能单元接收的数据项。该加密装置设计简单，因此不会对数据传送速度造成太大影响。
存储于寄存器内的密钥可以方便地随时修改。密钥一般最好在每个操作时钟周期内更新。这样，当密钥修改时，由功能单元输出到总线上的加密的数据值能够被另一个功能单元再次解密，每个功能单元的密钥寄存器应包含同样的密钥，以进行相关的读、写操作。为此，密钥发生器方便地生成密钥，并将同样的密钥发送给与时钟同步的所有密钥发生器。密钥最好应由随机控制产生。尽管简单的加密和解密几乎不能缩短延迟时间，但是随机规定不同的关键字提供了足够的安全措施，足以防御对数据通信量的截取和窥探。
为了防备与总线连接的存储器，比如：高速缓冲存储器、缓冲器或翻译后援缓冲器以明文形式存储信息，需要进行额外的加密和解密。为此，本发明提供了一个另外加密单元，构成提供密钥的装置，比如另外密钥发生器，以及组合逻辑元件，比如异或门。一个基本的方面在于，另外加密单元的组合逻辑元件被排列在第一加密单元的组合逻辑元件和后者的密钥发生器之间。这一排列的优点在于，所有总线分段，特别是第一加密单元的组合逻辑元件-该元件排列在总线和存储器之间-与存储器之间的总线分段只传送加密的数据。
第二加密单元的密钥发生器由另外密钥发生器馈给密钥，该密钥也能方便地随时修改。在这样的情况下，必须确保在存储器中以加密形式缓存的数据能利用同样的密钥被再次读取。因此，仅当存储器中不再含有任何有效信息时，比如，当存储器被完全清空或重新初始化时，上述密钥发生器的密钥才会更新。比如，当微处理器装置终止一个应用，并开始另一个应用时会进行密钥更新。在改变应用的情况下，不再需要为了安全原因而改变存储内容，因为密钥改变意味着新应用无论如何都不能再使用仍然保存在存储器中的数据内容。
本发明的一个先进之处在于，加密单元仅由异或门和与总线连接的每个功能单元的密钥发生器构成。电路的复杂性相对比较低，密钥发生器形式比较简单。额外计算的复杂性与其中包含的抵御窥探数据通信量的安全性相比是比较低的。
附图说明
以下通过附图1的具体范例来对本发明做更加详细的解释。
具体实施方式
附图中的图形是一个依照本发明用于安全应用的微控制器装置的结构图。该微控制器装置由以下部分组成：中央处理单元(CPU)1，用于控制数据通信量；存储器2，用于永久存储数据和需要执行的程序；外围设备单元3，用于执行排列在微控制器之外的外电路的数据通信量；缓冲器5，用于缓冲数据。图中显示的粗体连接包含了大多数线路。
非易失性处理器2包含一个解密装置21，该装置以较长的密钥长度执行很好加密(very good encryption)。但是，解密需要较长的计算时间，以及相应的电路复杂性。因此，从存储器2中读取的数据在存储器5中暂时缓冲，从而能更快地被存取。存储器5是“高速缓冲存储器”。上述功能单元通过总线6互相连接，总线6中包括了多条数据和控制线。
排列在总线6和每个功能单元之间的是一个加密单元，比如：单元12，32和52。加密单元将功能单元输出到总线6上的数据通信量加密，并且将功能单元接收到的数据通信量解密。
功能单元1、2和3的加密单元设计相同，例如，与CPU相关的加密单元12包括一个密钥发生器10来存储关键字。异或门11连接在CPU和总线6之间的数据路径上。此外，门11也配有来自密钥发生器10的密钥K1。通过将接收自总线6的数据值与关键字K1逻辑组合，将以加密方式接收来自总线6的数据项T1转换为明文T。从异或门连接到CPU1的线路一般不容易被截取，因为CPU1为非正规结构。当CPU1将数据值T输出到总线6时，该明文数据值在异或门11中与密钥发生器10提供的密钥进行逻辑组合，并作为数据值T1提供到总线上。其他单元，比如外围设备单元3，接收加密数据项T1，并将其以互补法(complementary fashion)进行解密。
单元12中用于加密的密钥K1按周期修改。密钥发生器61随机生成关键字，并提供密钥。随着时钟发生器62提供的每个时钟周期，关键字K1随之改变。很重要的一点提，用于加密在CPU1上游(upstream)输出的数据值的密钥K1同样可以在其他加密单元上获得，用来加密同样的数据值。为此，所有与各自的功能单元相关的密钥发生器被并联到随机数值发生器61和时钟发生器62上。例如，CPU1输送的数据值T以加密形式作为数据值T1输出到总线上，并在外围设备单元3上用同样的密钥K1进行解密，然后成为明文形式的同样的数据项T。密钥的随机控制更新可以实现高安全等级，抵御针对通过总线传送的数据项的解密企图。
与高速缓冲存储器5上游连接的是加密装置52，与其相对应的是加密装置12和32。加密装置52包括与时钟发生器62连接，并以同样方式与随机数发生器61连接的密钥发生器50，以及连接在总线6和高速缓冲存储器5之间的数据路径上的异或门51。在没有其他措施的情况下，门51和高速缓冲存储器5之间的数据通信量为明文形式，数据将以明文形式存储在高速缓冲存储器5中。
为了对存储在高速缓冲存储器5中的数据进行额外加密，本发明提供了与加密单元52组合的另外加密单元53，用于将加密单元52利用密钥K1解密的数据进行再加密。另外加密单元53包括密钥发生器54和异或门55。异或门55连接在密钥发生器50和异或门51之间。异或门55与寄存器50和54相互逻辑组合。其结果是，异或门51输送到高速缓冲存储器5的数据流T2为加密形式。
相应地，利用存储在密钥发生器54中的关键字K2将从高速缓冲存储器5读取的数据T2再次解密，然后利用存储在密钥发生器50中的当前可变的密钥K1将其加密输出到数据总线6。
当高速缓冲存储器5存储需要再次在总线上读取进行另外处理的有效数据时，密钥发生器54提供的关键字K2必须继续保持不变。关键字K2由另外密钥发生器63生成。当高速缓冲存储器5不再包含任何有效数据时，密钥K2可以方便地改变。密钥重新以随机模式为基础进行更新，因此可以确保足够的安全性以防止存储在存储器中并通过门51与存储器5之间的总线分段进行传送的数据被还原译出(unscrambling)。
我们建议，当高速缓冲存储器5以高速缓冲存储器刷新为基础被清空时，例如，当微处理器装置处理的应用改变时，可以执行改变密钥K2的操作。高速缓冲存储器刷新时，高速缓冲存储器中的所有数据值被重置到预设值。原则上，重置记忆内容可以省略，因为当密钥改变时，存储内容无论如何都不再可能被解密。
本发明实现的效果是，所有通过总线6传送的数据通信量，以及在缓冲器中缓冲的数据总是处于加密形式，不可能以明文形式得到。利用异或门可以实现对称加密和解密方法，其需要很少的电路和计算的复杂性。密钥的长度根据总线中线路的数量来决定。可能在所有的线路中只有一些需要加密，那么密钥发生器相应地更小。每条线使用一位关键字。对总线来说，总线的数据线和状态控制线可被加密。原则上也可能加密微处理器装置中单一的与安全有关的线路，或者其他适当使用上述措施的电路。物理源是密钥发生器61和63的非常恰当的随机源。如果安全要求不高，密钥可由伪随机数发生器(pseudo randomgenerator)生成。密钥发生器可以是线性反馈移位寄存器(LFSR)形式。密钥按照总线6的每个时钟周期由时钟发生器62进行更新，也可以在一定数量的时钟周期之后更新一次。应根据要求的安全等级来选择参数。

Claims (10)

1.一种微处理器装置，该装置包括：
一个中央处理单元(1)；
一个另外单元(2，3，4)；
一个存储单元(5)；
一个总线(6)，该总线将中央处理单元(1)、另外单元(2，3，4)以及存储单元(5)连接起来，用于交换数据；
与单元(1，2，3，4，5)相关的各自的一个第一加密单元，该单元连接在所述总线(6)和相关单元(1，2，3，4，5)之间，包括提供密钥的装置(10，50)，以及连接在总线(6)和相关单元(1，2，3，5)之间的组合逻辑元件(11，51)，所有单元的密钥相同，并且可以更改；
一个与所述存储单元(5)相关的第二加密单元(53)，该单元包括提供另外密钥的装置(54)，以及组合逻辑元件(55)，组合逻辑元件(55)连接在为相关的第一加密单元(50)提供密钥的装置(54)和相关第一加密单元(52)的组合逻辑元件(51)之间。
2.根据权利要求1所述的微处理器装置，其特征在于，一个用于提供密钥的发生器(61)以及为所述第一加密单元(12，32，52)提供密钥的装置的(10，50)包括各自的寄存器(10，50)，其输出连接到各自的组合逻辑元件(11，51)，输入端连接到所述密钥发生器(61)。
3.根据权利要求1或2所述的微处理器装置，其特征在于，所述发生器(61)为随机数发生器，能够随机生成二进制数。
4.根据权利要求3所述的微处理器装置，其特征在于，所述寄存器(10，50)由一个公用时钟发生器(62)控制。
5.根据权利要求1到4的其中任一所述的微处理器装置，其特征在于，为所述第二加密单元(53)提供第二密钥的装置(54)包括一个寄存器(54)，其输入连接到所述第二密钥发生器(63)，并且所述第二加密单元(53)的组合逻辑元件(55)的输入与所述第二加密单元的寄存器(54)的输出、以及与相关第一加密单元(52)的寄存器(50)相联，并且其输出与相关第一单元(52)的组合逻辑单元(51)的输入相联。
6.根据权利要求1到5的其中任一所述的微处理器装置，其特征在于，所述组合逻辑单元(11，51，55)是异或门。
7.根据权利要求1到6的其中任一所述的微处理器装置，其特征在于，所述存储单元(5)为易失性存储器。
8.根据权利要求1到7的其中任一所述的微处理器装置，其特征在于，当存储单元(5)中没有有效存储内容时，可通过控制所述第二密钥发生器(63)生成一个新的密钥。
9.根据权利要求8所述的微处理器装置，其特征在于，在所述存储单元(5)被初始化之后，所述第二发生器(63)可生成密钥。
10.根据权利要求1到9的其中任一所述的微处理器装置，其特征在于，提供另外一个存储器(2)，并且所述存储单元(5)是高速缓冲存储器，能够为所述另外的存储器(2)缓冲数据。
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