CN1433070A - 芯片封装及其制造方法 - Google Patents

芯片封装及其制造方法 Download PDF

Info

Publication number
CN1433070A
CN1433070A CN02159839A CN02159839A CN1433070A CN 1433070 A CN1433070 A CN 1433070A CN 02159839 A CN02159839 A CN 02159839A CN 02159839 A CN02159839 A CN 02159839A CN 1433070 A CN1433070 A CN 1433070A
Authority
CN
China
Prior art keywords
chip
substrate
chip packaging
conductive
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02159839A
Other languages
English (en)
Other versions
CN1206727C (zh
Inventor
安纹锋
吴邦元
赵珖喆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of CN1433070A publication Critical patent/CN1433070A/zh
Application granted granted Critical
Publication of CN1206727C publication Critical patent/CN1206727C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

芯片封装包括芯片，该芯片具有带有第一端子的第一表面以及带有至少一个第二端子的第二表面，第二表面与第一表面相对，在芯片的第一表面上形成第一导电层，在芯片的第二表面上形成第二导电层，而且该芯片封装还包括贴附在芯片的第二表面上并包括连接到芯片的第二端子的至少一个导电通孔的衬底。并且本发明提供一种包括芯片封装的芯片封装组装部件。另外，提供一种制造芯片封装以及包括该芯片封装的组装部件的方法。芯片封装不使用接合线以及另外的导电焊盘，从而减小封装的大小以及简化制造过程。

Description

芯片封装及其制造方法
技术领域
本发明涉及半导体制造领域，更具体地说，涉及一种芯片封装和制造该芯片封装的方法，通过在芯片的两个表面上形成导电层以及将具有导电通孔的衬底贴附到这些表面的一个上来使该芯片封装微型化以及更容易制造。
背景技术
如本领域的技术人员所公知的，封装半导体元件如二极管或晶体管，然后将这些封装元件安装在印刷电路板上。在结构上，该封装容易将半导体的端子连接到印刷电路板的相应的信号模式(signalpattern)上并用来保护半导体芯片不受外部应力，从而提高该封装的稳定性。
为满足近来半导体产品微型化的趋势，也已经使半导体芯片封装微型化。因此，已经引入了芯片尺寸封装。图1是常规的芯片尺寸封装的示意性剖视图。图1的芯片尺寸封装10的结构采用陶瓷衬底1并应用于具有两个端子的二极管。
参考图1，在陶瓷衬底1上形成两个通孔，即第一通孔2a和第二通孔2b。用导电材料填充第一和第二通孔2a、2b以便电连接第一和第二通孔2a、2b的上表面和下表面。然后，在第一和第二通孔2a、2b的上表面分别形成第一和第二上导电焊盘。在第一和第二通孔2a、2b的下表面上分别形成第一和第二下导电焊盘4a、4b。将第二上导电焊盘3b直接连接到在二极管5的下表面，即在印刷电路板上的二极管5的安装面上形成的端子上，以及将第一上导电焊盘3a连接到由导线7在二极管5的上表面上形成的另一端子上。在包括二极管5的陶瓷衬底1的上表面上形成使用常规树脂的模塑件9以便保护二极管5不受外部应力。从而完成封装10的制造。
图2是常规的芯片封装阵列的示意性透视图。
如图2所示，通过回流焊接法将制造的芯片封装10安装到印刷电路板20上。通过将封装10的上导电焊盘3a、3b和下导电焊盘4a、4b排列在印刷电路板20的相应的信号模式上，然后通过将上导电焊盘3a、3b和下导电焊盘4a、4b连接到具有焊料15的信号模式上来将二极管封装10电和机械连接到印刷电路板20上。
如图1和2所示，由于二极管通常在其两个相对面上具有端子，因此应当通过导线使这些端子相互连接。然而，这些导线需要芯片的上表面的相当大的空间，从而增加了整个封装的高度。另外，由于在陶瓷衬底上形成与芯片端子的数量一致的两个或三个通孔，另外需要与通孔的总的直径一样大的区域。此外，为了不使在通孔的上表面和下表面上形成的导电焊盘相互连接，以指定间隔将导电焊盘彼此分开。因此，衬底的尺寸在微型化封装方面受到了限制。
因此，要求一种能最小化封装的尺寸以及简化其制造过程的封装技术。
发明内容
因此，鉴于上述问题，提出了本发明，本发明的一个目的是提供一种稳定的芯片封装，通过在芯片的一个表面上形成导电层以及将具有导电通孔的衬底贴附在芯片的另一表面上来使该芯片阵列微型化、更容易制造以及提高其可靠性。
本发明的另一目的是提供一种芯片封装组装部件，根据芯片封装的结构，通过创新方法将该芯片封装组装部件安装在印刷电路板上。
本发明的另一目的是提供一种制造该芯片封装的方法。
根据本发明的一个方法，通过提供包括具有第一表面和第二表面的芯片、在芯片的第一表面上形成的第一导电层、在芯片的第二表面上形成的第二导电层以及连在芯片的第二表面上并包括连接到芯片的第二端子的至少一个导电通孔的衬底的芯片封装来实现上述和其他目的，该第一表面具有第一端子，第二表面具有至少一个第二端子，第二表面在第一表面的对面。
优选地，可进一步包括沿安装在衬底上的芯片的外壁形成的树脂模塑件。另外，优选地，在衬底的上表面和下表面形成导电层以及通过导电通孔使上表面和下表面相互连接。衬底可以是印刷电路板。
另外，优选地，可在约半圆形的衬底的至少一侧上或在约四分之一圆形中的衬底的至少一个角上形成衬底的导电通孔。
此外，优选地，可将芯片封装应用到具有两个端子的二极管元件以及具有三个端子的晶体管元件上。在晶体管元件情况下，芯片的第二表面可包括两个第二端子并且衬底可包括两个导电通孔。
根据本发明的另一方面，提供包括芯片封装和印刷电路板的芯片封装组装部件。芯片封装包括具有第一端子的第一导电层和具有至少一个第二端子的第二导电层的芯片和贴附在芯片的第二导电层上并包括至少一个连接到芯片的第二端子的导电通孔的衬底，第二导电层在第一导电层的对面。印刷电路板包括多个在印刷电路板的上表面上形成的并连接到芯片封装的端子的信号模式以及用于将第一导电层和导电通孔连接到信号模式的多个导体。在这里，芯片封装垂直安装在印刷电路板的上表面上以便第一导电层和衬底的外表面变为侧面。
优选地，导体用焊料制成。
根据本发明的另一方面，提供一种制造多个芯片封装的方法。该方法包括步骤：准备具有按指定间隔分隔的多个芯片的晶片；准备具有按与芯片相同间隔分隔的多个通孔的衬底；将晶片贴附在衬底的上表面上以便将在芯片的下表面上形成的端子连接到衬底的导电通孔，以及将芯片组装部件切锯成多个单元芯片封装(unit chip package)。
优选地，在衬底的上表面和下表面形成导电层，以及通过导电通孔使上表面和下表面相互连接。
另外，优选地，将晶片连接到衬底的上表面的步骤包括子步骤：用导电粘合剂涂覆衬底的导电通孔的上表面，以及将晶片的下表面压在衬底的上表面上。
此外，优选地，将芯片组装部件切锯成多个单元芯片封装的步骤包括子步骤：将晶片切锯成多个芯片的第一次切锯步骤，用树脂填充相邻芯片间的空间，以及将芯片组装部件切锯成多个芯片封装的第二次切锯步骤。在这里，用指定的刀片来执行第一次切锯步骤以及第二次切锯步骤的每一个。用在第一次切锯步骤中的刀片的厚度小于用在第二次切锯步骤中的刀片的厚度。
附图说明
本发明的上述和其他目的、特征和其他优点通过理解下述的结合附图的详细的说明将变得更清楚，其中：
图1是常规芯片封装的剖视图；
图2是常规芯片封装阵列的示意性透视图；
图3是根据本发明的实施例的芯片封装的透视图；
图4是根据本发明的实施例的芯片封装阵列的示意性透视图；
图5是根据本发明的另一实施例的芯片封装阵列的示意性透视图；
图6a到6e是描述制造本发明的芯片封装的方法的剖视图；
图7a和7b是示意图，每个描述根据本发明的另一实施例的不同形状的通孔以及具有通孔的衬底。
具体实施方式
图3是根据本发明的实施例的芯片封装的透视图。
参考图3，封装40包括芯片35和在芯片35的下表面上形成的衬底31。芯片35包括在上表面上形成的第一端子(未示出)和在下表面上形成的第二端子(未示出)。通常第一端子和第二端子彼此相对。在具有第一端子的芯片35的上表面上形成上导电层35a以及在具有第二端子的芯片35的下表面上形成下导电层35b。
将芯片35贴附到衬底31的上表面上。在衬底31上形成导电通孔33。通过衬底31的导电通孔33将在芯片35的下表面上形成的下导电层35b电连接到外部设备。下导电层35b用来更容易地将芯片35的端子连接到衬底31上。通过调整导电通孔33的位置和大小来实现端子的更准确连接。在这里，用导电材料填充导电通孔33以便将通孔33的上表面电连接到通孔33的下表面。
用相同的方法，优选地，在衬底31的上表面上形成上导电层31a以及在衬底31的下表面上形成下导电层31b。衬底31的上导电层和下导电层31a、31b用来在将包括芯片35的封装安装到印刷电路板中容易地将芯片的端子连接到印刷电路板的信号模式上，以及有效地将芯片35的端子连接到衬底31的导电通孔33。
在图3的芯片封装结构中，通过导电通孔33，将芯片35的端子电连接到外部设备。导电通孔33的位置没有限制，并将在图7中更详细地描述。
封装40进一步包括树脂模塑件39，用于保护芯片35的侧面不受外部应力。在这里，用作树脂模塑件39的树脂(如环氧树脂等等)与常规封装的模塑件的树脂相同。
本发明的该实施例的封装40不需要任何需要大面积的导线。另外，由于不必在单个陶瓷衬底上形成至少两个通孔和至少两个导电焊盘，因此不需要用于分隔导电焊盘的区域，从而实现几乎与芯片的大小相同的小型封装。
通过将芯片封装安装在印刷电路板上，本发明的芯片封装的这些特性更显而易见。图4是根据本发明的实施例的芯片封装阵列70的示意性透视图。将芯片封装60安装在印刷电路板61上。在这里，芯片封装组装部件指的是包括芯片封装以及在其上安装有芯片封装的印刷电路板的组装部件。
不同于常规的安装方法，其中具有端子的芯片封装的上表面和下表面水平于印刷电路板，旋转90度本发明的芯片封装60，然后将该旋转后的芯片封装60安装在印刷电路板61上。即，如图4所示，为通过导电通孔53和衬底51的上表面和下表面导电层51a，51b以及芯片55的上导电层551将芯片55的端子电连接到印刷电路板61的信号模式上，将芯片封装60垂直安装在印刷电路板61上以便衬底51的外表面以及芯片55的上导电层55a成为侧面。
在这里，在印刷电路板61上形成用于将与每个端子相对应的信号模式连接到衬底51的下导电层51b的焊接部件65。
通过焊接部件65在芯片封装60内将印刷电路板61的信号模式连接到芯片35的端子上。
在图4的芯片封装组装部件中，为获得适合于信号模式的间隔的芯片封装60的合适的尺寸，通过调整贴附在芯片封装60的下表面的衬底51的厚度可改变芯片封装60的尺寸。因此，在不改变和修改印刷电路板的信号模式的情况下可使用本发明的芯片封装60。
图5是根据本发明的另一实施例的芯片封装阵列的示意性透视图。本发明的该实施例的芯片封装阵列是通过封装晶体管以及将封装的晶体管安装在印刷电路板91上形成的晶体管封装阵列。在晶体管85的上表面上形成一个端子以及在晶体管85的下表面上形成两个端子。因此，通过上导电层85a用焊接部件94将晶体管85的上表面的一个上端子连接到印刷电路板91的信号模式上。另一方面，由于在晶体管85的下表面上形成两个下端子，需要另一方法将两个下端子连接到印刷电路板91上。
将具有两个单独的下端子的晶体管85的下表面贴附在具有用于连接衬底81的上表面和下表面的两个导电通孔83b、83c的衬底81上。在具有两个导电通孔83b、83c的衬底81的上表面和下表面上形成导电层。在导电通孔83b、83c间的衬底81的上表面和下表面上形成非导电区A，从而将晶体管85的两个单独的下端子连接到印刷电路板上。通过衬底81的下表面的导电层81b、81c用焊接部件95b、95c将两个导电通孔83b、83c连接到印刷电路板91的布线电路。
图6a至6e是描述一种制造本发明的芯片封装的方法的剖视图。
如图6a所示，准备衬底101。在衬底101上形成多个导电通孔103并用指定间隔分隔。导电通孔103的间隔与在晶片上形成的芯片的间隔相同。
在衬底101的上表面形成上导电层101a以及在衬底101的下表面形成下导电层101b。上导电层101a用来方便将芯片的下表面的端子连接到导电通孔，以及下导电层101b用来方便将导电通孔连接到印刷电路板的信号模式上。
如图6b所示，通过粘合剂将包括多个芯片的晶片105连在衬底101的上表面上。导电粘合剂可用作该粘合剂。在使用导电粘合剂时，可省略在衬底101的上表面上形成导电层，即上导电层101a。因此，导电粘合剂用来机械地将芯片晶片105固定到衬底101上以及将芯片晶片105电连接到衬底101的导电通孔103上。
然后，如图6C所示，将芯片晶片105切锯成和切割成多个单个的芯片110′。优选地，仅切锯芯片晶片105。即，不切锯贴附在芯片晶片105的下表面上的衬底101。如图6d所示，用树脂109填充芯片110′间的空间。填充芯片110′间的空间的这种树脂109形成用于保护最终封装的芯片的侧面的树脂模塑件。
然后，如图6e所示，将制造的组装部件切锯成和切割成多个芯片封装，从而获得最终的芯片封装。这时，彻底地切锯包括上表面和下表面层101a和110b的衬底101。在这里，切锯的宽度很薄以便树脂109的指定厚度仍然包围芯片的侧面。因此，用在图6e的步骤中的切锯刀片的厚度小于用在图6c的步骤中的切锯刀片的厚度。
如上所述，使用具有导电通孔的衬底可以容易地制造本发明的多个芯片封装。
在本发明的芯片封装中，通过焊接，导电通孔充当了将芯片端子电连接到印刷电路板的信号模式上的角色。该导电通孔在形状方面没有限制，而可以多种形状。
图7a和7b表示通孔的各种形状以及使用通孔的衬底，可用在本发明的芯片封装210、220上。
如图7a所示，常规通孔213形成在衬底211的每个角上。通过在起始衬底211′上形成起始通孔213′过程中，在起始衬底211′的划线的交叉区形成起始通孔213′来获得这些导电通孔213。在将图7a的起始衬底211′切锯成多个单元衬底211后，在单个衬底211的每个角上形成4个1/4的圆形通孔213。在衬底211的相同侧的两个角上形成两个1/4圆形通孔213而且可将该具有两个1/4圆形导电通孔213的一侧安装在印刷电路板上。
如图7b所示，在衬底221的两个相对端上形成导电通孔223。在起始衬底221′上形成起始通孔223′的过程中，通过在起始衬底221′的划线的中心区域上形成起始通孔223′来获得这些导电通孔223。在将图7b的起始衬底221′切锯成多个单元衬底221后，在单个衬底221的两个相对端上形成2个半圆形通孔223。可在衬底221的一个侧面上形成一个半圆形通孔223而且具有半圆形导电通孔223的该侧可安装在印刷电路板上。
在使用图7a和7b的导电通孔时，当以90度角旋转制造的芯片封装并且将旋转后的芯片封装安装在印刷电路板上时，导电通孔可接近于印刷电路板的表面，从而通过焊接步骤更容易将图7a和7b的这些导电通孔连接到印刷电路板的信号模式上。
从上面的描述可以看出，根据本发明，通过在芯片的一个表面上形成导电层以及将具有导电通孔的衬底贴附在芯片的另一个表面上，使芯片封装更微型化，而且使制造芯片封装的方法更简化。另外，能提高芯片封装的可靠性，从而制造更稳定的封装。
尽管为说明目的已经公开了本发明的优选实施例，本领域的普通技术人员将意识到在不脱离由附加权利要求公开的本发明的范围和精神的情况下，许多改变、补充和代替是可能的。

Claims (25)

1.一种芯片封装，包括：
芯片，具有带有第一端子的第一表面、带有至少一个第二端子的第二表面以及放在第一和第二表面间的侧壁，其中第二表面与第一表面相对；
在所述芯片的第一表面上形成的第一导电层；
在所述芯片的第二表面上形成的第二导电层；以及
贴附在所述芯片的第二表面上的衬底，该衬底包括连接到芯片的所述第二端子上的至少一个导电通孔。
2.如权利要求1所述的芯片封装，进一步包括沿安装在衬底上的所述芯片的侧壁形成的树脂模塑件。
3.如权利要求1所述的芯片封装，其中在所述衬底的上表面和下表面上形成导电层，以及通过所述导电通孔使上导电层和下导电层相互连接。
4.如权利要求1所述的芯片封装，其中所述衬底用印刷电路板制成。
5.如权利要求1所述的芯片封装，所述芯片封装具有六面体形状。
6.如权利要求1所述的芯片封装，其中在衬底的至少一个侧面上以近似半圆形的形状形成所述衬底的所述导电通孔。
7.如权利要求1所述的芯片封装，其中在衬底的至少一个角上以近似1/4圆的形状形成所述衬底的所述导电通孔。
8.如权利要求1所述的芯片封装，其中所述芯片是二极管元件，而且其中芯片的所述第二表面包括一个第二端子，并且所述衬底包括一个导电通孔。
9.如权利要求1所述的芯片封装，其中所述芯片是晶体管元件，而且其中芯片的所述第二表面包括两个第二端子，并且所述衬底包括两个导电通孔。
10.一种芯片封装组装部件，包括：
芯片封装，包括：
芯片，具有带有第一端子的第一导电层、带有至少一个第二端子的第二导电层以及放在第一表面和第二表面间的侧壁，第二导电层与第一导电层相对；以及
衬底，贴附在所述芯片的第二导电层上并包括连接到芯片的所述第二端子的至少一个导电通孔；以及
印刷电路板，包括：
在印刷电路板的上表面上形成的并连接到芯片封装的所述端子的多个信号模式；以及
用于将所述第一导电层和所述导电通孔连接到所述信号模式的多个导体，
其中所述芯片封装垂直安装在所述印刷电路板的上表面上以便所述第一导电层和所述衬底的外表面变为侧面。
11.如权利要求10所述的芯片封装组装部件，进一步包括沿安装在衬底上的所述芯片的侧壁形成的树脂模塑件。
12.如权利要求10所述的芯片封装，其中在所述衬底的上表面和下表面上形成导电层，以及通过所述导电通孔使上导电层和下导电层相互连接。
13.如权利要求10所述的芯片封装组装部件，其中所述衬底用印刷电路板制成。
14.如权利要求10所述的芯片封装组装部件，所述芯片封装具有六面体形状。
15.如权利要求10所述的芯片封装组装部件，其中在衬底的至少一个侧面上以近似半圆形的形状形成所述衬底的所述导电通孔。
16.如权利要求10所述的芯片封装组装部件，其中在衬底的至少一角上以近似1/4圆的形状形成所述衬底的所述导电通孔。
17.如权利要求10所述的芯片封装组装部件，其中所述芯片是二极管元件，以及其中芯片的所述第二表面包括一个第二端子，而且所述衬底包括一个导电通孔。
18.如权利要求10所述的芯片封装组装部件，其中所述芯片是晶体管元件，以及其中芯片的所述第二表面包括两个第二端子，而且所述衬底包括两个导电通孔。
19.一种制造多个芯片封装的方法，所述方法包括步骤：
准备具有由指定间隔分隔的多个芯片的晶片；
准备具有由与芯片相同的间隔分隔的多个通孔的衬底；
将所述晶片贴附在所述衬底的上表面上以便将在芯片的下表面上形成的端子连接到衬底的导电通孔上；以及
将芯片组装部件切锯成多个单元芯片封装。
20.如权利要求19所述的芯片封装的制造方法，其中在所述衬底的上表面和下表面上形成导电层，以及上导电层和下导电层通过所述导电通孔相互连接。
21.如权利要求19所述的芯片封装的制造方法，其中将所述晶片贴附在所述衬底的上表面上的所述步骤包括子步骤：
在衬底的导电通孔的上表面上涂上导电粘合剂；以及
将晶片的下表面压在衬底的上表面上。
22.如权利要求19所述的芯片封装的制造方法，其中将芯片组装部件切锯成多个单元芯片封装的所述步骤包括子步骤：
将所述晶片切锯成多个芯片的第一切锯步骤；
用树脂填充相邻芯片间的空间；以及
将所述芯片组装部件切锯成多个芯片封装的第二切锯步骤。
23.如权利要求22所述的芯片封装的制造方法，其中用指定刀片完成所述第一切锯步骤以及所述第二切锯步骤的每一个，并且用在第一切锯步骤中的刀片的厚度小于用在第二切锯步骤中的刀片的厚度。
24.如权利要求19所述的芯片封装的制造方法，其中所述芯片是二极管元件。
25.如权利要求19所述的芯片封装的制造方法，其中所述芯片是晶体管元件，以及其中在芯片的第一和第二表面的任一个上形成两个端子，并且在衬底上形成两个导电通孔以便与两个端子相对应。
CNB021598398A 2001-12-27 2002-12-27 芯片封装及其制造方法 Expired - Fee Related CN1206727C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0086345A KR100444228B1 (ko) 2001-12-27 2001-12-27 칩 패키지 및 그 제조방법
KR86345/2001 2001-12-27

Publications (2)

Publication Number Publication Date
CN1433070A true CN1433070A (zh) 2003-07-30
CN1206727C CN1206727C (zh) 2005-06-15

Family

ID=19717709

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021598398A Expired - Fee Related CN1206727C (zh) 2001-12-27 2002-12-27 芯片封装及其制造方法

Country Status (6)

Country Link
US (1) US6774492B2 (zh)
JP (1) JP2003204023A (zh)
KR (1) KR100444228B1 (zh)
CN (1) CN1206727C (zh)
DE (1) DE10259881A1 (zh)
TW (1) TW579586B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261971B (zh) * 2007-03-08 2010-04-14 株式会社东芝 半导体装置及其制造方法
CN102032477A (zh) * 2009-09-25 2011-04-27 东芝照明技术株式会社 发光模块、灯泡型灯以及照明器具
US8415889B2 (en) 2009-07-29 2013-04-09 Toshiba Lighting & Technology Corporation LED lighting equipment
US8500316B2 (en) 2010-02-26 2013-08-06 Toshiba Lighting & Technology Corporation Self-ballasted lamp and lighting equipment
US8678618B2 (en) 2009-09-25 2014-03-25 Toshiba Lighting & Technology Corporation Self-ballasted lamp having a light-transmissive member in contact with light emitting elements and lighting equipment incorporating the same
US8760042B2 (en) 2009-02-27 2014-06-24 Toshiba Lighting & Technology Corporation Lighting device having a through-hole and a groove portion formed in the thermally conductive main body
CN107093588A (zh) * 2017-04-21 2017-08-25 中航（重庆）微电子有限公司 一种芯片双面垂直封装结构及封装方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
US7342308B2 (en) 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) * 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
JP4503046B2 (ja) * 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
JP2010056517A (ja) * 2008-07-28 2010-03-11 Toshiba Corp 半導体装置及びその製造方法
US8053885B2 (en) * 2009-01-12 2011-11-08 Harvatek Corporation Wafer level vertical diode package structure and method for making the same
US8689437B2 (en) * 2009-06-24 2014-04-08 International Business Machines Corporation Method for forming integrated circuit assembly
JP5052630B2 (ja) * 2010-01-29 2012-10-17 株式会社東芝 表面実装型ダイオードとその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
JP2713254B2 (ja) * 1995-07-13 1998-02-16 日本電気株式会社 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3604108B2 (ja) * 1997-02-17 2004-12-22 株式会社シチズン電子 チップ型光半導体の製造方法
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
JPH11312710A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法および接続構造
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
KR20000026099A (ko) * 1998-10-17 2000-05-06 김영환 칩크기 반도체 패키지와 그 제조방법
US6611039B2 (en) * 2001-09-28 2003-08-26 Hewlett-Packard Development Company, L.P. Vertically oriented nano-fuse and nano-resistor circuit elements

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261971B (zh) * 2007-03-08 2010-04-14 株式会社东芝 半导体装置及其制造方法
US8760042B2 (en) 2009-02-27 2014-06-24 Toshiba Lighting & Technology Corporation Lighting device having a through-hole and a groove portion formed in the thermally conductive main body
US8415889B2 (en) 2009-07-29 2013-04-09 Toshiba Lighting & Technology Corporation LED lighting equipment
CN102032477A (zh) * 2009-09-25 2011-04-27 东芝照明技术株式会社 发光模块、灯泡型灯以及照明器具
CN102032477B (zh) * 2009-09-25 2013-11-13 东芝照明技术株式会社 发光模块、灯泡型灯以及照明器具
US8678618B2 (en) 2009-09-25 2014-03-25 Toshiba Lighting & Technology Corporation Self-ballasted lamp having a light-transmissive member in contact with light emitting elements and lighting equipment incorporating the same
US8998457B2 (en) 2009-09-25 2015-04-07 Toshiba Lighting & Technology Corporation Self-ballasted lamp and lighting equipment having a support portion in contact with an inner circumference of a base body
US8500316B2 (en) 2010-02-26 2013-08-06 Toshiba Lighting & Technology Corporation Self-ballasted lamp and lighting equipment
CN107093588A (zh) * 2017-04-21 2017-08-25 中航（重庆）微电子有限公司 一种芯片双面垂直封装结构及封装方法
CN107093588B (zh) * 2017-04-21 2019-09-03 华润微电子（重庆）有限公司 一种芯片双面垂直封装结构及封装方法

Also Published As

Publication number Publication date
US20030122231A1 (en) 2003-07-03
US6774492B2 (en) 2004-08-10
DE10259881A1 (de) 2003-07-24
TW200411856A (en) 2004-07-01
KR100444228B1 (ko) 2004-08-16
KR20030056174A (ko) 2003-07-04
CN1206727C (zh) 2005-06-15
JP2003204023A (ja) 2003-07-18
TW579586B (en) 2004-03-11

Similar Documents

Publication Publication Date Title
CN1206727C (zh) 芯片封装及其制造方法
CN1106691C (zh) 堆叠式半导体芯片封装及其制造方法
CN100336220C (zh) 微电子封装及其制造方法
KR100871709B1 (ko) 칩 스택 패키지 및 그 제조방법
CN1957462A (zh) 竖直堆叠的半导体器件
US7981796B2 (en) Methods for forming packaged products
KR20190062243A (ko) 패키지 구조체 및 그 제조 방법
CN1836319A (zh) 半导体封装中芯片衬垫布线的引线框
CN103681607A (zh) 半导体器件及其制作方法
CN101038908A (zh) 使用通路和重配线的层叠封装
CN1885536A (zh) 半导体封装
US20130270602A1 (en) Light-emitting diode package
CN1541053A (zh) 布线基体和电子部分封装结构
CN1199924A (zh) 芯片型半导体装置的制造方法
CN112736031A (zh) 转接板及其制作方法，半导体器件及其制作方法
CN1282242C (zh) 芯片比例封装及其制造方法
CN1206728C (zh) 芯片封装及其制造方法
US8722462B2 (en) Semiconductor package
CN203351587U (zh) 半导体器件
CN112397462B (zh) 半导体封装结构及其制造方法
CN1445846A (zh) 芯片比例封装及其制造方法
CN1367533A (zh) 与安装基片有可靠连接的半导体器件
CN115458513A (zh) 扇入型封装结构及其制备方法
KR20080020137A (ko) 역피라미드 형상의 적층 반도체 패키지
CN1131556C (zh) 半导体封装及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050615

Termination date: 20131227