CN1434515A - 使用垂直沟道晶体管的半导体存储器件 - Google Patents

使用垂直沟道晶体管的半导体存储器件 Download PDF

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CN1434515A
CN1434515A CN02130508A CN02130508A CN1434515A CN 1434515 A CN1434515 A CN 1434515A CN 02130508 A CN02130508 A CN 02130508A CN 02130508 A CN02130508 A CN 02130508A CN 1434515 A CN1434515 A CN 1434515A
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Abstract

本发明提供一种半导体存储器件包括多条字线、多条位线以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管。每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。每个形成第五和第六晶体管的源极和漏极的半导体区域形成在该基片上的一个PN结。根据本发明另一个方面，该SRAM器件具有多个SRAM单元，其中至少一个是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，以及每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。

Description

使用垂直沟道晶体管的半导体存储器件
技术领域
本发明一般涉及具有至少一个垂直SRAM单元的SRAM器件，该垂直SRAM单元中包括垂直晶体管以减小存储单元尺寸。特别地，本发明涉及一种具有至少一个垂直SRAM单元的SRAM器件，该垂直SRAM单元包括至少四个垂直晶体管。
背景技术
美国专利No.5576238涉及一种包括四个晶体管和两个电阻(4T/2R)的一种SRAM单元，其速度慢并且消耗较大能量。在其图7中所示的该实施例具有形成在电阻上方的两个晶体管，该电阻形成在基片上的两个普通晶体管之上。其中没有垂直晶体管在任何其它垂直晶体管之上。
美国专利No.5341327试图通过在六晶体管(6T)SRAM单元中都采用薄膜晶体管(“TFT”)而减小单元尺寸问题，该SRAM单元的电路图在其图36中示出。如其图5中所示，提供一对传输晶体管Q3和一对驱动晶体管Q1，它们由n型TFT所构成。一对p型负载晶体管Q5形成在中间绝缘层的表面上。该TFT 6T SRAM单元比4T/2R SRAM单元更小，但是仍然较慢。
美国专利No.5198683进一步在6晶体管(6T)SRAM单元中提供一对具有垂直沟道的负载TFT以及其它四个不同晶体管。但是，该垂直负载TFT位于与其它四个普通TFT相同的层面中，使得垂直负载TFT的源极和漏极不可避免地被水平弯曲。这样，该结构的尺寸减小效果相对地受到其单层结构所限制。美国专利No.6309930具有相同的问题。如其图4中所示，第四晶体管的漏极和源极4S/D1、4S/D2的未端被水平弯曲。
为了一个与减小单元尺寸完全不同的目的，即减小一个布线层，日本专利No.09-232447采用一种用于一个TFT的垂直沟道结构，从而在其图7D中在垂直TFT的栅极与另一个普通晶体管之间共用该基片作为一个布线层。顺便提及，垂直源极和垂直漏极被提供用于与垂直沟道相结合地工作。该参考标号仅仅采用在相同层中的一对垂直TFT作为负载晶体管与其它4个普通晶体管一同形成SRAM单元。
一个整体6T SRAM单元具有在例如单晶硅这样的整体半导体基片上形成的6个晶体管。一个6T整体SRAM单元比4T/2R SRAM单元或者6TFT SRAM单元的速度更快。它通常用CMOS(互补金属氧化物)技术来制作，其中4个晶体管为n沟道器件，而剩余的两个晶体管为p沟道器件。该6T结构提供几个优点，包括以低功率电平和高速度工作。但是，由于整体晶体管在基片中相互接近并且基本上在相同的平面上，因此利用形成在整体基片中的晶体管6T SRAM单元占据较大面积。结果，难以高密度地制作该常规的整体6T SRAM。
美国专利No.6204518B1通过把一对负载晶体管Q3和Q4叠放在一对驱动晶体管Q1和Q2以及一对传输晶体管Q5和Q6上方而减小该整体6T SRAM单元的尺寸。该结构的各个电路图和截面示图在其图1中示出。美国专利No.6271542B1和2001/0028059A1采用相同的方法。
专利PCT/JP99/02505公开要包含在一个触发非易失性6T SRAM单元中的一对PLED器件，如其图1中所示。如其图3中的PLED器件的截面示图所示，绝缘层708、709和710被提供在源极701和漏极700之间，以把泄漏电流减小为基本上为0。该PLED器件仅仅被设计为该6T SRAM单元的一个外部器件。
美国专利No.6229161针对另一种SRAM单元，其中包括与NMOS晶体管(仅仅两个元件：1T/1R)相连接的负微分电阻(“NDR”)器件，使得它占据比6T SRAM单元更小的空间。在图6中，具有薄的垂直PNPN结构的该NDR器件与垂直设置的NMOS相连接。由于该NMOS晶体管的源极和漏极之一在该基片上形成，因此它水平弯曲。
当前，需要进一步减小低功率SRAM单元的尺寸使其比现有结构更小，从而能够适应更加小型的移动电话、PDA和其它移动设备的需求。
发明内容
本发明的一个目的是在SRAM中提供小的和低功率的SRAM单元。
本发明的另一个目的是提供用于移动电话的64M或128M位的超低功率SRAM，以及高密度高速缓存SRAM。
根据本发明的一个方面，该半导体存储器件包括多条字线、多条位线以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管。每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。每个形成第五和第六晶体管的源极和漏极的半导体区域形成在该基片上的一个PN结。
根据本发明的一个更加具体的方面，第五和第六晶体管的栅极连接到字线，以及第五和第六晶体管的每个源极-漏极路径连接到该位线。另外，第五晶体管的栅极连接到第六晶体管的漏极，第六晶体管的栅极连接到第五晶体管的漏极，以及第五和第六晶体管的每一个具有与第一和第二晶体管相同的导电类型。否则，第五晶体管的栅极连接到第六晶体管的漏极，第六晶体管的栅极连接到第五晶体管的漏极，以及第五和第六晶体管的每一个具有与第一和第二晶体管不同的导电类型。
根据本发明的一个更加具体的方面，第一和第二晶体管的栅极形成在第一层面上，以及第三和第四晶体管的栅极形成在第二层面上。另外，第一晶体管的栅极形成在第一层面上，第二晶体管的栅极形成在第二层面上，第三晶体管的栅极形成在第三层面上，以及第四晶体管的栅极形成在第四层面上。
根据本发明一个更加具体的方面，形成第一晶体管的沟道的一个柱被围绕该柱的柱面的栅极所覆盖，它们之间具有一个绝缘层。第五和第六晶体管的沟道垂直地形成在该基片上，其中该基片由单晶硅所制成。
根据本发明另一个方面，该SRAM器件具有多个SRAM单元，其中至少一个是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，以及每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。
根据本发明一个更加具体的方面，该角度为90。
根据本发明的一个更加具体的方面，该垂直SRAM单元进一步包括一对电阻、一对水平晶体管或者另外一对垂直晶体管。
根据本发明的一个更加具体的方面，该对水平晶体管或该对另外的垂直晶体管作为一对传输、驱动或负载MOS晶体管，并且该负载晶体管是PMOS晶体管，而传输和驱动晶体管是NMOS晶体管。
根据本发明的一个更加具体的方面，四个垂直晶体管被分为在不同水平面上的两组，以及该垂直SRAM单元进一步包括该对电阻或该对另外的垂直晶体管，每一对被设置在这两个水平面之一上，或者在这两个水平面之上、之下或之间。另外，该位于不同水平面上的晶体管或电阻器被选择性地通过与对齐线相平行的至少一条垂直互连线相互连接。
根据本发明的一个更加具体的方面，该垂直互连线与平行于该基片表面的水平互连线、水平Vcc横梁(beam)和水平Vss横梁中的至少一个交叉连接。
根据本发明的一个更加具体的方面，该垂直互连线穿过垂直晶体管的至少一个栅极，该垂直晶体管的第一维度和第二维度与基片表面相平行，以及第三维度与该对齐线相平行。另外，该垂直互连线穿过至少两个栅极。
根据本发明的一个更加具体的方面，上述至少一个垂直互连线包括分别与两个垂直晶体管相连接的两个垂直互连线，从而在它们之间形成一个单位SRAM单元，其在与基片表面相平行的截面上的形状为对角或平行四边形形状。
根据本发明的一个更加具体的方面，该垂直SRAM单元进一步包括至少一对齐线，其分别通过两个与该对齐线相平行的垂直互连线连接到至少一个晶体管和电阻器，以及每条位线与多个位线接头相连接，每个接头由多个SRAM单元的两个相邻SRAM单元所共用。
根据本发明的一个更加具体的方面，每个垂直晶体管进一步包括一个栅极，其第一维度和第二维度与基片表面相平行，以及第三维度与该对齐线相平行。
根据本发明的另一个方面，该SRAM器件进一步包括至少另一个垂直SRAM单元，其在该垂直SRAM单元上方，它们之间具有一个绝缘层。
附图说明
从下文参照附图的详细描述中本发明的上述和其它特点和特性将变得更加清楚，其中相同的参考标号表示相同的部件，其中：
图1为根据本发明的垂直SRAM单元的第一实施例的电路图。
图2为图1中的根据本发明的垂直SRAM单元的第一实施例的结构的三维(3D)透视图。
图3示出从字线11(WL)的前端的平面观看图2中的3D结构的侧视图。
图4示出沿着图2的平面I-I截取的垂直SRAM单元的截面示图。
图5示出在图4中的垂直SRAM单元的第一对晶体管(水平)的截面示图。
图6示出在图4中的垂直SRAM单元的第二和第三对晶体管(垂直)的截面示图。
图7A-D示出图4中的垂直SRAM单元的第二对晶体管(垂直)的制作工艺过程。
图8A-D示出一个垂直互连线、一个垂直晶体管以及嵌入该垂直互连线和根据图7A-D制作的垂直晶体管的栅极之间的三维相互关系。
图9示出通过改变垂直晶体管的S-C-D柱和二氧化硅栅绝缘壁和形状而获得的图8A-D中的垂直晶体管的一种变形。
图10示出图2的第一实施例的多个SRAM单元的布局中垂直晶体管的顶视图。
图11示出图2的第一实施例的多个SRAM单元的布局中水平晶体管的顶视图。
图12示出采用由本发明的第一实施例或其变形的单位SRAM单元所构成的SRAM的一种电路的示意图。
图13示出由图2中的第一实施例变形的变形实施例1-1的示意图。
图14示出由图2中的第一实施例变形的变形实施例1-2的示意图。
图15为根据本发明的垂直SRAM单元的第二实施例的电路图。
图16为图15中根据本发明的垂直SRAM单元的第二实施例的结构的3D透视图。
图17示出由图16中的第二实施例变形的变形实施例2-1的示意图。
图18示出由图16中的第二实施例变形的变形实施例2-2的示意图。
图19示出从字线11(WL)的前端的平面观察图20中的3D结构的侧视图。
图20示出图16的第二实施例的多个SRAM单元的布局中水平晶体管的顶视图。
图21示出在图16的第二实施例的多个SRAM单元的布局中第一垂直晶体管Q1的顶视图。
图22示出在图20的第二变形实施例的多个SRAM单元的布局中第一垂直晶体管Q1的顶视图。
图23为根据本发明的垂直SRAM单元的第三实施例的电路图。
图24为图23中根据本发明的垂直SRAM单元的第三实施例的结构的3D透视图。
图25示出从字线11(WL)的前端的平面观察图24中的3D结构的侧视图。
图26示出取图24中的上栅极块的部分透视图的Q5、Q6的放大透视图。
图27示出在图24的第三实施例的多个SRAM单元的布局中垂直传输晶体管Q5、Q6的顶视图。
图28示出在图24的第三实施例的多个SRAM单元的布局中垂直负载/驱动晶体管Q1/Q3、Q2/Q4的共同顶视图。
图29示出在图24的第三实施例的多个SRAM单元的布局中水平互连线的顶视图。
图30A-C为示出第三实施例(图25)的SRAM单元与外围控制器件的相互关系的部分截面视图。
图31为根据本发明的垂直SRAM单元的第四实施例的电路图。
图32为图31中根据本发明的垂直SRAM单元的第四实施例的结构的3D透视图。
图33示出从位线9、9’(BL)的前端的平面观察图32中的3D结构的侧视图。
图34示出图32的第四实施例的多个SRAM单元的布局中水平晶体管的顶视图。
图35示出图32的第四实施例的多个SRAM单元的布局中垂直传输晶体管Q5、Q6的顶视图。
图36示出图32的第四实施例的多个SRAM单元的布局中垂直负载晶体管Q1、Q2的顶视图。
图37示出图32的第四实施例的多个SRAM单元的布局中水平互连线的顶视图。
图38为根据本发明的垂直SRAM单元的第五实施例的电路图。
图39为图38中根据本发明的垂直SRAM单元的第五实施例的结构的3D透视图。
图40示出从字线16(G/WL)的前端的平面观察图39中的3D结构的侧视图。
图41示出取图39中的上栅极块的部分透视图的Q5、Q6透视图。
图42示出图39的第五实施例的多个SRAM单元的布局中水平互连线的顶视图。
图43示出图39的第五实施例的多个SRAM单元的布局中水平晶体管的顶视图。
图44示出图39的第五实施例的多个SRAM单元的布局中四个垂直传输晶体管Q3、Q4、Q5、Q6的顶视图。
图45示出由图39中的第五实施例变形的变形实施例5-1。
图46示出图39的第五实施例的多个SRAM单元的布局中四个垂直传输晶体管Q3、Q4、Q5、Q6的顶视图。
图47为根据本发明的垂直SRAM单元的第六实施例的结构的3D透视图。
图48示出从字线16(G/WL)的前端的平面观察图47中的3D结构的侧视图。
图49示出图47的第六实施例的多个SRAM单元的布局中水平晶体管的顶视图。
图50示出图47的第六实施例的多个SRAM单元的布局中水平晶体管的顶视图。
图51示出图47的第六实施例的多个SRAM单元的布局中四个垂直传输晶体管Q3、Q4、Q5、Q6的顶视图。
具体实施方式
为了更加清楚和简明的描述所要求保护的主题，下面的定义给出在下文描述中所用的特定术语的含义。应当知道在此所用的术语是说明性而非限制性的。如在此所用：
“垂直晶体管”制作于基片或绝缘层上，包括在一条对齐线上对齐的源极、漏极和它们之间的沟道，该对齐线以大于0度的角度穿过该基片。换句话说，它不一定与底面或者任何基片表面相垂直。为了设计方面的考虑，垂直SRAM单元的源极或漏极的端部可能偏离该对齐线。最好，垂直晶体管的栅极具有与基片表面相平行的第一维度和第二维度，以及与对齐线相平行的第三维度。但是，为了设计方面的考虑，这种结构也可以有其它变化。垂直晶体管可以是一个整体晶体管、TFT等等。
“垂直SRAM单元”包括至少4个垂直晶体管。例如，6T SRAM单元可以包括一对普通晶体管(水平)或另外一对垂直晶体管。一个4T/2R SRAM包括一对电阻。如此类推，本发明针对于另外一种至少采用4个垂直晶体管的SRAM。
“垂直SRAM器件”包括至少一个垂直SRAM单元。
“垂直互连线”是通常在与对齐线相对齐的方向上在垂直SRAM单元中用于在晶体管、电阻器、电压线、字线或位线之间连接的互连线。换句话说，它不一定与底面或任何基片表面相垂直。
“水平晶体管”其根据现有技术形成在基片或绝缘层上，包括在基片上的一对P-N结。换句话说它不一定与底面或任何基片表面相平行。
“水平互连线”是在垂直晶体管中具有通常与对齐线相垂直的连接方向的互连线。换句话说，它不一定与底面或任何基片表面相平行。
第一实施例
参照图1中的电路图，根据本发明第一实施例的6T垂直SRAM包括两个负载PMOS晶体管Q1和Q2以及两个驱动NMOS晶体管Q3和Q4，其形成在由晶体硅晶片所制成的两个传输NMOS晶体管Q5和Q6的上方。负载MOS和驱动MOS的位置可以交换，只要传输MOS保留在底部(在基片上)即可。节点A连接负载晶体管Q2、驱动晶体管Q4和传输晶体管Q5的源极，以及负载晶体管Q1和驱动晶体管Q3的栅极。节点B连接负载晶体管Q1、驱动晶体管Q3和传输晶体管Q6的源极，以及负载晶体管Q2和驱动晶体管Q4的栅极。如第一实施例的三维图(图2)中所示，Q1包括源极8、栅极2和漏极7。Q2包括源极8’、栅极2’以及漏极7’。Q3包括源极6、栅极1以及漏极5。Q4包括源极6’、栅极1’以及漏极5’。在本发明中每个垂直晶体管的源极和漏极通常具有统一的特性，使得它们可以交换而不影响相关的垂直晶体管的性能。Q5、Q6(未示出)用图2中所示的结构来构造。
本说明书的三维示图中的所有组件被简化为横梁、柱、方块、板块、杆、条带等等，其形状仅仅是示意性的而不是限制性的，并且在半导体制造工艺中它们可以是不规则的。另外，组件的尺寸可以被延长，从而连接到其它SRAM单元的组件或者用于其它设计目的。另外，为了简化，组件的方向通常被设置为(1)垂直或水平，以及(2)相互平行对齐或者形成45度、60度或90度的交叉这可能偏离任何设计方面的考虑或者制造的限制。
一对位线9(真(true))、9’(条(bar))、一对位线接头10、10’以及字线11位于水平晶体管上方。每个传输晶体管Q5和Q6包括一个活性区。在驱动晶体管Q3和Q4上方有两条埋在中间绝缘膜中的水平互连横梁3和3’。该水平互连横梁3’把Q2、Q4连接到垂直互连柱4，以及水平互连横梁3把Q1、Q3连接到垂直互连柱4’。Q1、Q2分别连接到Vcc横梁12、12’，以及Q3、Q4分别连接到Vss横梁13、13’。图3示出从字线11(WL)的前端平面观察图2中的结构的侧视图。因此，可以实现高集成度和低驱动电压操作。
本发明的6个晶体管可以是整体MOS晶体管或TFT。这6个晶体管最好是4个n沟道器件和2个p沟道器件，但是也可以是4个p沟道器件和2个n沟道器件，使得该SRAM可以用NMOS或PMOS技术来制作。另外，MOS(金属氧化物半导体)晶体管可以由MIS(金属绝缘体半导体)晶体管来代替。形成在该基片中的两个普通(水平)晶体管最好作为传输元件。根据由本领域的专业人员在设计方面的考虑设置掺杂剂的浓度。实现垂直SRAM设计的缺点是由于额外的水平和垂直互连线的结果导致与常规的6T SRAM单元相比其制造的复杂度增加。
在下面描述第一实施例的工艺流程作为本发明的一个例子。本发明的其它实施例可以使用类似的制造工艺在不同尺寸的区域上实现。该单元结构的制造基于现有的CMOS技术，另外增加外延生长步骤，以制造垂直晶体管，并且该工艺类似于常规的DRAM电容器层叠工艺，只是用垂直晶体管来代替该电容器。
沿着图2中的平面I-I截取的垂直SRAM单元的截面示图在图4中示出(其中显示两个相邻的SRAM单元)。用于制造垂直SRAM单元的工艺首先在硅基片21上形成两个水平NMOS晶体管Q5和Q6，在Q5、Q6的上方形成两个垂直PMOS晶体管Q3和Q4，然后采用相同的步骤在Q3、Q4上叠加两个垂直NMOS晶体管Q1和Q2。在下文的讨论中，32表示钨层或插塞，33表示阻挡层金属，34表示中间绝缘层，35表示氮化硅(p-SiN)层，36表示垂直晶体管的氧化硅栅电介质，37表示垂直晶体管的多晶硅栅区或栅极，38表示垂直晶体管的多晶硅源区，39表示垂直晶体管的多晶硅漏区，以及40表示垂直晶体管的多晶硅沟道区。一条短线和一个数字被复加到上述部件，以表示在SRAM单元中的相同材料的不同层面。该组件的相对尺寸通常与图4成比例。
如图5的SRAM单元的第一对垂直晶体管的截面视图所示，两个NMOS水平晶体管Q5和Q6由常规方法通过在p型硅基片21上蚀刻两个通孔，根据STILOCUS(硅的局部氧化)方法淀积线型氧化硅(扩散阻挡层)22，然后用间隙填充氧化硅23填充该孔而形成。然后薄的栅极氧化硅膜28通过热氧化而产生。多晶硅电极29被加热并且与字线WL整体形成。栅极29(字线WL)可以由包括掺杂有n型杂质的低阻多晶硅膜和W硅化物(WSi)膜的双层导体膜所构成，或者由包括按次序形成的低阻多晶硅膜、TiN(氮化钛)膜和W膜的三层导体膜所形成。浅的源区24和浅的漏区25通过把杂质离子注入到基片21而形成，以及深的源区26和深的漏极27也是通过离子注入到基片21而形成。
通过CVD方法按次序在栅极29上淀积氮化硅膜31、第一层间绝缘层34-1以及氮化硅35-1。然后通过光刻胶掩膜对这三个层面31、34-1和35-1进行各向异性蚀刻，以形成与栅极29邻近的侧壁衬垫以及4个连接孔。该绝源膜31可以由氧化硅膜所构成，以取代氮化硅膜。通过在淀积第一阻挡层金属33-1之后在该连接孔内进行溅射而淀积第一组钨插塞32-1。铝合金可以用于取代钨。
通过CVD方法淀积第二层间绝缘层34-2。然后通过光刻胶掩膜对第二层间绝缘层34-2进行各向异性蚀刻，形成第一对位线接触孔。通过CVD方法按次序在该表面上和该对位线接触孔内淀积第二阻挡层金属33-2、第二钨层32-2。然后，层面33-2和32-2被腐蚀到与第二层间绝缘层34-2的表面相齐平的水平面上。然后，通过CVD方法在该表面上淀积第三阻挡层金属33-3和钨层32BL。然后通过光刻胶掩膜对33-3、32BL层面进行各向异性蚀刻，形成一对BL横梁。第二层间绝缘层34-2再次淀积在该表面上以及淀积在该BL横梁之间的空间中。然后，第二层间绝缘层34-2被蚀刻到与BL横梁的顶部相齐平的水平面。相应地，一对BL横梁与该表面上的层间绝缘横梁34-2交替。同时，一对BL接头(10，10’)被形成为把一个钨插塞32-1连接到一个BL横梁。
通过CVD方法淀积氮化硅35-2。然后通过掩膜对两个层面34-2、35-2(在32BL横梁之间的区域)进行各向异性蚀刻，以形成一对垂直互连孔(其通过相应的垂直互连线连接到要形成的垂直晶体管Q1、Q2、Q3或Q4)。在淀积第三阻挡层金属33-3之后通过在该互连孔内进行溅射而淀积第一对钨垂直互连线32VIC-1。
通过从图3的平面II’-II’向下观察，图11示出在图2的第一实施例的多个SRAM单元的布局中的水平晶体管的顶视图。具体来说，44和44’表示一对水平晶体管Q5和Q6的两个活性区域。这种结构使得普通晶体管的活性区域沿着与字线和位线形成除了90度或180度之外的一个夹角的一条直线延伸。45表示用于图2中的第一实施例的单元的区域。如图4中所示，垂直互连线32-1、32VIC-1把Q1、Q6的漏极连接至Q3、Q4的漏极。考虑到对齐容限和其它设计需要，32-1、32VIC-1不一定要与4和4’之间百分之百对齐。
接着，根据图7A-D中所示的步骤，示出为图6的底部的两个垂直NMOS晶体管Q3和Q4形成在图4的水平晶体管Q5和Q6之上。现在参见图7A，通过CVD方法顺序地淀积第四阻挡层金属33-4、第四钨层32-4和第五阻挡层金属33-5。通过光刻胶掩膜对上述层面进行各向异性蚀刻，形成一些凹谷，然后把它腐蚀为与第五阻挡层金属33-5的水平面相齐平，以形成与层间绝缘横梁34-3交替的一对电压横梁Vss。
下面参见图7B，如下形成PMOS晶体管Q3和Q4的垂直源极-沟道-漏极柱(S-C-D)。通过CVD方法按次序淀积第一多晶硅源极层38-1(掺杂有n型杂质，例如P、As)、第一多晶硅沟道层40-1(掺杂有p型杂质，例如B、BF2)、以及第一多晶硅漏极层39-1(掺杂有n型杂质，例如P、As)。这样还可以通过离子注入形成第一多晶硅源极层38-1，第一多晶硅沟道层40-1和第一多晶硅漏极层39-1。在该表面上淀积第一掩膜层(在以后被完全除去，从而在图7B的最终结构中没有显示该层面)，然后对第一掩膜进行蚀刻以形成一对第一掩膜图案(mask cap)41。该第一掩膜图案41然后被用作为把三个多晶硅层38-1、40-1、39-1蚀刻为两个S-C-D柱的掩膜。然后在包括S-C-D柱的顶部和侧面的整个表面上淀积第一栅极氧化硅绝缘层36-1。
参见图7C，在整个表面上淀积栅极层间绝缘层34-4，然后把它腐蚀到刚好比第一掩膜图案41的水平面更高的水平面。第二掩膜层(在以后被完全除去，从而在图7C的最终结构中没有示出)被淀积在该表面上，然后对第二掩膜进行腐蚀，以形成一对第二掩膜图案(未示出)。该第二掩膜图案然后被用作为把栅极层间绝缘层34-4蚀刻为一对栅极绝缘柱34-4的掩膜。然后，在整个表面上淀积栅极多晶硅37-1，接着把它腐蚀到与S-C-D柱的顶部相齐平的水平面。通过该步骤在S-C-D柱顶部上的栅极氧化硅绝缘层36-1和第二掩膜图案被完全除去，而保留第一掩膜图案41。
然后，第一掩膜图案41被用作为从栅极多晶硅37-1和栅极绝缘柱34-4腐蚀一个薄的层面的掩膜。并且再次把栅极层间绝缘层34-4淀积在整个表面上，然后把它腐蚀为刚才比第一掩膜图案41高的一个水平面。这样，栅极多晶硅37-1上除了面对栅极氧化硅绝缘层36-1之外的表面被栅极绝缘层34-4所围绕。然后，通过腐蚀S-C-D柱的顶部而除去第一掩膜图案41。
通过CVD方法顺序地淀积第六阻挡层金属33-6以及钨层32HIC(水平互连线)。钨层32HIC被腐蚀为平整的表面，然后在整个表面上淀积第七阻挡层金属33-7。然后通过光刻胶掩膜对三个层面33-6、32HIC和33-7进行各向异性蚀刻，以在一个S-C-D柱之间形成水平互连线。然后，第三次在整个表面上淀积栅极层间绝缘层34-4，然后把其腐蚀为刚好比第七阻挡层金属33-7更高的一个水平面。
参见图7D，在该表面上淀积第三掩膜层(在以后被完全除去，从而没有在图7D的最终结构中示出)，然后对第三掩膜进行腐蚀以形成一对第三掩膜图案(未示出)。然后使用该第三掩膜图案作为掩膜把在图7C中的所有层面腐蚀为两个垂直互连孔。然后在所有表面上淀积第八阻挡层金属33-8，然后在整个表面上淀积钨层32VIC-2(垂直互连线)，并且填充在垂直互连孔中。第三掩膜图案然后被除去。如此完成两个垂直NMOS晶体管Q3和Q4。
通过截取图2的部分截面II-II从三维透视图查看该处理，图8A示出Q4和垂直互连线4’(或钨32VIC-2)的放大截面示图。如上文所述，Q4包括源极6’(或者多晶硅38-1)、栅极1’(或者多晶硅37-1)以及漏极5’(多晶硅39-1)。特别地，氧化硅栅绝缘壁36-1是筒状。图8B示出图8A中的结构的三维透视图，以及图8C示出图8A中的结构的顶视图。通过从图2的部分截面III-III截取，图8D示出嵌有Q4的S-C-D柱和垂直互连柱4’的栅极块1’的放大侧视图。
图9示出通过把S-C-D柱和氧化硅栅极绝缘壁36-1形状从圆柱改变为方形所获得的图8A-D中的垂直晶体管的一种变形。另外，氧化硅栅极绝缘壁36-1不再包住S-C-D柱的所有侧面，而是仅仅包住三个侧面。在另一个变形中，在图8A-D中的栅极块被缩小在包住氧化硅栅绝缘壁36-1的圆柱壁中，并且被一种绝缘材料围绕。
最后，通过CVD方法在图6的顶部顺序淀积的两个垂直PMOS晶体管Q1和Q2(掺杂有例如P、As这样的n型杂质的源极和漏极以及掺杂有例如B、BF2这样的p型杂质的沟道)，利用类似上文所述的步骤形成在图7的垂直NMOS晶体管Q3和Q4的顶部上，只是用一对钨横梁32-4(Vcc)代替该钨层32HIC(水平互连线)。
通过从图3中的平面I’-I’向下看，图10示出在图2的第一实施例的多个SRAM单元的布局中的垂直晶体管的顶视图。具体来说，在图10中的垂直晶体管(平行四边形)的单元形状与图11中的水平晶体管的单元形状不同。46和46’表示叠加在另一对垂直晶体管Q3和Q4上方的一对垂直晶体管Q1和Q2的位置。47和47’表示叠加在另一对栅极1和1’上方的一对栅极2和2’的位置。由于对齐容限或任何其它设计方面的考虑，要求任何这种叠加必需精确。49和49’表示叠加在由多个SRAM单元所共用的该对Vss横梁上方的该对Vcc横梁的位置。通过把一个单元与另一个单元头相对称地设置，两个单元共用Vss和Vcc。3和3’表示该对水平互连线。4和4’表示在如上文所述的一个步骤或两个分离的步骤形成的该对水平互连线。具体来说，在图10中的4和4’覆盖图11中的4和4’(直接叠加在其上方)。
上文所述的制造方法可以有许多种变化。例如，由SiO2所制成的掩膜和层面可以通过淀积处理方法或者通过热氧化方法而产生。不但可以淀积过程中而且可以在淀积之后对多晶硅进行掺杂。
另外，通过移动水平层面、组件或其它部分可以容易地更改第一实施例。例如，Q1、Q2和Vcc的整体水平面可以与Q3、Q4和Vss的水平面相交换。如图13中所示，更改的实施例意见1从栅极2、2’切除图2中的水平互连线4、4’的顶部，从而减少与长插塞相关的制造难度。根据图14，另一个更改的实施例1-2具有用于Q3、Q4的分离的一对水平互连线3、3’(而不是在Q1、Q3和Q2、Q4之间共用)，从而减少Q1和Q3以及Q2和Q4之间任何不希望的干扰。另外，Vss横梁被分别在Q1和Q3以及Q2和Q4之间向上移动。因此，Q3、Q4的沟道方向(S-＞D)被反向，与Q1、Q2的沟道方向相一致。另外，在图14中的垂直互连线4、4’的顶部还可以从栅极2、2’上切除，从而减少与长插塞相关的制造难度。
另外，如下文在第七实施例中所述，负载晶体管Q5和Q6可以从第一实施例中除去。因为在所有变型中由SRAM单元所占据的有效面积被减小，半导体基片21的面积也被减小，从而增加一个晶片的制造的单元数目。
图12示出根据本发明的第一实施例或其变型的多个单位SRAM单元的采用SRAM矩阵50的电路。该电路包括列I/O51、列解码器52、行解码器53、输入数据控制54、控制逻辑55、列地址缓冲器56和行地址缓冲器57。垂直晶体管不但可以用于SRAM矩阵50，而且还可以用于所有其它处围设备，例如列解码器52，以减小在晶片上的所需表面面积，从而减小该器件和整个电路的尺寸。
第二实施例
参见图15中的电路图，根据本发明第二实施例的6T垂直SRAM包括位于制作在基片中的两个传输NMOS晶体管Q5和Q6上方的4个不同水平面上的两个负载PMOS晶体管Q1和Q2以及两个驱动NMOS晶体管Q3和Q4。负载MOS和驱动MOS的水平面可以被交换，只要传输MOS保留在底部(在基片中)即可。如第二实施例的三维图所示(图16)，Q1包括源极8、栅极2和漏极7。Q2包括源极8’、栅极2’和漏极7’。Q3包括源极6、栅极1和漏极5。Q4包括源极6’、栅极1’和漏极5’。Q5、Q6(未示出)构造在图16中所示的结构下方。一对位线9、9’、一对位线接头10、10’以及字线11构造在该水平晶体管上方。每个传输晶体管Q5和Q6包括一个活性区。
在晶体管Q1和Q3上方的是通常与Q2的栅极2’和Q4的栅极1’相平行的两条水平互连横梁 3和 3’。在晶体管Q2和Q4下方的是通常与Q1的栅极2和Q3的栅极1相平行的两条水平互连横梁3和3’，其分别把Q2、Q4连接到垂直互连柱。Q1、Q2连接到一个Vcc横梁12，以及Q3、Q4连接到一个Vss横梁13。因此，可以获得高集成度和低驱动电压工作。在基片上所需的面积被减小为大约第一实施例中所需的面积的3/4，以及由于采用共用特征Vcc、Vss横梁的数目减小到第一实施例中的横梁数目的一半。但是，水平互连线和垂直互连线的数目被加倍。
该第二实施例还可以通过移动该水平面、组件或它们的部分而容易地更改。如图17中所示，一个更改的实施例2-1从栅极2上切除图16中的垂直互连线4、4’的顶部，从而减小与长插塞相关的制造难度。另外，如下文在第七实施例中所述，负载晶体管Q5和Q6可以从第二实施例中取消。
参见图18，一个变型实施例2-2具有在Q2和Q3之间共享的水平互连线。相应地，每个单元的水平互连线的总教从图19中的4条减小为3条。结果，Q1、Q2的栅极块的方向被交换，从而在图17中的水平互连线3和 3’在图20中对齐，以合并为一条水平互连线3。图19示出从字线11(WL)的前端的平面观察在图18中的三维结构的侧面视图。
通过从图19中的平面I’-I’向下观察，图20示出在图18的第二实施例的多个SRAM单元的布局中的水平晶体管的顶视图。具体来说，44表示水平晶体管Q5、Q6中的一个晶体管的活性区域。位线接头10把Q5、Q6中的一个漏极连接到一条BL横梁。通过把单元45-1设置为与单元45-2背对背，这两个单元共用位线接头。另一方面，在第一实施例中的每个SRAM单元45-1和SRAM单元45-2连接到各个位线接头(图11)。这样，在第二实施例中的位线接头数目被减小为第一实施例中的数目的一半。
从图19中的平面II’-II’向下观察，图21示出在第二实施例的多个SRAM单元的布局中的第一水平晶体管Q1的顶视图。具体来说，在图20中的水平晶体管(平行四边形)的单元形状与图21中的垂直晶体管的单元形状不同。46表示垂直晶体管Q1(重叠在其它三个垂直晶体管Q2、Q3、Q4的上方)。47表示刚好在另一个栅极1’上方的栅极2，以及48表示刚好在另一个水平互连线3’上方的水平互连线3，它们之间具有两个栅极2’、1。49表示刚好在信号Vss横梁的上方的信号Vcc横梁，其由多个SRAM单元共享。由于对齐容限或者任何其它设计方面的考虑，任何这种叠加或削顶是不精确的。如图10中的第一实施例所示，通过在22中把单元45-1与单元45-2对称地设置，这两个单元共用Vss和Vcc。
类似于图21，图22示出在图18的第二变型实施例的多个SRAM单元的布局中的第一垂直晶体管Q1的顶视图。47和48也表示栅极2和水平互连线 3，但是该栅极2被置于图22中的水平互连线 3的下方，而不是在图21中的水平互连线 3的上方。
由于在所有实施例中由SRAM所占据的有效面积被减小，因此还可以减小半导体基片的所需面积，使得在一块晶片上形成的单元数目增加。第二实施例的处理流程类似于第一实施例的流程，并且容易被本领域中的技术人员所实现。
第三实施例
通过从第一实施例中取消基片，即通过把两个不同晶体管Q5和Q6替换为三对垂直晶体管Q5和Q6，可以获得第三实施例。参见图23中的电路图，根据本发明的第三实施例的6T垂直SRAM进一步把第一实施例中的传输晶体管Q5和Q6移动到两个负载PMOS晶体管Q1和Q2以及两个驱动NMOS晶体管Q3和Q4的上方。如第三实施例的三维图所示(图24)。负载MOS和驱动MOS的水平面可以被交换，只要传输MOS保留在共用的栅极块中即可。实事上，图24中的整个三维结构甚至可以倒置。Q1包括源极6、栅极1和漏极5。Q2包括源极6’、栅极1’和漏极5’。Q3包括源极8、栅极2和漏极7。Q4包括源极8’、栅极2’和漏极7’。Q5包括源极 6、栅极 1和漏极 5。Q6包括源极6’、栅极 1和漏极 5’。特别地，Q5、Q6直接叠加在该对垂直互连线4、4’的上方。方块 1中嵌入有Q5、Q6的栅极和字线11(共用栅极/WL)。一对位线9、9’被移动到顶端直接与Q5、Q6相连接，这样不需要位线连接。图25示出从位线9、9’(BL)的前端的平面观察图24中的结构的侧视图。该单元仅仅通过在硅基片上的垂直MOSFET所形成。
在晶体管Q3和Q4上方的是埋在中间绝缘膜中的两条水平互连横梁3和3’。该水平互连横梁3把Q2、Q4连接到垂直互连柱，以及水平互连横梁3’把Q1、Q3连接到垂直互连柱4’。Q1、Q2连接到一个共用的Vcc横梁12，以及Q3、Q4连接到一个共用的Vss横梁13。刚好在单个Vcc横梁上的单个Vss横梁由多个SRAM单元所共用。因此，可以获得高集成度和低驱动电压工作。由于第三实施例中的垂直Q5、Q6比第一实施例中的Q5、Q6占用更少的面积，因此第三实施例比第一实施例具有更小的单元尺寸。由于三个水平面(而不是四个水平面)的垂直结构，因此第三实施例还具有比第二实施例更小的单元高度。
取图24中的上栅极块的部分透视图，图26示出嵌入在栅极块20(或 1)的两个对角中的Q5、Q6的放大透视图。如第一实施例中所述，Q5，Q6的氧化硅栅绝缘壁18都为柱形。并且栅极块 1中嵌入有Q5和Q6。共用栅极特征仅仅可用于一对传输晶体管(但不用于一对负载或驱动晶体管)。
通过从图25中的平面I’-I’向下看，图27示出在图4的第三实施例的多个SRAM单元的布局中的垂直传输晶体管Q5和Q6的顶视图。具体来说，46表示叠加在垂直互连线4’、4上方的垂直晶体管Q5和Q6之一。16表示嵌入有多个块 1的一个长条结构，该块1中嵌入有Q5、Q6的栅极和字线11。45表示用于图24中的第二实施例的单元的区域。
通过从图25的平面II’-II’向下观察，图28示出在图24的第三实施例的多个SRAM单元的布局中的垂直负载/驱动晶体管Q1/Q3、Q2/Q4的共同顶视图。具体来说，46表示叠加在另一个垂直晶体管Q4上方而不是在任何垂直互连线上方的垂直晶体管Q2。47表示在Q4的栅极2’上方的Q2的栅极1’。45表示用于图24中的第三实施例的单元的区域。通过把单元45-1与单元45-2相对称地设置，两个单元共用Vss和Vcc。另一方面，通过把单元45-1设置为与单元45-3相平行，这两个单元不共用Vss和Vcc。由于对齐容限或者任何其它设计方面的考虑，任何这种叠加或削顶是不精确的。
在图28中的第三实施例的布局具有设置在方形的两个对角上的一对垂直晶体管以及设置在该方形的另外两个对角上的一对垂直晶体管。另一方面，在图10中的第一实施例的相应布局具有设置在平行四边形的两个对角上的一对垂直晶体管和设置在平行四边形的另外两个对角上的一对垂直互连线。在图21中的第二实施例的相应布局具有设置在三角形的一个角上的一个垂直晶体管和设置在三角形的另外两个角上的一对垂直互连线。
通过从图25中的平面III’-III’向下观察，图29示出在图24的第三实施例的多个SRAM单元的布局中的水平互连线的顶视图。该互连线3与图28中的驱动/负载晶体管47的栅极位置相垂直。图28中的垂直晶体管的单元的形状(方形)与在图29中的水平互连线的单元的形状相同。
第三实施例的垂直SRAM单元仅仅由在硅或多晶硅的基片上的垂直MOSFET所制成。具有硅基片的该垂直MOSFET的特性与在多晶硅上的MOSFET不同。该硅基片是优选的，以提供更好的迁移率和更小的泄漏电流。
通过移动该水平面、组件或者它们的位置还可以容易地更改该第三实施例。例如，Q1、Q2和Vcc的整体水平面可以与Q3、Q4和Vss的水平面交换。另外，如下文第七实施例中所述，可以从第三实施例中取消负载晶体管Q5和Q6。
第三实施例还可以应用于图12中的SRAM矩阵50，其使用该SRAM矩阵50作为主存储器。第三实施例的处理流程与第一实施例相类似，并且容易由本领域的普通技术人员所实现。由于第三实施例的无基片特性，它可以与第一和第二实施例的外围控制器件不同地设置。
图30A、30B为示出第三实施例(图25)的SRAM单元与外围控制器件(例如，解码器52)的部分截面。解码器52为根据本发明的除了另一个SRAM单元之外的任何外围电路器件的一个例子。根据常规方法在该基片中形成解码器52，因此它包括具有栅极60、源/漏区61和浅沟槽绝缘体62的一个水平MOSFET。在图30A中，垂直SRAM单元直接形成在基片的上方。相反，图30B的垂直SRAM单元形成在一个沟槽内部，其是通过与浅沟槽62相同的SIT处理而获得的。如此，图30B的垂直SRAM单元与解码器52之间的布线比图30A中的结构更短并且更容易形成。换句话说，可以在基片表面上或者在基片表面的沟槽中形成垂直SRAM单元。
另外，第三实施例的垂直SRAM单元可以直接形成在外围水平MOSFET上方，该外围水平MOSFET形成在该基片中，如图30C所示。结果，显著地缩短该连接线，并且还显著地减小所需面积。
如第一实施例的讨论中所述，任何外围控制器件可以由垂直晶体管所形成。如图30C中所示，另一个解码器53包括外围直的垂直MOSFET(没有使用硅基片)，其包括栅极63，源极64和漏极65。由于该外围垂直MOSFET也形成在硅或多晶硅基片上方，因此解码器53容易通过基片上的线路66与第三实施例的垂直SRAM单元相连接。
另外，在图30A中的硅基片可以由绝缘层69所代替，使得形成在图30C中的绝缘层69上的垂直SRAM单元置于图30C的垂直SRAM单元上方。这样，进一步由这种多层结构减小面积。
简而言之，通过(1)把任何常规外围器件埋在垂直SRAM单元下方；(2)采用直的垂直外围器件(没有使用基片)与直的垂直SRAM单元相连接；和/或(3)把一个或多个直的垂直SRAM单元相互叠加以形成多垂直层结构，第三实施例与第一实施例相比可以进一步减小电路的有效面积。
第四实施例
第四实施例是第一和第三实施例的混合。本实施例是通过用第一实施例中的一对水平晶体管代替第三实施例中的底部的一对垂直晶体管而获得的。参见图31中的电路图(与图23完全相同)，根据本发明第四实施例的6T垂直SRAM包括形成在两个负载PMOS晶体管Q1和Q2上方的两个传输NMOS晶体管Q5和Q6，该两个负载PMOS晶体管Q1和Q2形成在基片上的两个驱动NMOS晶体管Q3和Q4上方。负载MOS和驱动MOS的水平面可以交换，只要传输MOS保持在共享栅极块中即可。如第四实施例的三维图中所示(图32)，Q1包括源极8、栅极2和漏极7。Q2包括源极8’、栅极2’和漏极7’。Q3包括源极6、栅极16和漏极5。Q4包括源极6’、栅极16和漏极5’。Q5、Q6(未示出)形成在图32中所示的三维结构的下方。
Vcc横梁和一对水平互连线17、17’形成在水平晶体管上方。每个驱动晶体管Q3和Q4包括一个活性区。块16嵌入有Q5、Q6的栅极和字线11(共用的栅极/WL)。一对位线9、9’被移动到顶端，与Q5、Q6直接连接，从而不需要位线接头。图33示出从位线9、9’(BL)的前端平面观察在图31中的结构的侧视图。
水平互连横梁17把Q4连接到垂直互连柱4，以及水平互连横梁17’把Q3连接到垂直互连柱4’。在驱动晶体管Q3和Q4上方的是埋在层间绝缘膜中的一对水平互连横梁3、3’。该水平互连横梁3把Q2连接到垂直互连柱4，以及水平互连柱3’把Q1连接到垂直互连柱4’。Q1、Q2分别连接到Vss横梁12、12’，以及Q3、Q4通过Vcc接头14、14’连接到Vcc横梁13。在Vcc横梁上方的Vss横梁由多个SRAM单元所共用。图33示出从水平互连线17，17’(HIC)的前端的平面观察图31中的结构的侧视图。因此，可以实现高集成度和低驱动电压工作。
从图33中的平面I’-I’向下观察，图34示出图32的第四实施例的多个SRAM单元的布局中的水平晶体管的顶视图。17、17’表示两个水平互连线。58表示Vss/Vcc接头。45表示用于图32中第四实施例的单元的一个区域。与第三实施例相比，其较大的水平晶体管比其垂直传输晶体管更快，并且它们可以容易地在硅基片上形成。与其它实施例相比(图11、20)，该实施例需要比第一、第二和第三实施例中的基片更大的面积。但是，前三个实施例不具有第四实施例的内部比较特征。
通过从图33的平面II’-II’向下观察，图35示出在图32的第四实施例的多个SRAM单元的布局中的垂直传输晶体管Q5和Q6的顶视图。具体来说，46、46’表示分别叠加在垂直互连线4’、4上方的垂直晶体管Q5和Q6。16表示具有多个块16的长条结构，每个块16嵌入有Q5、Q6的栅极和字线11。45表示用于图32中的第四实施例的单元的区域。与第三实施例相比，图35基本上与图27相同，只是其下方块16比第三实施例的更长，例如长25％。这是图36中的布局和图32中的三维结构的直接结果。
通过从图33中的平面III’-III’向下观察，图36示出在图32的第四实施例的多个SRAM单元的布局中的垂直负载晶体管Q1和Q2的顶视图。具体来说，46表示垂直晶体管Q2，其叠加在水平互连线3上，而不是象上文的实施例那样叠加在任何垂直互连线或垂直晶体管上。47表示Q2的栅极2’。通过把单元45-1与单元45-2相对称地设置，两个单元共用Vss和Vcc。另一方面，通过把单元45-1设置为与单元45-3相平行，这两个单元不共用Vss和Vcc。由于对齐容限或者任何其它设计方面的考虑，任何这种叠加或削顶是不精确的。与第三实施例相比，图36几乎与图28相同，只是其下行比第三实施例的更长，例如长25％。这也是如下布局和图32中的三维结构的一个直接结果。第四实施例具有图33中的布局，其具有与第三实施例相同的形状，但是一对垂直晶体管设置在较大的方形的两个对角上，以及一对垂直互连线设置在该方形的另外两个对角上。因此，第四实施例的最小间距大于第三实施例中的最小间距，并且大于第一和第二实施中的最小间距。
从图33中的平面VI’-VI’向下观察，图37示出在图32的第四实施例的多个SRAM单元的布局中的水平互连线的顶视图。该互连线3与图36中的驱动/负载晶体管47的栅极位置相垂直。与第三实施例相比，图37几乎与图29相同，只是其下行比第三实施例更长，例如长25％。如此类推，这也是上述布局和图32中的三维结构的一个直接结果。
还可以通过移动组件或它们的位置而容易地更改第四实施例。如下文在第七实施例中所述，负载晶体管Q5和Q6可以从第四实施例中取消。
第四实施例的处理流程与第一实施例或任何其它先前的实施例相类似，这容易由本领域的普通技术人员所实现。
第五实施例
该第五实施例是通过把第四实施例中Q1、Q2与Q3、Q4交换，然后把四个垂直晶体管Q5、Q6、Q3、Q4置于相同的水平面上而获得的。参见图38中的电路图(类似于图31)，根据本发明第五实施例的6T垂直SRAM包括两个传输NMOS晶体管Q5和Q6，其与形成在晶体硅晶片中的两个负载PMOS晶体管Q1和Q2上方的两个驱动NMOS晶体管Q3和Q4位于相同的水平面上。该驱动MOS最好具有与传输MOS(嵌入在共用栅极块中)相同的导电性，从而把用于驱动MOS的制造工艺与传输MOS相结合。如第五实施例的三维图所示(图39)，Q3包括源极6、栅极1和漏极5。Q4包括源极6’、栅极1’和漏极5’。Q5包括源极 6、栅极 16和漏极 5。Q6包括源极 6’、栅极16和漏极 5’。Q1、Q2(未示出)形成在图39中所示的三维结构下方。
一对位线9、9’连接到Q5、Q6的顶部，从而不需要位线接头。每个负载晶体管Q5和Q6包括一个活性区。一个Vcc横梁和一对水平互连线17、17’形成在水平晶体管上方。该块 1嵌入有Q5、Q6的栅极以及字线11(共用的栅极/WL)。图40示出从字线16(G/WL)的前端的平面观察图39的结构的侧视图。
水平互连横梁17把Q6连接到垂直互连柱4，以及水平互连横梁17’把Q5连接到垂直互连柱4’。在驱动晶体管Q3和Q4上方的是埋在层间绝缘膜中的一对水平互连横梁3、3’。该水平互连横梁3把Q3连接到垂直互连柱4，以及水平互连柱3’把Q4连接到垂直互连柱4’。在本实施例中比第四实施例另外提供一对水平互连线 3、 3’。该水平互连横梁 3把Q6连接到垂直互连柱4，以及水平互连横梁 3’把Q5连接到垂直互连柱4’。Q3、Q4连接到一条共用的Vss横梁12，以及Q1、Q2把Vcc横梁13与Vcc接头14、14’相连接。因此，可以实现高集成度和低驱动电压工作。与所有上述实施例相比，本实施例的单元高度最低，因为仅仅需要单个垂直晶体管层面。另一方面，第一和第四实施例都具有两个垂直层面，第三实施例具有三个垂直层面，以及第二实施例具有四个垂直层面。
取图39中的顶端栅极块的部分透视图，图41示出嵌入在栅极块20(或16)两端的Q5、Q6的放大透视图。如第一实施例中所述，Q5、Q6的氧化硅栅绝缘壁18都为筒形。栅极块16嵌有Q5和Q6。共用的栅极特征仅仅可以应用于一对传输晶体管(而不是一对负载或驱动晶体管)。
通过从图40的平面I’-I’向下观察，图42示出在图39的第五实施例的多个SRAM单元的布局中的水平互连线的顶视图。68、68’表示垂直晶体管Q3、Q4的位置。互连线3、3’与图39中的垂直晶体管的栅极相垂直。45表示用于图39中的第五实施例的一个单元的区域。分别与第三/第四实施例相比，图43看起来几乎与图29/37相同，只是它的两行比第三/第四实施例的更长，例如长50％/20％。这是在图44中的布局和图39中的三维结构的直接结果。
从图40的平面II’-II’向下观察，图43示出图39的第五实施例的多个SRAM单元的布局中的水平晶体管的顶视图。4和4’表示两个垂直互连线。17、17’表示两个水平互连线。58表示Vss/Vcc接头。44、44’表示水平晶体管Q1、Q2的活性区。通过把单元45-1的下部与单元45-2的下部相对称地设置，这两个单元共用Vss和Vcc。另一方面，通过把单元45-1的下部设置为与单元45-3的下部相平行，这两个单元不共用Vss和Vcc。与其它实施例相比(图11、20、34)，本实施例由于具有在一个垂直层面中的三个平行栅极块，因此它在基片上占据较大的面积。另一方面，第一、第三和第四实施例仅仅具有在相同垂直层面中的两个平行栅极块，并且第二实施例仅仅具有在每个垂直层面中的单个栅极块。
通过从图40中的平面III’-III’向下观察，图44示出在图39的第五实施例的多个SRAM单元的布局中的四个垂直传输晶体管Q3、Q4、Q5、Q6的顶视图(省略中间水平互连线和Vss)。嵌入有Q5、Q6的栅极的字线16被示出作为该图的顶部。59和59’表示两个垂直晶体管Q6、Q5的部分，以及68和68’表示两个垂直晶体管Q4、Q3的部分。 3和 3’表示把Q6、Q5分别连接到垂直互连线4、4’的两个水平互连线。分别与第三/第四实施例相比，图44看起来几乎与图27/35相同，只是其两行比第三/第四实施例的更长，例如长50％/20％。第五实施例具有图44中的布局，其下部与第三和第四实施例的方块相同，但是上部具有设置在矩形的两端角处的三对垂直晶体管。因此，第五实施例的最小间距比第三和第四实施例中的最小间距更大，以及比第一和第二实施例中的最小间距更大。
该第五实施例还可以通过移动组件或其部分容易地更改。例如，Q5、Q6的共用栅极块可以移动到Q3、Q4的左侧。如图45中所示，该变形实施例5-1把水平互连线 3延长到与水平互连线 3’一样长。结果该水平互连线 3也向着部分68延伸(图46)。水平互连线 3的长度与水平互连线3、3’相等，这导致更加均匀的SRAM特性。如下文在第七实施例中所述，负载晶体管Q5、Q6可以从第五实施例中取消。
第五实施例的处理流程与第一实施例或任何其它先前的实施例相类似，这容易由本领域的普通技术人员所实现。
第六实施例
通过把第五实施例中的Q5、Q6的栅极块分为两块而获得第六实施例。根据第六实施例的6T垂直SRAM的电路图与本发明第五实施例(图38)相同，包括形成在与在基片上的两个负载PMOS晶体管Q1和Q2上方的两个驱动NMOS晶体管Q3和Q4相同水平面的两个传输NMOS晶体管Q5和Q6。该驱动MOS最好是与该传输MOS相同导电型，从而把用于驱动MOS与传输MOS的制造工艺合二为一。如第六实施例的三维图中所示(图47)，Q3包括源极6、栅极1和漏极5。Q4包括源极6’、栅极1’和漏极5’。Q5包括源极 6、栅极16和漏极 5。Q6包括源极 6’、栅极 16’和漏极 5’。Q1、Q2(未示出)形成在图47中所示的三维结构的下方。
一对位线9、9’连接到Q5、Q6的顶部，从而不需要位线接头。负载晶体管Q5和Q6中的每一个包括一个活性区。Vcc横梁和一对水平互连线17、17’形成在该水平晶体管上方。两个字线块16、16’分别嵌有Q5、Q6的栅极。图48示出从字线16(G/WL)的前端平面观察图47中的结构的侧视图。
水平互连横梁17把Q6连接到垂直互连柱4，以及水平互连横梁17’把Q5连接到垂直互连柱4’。在驱动晶体管Q3和Q4上方的是埋在层间绝缘膜中的一对水平互连横梁3、3’。该水平互连横梁3把Q3连接到垂直互连柱4，以及水平互连柱3’把Q4连接到垂直互连柱4’。在本实施例中比第四实施例另外提供一对水平互连线 3、 3’。该水平互连横梁 3把Q6连接到垂直互连柱4，以及水平互连横梁 3’把Q5连接到垂直互连柱4’。Q3、Q4连接到一条共用的Vss横梁12，以及Q1、Q2把Vcc横梁13与Vcc接头14、14’相连接。因此，可以实现高集成度和低驱动电压工作。
与第五实施例相比，本实施例的单元高度与第五实施例相同。这样，其高度比第一、第二、第三和第四实施例更低。Q5、Q6的分离栅极块具有与水平互连线3、3’相同的长度，其导致更加均匀的SRAM特性。但是，这样会产生需要更多空间的另外一个栅极块。
通过从图48的平面I’-I’向下观察，图49示出在图47的第六实施例的多个SRAM单元的布局中的水平互连线的顶视图。68、68’表示垂直晶体管Q3、Q4的位置。互连线3、3’与图47中的垂直晶体管的栅极相垂直。45表示用于图47中的第六实施例的一个单元的区域。分别与第三/第四/第五实施例相比，图49看起来几乎与图29/37/42相同，只是它的两行比第三/第四/第五实施例的更长，例如长100％/60％/33％。这是附加的垂直栅极块的结果。通过类比，这是在图51中的布局和图47中的三维结构的直接结果。
从图48的平面II’-II’向下观察，图50示出图47的第六实施例的多个SRAM单元的布局中的水平晶体管的顶视图。4和4’表示两个垂直互连线。17、17’表示两个水平互连线。58表示Vss/Vcc接头。44表示水平晶体管Q1、Q2的活性区。45表示在图47中的第六实施例的一个单元的区域。与其它实施例相比(图11、20、34、43)，本实施例由于具有在一个垂直层面中的四个平行栅极块，因此它在基片上占据更大的面积。从而，它需要比第二、第三、第一和第五实施例更多的面积。第五实施例在相同垂直层面上采用三个平行栅极块，第一、第三和第四实施例仅仅具有在相同垂直层面中的两个平行栅极块，并且第二实施例仅仅具有在每个垂直层面中的单个栅极块。45表示用于图47中的第六实施例的单元的区域。通过把单元45-1设置为与单元45-2的下部相平行，这两个单元共用Vss和Vcc。另一方面，通过把单元45-1的中部设置为与单元45-3的中部相平行，这两个单元不共用Vss和Vcc。
通过从图48中的平面III’-III’向下观察，图51示出在图47的第六实施例的多个SRAM单元的布局中的四个垂直传输晶体管Q3、Q4、Q5、Q6的顶视图(省略中间水平互连线和Vss)。字线16、16’分别嵌入有Q5、Q6的栅极。59和59’表示两个垂直晶体管Q6、Q5的部分，以及68和68’表示两个垂直晶体管Q4、Q3的部分。 3和 3’表示把Q6、Q5分别连接到垂直互连线4、4’的两个水平互连线。分别与第三/第四/第五实施例相比，图51看起来几乎与图27/35/44相同，只是其两行比第三/第四/第五实施例的更长，例如长100％/60％/33％。这是额外的垂直栅极块所导致的结果。第六实施例具有图51中的布局，其中部的水平布局具有与第三和第四实施例相同的方块，但是具有额外的垂直晶体管，设置在比第五实施例中更大的矩形的两侧。因此，第六实施例的最小间距比第五、第四和第三实施例中的最小间距更大，以及比第一和第二实施例中的最小间距更大。
该第六实施例还可以通过移动组件或其部分容易地更改。如在下文的第七实施例中所述，可以从第六实施例中取消负载晶体管Q5、Q6。
第六实施例的处理流程与第一实施例或任何其它先前的实施例相类似，这容易由本领域的普通技术人员所实现。
第七实施例(4T SRAM)
除了所述6晶体管(6T)单元形式之外，本发明包括另外一种仅仅具有四个晶体管(没有两个负载晶体管)的SRAM单元。该第七实施例是通过用4个驱动和传输晶体管的寄生电阻(作为用于使用泄漏电流控制触发操作的负载元件)代替负载晶体管而获得的。因此，4T结构的使用被包含到本发明中，以通过减少晶体管的数目而减少单元尺寸，但是导致泄漏电流的增加。
四个垂直晶体管最好为两个n沟道器件和两个p沟道器件。第七实施例的处理流程与第一实施例或任何其它先前的实施例相同，这容易由本领域的普通技术人员所实现。
所述层面、区域、掩膜和结构的尺寸的许多变型可以用于适应本发明的实施例的各种要求。该半导体结构不一定要具有网络形状，而是可以适应各种要求。该半导体结构的侧壁、S-C-D柱、垂直互连线不一定与半导体结构的基片表面相垂直，而是可以与半导体结构的表面形成任何所需角度。位线和字线不一定要与基片相平行，而是形成任何所需角度。
在上文中已经描述本发明的工作原理、优选实施例以及模式。但是，本发明不限于在此所公开的具体实施例。在此所述的实施例是说明性而非限制性的。本领域的普通技术人员可以作出各种变形和改变而不脱离本发明的精神。相应地，所有这种变形或改变被包含在权利要求所定义的本发明的精神的范围之内。

Claims (22)

1.一种半导体存储器件包括：
多条字线；
多条位线；以及
多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管，
其中每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。
2.根据权利要求1所述的存储器件，其中每个形成所述第五和第六晶体管的源极和漏极的半导体区域形成在所述基片上的一个PN结。
3.根据权利要求2所述的存储器件，
其中所述第五和第六晶体管的栅极连接到所述字线，以及
其中所述第五和第六晶体管的每个源极-漏极路径连接到所述位线。
4.根据权利要求2所述的存储器件，
其中所述第五晶体管的栅极连接到所述第六晶体管的漏极，
其中所述第六晶体管的栅极连接到所述第五晶体管的漏极，以及
所述第五和第六晶体管的每一个具有与所述第一和第二晶体管相同的导电类型。
5.根据权利要求2所述的半导体存储器件，
其中所述第五晶体管的栅极连接到所述第六晶体管的漏极，
其中所述第六晶体管的栅极连接到所述第五晶体管的漏极，以及
其中所述第五和第六晶体管的每一个具有与所述第一和第二晶体管不同的导电类型。
6.根据权利要求1所述的半导体存储器件，
其中该第一和第二晶体管的栅极形成在第一层面上，以及
其中该第三和第四晶体管的栅极形成在第二层面上。
7.根据权利要求1所述的半导体存储器件，
其中该第一晶体管的栅极形成在第一层面上，
其中该第二晶体管的栅极形成在第二层面上，
其中该第三晶体管的栅极形成在第三层面上，以及
其中该第四晶体管的栅极形成在第四层面上。
8.根据权利要求1所述的半导体存储器件，
形成第一晶体管的沟道的一个柱被围绕该柱的柱面的栅极所覆盖，它们之间具有一个绝缘层。
9.根据权利要求1所述的半导体存储器件，
其中所述第五和第六晶体管的沟道垂直地形成在该基片上，其中所述基片由单晶硅所制成。
10.一种SRAM器件，其具有多个SRAM单元，至少一个单元是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，其中每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。
11.根据权利要求10所述的SRAM器件，其中该角度为90。
12.根据权利要求10所述的SRAM器件，其中该垂直SRAM单元进一步包括一对电阻、一对水平晶体管或者另外一对垂直晶体管。
13.根据权利要求12所述的SRAM器件，其中该对水平晶体管或该对另外的垂直晶体管作为一对传输、驱动或负载MOS晶体管，并且该负载晶体管是PMOS晶体管，而传输和驱动晶体管是NMOS晶体管。
14.根据权利要求12所述的SRAM器件，其中该四个垂直晶体管被分为在不同水平面上的两组，以及该垂直SRAM单元进一步包括该对电阻或该对另外的垂直晶体管，每一对被设置在这两个水平面之一上，或者在这两个水平面之上、之下或之间。
15.根据权利要求14所述的SRAM器件，其中该位于不同水平面上的晶体管或电阻器被选择性地通过与所述对齐线相平行的至少一条垂直互连线相互连接。
16.根据权利要求15所述的SRAM器件，其中所述至少一个垂直互连线与平行于该基片表面的水平互连线、水平Vcc横梁和水平Vss横梁中的至少一个交叉连接。
17.根据权利要求15所述的SRAM器件，其中所述至少一个垂直互连线穿过垂直晶体管的至少一个栅极，该垂直晶体管的第一维度和第二维度与基片表面相平行，以及第三维度与所述对齐线相平行。
18.根据权利要求17所述的SRAM器件，其中所述至少一个垂直互连线穿过至少两个所述栅极。
19.根据权利要求15所述的SRAM器件，其中所述至少一个垂直互连线包括分别与两个垂直晶体管相连接的两个垂直互连线，从而在它们之间形成一个单位SRAM单元，其在与基片表面相平行的截面上的形状为对角或平行四边形形状。
20.根据权利要求12所述的SRAM器件，其中该垂直SRAM单元进一步包括至少一对齐线，其分别通过两个与该对齐线相平行的垂直互连线连接到至少一个晶体管和电阻器，以及每条位线与多个位线接头相连接，每个接头由多个SRAM单元的两个相邻SRAM单元所共用。
21.根据权利要求12所述的SRAM器件，其中所述每个垂直晶体管进一步包括一个栅极，其第一维度和第二维度与基片表面相平行，以及第三维度与所述对齐线相平行。
22.根据权利要求10所述的SRAM器件，其中进一步包括至少另一个垂直SRAM单元，其在该垂直SRAM单元上方，它们之间具有一个绝缘层。
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