CN1435887A - 可提高位线耐压的非易失性半导体存储器 - Google Patents

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CN1435887A CN02144357.2A CN02144357A CN1435887A CN 1435887 A CN1435887 A CN 1435887A CN 02144357 A CN02144357 A CN 02144357A CN 1435887 A CN1435887 A CN 1435887A
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Abstract

本发明的非易失性半导体存储器包含：在半导体基板主表面隔开预定间距形成的多个元件分离区域、形成于半导体基板上的第1硅氧化膜、氮化膜、第2硅氧化膜、形成于第2硅氧化膜上的字码、形成于字线上的层间绝缘膜、在层间绝缘膜上位于多个元件分离区域之上的区域上形成的多条位线、形成于位线间的层绝缘膜，此非易失性半导体存储器因提高了位线间耐压性，可防止漏电电流的产生，并能提高性能，降低制造成本。

Description

可提高位线耐压的非易失性半导体存储器
技术领域
本发明涉及非易失性半导体存储器，具体说是涉及可存储2值的非易失性半导体存储器。
背景技术
在非易失性半导体存储器中，闪存器EEPROM之一的NROM(NitrideRead Only Memory)型闪存器EEPROM(以下称NROM)引人注目。关于NROM，美国专利第6011725号及5768192号均有报告。
图18所示为以往的NROM存储单元阵列的局部的版面设计图。
参照图18可知，NROM的存储单元阵列包括排于行上的多条字线1和排于列上的多条位线2。各存储单元MC分别配置于以点线围成的区域3内。
图19为图18中线段A-A的截面模式图。
由图19可知，在P结10的主表面上按预定间隔形成位线2，位线2是作为n型扩散区域形成的扩散位线。各位线2上形成硅氧化膜11。在二个位线2之间的P结10的主表面上形成硅氧化膜12。在硅氧化膜12上形成用于积蓄电荷的氮化膜13。在氮化膜13上形成硅氧化膜14。在硅氧化膜14及11上形成字线1，字线1由聚硅形成。
如图19所示，NROM的存储单元的电荷积蓄部形成硅氧化膜12和氮化膜13以及硅氧化膜14的积层结构(以下称ONO积层结构)。在NROM上，电荷为ONO积层结构中的氮化膜13的两端，在位于各位线2上部的区域中分别存储1个位。通过以上结构，NROM上一个存储单元就能存储2位。又如图18所示，挟于位线间的相互邻接的存储单元将配置于邻接存储单元间的位线2作为共有的源极或漏极。
其结果，相对以往的NOR型闪存器EEPROM的每1位占有面积5～15F2，NROM可大幅度减少为2.5F2。
上述NROM可实现高集成化并能降低成本。
但如图19所示，与以往闪存器EEPROM不同的是，NROM的位线间没有分离元件区域，因此位线间耐压性差，有可能产生电荷的泄漏。
又如图19所示，NROM的位线2由扩散形成，因此位线的电阻高，其结果，NROM的性能有可能比以往的闪存器EEPROM差。
发明内容
本发明的目的在于提供一种非易失性半导体存储器，它能通过提高位线间的耐压，防止漏电电流的产生，并能提高性能，降低制造成本。
本发明的非易失性半导体存储器包括：具有主表面的第1导电型半导体基板；第2导电型的多个导电区域；多个绝缘区域；第1绝缘膜；电荷存储膜；第2绝缘膜和多条导电线。多个导电区域形成于半导体基板的主表面。多个绝缘区域形成于半导体基板的主表面并与多个导电区域交互而置。第1绝缘膜形成于半导体基板的主表面。电荷存储膜形成于第1绝缘膜上并具有多个存储区域。第2绝缘膜形成于电荷存储膜上。多条导电线形成于第2绝缘膜上。
通过本发明，非易失性半导体存储器的存储单元阵列的版面设计上在各位线间形成分离氧化膜。由此提高位线间耐压性并能抑制电荷的泄漏。
进一步，由于不将位线作为扩散位线，用金属制成，故能降低位线的阻值。其结果可提高非易失性半导体存储器的性能。
附图的简单说明：
图1所示为本发明实施例的非易失性半导体存储器的存储单元阵列块结构的详细电路图；
图2A～D所示为关于对非易失性存储单元进行写入及读出动作的模式图；
图3所示为本发明实施例的非易失性半导体存储器的存储单元阵列结构的版面设计图；
图4为图3中线段B-B的截面模式图；
图5为图3中线段C-C的截面模式图；
图6为图3中线段D-D的截面模式图；
图7～15B为说明实施例的非易失性半导体存储器制作过程的第1～8工序的截面模式图；
图16所示为实施例2的非易失性半导体存储器的存储单元阵列结构的版面设计图；
图17为图16中线段E-E的截面模式图；
图18所示为以往NROM的存储单元阵列的局部版面设计图；
图19为图18中线段A-A的截面模式图。
发明的具体实施方式
以下参照附图对本发明实施例进行详细地说明。因图中相同或相当的部分附有相同的符号，故对其不做重复说明。
实施例1
图1所示为本发明实施例的非易失性半导体存储器的存储单元阵列块结构的详细电路图。
参照图1可知，存储单元阵列块中设有多个非易失性存储单元MC、多条字线20和多条位线30。
多条字线20排成行，多条位线30排成列。
多个非易失性存储单元MC分别设于由字线20及位线30围成的各区域内。对应位于同-行的多个区域设置的多个非易失性存储单元MC呈串联连接，其门接于同一字线20上。位线30呈联通相邻的2个非易失性存储单元MC接点的形式排列。
非易失性存储单元MC具有2个存储区域。
以下进行对非易失性存储单元做写入、读出动作的说明。
图2所示为关于对非易失性存储单元进行写入及读出动作的模式图。
参照图2A可知，非易失性存储单元MC将其门接于字线WL上。又，非易失性存储单元MC接于位线BL1及BL2上。非易失性存储单元MC在位线BL1侧设有存储区域L1，如图2C所示，位线BL2侧设有存储区域L2。
首先进行对存储区域L1做写入动作的说明。由2A可知，当向存储区域L1写入数据时，位线BL1的电位保持在写入电位VCCW，位线BL2的电位保持在接地电位GND。其结果，写入电流Ifw从位线BL1经非易失性存储单元MC流到位线BL2。此时存储区域L1中写入数据。
接着进行对存储区域L1做读出动作的说明。由2B可知，当读出存储区域L1的数据时，位线BL1的电位保持在接地电位GND，位线BL2的电位保持在读出电位VCCR。其结果，读出电流Ifr从位线BL2流到位线BL1。此时读出存储区域L1中的数据。
如上所示，存储区域L1中写入动作时流过的电流方向与读出动作时流过的电流方向相反。
对存储区域L2做写入动作的说明。由2C可知，当向存储区域L2写入数据时，位线BL1的电位保持在接地电位GND，位线BL2的电位保持在写入电位VCCW。其结果，写入电流Irw从位线BL2流到位线BL2。此时存储区域L2中写入数据。
接着进行对存储区域L2做读出动作的说明。由2D可知，当读出存储区域L2的数据时，位线BL1的电位保持在读出电位VCCR，位线BL2的电位保持在接地电位GND。其结果，读出电流Irr从位线BL1流到位线BL2。此时读出存储区域L2中的数据。
如上所示，存储区域L2中同样是写入动作时流过的电流方向与读出动作时流过的电流方向相反。
图3所示为本发明实施例的非易失性半导体存储器的存储单元阵列结构的版面设计图。
参照图3可知，多条字线20a～20d排成行，多条位线30a～30i排成列。在相邻的字线20a与20b之间，n结40和元件分离区域50相对于列交互排列着。元件分离区域50由硅氧化膜形成。在字线20b～20c之间、字线20c～20d之间、乃至其他字线间也是一样，n结40和元件分离区域50相对于列交互排列着。
位线30a～30i设于n结40的上部。位线30a～30i与位于其下的n结40经接触点60进行连接。
图4为图3中线段B-B的截面模式图。图4为位线方向的截面模式图。
参照图4可知，在半导体基板80的主表面以下预定深度的区域内形成p结81。在半导体基板80的主表面上隔开预定的间距形成n型扩散区域40a～40e。而且在半导体基板80的主表面上的n型扩散区域40a～40b之间形成硅氧化膜82a。同样在半导体基板80的主表面上的n型扩散区域40b～40c之间形成硅氧化膜82b。同样在n型扩散区域40c～40d之间形成硅氧化膜g2c，在n型扩散区域40d～40e之间形成硅氧化膜82d。
硅氧化膜82a～82d上形成用于积蓄电荷的氮化膜83a～83d。氮化膜83a在n型扩散区域40a侧和n型扩散区域40b侧分别具有1个存储区域。其结果，能以1个存储单元存储2位。同样，氮化膜83b～83d分别具有2个存储区域。
氧化膜83a～83d上形成硅氧化膜84a～84d。硅氧化膜84a～84d上形成字线20a～20d。字线20a～20d由聚硅形成。半导体基板80主表面上位于n型扩散区域40a～40e的区域和字线20a～20d上形成层间绝缘膜85。层间绝缘膜85上形成层间绝缘膜86。
图4中，n型扩散区域40a和n型扩散区域40b的作用是作为1个非易失性存储单元的源极区域或漏极区域来用。由这些n型扩散区域、硅氧化膜82a、具有2个存储区域的氮化膜83a、硅氧化膜84a和字线20a共同构成第1非易失性存储单元。又，由n型扩散区域40b、n型扩散区域40c、硅氧化膜82b、氮化膜83b、硅氧化膜84b和字线20b共同构成第2非易失性存储单元。此时n型扩散区域40b的作用是用作第1及第2非易失性存储单元共同的源极漏极区域。
同样，由n型扩散区域40c、n型扩散区域40d、硅氧化膜82c、氮化膜83c、硅氧化膜84c和字线20c共同构成第3非易失性存储单元；由n型扩散区域40d、n型扩散区域40e、硅氧化膜80d、氮化膜83d、硅氧化膜84d和字线20d共同构成第4非易失性存储单元。
图5为图4中线段C-C的截面模式图。图5为字线方向的截面模式图。
参照图5可知，从半导体基板80的主表面到预定深度的区域内形成p结81。又，在半导体基板80的主表面上隔开预定的间距形成元件分离区域50a～50i。元件分离区域50a～50i由硅氧化膜形成。元件分离区域50a和50b之间的区域为存储单元MC的信道区域。同样，各元件分离区域间的区域为各存储单元MC的信道区域。
半导体基板80的主表面上形成硅氧化膜82。硅氧化膜82上形成用于积蓄电荷的氮化膜83。氮化膜83上形成硅氧化膜84。硅氧化膜84上形成字线20。字线20上形成层间绝缘膜85。层间绝缘膜85上位于元件分离区域50a～50i之上的区域分别形成有位线30a～30i。作为位线30a～30i的材料，可以使用铝-硅-铜(Al-Si-Cu)合金膜。位线间形成有层间绝缘膜86。
图6为图3中线段D-D的截面模式图。
参照图6可知，从半导体基板80的主表面到预定深度的区域内形成p结81。又，在半导体基板80的主表面上隔开预定的间距形成元件分离区域50a～50i。在半导体基板80的主表面上隔开预定的间距形成元件分离区域50a、50b、50d、50f、50h、50i。半导体基板80的主表面上元件分离区域50a和50b之间形成n型扩散区域40c。同样在元件分离区域50b和50c之间形成n型扩散区域40f。元件分离区域50d和50f之间形成n型扩散区域40g。元件分离区域50f和50h之间形成n型扩散区域40h。元件分离区域50h和50i之间形成n型扩散区域40i。
半导体基板80的主表面上形成层间绝缘膜85。层间绝缘膜85上与图5相同，位线30a～30i隔开预定的间距而形成。各位线间形成有层绝缘膜86。
在位于n型扩散区域40c、40f～40i之上的区域，通过部分去除层间绝缘膜85的一部分，形成接触点606～60e。在此接触点60a～60e的底部，暴露着n型扩散区域40c、40f～40i的表面。位线30a、30c、30e、30g、30i延伸到接触点60a～60e的底部，分别连接于n型扩散区40c、40f～40i。
具有上述结构的非易失性半导体存储器的制作工序说明如下。
图7～13为说明本发明的非易失性半导体存储器制作工序的截面模式图。图7～9及图11A、图12A、图13A、图14A所示为图3中区域100内的线段C-C的截面模式图，图11B、图12B、图13B、图14B所示为图3中区域100内的线段D-D的截面模式图。
参照图7可知，p型硅基板的半导体基板80的主表面上形成元件分离区域50a、50b、50c。元件分离区域50a、50b、50c由开槽器生成。
接着将硼注入半导体基板80。由此形成图8所示的p结81。
接着，如图9所示，在半导体基板80的主表面上采用热氧化法形成硅氧化膜82。接着在硅氧化膜82上形成氮化膜83。氮化膜83采用减压CVD法(Chemical Vapor Deposition)形成。然后在氮化膜83上形成硅氧化膜84。
接着，如图10所示，在硅氧化膜84上形成字线20。字线20的材料为聚硅，采用减压CVD法形成。
接着，在字线20上采用光蚀法形成具有预定图形的保护膜110。其结果，如图11A所示，在图3中区域100内线段C-C的截面(以下称作C-C截面)上保护膜110形成于字线20上。但是，如图11B所示，在图3中区域100内线段D-D的截面(以下称作D-D截面)上不形成保护膜110。
此保护膜110用作掩膜，部分地去除字线20。其结果，如图12B所示，在D-D截面上字线20被去除。另一方，如图12A所示，由于在C-C截面的字线20上形成有保护膜110，所以C-C截面的字线20未被去除。
接着，部分地去除硅氧化膜84、氮化膜83和硅氧化膜82。其结果，如图13B所示，在D-D截面上硅氧化膜84、氮化膜83和硅氧化膜82被去除。另一方，如图13A所示，在C-C截面上，字线20、硅氧化膜84、氮化膜83和硅氧化膜82未受到腐蚀，原样保存着。
其结果，存储单元阵列呈在行上排列多条字线20的状态。另一方，在不存在字线20的区域，半导体基板80的主表面呈暴露状态。之后，去除保护膜110。
接着，在没有存储单元阵列内的字线20且暴露着半导体基板80的主表面的区域中注入离子砷。之后，通过将半导体基板80保持在预定温度的氮气中进行热处理。通过此热处理将离子砷活化，其结果，如图13B所示，在D-D截面的半导体基板80的主表面上形成n型扩散区域40c。
接着，在存储单元阵列内的多条字线20及半导体基板80的主表面上形成层间绝缘膜85。层间绝缘膜85采用CVD法形成，而后通过半导体基板80的热处理使层间绝缘膜硬化。在该层间绝缘膜85上采用平版印刷方法形成保护膜(无图示)。将此保护膜作为掩膜进行层间绝缘膜85的腐蚀。其结果，如图14B所示，D-D截面的层间绝缘膜85被部分地去除，且形成接触点60a。另一方，如图14A所示，在C-C上层间绝缘膜85未被腐蚀。而后去除保护膜。
接着采用喷溅法以从接触点60a内部延伸到层间绝缘膜85上部表面的状态形成作为导电体膜的铝-硅-铜(Al-Si-Cu)合金膜。在此合金膜上通过光蚀法形成具有布线图形的保护膜(无图示)。将此保护膜作为掩膜，部分地腐蚀并去除合金膜。其结果，形成在列上排列的位线30a～30c。之后，在被腐蚀并去除合金膜的区域形成层间绝缘膜86。由此得到图15A的C-C截面、图15B的D-D截面所示的结构。
实施例2
实施例1所示非易失性半导体存储器的结构是采用氮化膜83且1个存储单元中可存储2位。
与此相同，作为1个非易失性存储单元的电荷积蓄层，即使采用包含多条聚硅微细体的硅氧化膜，氮化膜也同样能存储2位。将电荷积蓄层作为包含聚硅微细体的硅氧化膜的非易性存储单元载于美国专利第6011725号上。
图16所示为实施例2的非易失性半导体存储器的存储单元阵列结构的版面设计图。
版面设计图因与实施例1相同，不再赘述。
图17为图16中线段E-E的截面模式图。
参照图17可知，与图4相比，在硅氧化膜82a～82d上，取代氮化膜83a～83d，形成包含聚硅微细体的硅氧化膜113a～113d。硅氧化膜113a在n型扩散区40a侧分别具有存储区域。其结果，能以1个存储单元存储2位。同样，硅氧化膜113b～11分别具有2个存储区域。
其他的结构因与图4相同，不再赘述。
其结果，作为1个非易失性存储单元的电荷积蓄层，即使采用包含多条聚硅微细体的硅氧化膜，也能制造出与实施例1相同的非易失性半导体存储器。

Claims (14)

1.一种非易失性半导体存储器，包含：
具有主表面的第1导电型半导体基板；
形成于上述半导体基板主表面的第2导电型的多个导电区域；
形成于上述半导体基板主表面上且与上述多个导电区域交互配置的多个绝缘区域；
形成于上述半导体基板主表面的第1绝缘膜；
形成于上述第1绝缘膜上且具有多个存储区域的电荷存储膜；
形成于上述电荷存储膜上的第2绝缘膜；
形成于上述第2绝缘膜上的多条导电线。
2.根据权利要求项1所述的非易失性半导体存储器，其中包含形成于上述多条导电线上层的连接上述导电区域的多条位线。
3.根据权利要求项2所述的非易失性半导体存储器，上述多条导电线与上述多条位线交差排列。
4.根据权利要求项3所述的非易失性半导体存储器，上述多个绝缘区域并联排列在上述多条位线上。
5.根据权利要求项3所述的非易失性半导体存储器，上述电荷存储膜为氮化膜。
6.根据权利要求项3所述的非易失性半导体存储器，上述电荷存储膜由含有多个聚硅部的硅氧化物形成。
7.根据权利要求项2所述的非易失性半导体存储器，上述多条位线以金属形成。
8.一种非易失性半导体存储器，是包含存储单元阵列的非易失性半导体存储器，上述存储单元阵列包含：
具有主表面的第1导电型半导体基板；
排列在行上的多条导电线；
形成于上述多条导电线上层且排列在列上的多条位线；
对应上述导电线与上述位线的交点设置的多个非易失性存储单元；
上述多个非易失性存储单元的每一个包含：
形成于上述半导体基板主表面，分别挟着对应的导电线而设置且分别连接于对应上述相互邻接的2个位中的位线上的第2导电型的2个导电区域；
在上述半导体基板主表面上，形成于上述2个导电区域之间的第1绝缘膜；
形成于上述第1绝缘膜上的电荷存储膜；
形成于上述电荷存储膜上的第2绝缘膜。
9.根据权利要求8所述的非易失性半导体存储器，上述非易失性半导体存储器还包含排列在列上的上述多个非易失性存储单元之间的多个绝缘区域。
10.根据权利要求9所述的非易失性半导体存储器，上述电荷存储膜包含分离开的2个存储区域。
11.根据权利要求9所述的非易失性半导体存储器，上述2个导电区域电位的高低关系在写入动作和读出动作时相反。
12.根据权利要求11所述的非易失性半导体存储器，上述非易失性存储单元存储2位数据。
13.根据权利要求11所述的非易失性半导体存储器，上述电荷存储膜为氮化膜。
14.根据权利要求11所述的非易失性半导体存储器，上述电荷存储膜由包含多个聚硅部的硅氧化物形成。
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