CN1449050A - 半导体存储装置 - Google Patents

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Abstract

本发明是多端口SRAM存储单元，其第一端口的存取晶体管N3配置于p型阱PW0内，并且第二端口的存取晶体管N6配置于p型阱PW1内。另外，配置在存储单元内的所有的晶体管门电路在同一方向上延伸。借此结构，可获得这样的半导体存储装置，其在多端口SRAM存储单元或联想存储器中具有可缩短位线且提高了制造上的偏差容限的低功率消耗型SRAM存储单元。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，其包括具有CMOS(ComplementaryMetal Oxide Semiconductor：互补金属氧化物半导体)结构的SRAM(Static Random Access Memory：静态随机存取存储器)的。具体地说，涉及可实现多端口存储器和联想存储器(CAM：ContentAddressable Memory：内容寻址存储器)的高速化的存储单元的布局结构。
背景技术
近几年，随着电子仪器的小型轻薄化，对该仪器的功能的高速化实现提出了更高的要求。此类的电子仪器中，必须装配微型计算机，而对于该微型计算机的结构，必须实现大容量高速的存储。另外，由于个人电脑的迅速普及和高性能化，为了实现高速化处理，提出了高速缓冲存储器的大容量化的要求。也就是，对用于CPU(Central Processing Unit：中央处理单元)执行控制程序等时候的RAM，提出了高速化和大容量化要求。
对于该RAM，一般使用DRAM(Dynamic RAM：动态随机存取存储器)和SRAM，但像上述高速缓冲存储器需要高速处理的部分，通常使用SRAM。作为该SRAM存储单元的结构，由4个晶体管和2个大电阻元件构成的大电阻负荷型结构和由6个晶体管构成的CMOS型结构被人们所知。特别是CMOS型的SRAM，其数据保持时的泄漏电流非常小，所以可靠性很高，因而成为现在的主流。
图23为表示一般的由6个晶体管构成的SRAM存储单元的等效电路的图。如图23所示，存储单元具有2个驱动晶体管N101、N102和2个存取晶体管N103、N104以及2个负载晶体管P101、P102。2个驱动晶体管N101、N102和2个存取晶体管N103、N104由nMOS晶体管构成，而2个负载晶体管P101、P102由pMOS晶体管构成。
nMOS晶体管N101和pMOS晶体管P101构成第一反相器，nMOS晶体管N102和pMOS晶体管P102构成第二反相器。第一及第二反相器的一方输出端子与另一方的输入端子相连接，从而构成存储结点a、b。
nMOS晶体管N103的源极、栅极、及漏极分别与一方的存储端子a、字线WL及一方的位线BL相连。nMOS晶体管N104的源极、栅极、及漏极分别与另一方的存储端子b、字线WL及另一方的位线BL相连。
另外，驱动晶体管N101、N102的各源极与GND电位连接，负载晶体管P101、P102的各源极与VDD电位连接。
此类SRAM存储单元的平面布局结构，具有例如图24所示的结构。
图24为表示传统的由6个晶体管构成的SRAM存储单元的主要晶体管部的布局的平面略图。如图24所示，存储单元形成于n型阱和p型阱的表面，而该n型阱和p型阱形成于半导体基片的表面。形成一对驱动晶体管的两个nMOS晶体管N101、N102和形成一对存取晶体管的两个nMOS晶体管N103、N104，形成于p型阱内。另外，形成一对负载晶体管的两个pMOS晶体管P101、P102形成于n型阱内。
两个nMOS晶体管N101、N102分别具有，由一对n型扩散区域105a形成的源极及漏极，以及栅极106b。另外，两个nMOS晶体管N103、N104分别具有，由一对n型扩散区域105a形成的源极及漏极，以及栅极106a。另外，两个pMOS晶体管P101、P102分别具有，由一对p型扩散区域105b形成的源极及漏极，以及栅极106b。
这些6个晶体管如图23所示连接。另外，字线WL(图中未表示)与栅极106a连接，在图中X方向上横穿过存储单元。另外，位线对BL、/BL(图中未表示)分别与存取晶体管N103、N104的各漏极105a连接，在图中Y方向上横穿过存储单元。
由6个晶体管构成的传统的SRAM存储单元如上所布局。
如图24所示由6个晶体管构成的传统SRAM存储单元的布局中，由于存取晶体管N103、N104与驱动晶体管N101、N102的方向不同，存储单元布局在位线方向(Y方向)的尺寸变长，位线变长。由此，位线的布线电容变大，位线的线间电容也变大，引起存取时间变长的问题。
另外，由于存取晶体管N103、N104与驱动晶体管N101、N102的方向不同，优化完成所期望的尺寸变得困难，又出现对应于由掩膜偏移等造成的制造上的偏差很难确保容限的问题。
因此，由6个晶体管构成的SRAM存储单元中，提出了缩短存储单元布局的位线方向的尺寸的结构，例如日本专利申请特开平10-178110号公报、特开2001-28401号等公报所提出的。以下，对特开平10-178110号公报所公开的由6个晶体管构成的SRAM存储单元的布局结构进行说明。
图25及图26为表示公开于上述公报的由6个晶体管构成的SRAM存储单元的布局结构的平面略图。如图25所示，存储单元形成于n型阱和p型阱的表面，而该n型阱形成于半导体基片的表面，p型阱配置于其两侧。形成一对负载晶体管的两个pMOS晶体管P101、P102形成于中央的n型阱内。另外，由驱动晶体管形成的nMOS晶体管N101和由存取晶体管形成的nMOS晶体管N103形成于图中左侧的p型阱内。由驱动晶体管形成的nMOS晶体管N102和由存取晶体管形成的nMOS晶体管N104形成于图中右侧的p型阱内。
如图26所示，位线BL、/BL作为第二金属布线层分别形成，各自与下层的存取晶体管N103、N104的各半导体端子中的一方连接。另外，电源线VDD作为第二金属布线层与位线平行形成，与下层的负载晶体管P101、P102的各半导体端子中的一方连接。另外，接地线GND作为第二金属布线层，与字线WL的两侧平行地形成两根。并且，字线WL作为第三金属布线层，形成于与位线BL、/BL垂直的方向上，与下层的存取晶体管N103、N104的各栅极连接。
但是，在上述公报所公开的布局结构中，对多端口SRAM存储单元和联想存储器，看不出其具体的解决方法。
发明内容
本发明的目的为提供一种半导体存储装置，其在多端口SRAM存储单元或联想存储器中具有可缩短位线且提高了制造上的偏差容限的低功率消耗型SRAM存储单元。
依照本发明一方面的半导体存储装置，其为具有形成有静态存储单元的存储单元区域的半导体存储装置，包括第一及第二反相器，和第一及第二存取晶体管。第一反相器是由第一导电型第一驱动晶体管及第二导电型第一负载晶体管构成。第二反相器是由第一导电型第二驱动晶体管及第二导电型第二负载晶体管构成。第一反相器的输出端子和第二反相器的输入端子电连接构成第一存储结点。第二反相器的输出端子和第一反相器的输入端子电连接构成第二存储结点。第一导电型第一存取晶体管，其源极与第一存储结点电连接，栅极与写入用字线电连接，并且漏极与写入用位线电连接。第一导电型第二存取晶体管，其栅极与读出用字线电连接，并且漏极与读出用位线电连接。第一存取晶体管配置于第一及第二负载晶体管形成区域的一侧，并且第二存取晶体管配置于第一及第二负载晶体管形成区域的另一侧。配置于存储单元区域内的晶体管栅极都在同一方向上延伸。
根据本发明一方面的半导体存储装置，由于配置于存储单元区域内的晶体管栅极都在同一方向上延伸，如果把与栅极的延伸方向垂直的方向作为位线的延伸方向，可使存储单元在位线方向上的尺寸变小。由此，可减少位线的布线电容及位线之间的线间电容，使其存储时间高速化。
另外，由于配置于存储单元区域内的晶体管栅极都在同一方向上延伸，优化完成所期望的尺寸变得容易，可增加制造上的偏差容限。
而且，由于第一及第二存储晶体管配置于第一及第二负载晶体管形成区域的相互相反的侧面，写入用位线和读出用位线可分开布线。由此，可抑制端口之间的干涉。
依照本发明另一方面的半导体存储装置，其为具有形成有静态存储单元的存储单元区域的半导体存储装置，包括第一及第二反相器，和第一及第二存取晶体管，以及第一、第二及第三晶体管。第一反相器是由第一导电型第一驱动晶体管及第二导电型第一负载晶体管构成。第二反相器是由第一导电型第二驱动晶体管及第二导电型第二负载晶体管构成。第一反相器的输出端子和第二反相器的输入端子电连接构成第一存储结点。第二反相器的输出端子和第一反相器的输入端子电连接构成第二存储结点。第一导电型第一存取晶体管及第二存取晶体管，其各源极分别与第一及第二存储结点电连接，各漏极分别与一对位线电连接。第一导电型第一晶体管的栅极与第一存储结点电连接，源极与一对搜索线的一方电连接。第一导电型第二晶体管的栅极与第二存储结点电连接，源极与一对搜索线的另一方电连接，漏极与第一晶体管的漏极电连接。第一导电型第三晶体管的栅极与第一及第二晶体管的各漏极电连接，漏极与匹配线电连接。第一及第二存取晶体管和第一驱动晶体管配置于第一及第二负载晶体管形成区域的一侧，并且第二驱动晶体管和第一、第二及第三驱动晶体管配置于第一及第二负载晶体管形成区域的另一侧。配置于存储单元区域内的晶体管栅极都在同一方向上延伸。
根据本发明另一方面的半导体存储装置，由于配置于存储单元区域内的晶体管栅极都在同一方向上延伸，如果把与栅极的延伸方向垂直的方向作为位线的延伸方向，可使存储单元在位线方向上的尺寸变小。由此，可减少位线的布线电容及位线之间的线间电容，使其存储时间高速化。另外，由于配置于存储单元区域内的晶体管栅极都在同一方向上延伸，优化完成所期望的尺寸变得容易，可增加制造上的偏差容限。
附图说明
图1表示根据本发明第一实施例的SRAM存储单元的等效电路。
图2表示根据本发明第一实施例的SRAM存储单元的布局结构的平面略图。
图3表示图2布局在层积方向上的下层侧布局的平面略图。
图4表示图2布局在层积方向上的上层侧布局的平面略图。
图5表示根据本发明第二实施例的SRAM存储单元的等效电路。
图6表示根据本发明第二实施例的SRAM存储单元的布局结构的平面略图。
图7表示图6布局在层积方向上的下层侧布局的平面略图。
图8表示图6布局在层积方向上的上层侧布局的平面略图。
图9表示根据本发明第三实施例的SRAM存储单元的等效电路。
图10表示根据本发明第三实施例的SRAM存储单元的布局结构的平面略图。
图11表示图10布局在层积方向上的下层侧布局的平面略图。
图12表示图10布局在层积方向上的上层侧布局的平面略图。
图13表示根据本发明第四实施例的SRAM存储单元的等效电路。
图14表示根据本发明第四实施例的SRAM存储单元的布局结构的平面略图。
图15表示图14布局在层积方向上的下层侧布局的平面略图。
图16表示图14布局在层积方向上的上层侧布局的平面略图。
图17表示根据本发明第五实施例的SRAM存储单元的等效电路。
图18表示根据本发明第五实施例的SRAM存储单元的布局结构的平面略图。
图19表示图18布局在层积方向上的下层侧布局的平面略图。
图20表示图18布局在层积方向上的上层侧布局的平面略图。
图21表示对根据本发明第一实施例的SRAM存储单元的适用SOI构造时的结构的平面略图。
图22表示图21沿XXI-XXI线的截面略图。
图23表示一般的SRAM存储单元的等效电路。
图24表示传统6晶体管型SRAM存储单元的布局结构的平面略图。
图25表示记载于特开平10-17811公报的SRAM存储单元的下层侧平面布局结构的平面略图。
图26表示记载于特开平10-17811公报的SRAM存储单元的上层侧平面布局结构的平面略图。
具体实施方式
以下，参考附图对本发明的实施例进行说明。
[实施例1]
参考图1，图中的存储单元具有：两个驱动晶体管N1、N2；两个存取晶体管N3、N4；两个负载晶体管P1、P2；构成读出专用端口的nMOS晶体管N5、N6。
两个驱动晶体管N1、N2和两个存取晶体管N3、N4以及晶体管N5、N6由nMOS晶体管构成，两个负载晶体管P1、P2由pMOS晶体管构成。
nMOS晶体管N1和pMOS晶体管P1构成第一反相器，nMOS晶体管N2和pMOS晶体管P2构成第二反相器。第一及第二反相器中一方的输出端子与另一方的输入端子相连接，从而构成存储结点a、b。
nMOS晶体管N3的源极、栅极及漏极，各自与一方的存储结点a、写入用字线WWL及一方的写入用位线WBL连接。nMOS晶体管N4的源极、栅极及漏极，各自与另一方的存储结点b、写入用字线WWL及另一方的写入用位线/WBL连接。
驱动晶体管N1、N2的各源极与GND电位连接，负载晶体管P1、P2的各源极与VDD电位连接。
第一端口由nMOS晶体管N3、N4和写入用字线WWL和写入用位线WBL、/WBL对构成。由于第一端口是由两个存取晶体管构成，因此可以差动方式稳定地进行写入和读出。
第二端口由nMOS晶体管N5、N6和读出用位线RBL和读出用字线RWL构成。nMOS晶体管N5的漏极与nMOS晶体管N6的源极共同连接。nMOS晶体管N5的源极及栅极，各自与接地线GND2及存储结点b连接。nMOS晶体管N6的源极及栅极，各自与读出用位线RBL及读出用字线RWL连接。
由以上的相互连接，可构成包含读出专用端口的二端口SRAM存储单元电路。
下面，就采用图1的等效电路图的电路动作之一例进行说明。
首先对第一端口读出已存储数据进行说明。最初，字线WWL是“L”电平，存取晶体管N3处于保持截止状态。开始读出时，字线WWL变成“H”电平，存取晶体管N3处于导通状态。此时，存储结点a与位线WBL处于电连接状态。假如存储结点a保持“H”电平，那么位线WBL可读出“H”电平。相反，如存储结点a保持“L”电平，那么位线WBL可读出“L”电平。其后，字线WWL回到“L”电平，存取晶体管N3变成截止状态，再次回到保持状态。
其次，对第一端口的写入动作进行说明。通过驱动电路(图中未表示)的驱动，使对存储结点a写入“H”电平时位线WBL为“H”电平，写入“L”电平时位线WBL为“L”电平。使字线WWL从“L”电平变为“H”电平时，存取晶体管N3从截止状态变为导通状态，位线WBL与存储结点a处于电连接状态。由于位线WBL强烈地被驱动，存储结点a与已存储数据无关地变成位线WBL电平。例如，位线WBL驱动成“L”电平时，存储结点a也变成“L”电平，相反侧的存储结点b变成“H”电平。相反，位线WBL驱动成“H”电平时，存储结点a也变成“H”电平，相反侧的存储结点b变成“L”电平。其后，写入用字线WWL从“H”电平变为“L”电平，存取晶体管N3变为截止状态，各存储结点a、b稳定在数据写入电平并保持数据。由以上完成写入动作。
其次，对第二端口的读出动作进行说明。
处于非读出状态时，读出用位线RBL预充电成“H”电平。另外，读出用字线RWL为“L”电平，即nMOS晶体管N6为截止状态。假如存储结点a为“H”电平，nMOS晶体管N5为导通状态。
开始读出动作，并使读出用字线RWL从“L”电平变成“H”电平时，nMOS晶体管N6从截止状态变化成导通状态。接着，由于读出用位线RBL与接地线GND2通过nMOS晶体管N5、N6变成电导通状态，读出用位线RBL从预充电电平“H”电平变化成“L”电平，作为存储结点a的反相数据的“L”电平被读出。其后，字线RWL从“H”电平回到“L”电平时，nMOS晶体管N6变成截止状态，读出用位线RBL与接地线GND2被电断开。为了下一次的读出动作，读出用位线RBL再次预充电成“H”电平，从而完成读出动作。
一方面，假如存储结点a为“L”电平，nMOS晶体管N5为截止状态。开始读出动作，并使读出用字线RWL从“L”电平变成“H”电平时，nMOS晶体管N6从截止状态变化成导通状态，但由于nMOS晶体管N5为截止状态，因此，读出用位线RBL还是处于预充电的“H”电平不改变。由此作为存储结点a的反相数据的“H”电平被读出。其后，字线RWL从“H”电平回到“L”电平，从而完成读出动作。
如以上说明，只可进行第二端口的读出动作，而无法进行第二端口的写入动作。
下面，对上述的二端口SRAM存储单元的平面布局结构进行说明。
参考图2～图4，半导体基片表面形成有一个n型阱区域NW，和夹着该n型阱区域NW的两个p型阱区域PW0、PW1。pMOS晶体管P1、P2形成于n型阱NW内。另外，nMOS型晶体管N1、N3、N4形成于p型阱PW0内，nMOS型晶体管N2、N5、N6形成于p型阱PW1内。
主要参考图3，pMOS晶体管P1具有由一对p型扩散区域FL112、FL110形成的源极及漏极，以及栅极PL1。pMOS晶体管P2具有由一对p型扩散区域FL113、FL111形成的源极及漏极，以及栅极PL2。
nMOS型晶体管N1具有由一对n型扩散区域FL200、FL210形成的源极及漏极，以及栅极PL1。nMOS型晶体管N2具有由一对n型扩散区域FL201、FL211形成的源极及漏极，以及栅极PL2。
nMOS型晶体管N3具有由一对n型扩散区域FL210、FL220形成的源极及漏极，以及栅极PL3。nMOS型晶体管N4具有由一对n型扩散区域FL212、FL221形成的源极及漏极，以及栅极PL3。
nMOS型晶体管N5具有由一对n型扩散区域FL202、FL240形成的源极及漏极，以及栅极PL2。nMOS型晶体管N6具有由一对n型扩散区域FL240、FL230形成的源极及漏极，以及栅极PL4。
各n型扩散区域是由在p型阱PW0、PW1的活性区域内注入n型不纯物而形成。另外，各p型扩散区域是由在n型阱NW的活性区域内注入p型不纯物而形成。
nMOS型晶体管N1的n型扩散区域FL210和nMOS型晶体管N3的n型扩散区域FL210是由同一扩散区域共同构成。nMOS型晶体管N5的n型扩散区域FL240和nMOS型晶体管N6的n型扩散区域FL240是由同一扩散区域共同构成。
pMOS晶体管P1和nMOS型晶体管N1的各栅极PL1是由共用的掺杂多晶硅(注入不纯物的多晶硅)布线构成。另外，pMOS晶体管P2和nMOS型晶体管N2、N5的各栅极PL2是由共用的掺杂多晶硅布线构成。nMOS型晶体管N3和N4的各栅极PL3是由共用的掺杂多晶硅布线构成。
栅极PL2、p型扩散区域FL110和n型扩散区域FL210，各自经由接触孔通过对应存储端子a的第一金属布线以低阻抗电连接。栅极PL1又与n型扩散区域FL212电连接。栅极PL1、p型扩散区域FL111和n型扩散区域FL211，各自经由接触孔通过对应存储端子b的第一金属布线低阻抗电连接。
主要参考图3及图4，p型扩散区域FL112和FL113分别经由接触孔与不同的第一金属布线电连接，该不同的第一金属布线经由第一通孔与VDD电位的第二金属布线电连接。
n型扩散区域FL220经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为第一端口写入用字线WBL的第二金属布线电连接。n型扩散区域FL221经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为第一端口写入用位线/WBL的第二金属布线电连接。n型扩散区域FL200经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为接地线GND1的第二金属布线电连接。
n型扩散区域FL230经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为第二端口读出用位线RBL的第二金属布线电连接。n型扩散区域FL201经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为接地线GND1的第二金属布线电连接。n型扩散区域FL202经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为接地线GND2的第二金属布线电连接。
配置于存储单元区域内的所有第二金属布线都相互平行配置，并且，在与n型阱NW和p型阱PW0的边界线及n型阱NW和p型阱PW1的边界线平行的方向上延伸。另外，例如在VDD电位的第二金属布线的两侧，配置由第二金属布线形成的通过布线，使之与这些第二金属布线平行。该通过布线只通过存储单元内部，不与存储单元内部的元件电导通(为非导通状态)。通过布线的位置不限于VDD电位的布线的两侧，可对应于设计配置。
栅极PL3经由接触孔与第一金属布线电连接，该第一金属布线经由第二通孔与成为第一端口写入用字线WWL的第三金属布线电连接。另外，栅极PL4经由接触孔与第一金属布线电连接，该第一金属布线经由第二通孔与成为第二端口读出用字线RWL的第三金属布线电连接。
配置于存储单元区域内的所有第三金属布线都相互平行配置，并且，在与n型阱NW和p型阱PW0的边界线及n型阱NW和p型阱PW1的边界线垂直的方向上延伸。
根据本发明的实施例，如上所述的二端口存储单元的布局的构成，与已知的存储单元相比位线的布线长度变小，由此可使其存储时间高速化。另外，由于掺杂多晶硅布线的方向为同一方向，因此可容易控制栅极的尺寸。
接着，nMOS晶体管N1、N3、N4配置于pMOS晶体管P1、P2形成区域(n型阱NW)的一侧，nMOS晶体管N2、N5、N6配置于pMOS晶体管P1、P2形成区域(n型阱NW)的另一侧。从而，第一端口的位线WBL和第二端口的位线RBL可分别分离配置于不同的p型阱内，从而具有端口间不容易受干涉的优点。
例如当第一端口的位线WBL和第二端口的位线RBL相邻布线时，容易受由耦合电容产生的噪声影响。当一方的位线电位在写入动作过程中从VDD电位变化到GND电位时，相邻的另一方位线上附加由耦合电容产生的串话噪声。读出动作可通过读出放大器放大位线对的微小电位差来实现，但如果如上所述的第一端口的位线处在写入动作中、相邻的第二端口的位线处于读出动作中时，将有可能发生在第二位线上附加串话噪声、误读出的危险性。
对此，如本实施例的图2所示，第一及第二端口的各位线不是相邻的，因此可回避如上所述的由串话噪声产生的端口之间的干涉问题。
由于位线之间有余裕，所以构成存储电路的反相器电路的接地线GND1和读出用端口的接地线GND2可分开布线。从而，可防止进行读出动作时承载于接地线GND2的噪声影响到存储电路。相反地，当进行读出和写入动作时，也可防止进行读出动作时承载于接地线GND1的噪声影响到读出电路。接地线GND1和接地线GND2的接地电位可通过外部电路和外部端子分别设定，可采用减少泄漏、高速化等多种方法。例如非读出动作时使接地线GND2的电位设定成比接地线GND1的电位高，使读出用位线RBL与接地线GND2的电位差变小时，可使待机时的nMOS晶体管N5、N6的截止泄漏电流变小，可实现电力的低消耗。
另外，由于存储单元的布局形状在图中在横方向变长，在与位线相同布线层中可把通过布线设置于存储单元内。该通过布线可以是层次块化的球形位线，也可以是球形数据线，也可以是与SRAM模块完全不同的块间布线。为了在SRAM模块内设置通过布线，无需像以前那样特意加大存储单元的尺寸、增大布线层数，因此具有低成本之优点。
[实施例2]
参考图5，nMOS晶体管N3的栅极、源极及漏极，分别与写入用字线WWL、存储结点b及写入用位线WBL相连接。nMOS晶体管N4的源极和nMOS晶体管N5的漏极共同连接。nMOS晶体管N5的栅极及源极分别与写入用字线WWL、第一接地线GND1电连接。nMOS晶体管N4的栅极及漏极分别与写入用位线WBL、存储结点b电连接。从而构成第一端口。
关于第二端口的构成，除了nMOS晶体管N6的栅极与存储结点b电连接和符号的不同之外，大致与实施例1相同，因此省略其说明。
通过如以上的连接，构成具有写入专用端口和读出专用端口的二端口SRAM存储单元电路。
因为由此以外的构成与图1中所示的电路构成大致相同，所以对相同的元件标相同的符号，并省略其说明。
图1所示的电路构成中第一端口可进行写入和读出动作，但图5所示的电路构成中第一端口只专用于写入。
以下，对第一端口的写入动作进行说明。
存储结点a、b是互补的关系，分别对应于非反相数据及反相数据。在保持状态下，写入用字线WWL为“L”电平，nMOS晶体管N3、N5为截止状态。接着，由于存储结点a、b分别与写入用位线WBL及接地线GND1处于电断开状态，因此稳定在数据保持状态。
当开始写入动作时，首先将写入数据驱动到写入用位线WBL。例如写入数据1时，写入用位线WBL驱动成“H”电平。若写入用字线WWL驱动成“H”电平，nMOS晶体管N3、N5变成导通状态。由于写入用位线WBL驱动成“H”电平，nMOS晶体管N4也变成导通状态。
从而，由于存储结点b通过nMOS晶体管N4、N5与接地线GND1电连接，存储结点a通过nMOS晶体管N3与写入用位线WBL电连接，因此存储结点a、b分别变成“H”电平、“L”电平。然后，如果写入用字线WWL返回到“L”电平，则nMOS晶体管N3、N5变成截止状态，因此存储结点a、b分别稳定为保持“H”电平、“L”电平数据的状态。以上为将数据1写入存储单元时的动作。
另一方面，写入数据0时写入用位线WBL驱动成“L”电平。如果写入用字线WWL驱动成“H”电平，nMOS晶体管N3、N5就变成导通状态。由于写入用位线WBL驱动成“L”电平，nMOS晶体管N4变成截止状态。接着，存储结点b与接地线GND1为非电连接，存储结点a通过nMOS晶体管N3与写入用位线WBL电连接。由于写入用位线WBL为“L”电平，存储结点a变成“L”电平。pMOS晶体管P2变成导通状态，nMOS晶体管N2变成截止状态，因此，存储结点b变成“H”电平。然后，若写入用字线WWL返回到“L”电平，则nMOS晶体管N3、N5变成截止状态，因此存储结点a、b分别稳定为保持“L”电平、“H”电平数据的状态。由以上可对第一端口进行写入动作。
例如由一个存取晶体管和一根位线WBL进行写入动作时，就有由于基片偏置效果的原因导致“H”电平的数据很难写入的问题。但，如图5所示的电路结构中，其总是设置成“L”电平下进行数据的写入，所以具有可用一根位线进行稳定的动作的优点。对于第二端口的读出动作，因其与实施例1相同，省略其说明。
下面，对本实施例的存储单元布局结构进行说明。
参考图6～图8，在半导体基片表面形成有一个n型阱区域NW和夹着该n型阱区域NW的两个p型阱区域PW0、PW1。pMOS晶体管P1、P2形成于n型阱NW内。nMOS晶体管N2～N5形成于p型阱PW0内，nMOS晶体管N1、N6、N7形成于p型阱PW1内。
主要参考图7，pMOS晶体管P1具有由一对p型扩散区域FL100、FL110形成的源极及漏极，以及栅极PL1。pMOS晶体管P2具有由一对p型扩散区域FL113、FL111形成的源极及漏极，以及栅极PL2。
nMOS晶体管N2具有由一对n型扩散区域FL200、FL210形成的源极及漏极，以及栅极PL1。nMOS晶体管N4具有由一对n型扩散区域FL211、FL210形成的源极及漏极，以及栅极PL4。nMOS晶体管N5具有由一对n型扩散区域FL220、FL211形成的源极及漏极，以及栅极PL3。nMOS晶体管N3具有由一对n型扩散区域FL212、FL221形成的源极及漏极，以及栅极PL3。
nMOS晶体管N1具有由一对n型扩散区域FL201、FL211形成的源极及漏极，以及栅极PL2。nMOS晶体管N6具有由一对n型扩散区域FL202、FL240形成的源极及漏极，以及栅极PL3。nMOS晶体管N7具有由一对n型扩散区域FL240、FL230形成的源极及漏极，以及栅极PL5。
各n型扩散区域是由在p型阱PW0、PW1的活性区域内注入n型不纯物而形成。另外，各p型扩散区域是由在n型阱NW的活性区域内注入p型不纯物而形成。
nMOS晶体管N2的n型扩散区域FL210和nMOS晶体管N4的n型扩散区域FL210由共同的扩散区域构成。nMOS晶体管N4的n型扩散区域FL211和nMOS晶体管N5的n型扩散区域FL211由共同的扩散区域构成。nMOS晶体管N6的n型扩散区域FL240和nMOS晶体管N7的n型扩散区域FL240由共同的扩散区域构成。
pMOS晶体管P1和nMOS晶体管N1和N6的各栅极PL2由共同的掺杂多晶硅布线构成。pMOS晶体管P2和nMOS晶体管N2各栅极PL1由共同的掺杂多晶硅布线构成。nMOS晶体管N3和N5的各栅极PL3由共同的掺杂多晶硅布线构成。
栅极PL1、p型扩散区域FL111、n型扩散区域FL211及FL212各自经由接触孔通过对应存储端子a的第一金属布线以低阻抗电连接。栅极PL2、p型扩散区域FL110、n型扩散区域FL210各自经由接触孔通过对应存储端子b的第一金属布线以低阻抗电连接。
主要参考图7及图8，p型扩散区域FL100和FL101分别经由接触孔与不同的第一金属布线电连接，该不同的第一金属布线经由第一通孔与VDD电位的第二金属布线电连接。
n型扩散区域FL210经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为第一端口写入用字线WBL的第二金属布线电连接。n型扩散区域FL200和FL220分别经由接触孔与不同的第一金属布线电连接，该不同的第一金属布线经由第一通孔与成为接地线GND1的第二金属布线电连接。
n型扩散区域FL230经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为第二端口读出用位线RBL的第二金属布线电连接。n型扩散区域FL201经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为接地线GND1的第二金属布线电连接。n型扩散区域FL202经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为接地线GND2的第二金属布线电连接。
配置于存储单元区域内的所有第二金属布线都相互平行配置，并且，在与n型阱NW和p型阱PW0的边界线及n型阱NW和p型阱PW1的边界线平行的方向上延伸。另外，例如在VDD电位的第二金属布线和成为接地线GND1的第二金属布线之间，配置由第二金属布线形成的通过布线，使之与该第二金属布线平行。
栅极PL3经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与第二金属布线电连接，该第二金属布线经由第二通孔与成为第一端口写入用字线WWL的第三金属布线电连接。另外，栅极PL5经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与第二金属布线电连接，该第二金属布线经由第二通孔与成为第二端口读出用字线RWL的第三金属布线电连接。
配置于存储单元区域内的所有第三金属布线也都相互平行配置，并且，在与n型阱NW和p型阱PW0的边界线及n型阱NW和p型阱PW1的边界线垂直的方向上延伸。
根据本发明的实施例，如上所述的二端口存储单元的布局的构成，与实施例1相同，使位线的布线长度变小，由此可使其存储时间高速化。另外，由于掺杂多晶硅布线的方向为同一方向，因此可容易控制栅极的尺寸。另外，nMOS晶体管N2～N5配置于pMOS晶体管P1、P2形成区域(n型阱NW)的一侧，nMOS晶体管N1、N6、N7配置于pMOS晶体管P1、P2形成区域(n型阱NW)的另一侧。从而，第一端口的位线WBL和第二端口的位线RBL可分别分离配置于不同的p型阱内，从而具有端口间不容易受干涉的优点。另外，因接地线可分开布线，可实现噪声对策，减少泄漏、高速化等目的。由于存储单元的布局形状在横方向变长，在与位线相同布线层中可把通过布线设置于存储单元内，设计自由度高，因此具有低成本之优点。
[实施例3]
参考图9，本实施例的等效电路的构成，与图5中所示的实施例2的等效电路构成相比，不同之处在于其读出电路部分附加了nMOS晶体管N8。该nMOS晶体管N8的栅极、漏极及源极，分别与列选信号RCL、读出用位线RBL及nMOS晶体管N7的漏极电连接。
另外，由此以外的构成与图5中所示的实施例2的等效电路构成大致相同，所以对相同的元件标相同的符号，并省略其说明。
列选信号RCL与在多个行和列排列的存储单元的同一列存储单元共同连接。各存储单元列的列选信号RCL是由另外的地址信号被选择，而从多个列中被选择的一列列选信号RCL是变成“H”电平后被选择。只有被选择的列的列选信号RCL变成“H”电平，nMOS晶体管N8变成导通状态的列的数据才能被读出用位线RBL读出。没有被选择的列的列选信号RCL为“L”电平，nMOS晶体管N8为截止状态，因此读出用位线RBL电位不会改变。提供该列选信号为特征，其可减少选择非选择列的读出用位线RBL引起的功率消耗。
下面，对本实施例的存储单元布局结构进行说明。
参考图10～图12，本实施例的存储单元布局结构与图6～图8中的构成相比，主要区别在于其附加了nMOS晶体管N8和列选信号线RCL，接地线GND2用第三金属布线进行布线。
主要参考图11，nMOS晶体管N8配置于p型阱PW1内。该nMOS晶体管N8具有由一对n型扩散区域FL230、FL241形成的源极及漏极，以及栅极PL6。nMOS晶体管N8的n型扩散区域FL230和nMOS晶体管N7的n型扩散区域FL230由共同的扩散区域构成。
主要参考图11及图12，栅极PL6经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为列选信号线RCL的第二金属布线电连接。n型扩散区域FL241经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为第二端口读出用位线RBL的第二金属布线电连接。n型扩散区域FL202经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与第二金属布线电连接，该第二金属布线经由第二通孔与成为接地线GND2的第三金属布线电连接。
而且，由此以外的布线结构与图6～图8中所示的结构大致相同，所以对相同的元件标相同的符号，并省略其说明。
根据本实施例，如上所述的二端口存储单元的布局的构成，与实施例1相同，使位线的布线长度变短，由此可使其存储时间高速化。另外，由于掺杂多晶硅布线的方向为同一方向，因此可容易控制栅极的尺寸。另外，nMOS晶体管N2～N5配置于pMOS晶体管P1、P2形成区域(n型阱NW)的一侧，nMOS晶体管N1、N6～N8配置于pMOS晶体管P1、P2形成区域(n型阱NW)的另一侧。从而，第一端口的位线WBL和第二端口的位线RBL可分别分离配置于不同的p型阱内，从而具有端口间不容易受干涉的优点。另外，因接地线可分开布线，可实现噪声对策，减少泄漏、高速化等目的。由于存储单元的布局形状在横方向变长，在与位线相同布线层中可把通过布线设置于存储单元内，设计自由度高，因此具有低成本之优点。并且，具有可减少非选择列时的读出位线引起的功率消耗的效果。
[实施例4]
本实施例是有关联想存储器。近几年，由于计算机的高速化，在芯片内装载高速缓冲存储器的需求不断增大。访问芯片外的大容量存储器需要一定的时间，因此，把记录在外存储器的某一地址空间的数据传送到芯片内的高速缓冲存储器内来实现CPU的高速化的方法被人们所采用。此时，需瞬时检索出高速缓冲存储器内是否有数据被传送到，而联想存储器就具有该一致比较检索功能。
参考图13，图中的一对驱动晶体管N1、N2和一对存取晶体管N3、N4，以及一对负载晶体管P1、P2，与图23所示的已知等效电路只是符号的不同，其构成大致相同，因此省略其说明。本实施例中，存储电路附加有nMOS晶体管N5～N7。
nMOS晶体管N5、N6的各漏极互相电连接构成内部结点c。nMOS晶体管N5的源极及栅极分别与搜索线对SL、存储结点b连接。nMOS晶体管N6的源极及栅极分别与搜索线对/SL、存储结点a电连接。nMOS晶体管N7的栅极、源极及漏极分别与内部结点c、接地线GND2、匹配线ML连接。由此构成联想存储器。
下面，对联想存储器的比较动作进行说明。
首先，搜索线对SL、/SL的初始状态都为“L”电平。假如存储结点a、b的数据各为“H”电平、“L”电平时，nMOS晶体管N6为导通状态、nMOS晶体管N5为截止状态。接着，内部结点c经由nMOS晶体管N6与搜索线/SL电连接，并为“L”电平。由于nMOS晶体管N7为截止状态，匹配线ML与接地线GND2为电断开状态。匹配线ML被预充电成“H”电平。
开始比较动作时，对应于将要比较的数据，搜索线SL或/SL中的一方从“L”电平驱动成“H”电平。为了比较保持于存储结点a的数据为“H”电平还是“L”电平，现令作为检索数据搜索线SL保持原先的“L”电平，搜索线/SL驱动成“H”电平。那么，nMOS晶体管N5为截止状态，nMOS晶体管N6为导通状态，因此内部结点c由于与搜索线/SL电连接变成“H”电平，nMOS晶体管N7变成导通状态。匹配线ML经由nMOS晶体管N7与接地线GND2电连接。从而，匹配线ML从初始状态“H”电平转变成“L”电平，并可得出比较结果不一致的信息。
另一方面，令作为检索数据搜索线/SL保持“L”电平，搜索线SL驱动成“H”电平。此时，经由nMOS晶体管N6，由于内部结点c与搜索线/SL电连接变成“L”电平。nMOS晶体管N7为截止状态，匹配线ML与接地电位GND2为电断开状态，匹配线ML保持预充电状态的“H”电平。其结果，得出比较结果一致的信息。其后，搜索线对SL、/SL都返回到“L”电平，匹配线ML再次被预充电成“H”电平，从而完成比较动作。
另外，通常的读出动作及写入动作因与实施例1相同，省略其说明。
下面，对上述的联想存储单元的平面布局结构进行说明。
参考图14～图16，本实施例的布线结构与图2～图4的结构相比较，其主要区别在于：其以设置用于联想存储的nMOS晶体管N5～N8代替构成读出专用端口的nMOS晶体管N5、N6；以设置搜索线对SL、/SL及匹配线ML代替读出用位线RBL及读出用字线RWL。
用于联想存储的nMOS晶体管N5～N7，分别形成于p型阱PW1内。nMOS型晶体管N5具有由一对n型扩散区域FL230、FL203形成的源极及漏极，以及栅极PL1。nMOS型晶体管N6具有由一对n型扩散区域FL202、FL203形成的源极及漏极，以及栅极PL2。nMOS型晶体管N7具有由一对n型扩散区域FL204、FL205形成的源极及漏极，以及栅极PL4。
nMOS晶体管N5和N6的各n型扩散区域FL203由共同的扩散区域构成，经由接触孔通过第一金属布线与栅极PL4电连接。nMOS晶体管N5的栅极PL1和nMOS晶体管N1的栅极PL1和pMOS晶体管P1的栅极PL1由共同的掺杂多晶硅布线构成。nMOS晶体管N6的栅极PL2和nMOS晶体管N2的栅极PL2和pMOS晶体管P2的栅极PL2由共同的掺杂多晶硅布线构成。
n型扩散区域FL230经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为搜索线SL的第二金属布线电连接。n型扩散区域FL202经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为搜索线/SL的第二金属布线电连接。n型扩散区域FL204经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与成为接地线GND2的第二金属布线电连接。此第二金属布线与其他的第二金属布线平行延伸。
栅极PL4经由接触孔与第一金属布线电连接，该第一金属布线经由第一通孔与第二金属布线电连接。该第二金属布线经由第二通孔与匹配线ML的第三金属布线电连接。该匹配线ML与字线WL平行延伸。
而且，由此以外的布线结构与图2～图4中所示的结构大致相同，所以对相同的元件标相同的符号，并省略其说明。
根据本实施例，通过构成如上所述的联想存储单元的布局，与实施例1相同，可使位线的布线长度变短，由此可使其存储时间高速化。另外，由于掺杂多晶硅布线的方向为同一方向，因此可容易控制栅极的尺寸。另外，因接地线可分开布线，可实现噪声对策，减少泄漏、高速化等目的。由于存储单元的布局形状在横方向变长，在与位线相同布线层中可把通过布线设置于存储单元内，设计自由度高，因此具有低成本之优点。并且，具有可减少非选择列的读出位线引起的功率消耗的效果。
[实施例5]
参考图17，本实施例的等效电路的构成，与图13中所示的实施例4的构成相比，不同之处在于其附加了nMOS晶体管N8。该nMOS晶体管N8的栅极、源极及漏极，分别与内部结点c、接地电位GND2及匹配线ML电连接。
另外，由此以外的等效电路的构成与图13中所示的构成大致相同，所以对相同的元件标相同的符号，并省略其说明。
下面，对上述的联想存储单元的平面布局结构进行说明。
参考图18～图20，本实施例的布线结构与图14～图16的结构相比较，其主要区别在于其附加了nMOS晶体管N8。
nMOS晶体管N8形成于p型阱PW1内。nMOS晶体管N8具有由一对n型扩散区域FL206、FL205形成的源极及漏极，以及栅极PL4。
nMOS晶体管N7和N8的各n型扩散区域FL205由共同的扩散区域构成，各栅极PL4由共同的掺杂多晶硅布线构成。
n型扩散区域FL204和FL206分别经由接触孔与不同的第一金属布线电连接，该不同的第一金属布线分别经由第一通孔与成为接地线GND2的第二金属布线电连接。
而且，由此以外的布线结构与图14～图16中所示的结构大致相同，所以对相同的元件标相同的符号，并省略其说明。
本实施例，通过附加nMOS晶体管N8，可迅速挑选匹配线ML，因此，可实现比较动作的高速化。
其以外的实施例效果与实施例4的效果大致相同，因此省略其说明。上述的实施例1～5中，对各晶体管即对MOS晶体管进行了说明，但这些晶体管也可以是MIS(Metal Insulator Semiconductor：金属绝缘体半导体)。各晶体管的导电型可与p型和n型相反。
在上述的实施例1～5中，对形成SRAM存储单元的基片即使用块硅的场合进行了说明，但其也可以使用SOI(Silicon On Insulator：硅-绝缘体)基片。以下，对使用SOI基片的实施例1的构成举例说明。
参考图21及图22，SOI基片4具有，例如由硅形成的半导体基片1，和例如由隐埋氧化膜形成的绝缘层2，和例如由薄膜硅层形成的半导体层3有顺序的淀积的结构。由此，就不存在如图3所示的阱PW0、PW1、NW。隐埋氧化膜2上的半导体层3以外的区域被氧化绝缘膜5覆盖。该氧化绝缘膜5形成多个半导体层3中的各个半导体电气分离的元件分离区域。
而且，除上述的基片构成以外与图1～图4中所示的实施例1结构大致相同，所以对相同的元件标相同的符号，并省略其说明。
为了方便说明，图21中表示了一直到第一金属布线的布局。
另外，如上述，对适用SOI基片的实施例1的构成进行了说明，但对实施例2～5的结构也可以适用上述的SOI基片。
根据以上说明的本发明另一方面的半导体存储装置，由于配置于存储单元区域内的所有晶体管栅极都在同一方向上延伸，如果把与栅极的延伸方向垂直的方向作为位线的延伸方向，可使存储单元在位线方向上的尺寸变小。由此，可减少位线的布线电容及位线之间的线间电容，使其存储时间高速化。
另外，由于配置于存储单元区域内的晶体管栅极都在同一方向上延伸，优化完成所期望的尺寸变得容易，可增加制造上的偏差容限。
而且，由于第一及第二存储晶体管配置于第一及第二负载晶体管形成区域的相互相反的侧面，写入用位线和读出用位线可分开布线。由此，可抑制端口之间的干涉。
上述的一个方面中，最好还包括第一导电型第一晶体管，该晶体管栅极与第一存储结点电连接，漏极与第二存取晶体管的源极电连接。从而，对应于第一存储结点电位，可调整读出用位线电位。
上述的一个方面中，最好还包括第一、第二及第三晶体管。第一导电型第一晶体管的栅极与第二存储结点电连接，漏极与第二存取晶体管的源极电连接。第一导电型第二晶体管的栅极与写入用位线电连接，漏极与第二存储结点电连接。第一导电型第三晶体管的栅极与写入用字线电连接，漏极与第二晶体管的源极电连接。因此，借由单根位线类型可改善写入特性。
上述的一个方面中，最好还包括第一导电型第四晶体管，该晶体管栅极与列选信号线电连接，漏极与读出用位线电连接，源极与第二存取晶体管的漏极电连接。从而，不必选择非读出列的读出位线，可减少功率消耗。
上述的一个方面中，最好还还包括夹着第一导电型区域的配置于一侧的第二导电型第一区域及配置于另一侧的第二导电型第二区域。第一存取晶体管配置于第一区域内，第二存取晶体管配置于第二区域内，并且第一及第二负载晶体管配置于第一导电型区域内。用于写入的及读出用位线延伸于相对第一导电型区域与第一区域的边界线及第一导电型区域与第二区域的边界线平行的方向上。由此可缩短位线的长度。
上述的一个方面中，最好与第一及第二驱动晶体管中任一的源极电连接的第一接地线，和与第一晶体管的源极电连接的第二接地线分开布线。由此，可实现噪声对策，减少泄漏、高速化等目的。
上述的一个方面中，最好还包括通过布线，该通过布线与用于写入的及读出用位线在同一层上的同一方向上布线，并且，与构成静态存储单元的元件处于非电连接状态。如此将通过布线配置于存储单元内，可降低成本。
根据本发明另一方面的半导体存储装置，由于配置于存储单元区域内的晶体管栅极都在同一方向上延伸，如果把与栅极的延伸方向垂直的方向作为位线的延伸方向，可使存储单元在位线方向上的尺寸变小。由此，可减少位线的布线电容及位线之间的线间电容，使其存储时间高速化。另外，由于配置于存储单元区域内的晶体管栅极都在同一方向上延伸，优化完成所期望的尺寸变得容易，可增加制造上的偏差容限。
上述的另一方面中，最好还包括第一导电型第四晶体管，该晶体管栅极与第一及第二晶体管的各漏极电连接，漏极与匹配线电连接。由此，可迅速挑选匹配线ML，实现比较动作的高速化。
上述的另一方面中，最好还包括夹着第一导电型区域的配置于一侧的第二导电型第一区域及配置于另一侧的第二导电型第二区域。第一及第二存取晶体管和第一驱动晶体管配置于第一区域内，第二驱动晶体管和第一、第二及第三晶体管配置于第二区域内，并且第一及第二负载晶体管配置于第一导电型区域内。位线对及匹配线对分别延伸于相对第一导电型区域与第一区域的边界线及第一导电型区域与第二区域的边界线平行的方向上。由此可缩短位线的长度。
上述的另一方面中，最好与第一及第二驱动晶体管中的任一的源极电连接的第一接地线，与第三晶体管的源极电连接的第二接地线分开布线。由此，可实现噪声对策，减少泄漏、高速化等目的。
上述的另一方面中，最好还包括通过布线，该通过布线与位线对及匹配线对在同一层上的同一方向上布线，并且，与构成静态存储单元的元件处于非电连接状态。如此将通过布线配置于存储单元内，可降低成本。
此次所揭示的所有实施例应该理解成是示例而不是限制。本发明的范围不是根据上述说明，而是根据权利要求范围来揭示，其包括与权利要求范围等同的含义及权利要求范围内的所有变更。

Claims (12)

1.具有形成有静态存储单元的存储单元区域的半导体存储装置，其包括：
第一反相器，其由第一导电型的第一驱动晶体管及第二导电型的第一负载晶体管构成；
第二反相器，其由第一导电型的第二驱动晶体管及第二导电型的第二负载晶体管构成，
上述第一反相器的输出端子和上述第二反相器的输入端子电连接构成第一存储结点，上述第二反相器的输出端子和上述第一反相器的输入端子电连接构成第二存储结点，
其还包括：
第一导电型第一存取晶体管，其源极与上述第一存储结点电连接，栅极与写入用字线电连接，并且漏极与写入用位线电连接；
第一导电型第二存取晶体管，其栅极与用于读出的字线电连接，并且漏极与读出用位线电连接，
上述第一存取晶体管配置于上述第一及第二负载晶体管形成区域的一侧，并且上述第二存取晶体管配置于上述第一及第二负载晶体管形成区域的另一侧，
配置于存储单元区域内的所有晶体管栅极都在同一方向上延伸。
2.如权利要求1所述的半导体存储装置，其特征在于，还包括第一导电型第一晶体管，其栅极与上述第一存储结点电连接，漏极与上述第二存取晶体管的源极电连接。
3.如权利要求2所述的半导体存储装置，其特征在于，与上述第一及第二驱动晶体管中任意一个的源极电连接的第一接地线，和与上述第一晶体管的源极电连接的第二接地线分开布线。
4.如权利要求1所述的半导体存储装置，其特征在于，还包括：
第一导电型第一晶体管，其栅极与上述第二存储结点电连接，漏极与上述第二存取晶体管的源极电连接；
第一导电型第二晶体管，其栅极与写入用位线电连接，漏极与上述第二存储结点电连接；
第一导电型第三晶体管，其栅极与写入用字线电连接，漏极与上述第二晶体管的源极电连接。
5.如权利要求4所述的半导体存储装置，其特征在于，还包括第一导电型第四晶体管，其栅极与列选信号线电连接，漏极与上述读出用位线电连接，源极与上述第二存取晶体管的漏极电连接。
6.如权利要求1所述的半导体存储装置，其特征在于，还包括夹着第一导电型区域、配置于一侧的第二导电型第一区域及配置于另一侧的第二导电型第二区域，
上述第一存取晶体管配置于上述第一区域内，且上述第二存取晶体管配置于上述第二区域内，并且，上述第一及第二负载晶体管配置于上述第一导电型区域，
上述用于写入的及读出用位线延伸于相对上述第一导电型区域与上述第一区域的边界线及上述第一导电型区域与上述第二区域的边界线平行的方向上。
7.如权利要求1所述的半导体存储装置，其特征在于，还包括通过布线，其与上述用于写入的及读出用位线在同一层上的同一方向上布线，并且，与构成上述静态存储单元的元件处于非电连接状态。
8.具有形成有静态存储单元的存储单元区域的半导体存储装置，其包括：
第一反相器，其由第一导电型的第一驱动晶体管及第二导电型的第一负载晶体管构成；
第二反相器，其由第一导电型的第二驱动晶体管及第二导电型的第二负载晶体管构成，
上述第一反相器的输出端子和上述第二反相器的输入端子电连接构成第一存储结点，上述第二反相器的输出端子和上述第一反相器的输入端子电连接构成第二存储结点，
其还包括：
第一导电型第一及第二存取晶体管，其源极分别与上述第一及第二存储结点电连接，漏极分别与位线对电连接；
第一导电型第一晶体管，其栅极与上述第一存储结点电连接，源极与搜索线对中的一方电连接；
第一导电型第二晶体管，其栅极与上述第二存储结点电连接，源极与搜索线对中的另一方电连接，漏极与上述第一晶体管的漏极电连接；
第一导电型第三晶体管，其栅极与上述第一及第二晶体管的各漏极电连接，漏极与匹配线电连接，
上述第一及第二存取晶体管和上述第一驱动晶体管配置于上述第一及第二负载晶体管形成区域的一侧，并且上述第二驱动晶体管和上述第一、第二及第三晶体管配置于上述第一及第二负载晶体管形成区域的另一侧，
配置于存储单元区域内的所有晶体管栅极都在同一方向上延伸。
9.如权利要求8所述的半导体存储装置，其特征在于，还包括第一导电型第四晶体管，其栅极与上述第一及第二晶体管的各漏极电连接，漏极与上述匹配线电连接。
10.如权利要求8所述的半导体存储装置，其特征在于，还包括夹着第一导电型区域、配置于一侧的第二导电型第一区域及配置于另一侧的第二导电型第二区域，
上述第一及第二存取晶体管和上述第一驱动晶体管配置于上述第一区域内，且上述第二驱动晶体管和上述第一、第二及第三晶体管配置于上述第二区域内，并且，上述第一及第二负载晶体管配置于上述第一导电型区域内，
上述位线对及上述搜索线对，分别延伸于相对上述第一导电型区域与上述第一区域的边界线及上述第一导电型区域与上述第二区域的边界线平行的方向上。
11.如权利要求8所述的半导体存储装置，其特征在于，与上述第一及第二驱动晶体管中任意一个的源极电连接的第一接地线和与上述第三晶体管的源极电连接的第二接地线分开布线。
12.如权利要求8所述的半导体存储装置，其特征在于，还包括通过布线，其与上述位线对及上述搜索线对在同一层上的同一方向上布线，并且，与构成上述静态存储单元的元件处于非电连接状态。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101981626B (zh) * 2009-02-12 2013-01-30 松下电器产业株式会社 半导体存储装置

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4278338B2 (ja) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
JP2004362695A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
US7102915B2 (en) * 2003-07-01 2006-09-05 Zmos Technology, Inc. SRAM cell structure and circuits
US7532536B2 (en) * 2003-10-27 2009-05-12 Nec Corporation Semiconductor memory device
US20050253287A1 (en) * 2004-05-11 2005-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-port SRAM cell structure
JP4493398B2 (ja) * 2004-05-13 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4535776B2 (ja) * 2004-05-24 2010-09-01 富士通セミコンダクター株式会社 半導体装置
US7139189B2 (en) * 2004-09-24 2006-11-21 Intel Corporation State-retentive mixed register file array
WO2006073060A1 (ja) 2004-12-16 2006-07-13 Nec Corporation 半導体記憶装置
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4624198B2 (ja) 2005-07-06 2011-02-02 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2007043081A (ja) * 2005-07-07 2007-02-15 Matsushita Electric Ind Co Ltd 半導体装置
CN1893084A (zh) 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
US7196923B1 (en) * 2005-09-30 2007-03-27 Intel Corporation Bitcell layout
WO2007063990A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体装置およびその製造方法
JPWO2007063988A1 (ja) * 2005-12-02 2009-05-07 日本電気株式会社 半導体装置およびその製造方法
US8767444B2 (en) * 2006-03-27 2014-07-01 Honeywell International Inc. Radiation-hardened memory element with multiple delay elements
US9424889B1 (en) * 2015-02-04 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-port SRAM device
US7660149B2 (en) * 2006-12-07 2010-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with separate read and write ports
US7839697B2 (en) * 2006-12-21 2010-11-23 Panasonic Corporation Semiconductor memory device
JP5268084B2 (ja) * 2006-12-22 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7420836B1 (en) * 2007-02-13 2008-09-02 International Business Machines Corporation Single-ended memory cell with improved read stability and memory using the cell
US20090161410A1 (en) * 2007-12-21 2009-06-25 Texas Instruments Inc. Seven transistor sram cell
US7826251B2 (en) * 2008-05-22 2010-11-02 International Business Machines Corporation High performance metal gate polygate 8 transistor SRAM cell with reduced variability
JP2009295229A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体記憶装置
US7782656B2 (en) * 2008-07-23 2010-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with improved read/write stability
JP5260180B2 (ja) * 2008-08-20 2013-08-14 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5147654B2 (ja) * 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
US7969759B1 (en) * 2008-12-19 2011-06-28 Suvolta, Inc. Method and apparatus for improving SRAM write operations
JP5549079B2 (ja) * 2009-01-14 2014-07-16 セイコーエプソン株式会社 半導体集積回路
US7961499B2 (en) * 2009-01-22 2011-06-14 Qualcomm Incorporated Low leakage high performance static random access memory cell using dual-technology transistors
US8014184B1 (en) * 2009-09-14 2011-09-06 Xilinx, Inc. Radiation hardened memory cell
KR20220145923A (ko) * 2009-12-25 2022-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치
US8325510B2 (en) * 2010-02-12 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Weak bit compensation for static random access memory
US8406031B2 (en) * 2010-04-01 2013-03-26 Broadcom Corporation Read-only memory (ROM) bitcell, array, and architecture
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5724206B2 (ja) * 2010-04-16 2015-05-27 富士通セミコンダクター株式会社 マスタスライス方式メモリセル
JP6034764B2 (ja) * 2013-08-05 2016-11-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN105408960B (zh) 2013-08-06 2019-02-15 瑞萨电子株式会社 半导体集成电路器件
US9183933B2 (en) * 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US10354952B2 (en) * 2014-10-30 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having multi-level word line
KR102193633B1 (ko) 2014-12-30 2020-12-21 삼성전자주식회사 듀얼 포트 에스램 장치 및 그 제조 방법
US10014065B1 (en) * 2015-03-13 2018-07-03 Skan Technologies Corporation PPA (power performance area) efficient architecture for ROM (read only memory) and a ROM bitcell without a transistor
US10304771B2 (en) 2017-03-10 2019-05-28 Micron Technology, Inc. Assemblies having shield lines of an upper wiring layer electrically coupled with shield lines of a lower wiring layer
CN108701676B (zh) * 2016-05-16 2021-07-23 美光科技公司 具有与下部布线层的屏蔽线电耦合的上部布线层的屏蔽线的组合件
US9754872B1 (en) 2016-05-16 2017-09-05 Micron Technology, Inc. Assemblies having shield lines of an upper wiring level electrically coupled with shield lines of a lower wiring level
KR20180028020A (ko) * 2016-09-07 2018-03-15 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US10050045B1 (en) * 2017-06-16 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with balanced write port
CN112489701B (zh) * 2017-09-22 2023-12-05 联华电子股份有限公司 静态随机存取存储器组成的存储器元件
US10818677B2 (en) * 2018-07-16 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory periphery circuit
US10868018B2 (en) * 2018-10-25 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and connection
US11074966B2 (en) 2018-10-31 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd Method and system to balance ground bounce
JP6802313B2 (ja) * 2019-04-22 2020-12-16 ルネサスエレクトロニクス株式会社 デュアルポートｓｒａｍ
US10937865B2 (en) * 2019-07-17 2021-03-02 Micron Technology, Inc. Semiconductor device having transistors in which source/drain regions are shared
CN110634879B (zh) * 2019-09-25 2021-12-10 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
US11521676B2 (en) * 2020-04-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with asymmetric interconnection

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4995001A (en) * 1988-10-31 1991-02-19 International Business Machines Corporation Memory cell and read circuit
EP0578915A3 (en) 1992-07-16 1994-05-18 Hewlett Packard Co Two-port ram cell
TW297158B (zh) * 1994-05-27 1997-02-01 Hitachi Ltd
DE4437581C2 (de) * 1994-10-20 1996-08-08 Siemens Ag Verfahren zur Herstellung einer Festwertspeicherzellenanordnung mit vertikalen MOS-Transistoren
JP3609868B2 (ja) * 1995-05-30 2005-01-12 株式会社ルネサステクノロジ スタティック型半導体記憶装置
JP2867948B2 (ja) * 1996-03-29 1999-03-10 日本電気株式会社 半導体記憶装置とその製造方法
JP3523762B2 (ja) * 1996-12-19 2004-04-26 株式会社東芝 半導体記憶装置
US5808933A (en) * 1997-03-28 1998-09-15 International Business Machines Corporation Zero-write-cycle memory cell apparatus
US5985379A (en) * 1997-07-22 1999-11-16 Franklin Mint Company Decorative display plate
JP4501164B2 (ja) * 1998-05-01 2010-07-14 ソニー株式会社 半導体記憶装置
JP2000030469A (ja) 1998-07-14 2000-01-28 Oki Electric Ind Co Ltd 連想メモリセル及び連想メモリ
US5973985A (en) * 1998-08-11 1999-10-26 Stmicroelectronics, Inc. Dual port SRAM cell having pseudo ground line or pseudo power line
JP3852729B2 (ja) * 1998-10-27 2006-12-06 富士通株式会社 半導体記憶装置
JP3416062B2 (ja) * 1998-10-29 2003-06-16 インターナショナル・ビジネス・マシーンズ・コーポレーション 連想メモリ（ｃａｍ）
US5966317A (en) * 1999-02-10 1999-10-12 Lucent Technologies Inc. Shielded bitlines for static RAMs
JP4565700B2 (ja) 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2001068635A (ja) * 1999-08-27 2001-03-16 Mitsubishi Electric Corp 半導体装置
US6240009B1 (en) * 2000-02-02 2001-05-29 Hewlett-Packard Company Asymmetric ram cell
JP4885365B2 (ja) 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
TW522546B (en) 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP2002359298A (ja) * 2001-05-31 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
JP2003218238A (ja) * 2001-11-14 2003-07-31 Mitsubishi Electric Corp 半導体記憶装置
KR100406760B1 (ko) * 2001-11-16 2003-11-21 신코엠 주식회사 반도체 메모리 장치
JP4278338B2 (ja) * 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101981626B (zh) * 2009-02-12 2013-01-30 松下电器产业株式会社 半导体存储装置

Also Published As

Publication number Publication date
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JP2003297953A (ja) 2003-10-17
US7738285B2 (en) 2010-06-15
US20030185044A1 (en) 2003-10-02
US20090075432A1 (en) 2009-03-19
US7376002B2 (en) 2008-05-20
TW577170B (en) 2004-02-21
JP4278338B2 (ja) 2009-06-10
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US7969766B2 (en) 2011-06-28
US7489539B2 (en) 2009-02-10
US20060171195A1 (en) 2006-08-03

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