CN1449054A - 对虚拟接地非易失内存阵列编程而不干扰相邻单元的设备及方法 - Google Patents

Abstract

一种虚拟接地非易失存储单元阵列是由被排列成行与列、以便形成一阵列的多个相邻的非易失存储单元所形成。每一个非易失存储单元由一个带有被形成在二绝缘层间的一陷获层的N信道金属氧化半导体场效晶体管(MOSFET)所形成。在擦除状态之中，陷获层储存了一定量的电子。用于对虚拟接地非易失内存阵列进行编程的方法亦被揭示。被施加到阵列中的位线以及字线的电位被预先设定，用以对非易失存储单元编程，并且不会扰动邻近于将要进行编程的非易失存储单元的单元。

Description

对虚拟接地非易失内存阵列编程而不干扰相邻单元的 设备及方法

技术领域

本发明涉及一种半导体内存装置，尤其涉及一种对一虚拟接地非易失存储单元阵列进行编程，而不会干扰相邻单元的方法及装置。

背景技术

图3为一框图，其说明了在现有技术中的一非易失存储单元的结构，其中一个非易失存储单元70包括有一N信道MOSFET(金属氧化半导体场效晶体管)结构。非易失存储单元70包括有一个P型基板706，其带有两个嵌入式N+接面结(N+junctions)，一个是源极700，另一个是漏极701。一个沟道区707被形成在源极700与漏极701之间。在该信道之上是一第一绝缘层703，该第一绝缘层703通常是氧化硅层。在该第一绝缘层703的顶部是一陷获层(trappinglayer)704，该陷获层704通常是氮化物层。陷获层704形成记忆保持层，该记忆保持层在电子被注入到氮化物层中之时对其进行捕捉。一个通常为氧化物层的第二绝缘层705被形成以覆盖住该氮化硅层。该氧化硅层705系与形成在第二绝缘层705上方的传导性栅极702电绝缘。这两个氧化硅层703和705的功能是作为绝缘介电层。

为了对非易失存储单元70进行程序化或写入，电压被施加在漏极701和栅极702上，并且源极700接地。这些电压沿着从漏极至源极的信道的长度产生一个垂直电场和横向电场。该电场会使电子离开源极700，并且开始加速向漏极运动。当电子沿着信道的长度进行移动时，它们会获得能量。如果电子获得足够的能量，那么它们能够跳过绝缘层703的势垒而进入陷获层704之中，而在陷获层704中被捕捉。这种情况发生的可能性在邻近于漏极的栅极的区域中是最大，因为这个区域接近于漏极，而在漏极电子获得最多的能量。这些加速移动的电子被称之为热电子，并且一旦热电子被注入氮化物层之中，它会被捕捉并且保持储存在其中。

对于较高速度和较低成本的半导体内存的持续需求已带动可编程的非易失内存的虚拟接地内存设计的发展。一种虚拟接地内存设计可以增加阵列密度，同时维持与现有半导体工艺的工艺兼容性。

虽然虚拟接地内存设计具有因增大位密度所带来的优点，但是其仍具有许多缺点。一个缺点是在相邻存储单元之间的不想要的相互作用的问题。这种干扰可能以一种程序扰乱状况的形式呈现，其中一选定单元的编程会导致非选定的邻近存储单元的不想要的编程。这种干扰也可能因为一不想要的电流分量而呈现为一种读取降级的形式。在这两种状况之中，干扰影响到位于相邻行之中并被连接至选定行线的存储单元。在相邻单元之间的相互作用还会引起寄生电流，该寄生电流干扰到个别单元的读取、擦除、以及编程。最后，内存阵列的存取速度及完整度会受到这些问题的不利影响。

为了避免相邻单元的干扰，一些绝缘空间被形成以与多个连接单元绝缘，如图1以及图2中所示的。然而，这些常规设计是浪费空间的且没有效率。这些设计将导致半导体内存芯片在整体尺寸上的极大增加，以致于过度地增大了所占用的空间及成本。

因此，本领域普遍需求一种用于虚拟接地非易失内存阵列的最佳编程机制，尤其是能够用于对一选定存储单元进行编程而不会对储存在相邻非选定存储单元上的资料造成干扰的编程机制。

发明内容

本发明有利地提供一种用于对一虚拟接地非易失存储单元阵列内的一选定单元进行编程而不会干扰邻近阵列单元的方法及装置。

根据本发明的一优选实施例的虚拟接地非易失存储单元阵列是由被排列成行与列以便形成一阵列的多个邻近非易失存储单元所形成。非易失存储单元是由一N信道金属氧化半导体场效晶体管(MOSFET)形成，其中每一单元包括一栅极、一源极、一漏极、以及介于该源极与该漏极之间的一信道。一陷获层被提供在介于两个绝缘层之间。根据本发明，陷获层在存储单元的擦除状态中储存有一定量的电子。

本发明还提供了一种对一选定存储单元进行编程的方法，其基本上避免了储存在邻近单元中的数据的干扰。作为电可编程半导体内存装置的一部份，非易失存储单元的阵列被排列成行与列，以便形成一阵列。根据本发明和优选实施例的非易失存储单元阵列包括一控制栅极、一第一终端和第二终端、成行存储单元的控制栅极被耦合至相同字线(wordline)。根据这一特殊实施例，根据本发明的方法包括有以下步骤：将一第一电位施加到与选定非易失存储单元的源极耦合的第一位线(bitline)；将一第二电位施加到与选定非易失存储单元的漏极耦合的第二位线；以及将一第三电位施加到与选定非易失存储单元的一栅极耦合的第一字线。

为了避免阵列中的诸存储单元之间的干扰，第一电位与第三电位的电位差足以使空穴从选定非易失存储单元的源极处注入至该选定非易失存储单元的栅极。再者，第二电位与第三电位的电位差足以使空穴不会从选定非易失存储单元的漏极处注入至该选定非易失存储单元的栅极。一个位被编程到靠近选定非易失存储单元的源极一侧的该选定非易失存储单元陷获层中。

此外，为了避免干扰，一第四电位系可以更进一步地施加在第二位线旁边的第三位线。第二电位与第四电位的电位差将使空穴不会注入至与第三位线耦合并在选定非易失内存旁边的非易失存储单元的一陷获层中，其中第一电位、第二电位、以及第四电位系形成为一第一电位组。

附图说明

本发明的优选实施例以及其它实施例结合附图(不一定依比例绘制)被更进一步地详细描述于下文中：

图1为一电路图，其说明了在现有技术中非易失存储单元阵列的结构；

图2为另一电路图，其说明了在现有技术中非易失存储单元阵列的结构；

图3是说明了在现有技术中的非易失存储单元的示意图；

图4是说明根据本发明优选实施例的非易失存储单元的示意图；

图5A以及图5B是分别说明对根据本发明一实施例的非易失存储单元的源极位和漏极位进行编程的示例性操作的示意图；

图6为一电路图，其大体上说明根据本发明一实施例的非易失浮接式栅极存储单元阵列的内部结构；

图7为一电路图，其说明了根据本发明一优选实施例的浮接式栅极存储单元阵列的行线在对一选定单元进行编程时，是如何被耦合在一起以便降低被储存在邻近单元上的数据的干扰；

图8A、图8B、以及图8C为根据本发明的一更进一步实施例的三个邻近单元在一单元被编程之时的截面图；

图9为一电路图，其说明了根据本发明再一实施例的非易失浮接式栅极存储单元阵列的内部结构，其中成列的多个存储单元是大体上在同时被编程；以及

图10为一电路图，其说明了根据本发明又一实施例的非易失浮接式栅极存储单元阵列的内部结构，其中成行的多个存储单元是大体上在同时被编程。

具体实施方式

以下描述被呈现以使本领域的技术人员能够制作及使用本发明。对于所揭示实施例的不同修改将是本领域的技术人员所轻易了解的，并且在本文中所界定的一般原则是可以被运用至其它实施例与应用，而不会背离本发明的精神与范围。因此，本发明并非限于所显示的实施例，而是与本文中所揭示的原则和特点相一致的最广范围。

根据本发明一实施例的非易失存储单元80被说明于图4中。非易失存储单元80大体上包括有一个N信道金属氧化半导体场效晶体管(MOSFET)结构。在非易失存储单元80中，一个p型基板806包括有两个嵌入式N+结，其一为源极800，而另一为漏极801。一个沟道区807被形成在该源极800与该漏极801之间。在该沟道区之上为一第一绝缘层803，其通常为氧化硅层。在该第一绝缘层803的顶部为一陷获层804，其通常为氮化物层。陷获层804形成记忆保持层，其在电子被注入至氮化物层中之时对其进行捕捉。一个大体上为氧化硅层的第二绝缘层805被形成以覆盖住该氮化硅层。该氧化硅层805用以与形成在该第二绝缘层805之上的传导性栅极802进行电绝缘。这两个氧化硅层803和805用作绝缘介电层。

本发明的许多优点在于非易失存储单元80被编程、被读取、以及被擦除的方式。在擦除状态下，电子被储存于氮化物层之中，以使在信道807的能阶通常处于一高状态之中。在对非易失存储单元80进行编程之时，热空穴从源极800或漏极801处被注入至陷获层804中，以便改变在信道中的势垒。

为了对根据本发明的非易失内存进行程序化或写入，一个电压差被形成在漏极801与栅极802之间，而源极800被接地。举例而言，如同在图5A中所显示的，一个-5V的电压被施加到该栅极802，并且一个5V的电压被施加该漏极801。这些电压会沿着从漏极801至栅极802的信道的长度产生一个垂直和横向电场。该电场会使空穴离开漏极801，并且加速朝向源极移动。空穴在其沿着信道的长度进行移动时会获得能量。当空穴获得充分能量之时，其能够跳过氧化硅层803的势垒而进入陷获层804之中，并且在陷获层804中被加以捕捉。此状况发生的可能性在栅极邻近于漏极801的区域中为最大的，此是因为其接近于空穴获得最多能量的漏极之故。这些加速移动的空穴被称为热空穴(hot holes)。一旦热空穴被注入氮化物层的中，其会被捕捉并且保持储存在其中。所捕捉的空穴无法传播通过氮化物层，这是因为氮化物的低传导性以及横向电场所致。因此，所捕捉的电荷维持在一个主要位于接近于漏极的局部捕捉区域中。再者，图5B说明了针对根据本发明的一源极位进行编程的示例性操作。源极位的编程大体上相似于漏极位的编程，除了施加到源极800和漏极801的电压被互换以便产生一不同效果之外。

图6为一电路图，其大体上说明了根据本发明一实施例的非易失存储单元阵列的内部结构。图7为一电路图，其更进一步地说明了非易失内存阵列的列线(column lines)是如何被耦合在一起，以便在针对根据本发明一优选实施例的选定单元进行编程时能够降低被储存在相邻单元上的数据的干扰。根据本发明的阵列包括有多个非易失存储单元，至少包含有101、102、103、104、201、202、203、204、301、302、303、以及304。相邻非易失存储单元经由源极-至-漏极的方式被耦合，用以形成诸行非易失存储单元。成行的非易失存储单元的控制栅极被耦合至相同的字线。非易失存储单元101、102、103、以及104以源极-至-漏极(source-to-drain)的方式被耦合在一起而成一行，其中这些存储单元的控制栅极被耦合至字线WL_N-1。存储单元201、202、203、以及204以源极-至-漏极的方式被耦合在一起而成一行，其中这些存储单元的控制栅极被耦合至字线WL_N。存储单元301、302、303、以及304以源极-至-漏极的方式被耦合在一起而成一行，其中这些存储单元的控制栅极被耦合至字线WL_N+1。

许多列线穿过存储单元阵列。这些列线从左至右系为位线BL_M+1、位线BL_M、以及位线BL_M-1。这些列线可以经由多个由模块选择信号(block select signals)所控制的晶体管而被选择性地耦合至存储单元。非易失存储单元101、201、以及301的漏极以及非易失存储单元102、202、以及302的源极经由位线BL_M-1而被耦合在一起。非易失存储单元102、202、以及302的漏极以及非易失存储单元103、203、以及303的源极经由位线BL_M-1而被耦合在一起。非易失存储单元103、203、以及303的漏极以及非易失存储单元104、204、以及304的源极经由位线BL_M-1而被耦合在一起。

大量的非易失存储单元(例如是512K个单元)被形成为存储块(memory block)而作为用于擦除在存储单元中的数据的基本单位。针对闪存装置而言，数据以区段为单位而被擦除，而在该处的数据可以被非常快速地删除。用于陷获层的材料的选择必须是其能够以一种持久方式而储存数据。即，陷获层的电力可以被保持，甚至是在电源被关掉之时。一般而言，氮化物或多晶硅材料具有这些有利性质来作为根据本发明的陷获层。在根据本发明一优选实施例的虚拟接地阵列中，擦除操作是存储单元被全部擦除至高状态。

参照图7，单元102被更进一步地标示为单元C，单元202被标示为单元A，并且单元203被标示为单元B。为了将一选定单元(例如是单元A)编程到低状态(由WL_N以及BL_M所决定)，一个负电压(例如是-5V)被施加到WL_N，而一个正电压(例如是5V)则被施加到BL_M。BL_M+1被接地，而产生一个高电场(横向或垂直电场)以将单元A编程至一低状态。因此，在单元A中，空穴将从单元的漏极801处流入陷获层中，以便将数据写入陷获层中。然而，单元A的编程操作将会造成在虚拟接地阵列中相邻单元(单元B和C)的干扰。由于单元A被偏压(如同上文中所指出者)，此偏压将会使空穴从源极处被注入至单元B的陷获层中。此并不所想要的，因为这将在单元B中产生一编程错误。一个相似的状况会发生在单元C处。在单元C中，空穴将会被注入至陷获层中，并将从而造成单元C的编程错误。

为了防止在相邻字线(WL_N-1以及WL_N+1)中相邻单元(例如是单元C)的编程干扰，偏压(例如是0V)被施加到WL_N-1以及WL_N+1，其相对于WL_N而言具有一正偏压。较低的WL至BL偏压差(其将产生较小的垂直电场)有利地防止在单元C中的编程干扰。参照图8A、图8B、以及图8C，在根据本发明而施加偏压之后，用于单元的栅极、源极、以及漏极的电压分别为0V、5V、以及2V。这将会抑制空穴被注入至单元B的陷获层之中。此外，当用于单元的栅极、源极、以及漏极的电压分别为0V、0V、以及5V之时，空穴会被抑制注入至单元C的陷获层之中。

然而，在根据本发明的上述实施例之中，许多预定电压值，例如5V、2V、0V等，被用作为示例。虽然这些数值用以说明本发明的实施，但其并非被使用以限制本发明的范围，而不限于仅上述这些数值，只要根据本发明的偏压效应大体上能够被达成即可。

为了避免在BL_M-2、BL_M-3…中的单元的干扰(其亦防止了在相邻位线BL_M-1中相邻单元(例如是单元B)的编程干扰)，一个正偏压(例如是2V)被施加到BL_M-1。较小的BL_M至BL_M-1偏压差(其会产生较小的横向电场)会有利地防止在单元B中的编程干扰，而这对于信道长度缩放(channel length scaling)而言有益且特别有效的。

为了更进一步地避免BL_M-2、BL_M-3…的干扰，非易失存储单元在BL_M-1与WL_N交界处的邻近单元被施加以一正偏压。如果多个位大体上在同时被编程至非易失存储单元之中，那么一行的相邻单元无法在同时被写入，并且在同一行将被同时编程的单元必须被排列。图9说明了根据本发明而用于将同时进行编程的同一行的单元进行排列的一个实施例。这对于基于本发明的原则将数据同时编程到非易失存储单元阵列中有最大密度。在图9中所说明的是，被施加至诸列的电压是沿着0V、5V、以及2V的次序而被重复。在附图中，由圆圈所指出的单元被编程。

以上讨论是依据非易失存储单元在陷获层中接近于漏极一侧被编程，而其亦可被运用以对非易失存储单元的源极的一侧进行编程。此状况中，被施加到位线的电压的次序被反向，例如是沿着2V、5V、以及0V的次序。

再者，上述电压仅作为描述本发明原理的示例，其它电压数值可以被使用以实质上达成相似或大体上相同的结果。根据本发明，被施加到栅极、漏极、以及源极以对一非易失存储单元进行编程的电压必须符合上文中所讨论的原理，而介于被施加到将进行编程的非易失存储单元的一终端(源极或漏极)的电压与被施加到相邻另一非易失存储单元的另一终端的电压之间的电压差不可以使空穴被注入至相邻非易失存储单元的陷获层之中。举例而言，大于1V的电压差足以不造成对一相邻非易失存储单元的干扰。因此，在对非易失存储单元进行程序化(写入)之时，在同时对位线进行选择必须被预先安排，以便避免干扰。

图10显示出对位于同一列处的诸单元进行编程的一个实施例，其中一个电压组0V、5V被施加到与将进行编程的诸单元的漏极和源极耦合的位线，如同以虚线所指出并位于同一列中的。在此状况之中，在与将进行编程的单元耦合的两个位线旁边的其它位线被施加以2V的电压。与将进行编程的单元耦合的字线被施加以-5V的电压。与将进行编程的单元并未耦合的其它字线被施加以0V的电压。然而，不包含有干扰的其它电压数值可以被施加。

虽然本发明一直参照优选实施例来加以描述，但是可以理解的是，本发明并未受限于其详细描述内容。替换方式及修改已于先前描述中所建议，并且其它替换方式及修改将是本领域的技术人员所能想到的。特别是，根据本发明的方法的工艺步骤，将包括具有实质上相同于本发明的方法的工艺步骤、以达成实质上相同结果的方法。因此，所有这些替换方式及修改是落在本发明于随附权利要求书及其等价物所界定的范畴之中。

Claims (10)

1、一种虚拟接地非易失存储单元阵列，其包括有：

多个被排列成行与列以便形成该阵列的相邻非易失存储单元；

其中，该挥发性存储单元的每一个还包括有：

一个栅极；

一个源极；

一个漏极；

一个被形成在该源极与该漏极之间的沟道区；

被形成在该沟道区上的两个绝缘层；以及

一个被形成在这些绝缘层之间的陷获层；

其中，针对一擦除状态而言，该陷获层储存有一定量的电子。

2、根据权利要求1所述的非易失存储单元阵列，其中，在这些非易失内存阵列中成行单元的栅极被耦合至相同行线。

3、根据权利要求1所述的非易失存储单元阵列，其中，这些非易失存储单元的每一个的漏极被连接至在该阵列中与其相邻的那些非易失存储单元的一个单元的源极。

4、一种针对在一虚拟接地非易失存储单元阵列中的一选定的非易失存储单元进行编程的方法，该虚拟接地非易失存储单元阵列包括有多个被排列成行与列的非易失存储单元，该方法包括有以下步骤：

将一第一电位施加在与该选定非易失存储单元的一源极耦合的第一位线；

将一第二电位施加在与该选定非易失存储单元的一漏极耦合的第二位线；

将一第三电位施加在与该选定非易失存储单元的一栅极耦合的第一字线。

5、根据权利要求4所述的方法，其中，该第一电位与该第三电位的电位差是足以使空穴能够从该选定非易失存储单元的源极处注入至该选定非易失存储单元的栅极；其中，该第二电位与该第三电位的电位差足以使空穴不会从该选定非易失存储单元的漏极处注入至该选定非易失存储单元的栅极；其中，一个位被写入到在该选定非易失存储单元的源极旁边的选定非易失存储单元的陷获层中。

6、根据权利要求4所述的方法，其中，该第一电位与该第三电位的电位差足以使空穴不会从该选定非易失存储单元的源极处注入到该选定非易失存储单元的栅极；其中，该第二电位与该第三电位的电位差足以使空穴能够从该选定非易失存储单元的漏极处注入到该选定非易失存储单元的栅极；其中，一个位被写入到在该选定非易失存储单元的漏极旁边的选定非易失存储单元的陷获层中。

7、根据权利要求4所述的方法，其还包括有以下步骤：

将一第四电位施加到该第二位线旁边的一第三位线；

其中，该第二电位与该第四电位的电位差使空穴不会被注入到与该第三位线耦合并且在该选定非易失存储单元旁边的非易失存储单元的陷获层；

其中，该第一电位、该第二电位、以及该第四电位被形成为一第一电位组。

8、根据权利要求7所述的方法，其还包括有以下步骤：

施加一第五电位到该第一位线旁边的一第四位线；

其中，该第四电位与该第五电位的电位差使空穴不会被注入到与该第四位线耦合并且在该选定非易失存储单元旁边的非易失存储单元之一的陷获层；

其中，该第一电位、该第二电位、以及该第五电位被形成为一第二电位组。

9、根据权利要求8所述的方法，其还包括有以下步骤：

选定使空穴不会被注入到该非易失存储单元之一的陷获层的该第四电位以及该第五电位；

将该第四电位施加到该非易失存储单元的另外一个的漏极和源极；以及

将该第五电位施加到该另外的非易失存储单元的漏极和源极。

10、根据权利要求7所述的方法，其中，介于该第二电位与第四电位之间的电位差大于1伏特。

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