CN1466221A - 非易失性存储单元及其制造方法 - Google Patents

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Abstract

本发明公开了一种非易失性存储单元及其制造方法。该存储单元能够在第一方向上写入并在第二方向上读取。该存储单元包括位于源极或者漏极、或者源极和漏极两者附近的一个或者两个电荷俘获区域。在编程操作中，电子可以通过热电子注入而注入到所述电荷俘获区域中。在擦除操作中，空穴可以被注入到所述电荷俘获区域中。本发明的实施例包括一个仅被控制栅重叠一定程度的电荷俘获区域，在该区域中，在编程操作中，注入的电子以后可以通过将空穴注入到该电荷俘获区域中而得以擦除。

Description

非易失性存储单元及其制造方法
技术领域
本发明涉及非易失性存储单元，尤其是，涉及具有硅-氧化物-氮化物-氧化物-硅栅极结构的存储单元。
背景技术
用于存储数据的半导体存储器件通常可以被划分为易失性存储器件或者非易失性存储器件。当电能供应中断时，易失性存储器件会丢失其中存储的数据，但非易失性存储器件即使当电能供给中断时也能够保留其中存储的数据。因此，非易失性存储器件被广泛用于不总是有电，即频繁地发生中断的情况下，或者当需要较低的电能使用时，比如在移动电话通讯系统、用于存储音乐和/或图像数据的存储卡以及其它应用领域。
通常，非易失性存储器件中的单元晶体管具有一个叠层式栅极结构。该叠层式栅极结构包括有一个栅极绝缘层(gate insulting layer)、一个浮置栅(floating gate)、一个栅极间介电层(inter-gate dielectric layer)以及一个控制栅电极(control gate electrode)，它们依次重叠在单元晶体管的一个沟道区域上。在图2所示出的横截面中可以看到，某些类型的非易失性存储器件具有硅层(在其中形成所述沟道区域)、氧化物层(其形成隧穿层(tunneling layer))、氮化物层(用作电荷俘获层)、氧化物层(用作阻挡层)以及硅层(用作所述控制栅电极)。在某些时候，这些层被统称为SONOS。
图1至4示出了一个具有SONOS结构的半导体非易失性存储器件的常规结构，这种结构能够通过热电子注入操作来编程。下面将参照这些图对制造这种器件的常规方法进行解释。
正如在图1中示出的那样，在一个半导体衬底6的整个表面上形成一个氧化硅层，用于提供一个隧穿层1。接着，比如利用化学气相沉积(CVD)工艺来在隧穿层1的整个表面上形成一个氮化硅层，用于提供一个电荷俘获层2。该氮化硅层经受热氧化操作来形成一个氧化硅层，用于提供一个阻挡层3。当然，公知的还有一些其它用于形成阻挡层3的方法，并且可以用于替代所述热氧化操作或者与所述热氧化操作相结合。
此后，比如通过化学气相沉积工艺来在阻挡层3的整个表面上形成一个多晶硅层，用于提供一个控制栅电极4。前述工艺制造出了如图1中所示的结构。
随后，在多晶硅层上形成一个图案化的光致抗蚀剂层(未示出)。该图案化的光致抗蚀剂层被用作一个蚀刻掩模(a etching mask)，来对多晶硅层、阻挡层3、电荷俘获层2和隧穿层1进行顺序蚀刻，以由此形成一个包括有多晶硅控制栅电极14、阻挡层13、电荷俘获层12和隧穿层8的存储单元5，如同图2中所示出的那样。随后，用作所述蚀刻掩模的光致抗蚀剂层被去除。
隧穿层8是一个介电层，电荷载流子(空穴或者电子)可以入射穿过该介电层。电荷俘获层12是一个介电层，用于俘获穿过隧穿层8注入的电子或者空穴。阻挡层13用于在对存储单元进行写入和擦除操作过程中，阻挡注入的电子或者空穴运行穿过控制栅电极14。
接着，通过在半导体衬底6上的规定部分处将第一导电类型的离子注入该半导体衬底6上的该区域中，来形成高浓度扩散区域15和17(high-concentration diffused regions)，它们与多晶硅控制栅14的相对侧面自对齐。正如下面所描述的那样，高浓度扩散区域15和17用作所述存储单元5的源极(source)或漏极(drain)。
下面将参照图3和4对具有SONOS结构的常规半导体非易失性存储器件5的工作过程进行说明。
当控制栅14带有正电荷并且扩散区域15和17被合适地偏置时，来自半导体衬底6的热电子被俘获在电荷俘获层12的电荷俘获区域7内。这被公知为向存储单元5中写入或者对其“编程”。正如在图3中可以看到的那样，俘获区域7具有长度“A”。
同样，当控制栅14带有负电荷并且扩散区域15和17被合适地偏压时，来自半导体衬底6的空穴也可以被俘获在俘获区域7内，与已经存在于该俘获区域内的所有额外电子复合起来。这被公知为对编程的存储单元5进行“擦除”。
更具体地说，被俘获在俘获区域7中的电子或者空穴可以改变半导体非易失性存储器件5的阈值电压。通常，当存储器件5的阈值电压已经达到某个预定点时(即沟道电流下降到一个足够低的水平时)，编程停止。该预定点被选择成确保在该存储器件中存储的“0”位与“1”位能区别开来，并且确保已经达到了某个数据保存时间(a certain data retention time)。
通常，当阈值电压达到其先前状态(former condition)时(即足够多的空穴被俘获在俘获区域7内以与先前所俘获的电子发生再复合时)，擦除操作停止。但是，当过量的电子被俘获在电荷俘获层12的俘获区域7中，或者没有足够的空穴可以注入到俘获区域内来使得该存储单元变成先前状态时，存储单元5中的阈值电压将无法被彻底擦除，即无法达到所需的前述状态。由于存储单元5永远无法被擦除，所以处于这种状态的存储单元5是没有用处的。
图4示出了俘获区域7的一个局部B，以及所述局部A。在图3和4中由A标记的长度指示的是俘获区域7上将电子俘获到电荷俘获层12中的区域，与此同时由B标记的长度指示的是俘获区域7上用于俘获空穴的部分。
图4中测定长度A和B的差异可以解释前述状态，在该状态下，过多的电子或者没有足够的空穴被俘获在区域7中，这阻碍了存储单元5被彻底擦除，因而无法得以使用。电子被俘获在一个远离高度掺杂区域17(用作漏极或者源极)的区域中的事实对擦除操作产生了负面影响。在某些情况下，由于俘获区域7被过度宽广地编程，所以无法对存储器件5进行彻底擦除。因此，相对于扩散区域15、17在俘获区域7和存储载流子的部位中存储过多的电子或者空穴，会在非易失性存储器件5工作过程中产生错误。
本发明中的实施例旨在解决现有技术中的这些及其它缺陷。
发明内容
本发明要解决的技术问题是提供一种非易失性存储单元及其制造方法。
根据本发明的一个方面，提供一种非易失性存储单元，它包括：一个衬底，该衬底具有一个形成于其中的源极区域，一个形成于其中的漏极区域，以及一个位于源极区域与漏极区域之间的沟道区域；一个俘获结构，该俘获结构设置于源极区域或者漏极区域中的所选的一个区域的一部分上，该俘获结构包括：一个隧穿层，该隧穿层被设置在所述衬底的第一部分上，所述衬底的第一部分从该选定区域向沟道区域延伸，一个电荷俘获层，该电荷俘获层成形在第一绝缘层上，以及一个阻挡层，该阻挡层成形在电荷俘获层上；一个栅极绝缘层，该栅极绝缘层设置于所述衬底的第二部分上，所述衬底的第二部分从该衬底的第一部分向未选定区域延伸；以及一个栅极，该栅极设置于该俘获结构和该栅极绝缘层上。
根据本发明的一个方面，提供一种能够存储两个数据位的非易失性存储单元，该单元包括：一个半导体衬底；形成于所述衬底中并且在其间具有一个沟道区域的一个源极区域和一个漏极区域；一个第一隧穿层，该第一隧穿层形成于所述衬底的第一部分上，衬底上的该第一部分从源极区域向隧穿区域延伸；一个第一电荷俘获层，该第一电荷俘获层形成于第一隧穿层上；一个第二隧穿层，该第二隧穿层形成于所述衬底的第二部分上，衬底上的该第二部分从漏极区域向隧穿区域延伸；一个第二电荷俘获层，该第二电荷俘获层形成于第二隧穿层上；一个栅极绝缘层，该栅极绝缘层形成于所述第一部分与第二部分之间；一个阻挡层，该阻挡层分别形成于所述第一和第二电荷俘获层上；以及一个控制栅，该控制栅形成于第一阻挡层、第二阻挡层以及栅极绝缘层上。
根据本发明的一个方面，提供一种存储器件，该器件包括：一个成排成列形成的多个存储单元的矩阵，每个存储单元包括：一个衬底，该衬底具有一个形成于其中的源极区域、一个形成于其中的漏极区域、以及一个位于源极区域与漏极区域之间的沟道区域，一个俘获结构，该俘获结构设置于所述衬底的第一部分上，衬底的该第一部分从源极区域或者漏极区域中的选定的一个区域向沟道区域延伸，该俘获结构包括：一个隧穿层，该隧穿层设置于所述衬底的第一部分上，一个电荷俘获层，该电荷俘获层形成于隧穿层上，以及一个阻挡层，该阻挡层形成于电荷俘获层上，一个栅极绝缘层，该栅极绝缘层设置于所述衬底的第二部分上，所述衬底的第二部分从该衬底的第一部分向未选定区域延伸，以及一个栅极，该栅极被设置在所述俘获结构和栅极绝缘层上；一根字线，该字线被连接在位于同一列的多个存储单元中的一个或多个单元的栅极上；一根位线，该位线被连接在位于同一行的多个存储单元中的一个或多个单元的漏极区域上；以及一根源线，该源线连接在位于同一行的多个存储单元的一个或多个单元的源极区域上。
根据本发明的一个方面，提供一种用于制造非易失性存储单元的方法，该方法包括：在一个衬底的表面上形成一个隧穿层；形成一个位于第一绝缘层上的电荷俘获层；在电荷俘获层上形成一个阻挡层；对阻挡层、电荷俘获层以及隧穿层进行蚀刻，以暴露所述衬底的第一部分，并且形成一个基本上竖直的边缘结构，该边缘结构包括阻挡层、电荷俘获层以及隧穿层的边缘；在衬底表面的第一部分上形成一个栅极绝缘层，该栅极绝缘层的厚度小于所述竖直边缘结构的厚度；形成一个位于栅极绝缘层和阻挡层上的栅极层，该栅极层具有一个第一边缘和一个第二边缘；以及在所述衬底内形成一个源极区域和一个漏极区域，它们基本上位于所述栅极层的相应第一边缘和第二边缘的下方。
根据本发明的另一个方面，提供一种用于制造非易失性存储单元的方法，该方法包括：在一个衬底表面的一部分上形成一个隧穿层，该衬底包括一个源极区域和一个漏极区域；在源极区域或者漏极区域上形成一个电荷俘获层，该电荷俘获层具有一个有限长度，以允许在编程过程中存储于该俘获层中的任何电子可在擦除过程中得以擦除；在电荷俘获层上形成一个阻挡层；在所述衬底表面的未被隧穿层覆盖的部分上形成一个栅极绝缘层；以及形成一个位于栅极绝缘层和阻挡层上方的栅极层。
根据本发明的一个方面，提供一种用于制造非易失性存储单元的方法，该方法包括：在一个衬底的第一部分、第二部分和第三部分上形成一个隧穿层；形成一个位于隧穿层上的电荷俘获层；在电荷俘获层上形成一个阻挡层；对阻挡层、电荷俘获层和隧穿层进行蚀刻，以暴露所述衬底上的第二部分；在所述衬底的第二部分上形成一个栅极绝缘层；以及在所述衬底的第一部分和第三部分上，形成一个位于栅极绝缘层和阻挡层上的控制栅。
根据本发明的再一方面，提供一种用于制造非易失性存储单元的方法，该方法包括：在一个衬底的第一部分、第二部分和第三部分上形成一个隧穿层；形成一个位于隧穿层上的电荷俘获层；在电荷俘获层上形成一个掩模层；构图掩模层；利用图案化的掩模层作为一个掩模，对电荷俘获层和隧穿层进行蚀刻，以暴露所述衬底的第二部分；在所述衬底的第一和第三部分上方，形成一个位于电荷俘获层上的阻挡层；在所述衬底的第二部分上形成一个绝缘层；在所述衬底的第二部分上和在所述阻挡层上形成一个位于所述绝缘层上的控制栅。
附图说明
通过参照附图对本说明书进行阅读，可以很好地理解对本发明的描述。
图1是一个衬底的横截面视图，该衬底具有成形于其上的SONOS层；
图2是图1中所示衬底在经过构图而形成一个非易失性存储器件之后的横截面视图；
图3和4是横截面视图，示出了对图2中所示存储器件进行的编程和擦除操作；
图5是一个根据本发明一实施例的非易失性存储单元的横截面视图；
图6是一个根据本发明另一实施例的非易失性存储单元的横截面视图；
图7A是一个处于不同工作状态下的根据本发明实施例的存储单元的示意图；
图7B是一个图表，示出了用于驱动图7A中所示存储单元的信号；
图8至11是横截面视图，示出了本发明中一个利用SONOS的非易失性存储器件的制造方法；
图12是一个横截面视图，示出了本发明中另外一个利用SONOS的实施例；
图13A至13G是横截面视图，示出了图2中所示非易失性存储器件的制造方法；以及
图14A至14C是横截面视图，示出了制造图2中所示非易失性存储器件的其它方法。
具体实施方式
图5是一个根据本发明实施例的具有一个SONOS结构的非易失性存储单元110的横截面视图。该存储单元110包括有在一个衬底60上形成的隧穿层10、电荷俘获层20、阻挡层30以及控制栅电极40。在衬底60上还形成有栅极绝缘层90。在衬底60内部，基本上在控制栅40边缘的下方成形有一个漏极50和一个源极70，它们均通过对所述衬底合适地进行掺杂而制成。正如下面所讨论的那样，漏极50和源极70的作用可以通过施加一个偏置电压而互换。正如在图5中所示出的那样，电荷俘获层20不会完全横跨存储单元110的长度延伸，而是仅横跨其长度的一部分。另外，正如在图6中所示出的那样，存储单元110也可以包括有一个形成于控制栅40上的金属硅化物层100。金属硅化物层100中的金属比如可以是钨、钛、钽、钼或者其它金属。金属硅化物层100通常以减小存储器阵列中字线的电阻的方式使用，因为字线通常连接在组成该存储器阵列的存储单元110的控制栅40上。
正如下面所讨论的那样，通过向存储单元110的控制栅40、源极70以及漏极50施加不同电压，可以对该存储单元110进行写入或编程、读取以及擦除。读取存储单元110确定了该存储单元是否处于编程或者擦除状态。通常，编程存储单元110意味着将热电子注入到电荷俘获层20的俘获区域内，而对存储单元110进行擦除则意味着将空穴注入到所述俘获区域内，从而中和先前俘获的电子。
为了对存储单元110进行写入或编程，可以向控制栅40和漏极50施加电压，与此同时将源极70接地，以使电子被俘获在电荷俘获层20的俘获区域内。例如，可以向控制栅40施加9V电压，向漏极50施加6.5V电压，而源极70的电压为0V。这些电压沿着从源极70延伸至漏极50的沟道区域的长度产生一个竖直且横向的电场(a vertical and lateral electric field)。该电场使电子被从源极70中拉曳出来并且开始向漏极50加速。随着电子沿着沟道的长度方向进行移动，它们获得能量。某些电子获得足够的能量或者变得足够“热”，以致于越过氧化物层10的势垒(potential barrier)并进入到电荷俘获层20内，它们被俘获在这里。在沟道中靠近漏极50的区域处，发生这种现象的可能性最大，该区域是电子获得最大能量的位置。一旦热电子注入到电荷俘获层20内，它们被俘获在该层的俘获区域内，并且存储在这里。
为了读取存储单元110，可以向控制栅40和源极70施加电压，与此同时将漏极50接地。作为本技术领域中的公知常识，既可以在与编程方向相同的方向上对存储单元110进行读取(“正向读取”)，也可以在与编程方向相反的方向上对存储单元110进行读取(“反向读取”)。在相反方向上对存储单元110进行读取通常使得该单元可以利用向该单元施加的较低电压进行读取，这是因为，在电荷俘获层20中存储的相同量的电荷在反方向上比在正方向上更易于检出。例如，为了在反方向上读取存储单元110，可以向控制栅40施加3V电压，向源极70施加1V电压，而漏极50的电压为0V。
通常，俘获的电荷保留在漏极50附近的电荷俘获层20中，并且不会横跨电荷俘获层迁移。因此，当通过在该俘获层中俘获电子而对存储单元110编程时，该单元的阈值电压升高。这是因为必须向控制栅40施加一个额外电压，以克服被俘获在电荷俘获层20中的电子的电荷，以便将存储单元110的沟道区域反转。例如，在没有电子被俘获在氮化物层20中时通常为0.7至1.2伏特的阈值电压在沟道的位于其中俘获有电子的电荷俘获层20下方的部分中升高至约4V。即使电荷俘获层20中包含有俘获电子时，存储单元110的沟道的其余部分的阈值电压仍旧保持在比如1V左右。
由于如前面所描述的那样，读取存储单元110时仅向控制栅40施加了3V左右的电压，所以没有向该控制栅40施加足够电压来克服电荷俘获层20俘获电子时升高的阈值电压(4V)，但是当电荷俘获层20没有存储电子时，却有足够的电压施加到控制栅40上以克服阈值电压(1V)。因此，基于存储单元110具有不同阈值电压的能力，可以通过如前所述那样向控制栅40、源极70和漏极50施加电压来对该存储单元中的内容进行读取。
当向控制栅40施加3V电压时，未编程的存储单元110(即那些没有在它们的电荷俘获层20内俘获电子的存储单元)可以在源极与漏极之间导通电流，而编程的存储单元110(即那些在它们的电荷俘获层20内俘获有电子的存储单元)则无法导通电流。通过在源极70(1V)与漏极50(0V)之间施加1V的电势差，当向控制栅40施加一个3V电压时，那些可以导通电流的存储单元110(未编程的存储单元)将发生导通，而那些无法导通电流的存储单元(编程的存储单元)将不导通。
因此，非易失性存储单元110将根据该存储单元110写入(编程)与否而被转换到ON或者OFF状态。更具体地讲，如果存储单元110处于编程的状态，即其电荷俘获层20已经注入有电子，那么该存储单元的阈值电压为HIGH，因此，当向其控制栅40施加一个3V的信号时，该存储单元将不导通电流并处于OFF状态。相反，如果电荷俘获层20没有注入电子，那么电流将在漏极50与源极70之间流动，并且该非易失性存储单元110因此被转换到ON状态。结果，可以从该存储单元中读取出数据“1”或者“0”。
为了擦除图5中所示出的存储单元110，使用了一组电压，这组电压不同于那些对存储单元进行编程或者读取的电压。例如，可以向控制栅40施加一个-9V的信号，与此同时向漏极50施加6.5V的信号。允许源极70被浮置。从而，先前被保留在氮化物层20中的电子从这里向漏极50移动，或者漏极50中的空穴从这里向电荷俘获层20注入。无论实际机制如何，先前被存储在电荷俘获层20中的电子因注入的空穴而被去除或者中和，从而将存储单元110重置为其本身的擦除状态。
图7A是一个示意图，示出了一个如何将多个存储单元110组合起来形成一个存储器阵列200的示例。图7A的存储器阵列200包括有六个存储单元110，它们通过三根字线CG0、CG1、CG2，两根位线D1和D2，以及一根共用源线而连接成一个NOR阵列结构，该字线均被连接到两个存储单元的控制栅40上，该位线均被连接到三个存储单元的漏极50上，该共用源线被连接到所有六个存储单元的源极70上。图7B是一个图表，示出了如何通过向控制线CG1、SL和D2施加合适的电压来对存储器阵列200的一个特定单元进行编程、擦除和读取，其中所述控制线CG1、SL和D2连接到位于阵列200中部右侧的特定单元上。
图5和6所示的存储单元110的电荷俘获层20不同于图1至4所示存储单元5的电荷俘获层12。更具体地说，当存储单元5的电荷俘获层12横跨该存储单元5的整个长度延伸时，存储单元110的电荷俘获层20仅横跨该存储单元110的一部分长度延伸。
在图5和6中示出了电荷俘获层20的一重叠长度“C”，该重叠长度“C”表示氮化物层20的由存储单元110的控制栅40重叠的长度。已经确信，通过电荷俘获层20与控制栅40的重叠长度C可明显影响对存储单元110的编程和擦除操作。由重叠长度C对单元性能所造成的影响在表1和表2中予以总结。
表1.电荷俘获重叠长度对编程速度的影响
栅极长度的四分之一[ΔVth] 0 2.1 2.8 3.0 3.2 3.4 4.2 4.4
表2.电荷俘获重叠长度对擦除速度的影响
Figure A0214379800191
这些表示出了相对于具有不同重叠长度C(即电荷俘获层20上被控制栅40重叠的长度)的存储单元110的不同编程或者擦除时间周期，存储单元110中阈值电压(Vth)如何变化。例如，表1表明，持续70us的时间周期对一个具有重叠长度C的存储单元110编程，将使得该存储单元的阈值电压升高3.3伏特，其中，所述重叠长度C为控制栅40的长度的三分之一。以相同时间量对同一存储单元进行擦除(表2)，将使所述阈值电压下降3.2伏特。
正如在表1中可以看到的那样，增大电荷俘获层20上的重叠长度C提高了编程的速度。例如，具有四分之一栅极长度的重叠长度C的编程50us的存储单元110，具有升高3.0伏特的阈值电压，但是如果该存储单元具有一个二分之一栅极长度的重叠长度C，那么相同的阈值电压变化量可仅在30us内完成。
但是，正如在表2中所示出的那样，增大电荷俘获层的重叠长度C将会延迟擦除速度。例如，具有三分之一栅极长度的重叠长度C的擦除50us的存储单元110可具有降低3.1伏特的阈值电压，但是如果该存储单元具有二分之一栅极长度的重叠长度C，那么将需要耗费500us或者十倍长的时间来使得该存储单元的阈值电压降低相同的量。
这种下降的擦除能力损害了存储单元110的耐用性能。正如前面所描述的那样，通常，与擦除周期内注入的空穴相比，编程周期内电子注入到更远离漏极50的电荷俘获层20中。因此，那些被俘获在电荷俘获层20中最为远离漏极50的电子无法通过在氮化物层中注入空穴而被彻底擦除。这尤其适用于更长的电荷俘获层。应该确信，其原因在于，编程阶段中电子注入与擦除阶段中空穴注入之间的区域不同(图4中的区域A-B)。
在本发明的实施例中，限制重叠长度C在一个SONOS型单元的擦除速度和耐用性方面提供了明显改善。因此，本发明的实施例旨在控制电荷俘获层的重叠长度，而并非简单地控制电荷俘获层20本身的长度。另外，由于电荷俘获层20是一个非导电层，所以源极70和漏极50与一个金属布线层(未示出)发生接触不会产生问题。
正如在图5和6中所示出的那样，没有横跨整个存储单元110的长度形成电荷俘获层20的其它优点在于，栅极绝缘层90可以被用于替代ONO重叠层(隧穿层10、电荷俘获层20以及阻挡层30)。因此，栅极绝缘层90具有一个比所述ONO重叠层小的有效氧化物厚度(Tox)，与图1至4中所示出的常规SONOS单元5相比，这进一步降低了SONOS型存储单元110的阈值电压。与该下降的阈值电压相关的优点在于：1)由于编程阶段中供给了足够的电流，所以编程速度较高但工作电压较低；2)由于擦除状态下存储单元中的电流增大，所以读取速度更快。
图8至11描述了一种用于根据本发明一实施例的非易失性存储器件110的方法。
该工艺如图8中所示那样开始，在一个衬底60的表面上形成一个ONO结构33。该ONO层33包括有一个覆盖衬底60表面的隧穿层10，比如一个二氧化硅层；一个覆盖隧穿层10的电荷俘获层20；以及一个阻挡层30，该阻挡层30比如也可以是一个二氧化硅层。在一个实施例中，隧穿层10通过对衬底60进行热氧化而形成。该氧化可以在一种含氮环境中进行，使得所述隧穿层10是一个氮氧化物层。在氧化工艺之后，可以通过化学气相沉积(CVD)沉积电荷俘获层20。在将电荷俘获层20沉积到隧穿层10上之后，比如通过利用另外一次CVD工艺而形成所述阻挡层30。在一个优选实施例中，所述隧穿层10热生长至大约15至80埃的厚度，所述电荷俘获层20优选地被沉积成大约40至80埃厚，并且所述阻挡层30优选地被沉积成大约40至120埃厚。
接着，在所述衬底的表面上涂敷一个厚度大约为1um的光致抗蚀剂薄膜80，并且对其构图，以使得ONO结构33中的一部分去除。一旦构图在光致抗蚀层80上完成，那么将利用比如氢氟酸来对ONO结构33进行蚀刻，使得硅衬底60的一部分暴露出来(图9)。
接着，比如通过持续大约60分钟的约850至900℃之间的热处理，来氧化暴露出来的硅衬底60的表面，以形成一个厚度大约为100至150埃的二氧化硅栅极绝缘层90。通过利用比如CVD技术(图10)来在所制得结构的整个表面上沉积一个厚度大约为1500埃的多晶硅层，该多晶硅层用于控制栅电极40。在一个实施例中，磷化氢气体以大约10％的体积比与用于所述CVD的源气体(a source gas)进行混合，以便所制得的多晶硅层可以用n型杂质(磷)掺杂，从而使得该层比未经掺杂的多晶硅具有更高的导电性能。另外，可以在栅电极40上使用一种金属硅化工艺，来降低栅极线(a gate line)中的电流阻力。
接下来，比如通过同时利用一层光致抗蚀剂薄膜(未示出)进行掩蔽的反应离子蚀刻(RIE)技术来对多晶硅40进行蚀刻，形成控制栅电极40(图11)。所述ONO结构33也可在控制栅电极40的边缘处得以蚀刻。可选择地，由于所述ONO结构33是一个非导电层，所以无需进行蚀刻来具有与控制栅电极40相同的边缘。这种结构如同图6中所示出的那样，顺便说说，正如前面所描述的那样，该结构还包括有一个位于控制栅电极40上的金属硅化物层100。
通常，所述ONO结构33与栅极绝缘层90将具有不同的厚度。正如在图11中所示出的那样，使所述栅极绝缘层90比ONO结构33更薄是有效的，因为它能够降低存储器件110的工作电压。
接着，以大约60keV的加速能量和大约5E15/cm2的剂量对诸如砷离子这样的掺杂离子进行注入，来同时形成一个n+型源极区域70和一个n+型的漏极区域50。源极70和漏极50被形成在控制栅40的边缘处，但是位于衬底60内部。
图12是本发明另外一个不同实施例的剖视图。在该图中示出了一个存储单元120，其中，电荷俘获层20从该单元的各个侧面延伸，即同时靠近源极70和漏极50。存储单元120能够在一个单元中存储两个数据位，因为电子或者空穴可以被俘获在电荷俘获层20的每个独立区域中。除了编程、擦除和读取各个数据位相互独立进行之外，编程、读取和擦除图12中所示两数据位存储单元120具有如同前面所描述的单数据位存储单元110的相同的作用。例如，可以通过向源极70和栅极40施加读取电压(从图7B中所示表中选取)并且使得漏极50接地，可在反方向上对存储在电荷俘获层20内靠近漏极50的电子(即“右侧数据位”)进行读取。同样，为了在反方向上读取左侧数据位(氮化物层20上靠近源极70的区域)，可以向栅极40和漏极50施加读取电压，并且使得源极70接地。
图13A至13G示出了一种根据本发明实施例形成图12中所示存储单元120的总体结构的制造方法。
如同前面参照图8进行的描述那样，该工艺如同图13A中所示出的那样通过在一个衬底60的表面上形成ONO结构33开始进行。该ONO层33包括有隧穿层10、电荷俘获层20和阻挡层30。接着，如图13B中所示出的那样，涂敷光致抗蚀剂薄膜80并且在其上构图，以便能够对位于未被光致抗蚀层80覆盖起来的区域内的阻挡层30和电荷俘获层20进行蚀刻。在蚀刻操作完成之后，如同在图13D中所示出的那样，将光致抗蚀剂薄膜80剥离下来。
正如在图13E中所示出的那样，随后沿着隧穿层10上没有被电荷俘获层覆盖起来的部分，对通过剥离光致抗蚀剂薄膜80而暴露出来的阻挡层30进行蚀刻。因此，在成形工艺过程中，隧穿层10和电荷俘获层20形成，其由衬底60上的一个暴露部分分隔开。
接着，正如在图13F中所示出的那样，通过比如化学气相沉积在衬底60上沉积一个氧化物层。该氧化物层覆盖住所有的暴露表面，并且形成一个新的阻挡层30B和栅极层90。最终，如同图13G中所示出的那样，沉积一个多晶硅层来形成所述栅极40。为了完整地形成图12中所示出的存储单元120，所有需要形成的是形成源极区域70和漏极区域50，以及硅化物层100。
一种用于制造存储单元120的替代方法在图14A至14C中示出。图14A与图13F示出了处于相同状态的衬底60，即在形成阻挡层30B的氧化物沉积操作完成之后。此外，为了增大栅极层90的厚度，沉积的氧化物可以热生长，以形成具有合适厚度的栅极层90。最终，如同图14C中所示出的那样，利用一个多晶硅层将所述结构覆盖起来，形成栅极40。
应该指出的是，在不影响存储单元的功能的条件下，所述电荷俘获层可以由不同类型的材料制成。例如，所述电荷俘获层可以具有一个电介质基体，其中带有一些形成在其中的电荷俘获材料“岛”。例如，可以使用一种由二氧化硅形成的电介质基体，其中具有包埋在其中或者被注入其中的多晶硅或者氮化硅材料“岛”。或者，所述电荷俘获层比如可以是一个氮氧化物层。其它示例包括由氮化物点或者多晶硅点制成的俘获层。任何足以具有所需电荷俘获功能的材料均可以被用于本发明的实施例中。
尽管已经描述了具有一种用于源极区域和漏极区域的N型掺杂的示例性晶体管，但是并不排除本发明的实施例也可以使用相反类型的半导体材料。此外，为了简明起见，某些本技术领域中公知的工艺细节已经被省略。例如，可以使用除在这里所描述电压之外的电压，来对所述非易失性存储单元进行编程、读取或者擦除操作。
在前述内容的启示下，可以直接执行存储单元和存储器阵列装置的实施。通常，实施细节留给系统设计师来做。用于形成所述阵列中单元的组件可以以任何方式利用任何材料制成，只要它们能够满足前述功能即可。凭借经验，可以很好地确定出所述俘获层由所述控制栅重叠的实际量。
因此，尽管已经讨论了非易失性存储单元的特定实施例，但是并不希望这些特定内容被认为是对本发明保护范围的限制，本发明的保护范围由后续权利要求及其等效物加以确定。

Claims (71)

1.一种非易失性存储单元，包括：
一个衬底，该衬底具有一个形成于其中的源极区域，一个形成于其中的漏极区域，以及一个位于源极区域与漏极区域之间的沟道区域；
一个俘获结构，该俘获结构设置于源极区域或者漏极区域中的所选的一个区域的一部分上，该俘获结构包括：
一个隧穿层，该隧穿层被设置在所述衬底的第一部分上，所述衬底的第一部分从该选定区域向沟道区域延伸，
一个电荷俘获层，该电荷俘获层成形在第一绝缘层上，以及
一个阻挡层，该阻挡层成形在电荷俘获层上；
一个栅极绝缘层，该栅极绝缘层设置于所述衬底的第二部分上，所述衬底的第二部分从该衬底的第一部分向未选定区域延伸；以及
一个栅极，该栅极设置于该俘获结构和该栅极绝缘层上。
2.如权利要求1所述的非易失性存储单元，其中，所述电荷俘获层是一个非导电层。
3.如权利要求1所述的非易失性存储单元，其中，所述栅极绝缘层的厚度小于所述俘获结构的厚度。
4.如权利要求1所述的非易失性存储单元，其中，所述俘获结构从所述选定区域延伸小于源极区域与漏极区域之间距离的一半。
5.如权利要求1所述的非易失性存储单元，其中，所述俘获结构从所述选定区域延伸源极区域与漏极区域之间距离的约四分之一。
6.如权利要求1所述的非易失性存储单元，其中，所述电荷俘获层中包括氮化硅。
7.如权利要求1所述的非易失性存储单元，其中，所述电荷俘获层中包括氮化物点。
8.如权利要求1所述的非易失性存储单元，其中，所述电荷俘获层包括多晶硅点。
9.如权利要求1所述的非易失性存储单元，其中，所述电荷俘获层包括一个氮氧化物层。
10.如权利要求1所述的非易失性存储单元，其中，所述隧穿层包括一个氮氧化物层。
11.如权利要求1所述的非易失性存储单元，其中，所述隧穿层包括一个氧化硅层。
12.如权利要求1所述的非易失性存储单元，其中，所述阻挡层包括一个氧化硅层。
13.如权利要求1所述的非易失性存储单元，其中，所述栅极绝缘层由二氧化硅制成。
14.如权利要求1所述的非易失性存储单元，还包括形成于所述栅极上的硅化物层。
15.如权利要求1所述的非易失性存储单元，其中，所述栅极的边缘基本上与所述俘获结构的边缘相对齐。
16.如权利要求1所述的非易失性存储单元，其中，该单元被构造成通过将空穴注入到所述电荷俘获层中来擦除。
17.如权利要求1所述的非易失性存储单元，其中，该单元被构造成在第一方向上编程，在第二方向上读取。
18.一种能够存储两个数据位的非易失性存储单元，包括：
一个半导体衬底；
形成于所述衬底中并且在其间具有一个沟道区域的一个源极区域和一个漏极区域；
一个第一隧穿层，该第一隧穿层形成于所述衬底的第一部分上，衬底上的该第一部分从源极区域向隧穿区域延伸；
一个第一电荷俘获层，该第一电荷俘获层形成于第一隧穿层上；
一个第二隧穿层，该第二隧穿层形成于所述衬底的第二部分上，衬底上的该第二部分从漏极区域向隧穿区域延伸；
一个第二电荷俘获层，该第二电荷俘获层形成于第二隧穿层上；
一个栅极绝缘层，该栅极绝缘层形成于所述第一部分与第二部分之间；
一个阻挡层，该阻挡层分别形成于所述第一和第二电荷俘获层上；以及
一个控制栅，该控制栅形成于第一阻挡层、第二阻挡层以及栅极绝缘层上。
19.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层和第二电荷俘获层均不导电。
20.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层由氮化硅制成。
21.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层包括氮化物点。
22.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层包括多晶硅点。
23.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层包括一个氮氧化物层。
24.如权利要求18所述的非易失性存储单元，其中，所述第一隧穿层包括一个氮氧化物层。
25.如权利要求18所述的非易失性存储单元，其中，所述第一隧穿层包括二氧化硅。
26.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层的长度与第二电荷俘获层的长度不相同。
27.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层由控制栅覆盖，使得该控制栅长度的大约三分之一覆盖第一电荷俘获层。
28.如权利要求18所述的非易失性存储单元，其中，所述第一电荷俘获层由控制栅覆盖，使得该控制栅长度的大约四分之一覆盖第一电荷俘获层。
29.如权利要求18所述的非易失性存储单元，其中，所述控制栅的边缘基本上与第一电荷俘获层的边缘相对齐。
30.如权利要求18所述的非易失性存储单元，其中，所述控制栅的边缘基本上不与第一电荷俘获层或者第二电荷俘获层的边缘相对齐。
31.如权利要求18所述的非易失性存储单元，其中，该单元被构造成通过将热电子注入到任一电荷俘获层中来编程。
32.如权利要求18所述的非易失性存储单元，其中，该单元被构造成通过将空穴注入到一个电荷俘获层中来擦除，该电荷俘获层中具有先前注入的电子。
33.如权利要求18所述的非易失性存储单元，其中，该第一电荷俘获层被构造成在第一方向上编程，在第二方向上读取。
34.一种存储器件，包括：
一个成排成列形成的多个存储单元的矩阵，每个存储单元包括：
一个衬底，该衬底具有一个形成于其中的源极区域、一个形成于其中的漏极区域、以及一个位于源极区域与漏极区域之间的沟道区域，
一个俘获结构，该俘获结构设置于所述衬底的第一部分上，衬底的该第一部分从源极区域或者漏极区域中的选定的一个区域向沟道区域延伸，该俘获结构包括：
一个隧穿层，该隧穿层设置于所述衬底的第一部分上，
一个电荷俘获层，该电荷俘获层形成于隧穿层上，以及
一个阻挡层，该阻挡层形成于电荷俘获层上，
一个栅极绝缘层，该栅极绝缘层设置于所述衬底的第二部分上，所述衬底的第二部分从该衬底的第一部分向未选定区域延伸，以及
一个栅极，该栅极被设置在所述俘获结构和栅极绝缘层上；
一根字线，该字线被连接在位于同一列的多个存储单元中的一个或多个单元的栅极上；
一根位线，该位线被连接在位于同一行的多个存储单元中的一个或多个单元的漏极区域上；以及
一根源线，该源线连接在位于同一行的多个存储单元的一个或多个单元的源极区域上。
35.如权利要求34所述的存储器件，其中，所述栅极绝缘层的厚度小于所述俘获结构的厚度。
36.如权利要求34所述的存储器件，其中，所述俘获结构从所述选定区域延伸小于源极区域与漏极区域之间的距离的一半。
37.如权利要求34所述的存储器件，其中，所述俘获结构从所述选定区域延伸源极区域与漏极区域之间距离的约四分之一。
38.如权利要求34所述的存储器件，其中，该电荷俘获层包括氮化硅。
39.如权利要求34所述的存储器件，其中，所述电荷俘获层包括氮化物点。
40.如权利要求34所述的存储器件，其中，所述电荷俘获层包括多晶硅点。
41.如权利要求34所述的存储器件，其中，所述电荷俘获层包括一个氮氧化物层。
42.如权利要求34所述的存储器件，其中，所述隧穿层包括一个氮氧化物层。
43.如权利要求34所述的存储器件，其中，所述隧穿层包括二氧化硅。
44.一种用于制造非易失性存储单元的方法，该方法包括：
在一个衬底的表面上形成一个隧穿层；
形成一个位于第一绝缘层上的电荷俘获层；
在电荷俘获层上形成一个阻挡层；
对阻挡层、电荷俘获层以及隧穿层进行蚀刻，以暴露所述衬底的第一部分，并且形成一个基本上竖直的边缘结构，该边缘结构包括阻挡层、电荷俘获层以及隧穿层的边缘；
在衬底表面的第一部分上形成一个栅极绝缘层，该栅极绝缘层的厚度小于所述竖直边缘结构的厚度；
形成一个位于栅极绝缘层和阻挡层上的栅极层，该栅极层具有一个第一边缘和一个第二边缘；以及
在所述衬底内形成一个源极区域和一个漏极区域，它们基本上位于所述栅极层的相应第一边缘和第二边缘的下方。
45.如权利要求44所述的方法，其中，所述衬底的第一部分大于源极区域与漏极区域之间的距离的一半。
46.如权利要求44所述的方法，其中，所述衬底的第一部分大于源极区域与漏极区域之间的距离的三分之二。
47.如权利要求44所述的方法，其中，所述衬底的第一部分大约为源极区域与漏极区域之间距离的四分之三。
48.如权利要求44所述的方法，其中，形成一个电荷俘获层包括形成一个氮化硅层。
49.如权利要求48所述的方法，其中，所述氮化硅层的厚度在约40至80埃之间。
50.如权利要求44所述的方法，其中，形成一个电荷俘获层包括形成一层氮化物点。
51.如权利要求44所述的方法，其中，形成一个电荷俘获层包括形成一层多晶硅点。
52.如权利要求44所述的方法，其中，形成一个电荷俘获层包括形成一个氮氧化物层。
53.如权利要求44所述的方法，其中，形成所述隧穿层包括形成一个氮氧化物层。
54.如权利要求44所述的方法，其中，形成所述隧穿层包括形成一个二氧化硅层。
55.如权利要求44所述的方法，其中，形成一个栅极层包括：
在所述栅极绝缘层和阻挡层上形成一个多晶硅材料层；以及
对该多晶硅材料层进行蚀刻。
56.一种用于制造非易失性存储单元的方法，该方法包括：
在一个衬底表面的一部分上形成一个隧穿层，该衬底包括一个源极区域和一个漏极区域；
在源极区域或者漏极区域上形成一个电荷俘获层，该电荷俘获层具有一个有限长度，以允许在编程过程中存储于该俘获层中的任何电子可在擦除过程中得以擦除；
在电荷俘获层上形成一个阻挡层；
在所述衬底表面的未被隧穿层覆盖的部分上形成一个栅极绝缘层；以及
形成一个位于栅极绝缘层和阻挡层上方的栅极层。
57.如权利要求56所述的方法，其中，所述电荷俘获层上由栅极层覆盖的长度小于从漏极区域的一边缘至源极区域的一边缘的距离的一半。
58.如权利要求56所述的方法，其中，所述电荷俘获层上由栅极层覆盖的长度小于从漏极区域的一边缘至源极区域的一边缘的距离的四分之一。
59.如权利要求56所述的方法，其中，形成一个电荷俘获层包括形成一个氮化硅层。
60.如权利要求56所述的方法，其中，形成一个电荷俘获层包括形成一层氮化物点。
61.如权利要求56所述的方法，其中，形成一个电荷俘获层包括形成一层多晶硅点。
62.如权利要求56所述的方法，其中，形成一个电荷俘获层包括形成一个氮氧化物层。
63.一种用于制造非易失性存储单元的方法，该方法包括：
在一个衬底的第一部分、第二部分和第三部分上形成一个隧穿层；
形成一个位于隧穿层上的电荷俘获层；
在电荷俘获层上形成一个阻挡层；
对阻挡层、电荷俘获层和隧穿层进行蚀刻，以暴露所述衬底上的第二部分；
在所述衬底的第二部分上形成一个栅极绝缘层；以及
在所述衬底的第一部分和第三部分上，形成一个位于栅极绝缘层和阻挡层上的控制栅。
64.如权利要求63所述的方法，其中，所述控制栅具有一个第一边缘和一个第二边缘，该方法还包括在所述衬底内基本上分别在所述控制栅的第一边缘和第二边缘的下方形成一个源极区域和一个漏极区域。
65.如权利要求63所述的方法，其中，暴露所述衬底的第二部分将所述电荷俘获层分隔成一个第一电荷俘获层和一个第二电荷俘获层，并且所述控制栅覆盖第一或第二电荷俘获层中至少一个的一长度，该长度小于该控制栅长度的一半。
66.如权利要求63所述的方法，其中，暴露所述衬底的第二部分将所述电荷俘获层分隔成一个第一电荷俘获层和一个第二电荷俘获层，并且所述控制栅覆盖第一或第二电荷俘获层中至少一个的一长度，该长度小于该控制栅长度的三分之一。
67.如权利要求63所述的方法，其中，暴露所述衬底的第二部分将所述电荷俘获层分隔成一个第一电荷俘获层和一个第二电荷俘获层，并且所述控制栅覆盖第一或第二电荷俘获层中至少一个的一长度，该长度小于该控制栅长度的四分之一。
68.一种用于制造非易失性存储单元的方法，该方法包括：
在一个衬底的第一部分、第二部分和第三部分上形成一个隧穿层；
形成一个位于隧穿层上的电荷俘获层；
在电荷俘获层上形成一个掩模层；
构图掩模层；
利用图案化的掩模层作为一个掩模，对电荷俘获层和隧穿层进行蚀刻，以暴露所述衬底的第二部分；
在所述衬底的第一和第三部分上方，形成一个位于电荷俘获层上的阻挡层；
在所述衬底的第二部分上形成一个绝缘层；
在所述衬底的第二部分上和在所述阻挡层上形成一个位于所述绝缘层上的控制栅。
69.如权利要求68所述的方法，其中，在所述衬底的第二部分上形成一个绝缘层包括沉积该绝缘层。
70.如权利要求69所述的方法，其中，还包括在沉积而成的绝缘层上热生长一栅极绝缘层。
71.如权利要求68所述的方法，其中，形成一个阻挡层和形成一个绝缘层同时进行。
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