CN1467740A - 具有冗余结构的薄膜磁介质存储装置 - Google Patents

具有冗余结构的薄膜磁介质存储装置 Download PDF

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Abstract

相对配置成行列状的多个正规存储单元(MC)，虚拟存储单元(DMC)配置成和正规存储单元(MC)共有存储单元列且形成虚拟存储单元行。当正规存储单元(MC)和虚拟存储单元(DMC)出现不良存储单元时，使用冗余列(11C)，以存储单元列为单位进行替换修复。冗余列(11C)不仅包含修复正规存储单元(MC)的备用存储单元(SMC)，还包含修复虚拟存储单元(DMC)的备用虚拟存储单元(SDMC)。

Description

具有冗余结构的薄膜磁介质存储装置
技术领域
本发明涉及薄膜磁介质存储装置，特别涉及具有冗余结构的薄膜磁介质存储装置。
背景技术
作为可实现低功耗非易失性数据存储的存储装置，MRAM(随机存取磁介质存储器)器件正在引起人们的重视。MRAM器件是使用已在半导体集成电路中形成的许多薄膜磁介质进行非易失性数据存储、可对各薄膜磁介质进行随机存取的存储装置。
特别是近年来，通过将利用了磁隧道结(MTJ：Magnetic TunelJunction)的薄膜磁介质作为存储单元使用，MRAM器件的性能取得了飞跃地进步。关于包含具有磁隧道结的存储单元的MRAM器件，在“每个存储单元都使用了磁隧道结和FET开关的10ns非易失性读写存储器阵列”，ISSCC数字技术论文(Digest of Technical Papers)，TA7.2，Feb.2000.、“基于磁隧道结元件的非易失性RAM”，ISSCC数字技术论文，TA7.3，Feb.2000.和“256kb 3.0V 1T1MTJ非易失性磁阻RAM”，ISSCC数字技术论文(Digest of Technical Papers)，TA7.6，Feb.2000.等技术文献中公开了该器件的技术。
图17是表示具有磁隧道结的存储单元(以下，称作‘MTJ存储单元’)的构成的概略图。
由图17可知，MTJ存储单元包括电阻与存储的数据电平对应变化的隧道磁阻元件TMR和用来在数据读出时形成通过隧道磁阻元件TMR的读出电流Is的通路的存取元件ATR。因存取元件TAR典型地由场效应晶体管形成，故在下面也将存取元件ATR称作存取晶体管ATR。存取晶体管ATR连接在隧道磁阻元件TMR和固定电压(接地电压Vss)之间。
对MTJ存储单元，配置用来指示数据写入的写入字线WWL、用来执行数据读出的读出字线RWL和在数据读出和数据写入中用来传送与存储数据的数据电平对应的电信号的作为数据线的位线BL。
图18是说明从MTJ存储单元读出数据的动作的原理图。
由图18可知，隧道磁阻元件TMR包括具有固定的恒定磁化方向的强磁性介质层(以下，也称作‘固定磁化层’)FL和沿与外加磁场对应的方向上磁化的强磁性介质层(以下，也称作‘自由磁化层’)VL。在固定磁化层FL和自由磁化层VL之间设有由绝缘体膜形成的隧道壁垒(隧道膜)TB。自由磁化层VL与写入的存储数据的电平对应，沿和固定磁化层FL相同的方向或相反的方向磁化。利用固定磁化层FL、隧道壁垒TB和自由磁化层VL形成磁的隧道结合。
在数据读出时，与读出字线RWL的激活对应存取晶体管ATR导通。因此，沿位线BL～隧道磁阻元件TMR～存取晶体管ATR～接地电压Vss的电流回路流过读出电流Is。
隧道磁阻元件TMR的电阻与固定磁化层FL和自由磁化层VL的各磁化方向的相对关系对应变化。具体地说，固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)时的隧道磁阻元件ATM的电阻比固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相反(反平行)时小。
因此，若沿与存储数据对应的方向磁化自由磁化层VL，则读出电流Is在隧道磁阻元件ATM上产生的电压变化因存储数据的电平而异。因此，假如预先将位线BL充电到一定的电压，然后使隧道磁阻元件TMR流过读出电流Is，则通过检测位线BL的电压可以读出MTJ存储单元存储的数据。
图19是说明对MTJ存储单元进行写入的动作的原理图。
由图19可知，在数据写入时，读出字线RWL不被激活，存取晶体管ATR截止。在该状态下，用来使自由磁化层VL沿与写入数据对应的方向磁化的数据写入电流分别流过写入字线WWL和位线BL。
图20是说明对MTJ存储单元写入数据时数据写入电流和隧道磁阻元件的磁化方向的关系的原理图。
在图20中，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中沿易磁化轴(EA：易磁化轴)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中沿难磁化轴(HA：难磁化轴)方向作用的磁场。磁场H(EA)和H(HA)分别是由流过位线BL和写入字线WWL的电流产生的磁场。
在MTJ存储单元中，固定磁化层VL的固定磁化方向沿着自由磁化层VL的易磁化轴，自由磁化层VL与存储数据的电平(“1”和“0”)对应，沿着易磁化轴，在和固定磁化层FL平行(相同)或反平行(相反)的方向上磁化。以下，在本说明书中，分别用R1和R0(这里，R1＞R0)表示与自由磁化层VL的2个磁化方向分别对应的隧道磁阻元件TMR的电阻。MTJ存储单元可以与这样的自由磁化层VL的2种磁化方向对应，存储1位数据(“1”和“0”)。
自由磁化层VL的磁化反向只有当施加磁场H(EA)和H(HA)的和到达图中所示的星形特性曲线外侧的区域时才能重新改写。即，当施加的数据写入磁场强度与星形特性曲线内侧的磁场强度相当时，自由磁化层VL的磁化方向不变化。
如星形特性曲线所示那样，通过对自由磁化层VL施加难磁化轴方向的磁场，可以降低使沿易磁化轴的磁化方向变化所必要的磁化阈值。
当象图20的例子那样设计数据写入时的工作点时，在作为数据写入对象的MTJ存储单元中，将易磁化轴方向的数据写入磁场设计成使其强度为HWR。即，设计流过位线BL或写入字线WWL的数据写入电流的值，以便能得到该数据写入磁场HWR。一般，数据写入磁场HWR可由切换磁化方向所必要的开关磁场HSW和余量ΔH的和表示。即，HWR＝HSW+ΔH。
为了改写MTJ存储单元的存储数据、即隧道磁阻元件TMR的磁化方向，有必要使写入字线WWL和位线BL双方流过规定电平以上的数据写入电流。由此，使隧道磁阻元件TMR中的自由磁化层与易磁化轴(EA)的数据写入磁场的方向对应，在和固定磁化层FL平行或相反(反平行)的方向上磁化。一经向隧道磁阻元件TMR写入的磁化方向、即MTJ存储单元的存储数据在新数据写入之前被保存下来，且不易丢失。
这样，隧道磁阻元件TMR，因其电阻与可由施加的数据写入磁场改写的磁化方向对应变化，故通过使隧道磁阻元件TMR中的自由磁化层VL的2个磁化方向和存储数据的电平(“1”和“0”)分别对应，可以实现非易失性数据存储。
这样，在MRAM器件中，在MRAM器件中，利用作为与不同的存储数据电平对应的隧道磁阻元件TMR的结合电阻差的电阻差ΔR＝(Rmax-Rmin)来读出数据。即，通过检测选择的存储单元的通过电流、即读出电流Is可以读出数据。
一般，在用来执行数据存储的正规的MTJ存储单元之外，另外设置作为该选择的存储单元的比较对象的虚拟存储单元。这些虚拟存储单元必须制作成使其具有与MTJ存储单元的存储数据电平对应的2个电阻值Rmax和Rmin之间的电阻值。为了实现这样的电阻，有必要对虚拟存储单元进行特别的设计和制作。当虚拟存储单元的电阻不是设计值时，就会影响数据读出的裕度。
此外，一般在存储器件中，为了提高产品的成品率，除了具有可与地址信号对应进行地址选择的多个正规存储单元之外，还具有用来替换有缺陷的正规存储单元的冗余存储单元。在这样的冗余结构中，可以利用额外配置的备用存储单元，按区位替换有缺陷的存储单元。
在MRAM器件的冗余结构中，为了确保足够的数据读出裕度，不仅是正规的MTJ存储单元，即使对于上述虚拟存储单元，也有必要做成可替换修复的结构。即，考虑虚拟存储单元的替换，必需有效地进行备份存储单元的配置。
发明内容
本发明的目的在于提供一种具有冗余结构的薄膜磁介质存储装置，对执行数据存储的正规的MTJ存储单元和在数据读出时作为正规的MTJ存储单元的比较对象设置的虚拟存储单元都能有效地进行替换修复。
简言之，本发明是一种薄膜磁介质存储装置，具有多个存储单元、多个虚拟存储单元、数据读出电路和冗余单元。多个存储单元配置成行列形状，且各自具有与磁写入的数据对应的电阻，多个虚拟存储单元各自具有规定的电阻，且配置成与多个存储单元之间共有行和列的一方，并形成行和列的另一方。数据读出电路根据从多个存储单元中选出的1个和多个虚拟存储单元中的1个的电阻值的差，进行数据读出。冗余单元以行和列的一方为单位，对多个存储单元和多个虚拟存储单元中的不良的存储单元进行替换。冗余单元包含沿行和列的一方配置的多个第1备用存储单元和至少1个第2备用存储单元。为了替换多个存储单元中的不良的存储单元，多个第1备用存储单元配置成与多个存储单元之间共有行和列的另一方。为了替换多个虚拟存储单元中的不良的存储单元，第2备用存储单元配置成与多个虚拟存储单元之间共有行和列的另一方。
因此，因虚拟存储单元的配置方向与第1和第2备用存储单元的配置方向不同，所以，本发明的主要优点在于：利用包含第1和第2备用存储单元的冗余结构，不仅对正规的存储单元，而且对虚拟存储单元，都能以列为单位，进行不良存储单元的替换和修复。即，可以削减第1和第2备用存储单元的配置面积，谋求存储器阵列的小面积化。
本发明的另一方面是一种薄膜磁介质存储装置，具有多个存储单元、多个虚拟存储单元、电阻调整部、数据读出电路和冗余单元。多个存储单元配置成行列形状，且各自具有与磁写入的数据对应的电阻，多个虚拟存储单元各自具有和各存储单元相同的电阻，且预先写入规定电平的数据。各多个虚拟存储单元配置成与多个存储单元之间共有行和列的一方，并形成行和列的另一方。电阻调整部对1个1个存储单元和虚拟存储单元中的至少一方进行电连接，形成规定的电阻。数据读出电路根据从多个存储单元中选出的1个和电阻调整部的合成电阻与多个虚拟存储单元中的1个和电阻调整部的合成电阻的差，进行数据读出。冗余单元以行和列的另一方为单位，对多个存储单元和多个虚拟存储单元中的不良的存储单元进行替换。冗余单元包含沿行和列的另一方配置且和多个存储单元及多个虚拟存储单元共有行和列的一方的多个备用存储单元，各备用存储单元具有和各存储单元相同的电阻特性。
这样的薄膜磁介质存储装置，在配置了和存储单元相同结构的虚拟存储单元的存储器阵列结构中，使用由备用存储单元构成的单一冗余单元，可以以行为单位或以列为单位对不良的存储单元和虚拟存储单元进行替换修复。进而，因虚拟存储单元具有和存储单元同样的结构和形状，故不必为制造虚拟存储单元进行特别的设计或设置特别的制造工序，所以，不会带来因结构复杂引起的芯片面积增大和存储器阵列加工余量降低等问题。
本发明的又一个方面是可并列输入输出m比特(m：2以上的整数)数据的薄膜磁介质存储装置，具有多个块、m个数据端子和移位冗余电路。多个块各自包含配置成行列形状的多个存储单元、配置成使列为多个存储单元共有且形成虚拟存储单元行的多个虚拟存储单元，各存储单元具有与磁写入的数据对应的电阻，各多个虚拟存储单元具有规定的电阻，各个块进而包含由多个存储单元和多个虚拟存储单元构成的(m+1)个存储单元列和与分别与(m+1)个存储单元列对应设置的、分别由互补的第1和第2数据线构成的(m+1)个数据线对。第1和第2数据线在从对应的块读出数据时，分别与属于对应的存储单元列的1个存储单元和1个虚拟存储单元中的一方连接。设置m个数据端子，用来与外部之间进行数据收发。设置移位冗余电路的目的在于：当在已选择的块中存储单元和虚拟存储单元至少有一方存在不良单元时，在已选择的块中，使用除去与不良单元连接的数据线对的m个数据线对，对用m个数据端子收发的数据进行读出和写入。
这样的薄膜磁介质存储装置，因使用额外设置的存储单元列，对每一个可对多个比特的数据进行写入、读出的块执行移位冗余，故对存储单元和虚拟存储单元双方，都能以列为单位进行不良存储单元的替换修复。因此，在并列输入输出多比特的存储器阵列的结构中，可以高效率地实现冗余结构。
本发明的又一方面是一种薄膜磁介质存储装置，具有多个存储单元、多个虚拟存储单元、第1和第2数据线、数据读出电路和虚拟基准电位发生部。
多个存储单元各自具有与磁写入的数据对应的电阻。多个虚拟存储单元各自具有规定的电阻。第1和第2数据线接受规定的数据读出电流，在通常数据读出时分别与1个存储单元和1个虚拟存储单元中的一方连接。数据读出电路根据第1和第2数据线的电压差进行数据读出。测试时，第1和第2数据线中的一方数据线与多个虚拟存储单元中的一个连接。虚拟基准电位发生部在测试时取代多个存储单元中的一个与第1和第2数据线中的另一方数据线连接。虚拟基准电位发生部将和处于与规定的电阻连接状态下的一方数据线的电位不同的电位加给另一方数据线。
这样的薄膜磁介质存储装置在测试时可以共用通常动作时使用的数据读出电路，用来检测不良的虚拟存储单元。
附图的简单说明：
图1是表示本发明实施形态的MRAM器件的整体构成的概略方框图。
图2是说明实施形态1的存储器阵列的构成的电路图。
图3是表示图1所示的冗余控制电路的构成的方框图。
图4是用来说明MRAM器件中的替换修复的数据读出动作和数据写入动作时的动作波形图。
图5是表示实施形态1的变形例1的存储器阵列的构成的电路图。
图6是表示实施形态1的变形例2的存储器阵列的构成的电路图。
图7是表示实施形态1的变形例3的存储器阵列的构成的电路图。
图8是表示实施形态2的存储器阵列的构成和该存储器阵列的数据读出电路的构成的电路图。
图9是表示实施形态2的冗余控制电路的构成的电路图。
图10是表示实施形态2的变形例1的存储器阵列的构成和该存储器阵列的数据读出电路的构成的电路图。
图11是表示实施形态2的变形例2的存储器阵列的构成和该存储器阵列的数据读出电路的构成的电路图。
图12是表示实施形态3的存储器阵列的构成的电路图。
图13是表示实施形态4的存储器阵列的构成的电路图。
图14是表示实施形态5的存储器阵列的构成和该存储器阵列的数据读出及写入电路的构成的电路图。
图15是表示图14所示的冗余控制电路的构成的方框图。
图16是表示实施形态6的虚拟存储单元的测试电路的电路图。
图17是表示MTJ存储单元的构成的概略图。
图18是说明MTJ存储单元的数据读出动作的原理图。
图19是说明MTJ存储单元的数据写入动作的原理图。
图20是说明对MTJ存储单元写入数据时数据写入电流和隧道磁阻元件的磁化方向的关系的原理图。
发明的具体实施方式
下面，参照附图详细说明本发明的实施形态。
实施形态1
由图1可知，MRAM器件1与外部来的控制信号CMD和地址信号ADD对应执行随机存取，并执行写入数据DIN的输入和读出数据DOUT的输出。MRAM器件1中的数据读出动作和数据写入动作例如按照和外部来的时钟信号CLK同步的时序进行。或者，也可以不接收外部来的时钟信号CLK，而在内部决定动作时序。
MRAM器件1包括接收地址信号ADD的输入的地址端子2、接收控制信号CMD和时钟信号CLK的输入的控制信号端子3、接收在执行程序时被激活的程序信号PGR的输入的信号端子4a、用来响应控制信号CMD和时钟信号CLK再控制MRAM器件1的整个动作的控制电路5和具有呈行列状配置的多个MTJ存储单元的存储器阵列10。
关于存储器阵列10的构成将在后面详细说明，存储器阵列10进而配置有可由地址信号ADD进行地址选择的、呈行列状配置的多个正规MTJ存储单元(以下也称作‘正规存储单元’)、作为在数据读出时与作为存取对象由地址选择的正规存储单元(以下也称作‘选择存储单元’)的比较对象设置的多个虚拟存储单元和用来以规定的冗余修复区段为单位对不良的正规存储单元或虚拟存储单元(以下也通称作‘不良存储单元’)进行替换修复的冗余电路(未图示)。一般，冗余修复区段以行、列或数据I/O线为单位设定。这时，各冗余电路分别与冗余行、冗余列或和备用I/O线对应的冗余块相当。
虚拟存储单元配置成使行和列的一方与正规存储单元共有。以下，将只由正规存储单元构成的行和由正规存储单元及虚拟存储单元共有的行统称为‘存储单元行’。同样，将只由正规存储单元构成的列和由正规存储单元及虚拟存储单元共有的列统称为‘存储单元列’。
与存储单元行对应配置多根写入字线WWL和读出字线RWL。此外，分别与存储单元列对应配置构成位线对互补位线BL和/BL。
MRAM器件1进而具有行译码器20、列译码器25、字线驱动器30和读出写入控制电路50、60。
行译码器20与由地址信号ADD表示的行地址RA对应执行存储器阵列10中的行选择。列译码器25与由地址信号ADD表示的列地址CA对应执行存储器阵列10中的列选择。字线驱动器30根据行译码器20的行选择结果，有选择地使读出字线RWL或写入字线WWL激活。由行地址RA和列地址CA指示作为数据读出或数据写入对象选出的选择存储单元。
写入字线WWL在将存储单元夹在中间且和配置的字线驱动器30相对的一侧的区域40中与接地电压结合。读出/写入控制电路50、60是在数据读出和数据写入时，为了使数据写入电流和读出电流流过与选择存储单元对应的存储单元列(以下也称作‘选择列’)的位线BL和/BL，而配置在与存储器阵列10相邻的区域内的电路的总称。
MRAM器件1进而具有程序电路100和冗余控制电路105。程序电路100将用来指定不良存储单元的不良地址作为程序信息保持下来且不易丢失。该不良地址例如与表示存在不良存储单元的存储单元行(以下又称作‘不良行’)的行地址或表示存在不良存储单元的存储单元列(以下又称作‘不良列’)的列地址相当。
这些不良地址在根据地址信号ADD要求进行访问的数据写入和数据读出时，根据从控制电路5来的指示被读出并传送给冗余控制电路105。冗余控制电路105对从程序电路100传送来的不良地址和向地址端子输入的地址信号ADD进行一致性比较。再有，也可以是将程序电路100和冗余控制电路105的功能包含在行译码器20或列译码器25中的结构。
下面，说明实施形态1的以存储单元列作为替换单位并利用冗余列进行冗余修复的构成。
由图2可知，存储器阵列10包含呈行列状配置的多个存储单元MC、多个虚拟存储单元DMC和冗余列11C。各正规存储单元MC的构成和在图17中已说明过的一样。其电阻与磁写入的数据对应，可以设定为Rmax和Rmin中的任何一个。
多个虚拟存储单元DMC沿行方向配置成与正规存储单元MC共有存储单元列，且形成2个虚拟存储单元行。各虚拟存储单元DMC具有虚拟电阻元件TMRd和虚拟存取晶体管ATRd。选择时、即虚拟存取晶体管ATRd导通时的各虚拟存储单元DMC具有规定的电阻。具体地说，选择时的虚拟存储单元的电阻设定为在正规存储单元的2个电阻值Rmax和Rmin之间的数值，最好设定为Rmin+Δ/2。
例如，将虚拟电阻元件TMRd设计成和正规存储单元MC内的隧道磁阻元件TMR相同，而且，除了预先写入与电阻Rmin对应的存储数据之外，通过使虚拟存取晶体管TRd的晶体管尺寸和存取晶体管ATR不同，或将虚拟电阻元件TMRd的电阻设定成特定值，可以实现具有这样的特性的虚拟存储单元DMC。因虚拟存储单元DMC有必要使其电阻维持在规定值上，故不执行通常动作时的数据写入。
冗余列11C具有沿列方向配置的备用存储单元5MC和备用虚拟存储单元SDMC。各备用存储单元SMC具有和正规存储单元MC同样的构成和特性，并配置成和正规存储单元MC共有存储单元行。各备用虚拟存储单元SDMC具有和虚拟存储单元DMC同样的构成和特性，并配置成和虚拟存储单元DMC共有虚拟存储单元行。
在存储器阵列10中，与正规存储单元MC和备用存储单元SMC共有的多个存储单元行分别对应配置读出字线RWL和写入字线WWL，并与虚拟存储单元DMC和备用虚拟存储单元SDMC共有的2个虚拟存储单元行分别对应设置虚拟读出字线DRWL0和DRWL1。因此，属于同一存储单元行的正规存储单元MC和备用存储单元SMC通过共同的读出字线RWL(数据读出时)和写入字线WWL(数据写入时)选择，属于同一虚拟存储单元行的虚拟存储单元DMC和备用虚拟存储单元SDMC在数据读出时通过共同的虚拟读出字线DRWL0或DRWL1选择。
进而，与正规存储单元MC和虚拟存储单元DMC共有的m个(m：自然数)存储单元列a分别对应，配置互补位线BL和/BL，与冗余列11C对应设置互补的备用位线SBL和/SBL。
以下，当分别笼统表现写入字线、读出字线和位线时，使用符号WWL、RWL和BL(/BL)来表示，当分别表示特定的写入字线、读出字线和位线时，在这些符号后面添加字符，象WWL1、RWL1和BL1(/BL1)那样来表示。此外，信号和信号线的高电压状态(电源电压Vcc1、Vcc2)和低电压状态(接地电压Vss)也分别称作‘H电平’和‘L电平’。
正规存储单元MC在每一行与位线BL和/BL中的一方连接。例如，对属于第1存储单元列的正规存储单元进行说明，第1行正规存储单元与位线BL1结合，第2行正规存储单元与位线/BL结合，以下同样，正规存储单元和备用存储单元分别在奇数行与一方的位线BL1～BLm连接，在偶数行，与另一方的位线/BL1～/BLm连接。
虚拟存储单元DMC与虚拟读出字线DRWL0和DRWL1中的一方对应，配置成2行×m列。由虚拟读出字线DRWL0选择的虚拟存储单元分别与位线BL1～BLm结合。另一方面，由虚拟读出字线DRWL1选择的剩下的虚拟存储单元分别与位线/BL1～/BLm结合。
和正规存储单元MC一样，备用存储单元SMC在奇数行与备用位线SBL连接，在偶数行，与备用位线/SBL连接。同样，由虚拟读出字线DRWL0和DRWL1分别选择的备用虚拟存储单元SDMC分别与备用位线SBL和/SBL连接。
在图2中，虽然有代表性地示出与第1和第m存储单元列及第1和第2存储单元行对应的读出字线RWL1、RWL2、写入字线WWL1、WWL2、位线BL1、/BL1、BLm、/BLm，但是对于其它存储单元和存储单元列也可以设计个同样的结构。
在数据读出时，字线驱动器30与行选择结果对应，有选择地将各读出字线RWL和虚拟读出字线DRWL0、DRWL1激活到H电平(电源电压Vcc1)。具体地说，当选择奇数行且选择行的正规存储单元和备用存储单元与位线BL1～BLm和备用位线SBL连接时，进而激活虚拟读出字线DRWL1，一组虚拟存储单元DMC和备用虚拟存储单元SDMC与位线/BL1～/BLm和备用位线/SBL连接。相反，当选择偶数行时，选择行的读出字线和虚拟读出字线DRWL0都被激活。
字线驱动器30在数据写入时，使选择行的写入字线WWL的一端与电源电压Vcc2结合。因此，在选择行的写入字线WWL上，在从字线驱动器30到区域40的方向，可以流过行方向的数据写入电流Ip。另一方面，未选择行的写入字线通过字线驱动器30与接地电压Vss结合。
分别与存储单元列对应设置用来执行列选择的列选择线CSL1～CSLm。进而，与冗余列11C对应配置备用列选择线SCSL。列译码器25与列地址CA的译码结果、即列选择结果对应，分别在数据写入和数据读出时，有选择地将1根列选择线CSL1～CSLm和备用列选择线SCSL激活到H电平。再有，关于列选择的详细情况，将在后面说明。
进而，在存储器阵列10的周边部，配置互补的数据总线DB和/DB。此外，图1所示的读出/写入控制电路50包括数据写入电路51W、数据读出电路51R、与存储单元列分别对应设置的列选择门电路CSG1～CSGm和与冗余列11C对应设置的备用列选择门电路SCSG。下面，又将列选择线CSL1～CSLm和列选择门电路CSG1～CSGm分别笼统称作列选择线CSL和列选择门电路CSG。
各列选择门电路CSG具有和与数据总线DB对应的位线BL之间电连接的晶体管开关以及和与数据总线/DB对应的位线/BL之间电连接的晶体管开关。这些晶体管开关与对应的列选择线CSL的电压对应导通或截止。即，当对应的列选择线CSL激活到选择状态(H电平)时，各列选择门电路CSG使数据总线DB和/DB分别与对应的位线BL和/BL电连接。
备用列选择门电路SCSG具有和列选择门电路CSG相同的结构，当备用列选择门电路SCSG激活到选择状态(H电平)时，使备用位线SBL和/SBL分别与数据总线DB、/DB接通。
其次，说明MRAM器件1的列选择动作。列选择动作包含用来对不良列进行替换修复的冗余控制。
图3是表示图1所示的冗余控制电路105的构成的方框图。在图3中，作为一个例子，假定不良地址FAD由表示在正规存储单元MC和虚拟存储单元DMC中的至少一方存在不良存储单元的不良列的(i+1)比特(i：自然数)构成。再有，假定这样来表述不良地址，即当指定其中的1比特时，将不良地址位记作FAD<0>。当表示多个比特时，将不良地址位记作FAD<0：i>。这时，FAD<0：i>是将FAD<0>～FAD<i>总括起来表示的符号。在本说明书中，同样的表述也适用于列地址CA、行地址RA等由多个比特构成的其它信号。
由图3可知，地址端子2输入与不良地址位FAD<0：i>对应的列地址CA。列地址CA包含列地址位CA<0>～CA<i>。
冗余控制电路105包含分别与列地址位CA<0>～CA<i>对应设置的一致性比较门电路107-0～107-i和逻辑门电路108、109。程序电路100对冗余控制电路105给出由不良地址位FAD<0：i>构成的不良地址FAD和冗余列激活信号ACT。当为了替换修复不良存储单元而指示使用冗余列时，根据程序电路100存储的不易丢失的信息，将冗余列激活信号ACT设定成H电平。另一方面，当在正规存储单元MC和虚拟存储单元DMC中不存在不良存储单元时，冗余列激活信号ACT维持L电平。
一致性比较门电路107-0～107-i在列地址位CA<0>：i>和不良地址位FAD<0：i>之间进行一致性比较。例如，一致性比较门电路107-0对列地址位CA<0>和不良地址位FAD<0>进行一致性比较，当两者一致时输出H电平，当两者不一致时输出L电平。逻辑门电路108输出一致性比较门电路107-0～107-i的各输出的与运算结果。逻辑门电路109将逻辑门电路108的输出和从程序电路100来的冗余列激活信号ACT的与运算结果作为备用使能信号SE输出。
因此，当列地址位CA<0：i>和不良地址位FAD<0：i>完全一致、即列地址CA和不良地址FAD完全一致时，逻辑门电路108的输出设定为H电平。此外，从逻辑门电路109输出的备用使能信号SE指示使用该冗余列，而且当不良地址FAD和列地址CA一致时，设定为H电平。
备用使能信号SE的反相信号作为正常使能信号传送给列译码器25(未图示)。当正常使能信号设定为H电平时，列译码器25根据列地址CA将列选择线CSL1～CSLm中的一根激活成H电平。备用列选择线SCSL为L电平，不被激活。与此相对，当正常使能信号设定为L电平时，列译码器25响应备用使能信号SE将备用列选择线SCSL激活成H电平，同时，各列选择线CSL1～CSLm为L电平，不被激活。
由图2可知，分别与存储单元列对应，配置用来使对应的位线BL和/BL的另一端之间短路的晶体管开关62和控制晶体管开关62的导通截止的控制门电路66。在图2中，代表性地示出与位线BL1、/BL1和BLm、/BLm分别对应的晶体管62-1、62-m和对应的控制门电路66-1、66-m。各晶体管开关62的门电路输入对应的控制门电路66的输出。各控制门电路66输出对应的存储单元列的列选择线CSL的电压电平和数据写入动作时被激活到H电平的控制信号WE的与运算结果。
与冗余列11C对应设置同样的结构。即，在备用位线SBL和/SBL的另一端之间设置晶体管开关62-s，控制门电路66-s的输出加给晶体管开关62-s的门电路。控制门电路66-s输出备用列选择线SCSL和控制信号WE的电压电平的与运算结果。
因此，在数据写入动作时，在列地址CA对应的选择列或冗余列11C中，位线BL和/BL、或备用位线SBL和/SBL的一端彼此之间由晶体管开关62进行电连接。
此外，各位线BL和/BL和各备用位线SBL和/SBL在MRAM器件1的有效期间，至少在执行数据读出前的规定期间内，利用未图示的预充电开关预充电到接地电压Vs。另一方面，在MRAM器件1有效期间中的数据读出动作和数据写入动作时，该预充电开关断开，各位线BL和/BL和各备用位线SBL和/SBL与接地电压Vss(预充电电压)脱离。
图4是用来说明MRAM器件中的替换修复的数据读出动作和数据写入动作时的动作波形图。
首先，说明数据写入时的动作。字线驱动器30根据行译码器20的行选择结果，使与选择行对应的写入字线WWL激活，而与电源电压Vcc2连接。由此，在选择行的字线WWL上，在从字线驱动器30到区域40的方向上流过数据写入电流Ip。另一方面，在非选择行中，因写入字线WWL维持在非激活状态(L电平：接地电压Vss)，故不流过数据写入电流。
当列地址CA和不良地址FAD不一致时，选择列的列选择线CSL激活成选择状态(H电平)，选择列的位线BL和/BL的各一端分别与数据总线DB和/DB连接。进而，对应的晶体管开关62导通，使选择列的位线BL和/BL的另一端(与列选择门电路CSG相对的一侧)彼此之间短路。
另一方面，当列地址CA和不良地址FAD一致时，备用列选择线SCSL激活成选择状态(H电平)，取代选择列的位线BL和/BL，对应的备用位线SBL和/SBL的各一端分别与数据总线DB和/DB连接。进而，晶体管开关62-s导通，使对应的备用位线SBL和/SBL的另一端(与备用列选择门电路SCSG相对的一侧)彼此之间短路。
数据写入电路51W将数据总线D和/DB设定为电源电压Vcc2(H电平)或接地电压Vss(L电平)。例如，当写入数据DIN的数据电平是L电平时，数据总线DB流过用来写入L电平数据的数据写入电流-Iw。数据写入电流-Iw经列选择门电路CSG或备用列选择门电路SCSG供给选择列的位线BL或对应的备用位线SBL。
流过选择列的位线BL或对应的备用位线SBL的数据写入电流-Iw通过导通的晶体管开关62反向。因此，在另一方的位线/BL或备用位线/SBL中流过反方向的数据写入电流+Iw。流过位线/BL或备用位线/SBL的数据写入电流+Iw经列选择门电路CSG或备用列选择门电路SCSG传送给数据总线/DB。
当写入数据DIN的数据电平是H电平时，通过改变数据总线DB和/DB的电压设定，可以使反方向的数据写入电流流过选择列的位线BL、/BL或对应的备用位线SBL、/SBL。
因此，当列地址CA与不良地址FAD不一致时，将对应的写入字线WWL和位线BL(/BL)双方流过数据写入电流的正规存储单元(选择存储单元)作为访问对象，执行该选择存储单元的数据写入。另一方面，当列地址CA与不良地址FAD一致时，将和上述选择存储单元同属于一个存储单元行的备用存储单元SMC作为访问对象。即，通过使对应的写入字线WWL和备用位线SBL(/SBL)双方流过数据写入电流，可以执行备用存储单元SMC的数据写入。
在数据写入时，使读出字线RWL和虚拟读出字线DRWL0、DRWL1维持非选择状态(L电平)。
其次，说明数据读出动作。
在数据读出时，字线驱动器30根据行译码器20的行选择结果，将与选择行对应的读出字线RWL激活到H电平。在非选择行，读出字线RWL的电压电平维持在非激活状态(L电平)。进而，如已说明的那样，与选择行是偶数行或奇数行对应，按和选择行的读出字线RWL一样的时序，将虚拟读出字线DRWL0、DRWL1中的一方激活成H电平。
开始读出数据，当选择行的读出字线RWL被激活成H电平，对应的存取晶体管ATR导通时，与选择行对应的正规存储单元MC和备用存储单元SMC经存取晶体管ATR，连接在位线BL、/BL和备用位线SBL、/SBL和接地电压Vss之间。
数据读出电路51R经电源电压Vcc1上拉后，向数据总线DB和/DB分别供给一定的读出电流Is。
进而，和数据读出时一样，选择列的列选择线CSL或对应的备用列选择线SCSL与列地址CA对应，有选择地被激活(H电平)。
当列地址CA和不良地址FAD不一致时，响应选择列的列选择线CSL的激活，选择存储单元(正规存储单元)和与选择存储单元同属于一个存储单元列的虚拟存储单元DMC中的1个作为存取对象，经选择列的位线BL和/BL的一方，与数据总线DB和/DB的一方连接。通过从数据读出电路51R来的读出电流Is，选择列的位线BL和/BL的一方和数据总线DB和/DB的一方产生与隧道磁阻元件TMR的电阻(Rmax、Rmin)、即选择存储单元存储数据的电平对应的电压变化。同样，选择列的位线BL和/BL的另一方和数据总线DB和/DB的另一方产生和与选择存储单元同属于一个存储单元列的虚拟存储单元DMC的中间电阻对应的电压变化。
例如，当选择存储单元的存储数据是与电阻Rmax对应的电平时，与选择存储单元连接的位线BL和/BL的一方产生的电压变化ΔV1大于与虚拟存储单元DMC连接的位线BL和/BL的另一方产生的电压变化ΔVm(ΔV1＞ΔVm)。同样，数据总线DB、/DB也产生电压变化ΔVb1和ΔVbm(ΔVb1＞ΔVbm)。可以利用数据读出电路51R检测这样产生的数据总线DB和/DB间的电压差并加以放大，再将选择存储单元的存储数据作为读出数据DOUT输出。
另一方面，当列地址CA和不良地址FAD一致时，不是选择列的列选择线CSL而是备用列选择线SCSL被激活。结果，取代选择存储单元(正规存储单元)，与选择存储单元同属于一个存储单元行的备用虚拟存储单元SDMC作为存取对象，经备用位线SBL和/SBL的一方，与数据总线DB和/DB的一方连接。
同样，取代选择列的虚拟存储单元DMC，与该虚拟存储单元同属于一个虚拟存储单元行的备用虚拟存储单元SDMC被当做存取对象。该备用虚拟存储单元SDMC响应和该虚拟存储单元共用的虚拟读出字线DRWL0或DRWL1的激活，与备用位线SBL和/SBL的另一方连接，接受读出电流Is。
这样，因在正规存储单元MC和虚拟存储单元DMC之间分别共有存储单元行和虚拟存储单元行，故备用存储单元8MC和备用虚拟存储单元SDMC也可以使用公共读出字线RWL、写入字线WWL和虚拟读出字线DRWL0、DRWL1，执行备用存储单元SMC和备用虚拟存储单元SDMC的行选择。即，在冗余列11C中，不需要用于选择备用存储单元SMC和备用虚拟存储单元SDMC的专用结构。
通过同样供给从数据读出电路51R来的读出电流Is，备用位线5BL和/SBL的一方和数据总线DB和/DB的一方产生与和选择存储单元对应的备用存储单元的存储数据(Rmax、Rmin)对应的电压变化。此外，备用位线SBL和/SBL的另一方和数据总线DB和/DB的另一方产生和将虚拟存储单元DMC作为存取对象时同样的电压变化(ΔVm、ΔVbm)。
这样，当由列地址CA选出不良列时，将配置在冗余列11C上的备用存储单元SMC和备用虚拟存储单元SDMC作为存取对象，正常执行数据写入和数据读出。即，可以利用冗余列11C，以存储单元列为单位对不良存储单元进行替换修复。
再有，在图4中，因设位线BL、/BL和备用位线SBL、/SBL的预充电电压是接地电压Vss，故在非选择列中，不响应选择行的读出字线RWL的激活，产生从位线BL、/BL和备用位线SBL、/SBL来的、经已导通的存取晶体管的放电电流。结果，可以降低预充电动作时由位线和备用位线的充放电产生的功耗。
此外，数据写入电路51W的工作电源电压Vcc2设定得比数据读出电路51R的工作电源电压Vcc1高。这是因为，数据写入时磁化选择存储单元的隧道磁阻元件TMR所必需的数据写入电流Ip、±Iw比数据读出时所必需的读出电流Is大。例如，若电源电压Vcc直接使用从MRAM器件1的外部供给的外部电源电压，进而，该外部电源电压经未图示的降压电路降压后，产生电源电压Vcc，则能够高效率地供给上述电源电压Vcc1和Vcc2。
如以上说明的那样，在实施形态1的结构中，因虚拟存储单元DMC的配置方向(行方向)和备用存储单元SMC及备用虚拟存储单元SDMC的配置方向(列方向)不同，故利用包含备用存储单元SMC及备用虚拟存储单元SDMC的冗余列11C，不仅对正规存储单元，而且对虚拟存储单元，都能够以存储单元列为单位替换或修复不良存储单元。
换言之，在形成虚拟存储单元行的存储器阵列配置中，若是以存储单元行为单位进行替换修复的结构，对于上述备用存储单元SMC和备用虚拟存储单元SDMC，有必要分别设置独立的冗余行和用来分别选择该冗余行的独立的信号线。特别，如图2所示，当采用折返式位线结构时，用来替换虚拟存储单元行的2个冗余行就有必要了，但通过采用利用冗余列11C可对正规存储单元MC和虚拟存储单元SMC双方都能进行替换修复的结构，可以减小备用存储单元SMC和备用虚拟存储单元SDMC的配置面积，可以谋求存储器阵列的小面积化。
实施形态1的变形例1
由图5可知，实施形态1的变形例1的结构与图2所示的实施形态1的存储器阵列的结构比较，其不同点在于虚拟存储单元DMC是对每一个存储单元列1个1个配置的。在各存储单元列中，正规存储单元MC与位线BL1、BL2、...BLm连接，虚拟存储单元DMC固定地与另一方位线/BL1、/BL2、.../BLm连接。
进而，省略读出字线DRWL0和DRWL1的配置，虚拟存储单元DMC的选择也由列选择线CSL1～CSLm执行。即，在各虚拟存储单元DMC中，虚拟存取晶体管ATRd的门电路与对应的列选择线CSL连接。
对于冗余列11C也一样，用来替换正规存储单元MC的备用存储单元SMC与备用位线SBL连接，用来替换虚拟存储单元DMC的备用虚拟存储单元SDMC与备用位线/SBL连接。备用虚拟存储单元SDMC由备用列选择线SCSL选择。
实施形态1的变形例1的构成进而具有用来执行数据写入的反相写入数据总线/WDB，同时，分别设置晶体管开关63-1～63-m、63-s以取代晶体管开关62-1～62-m、62-s。各位线BL1～BLm分别经晶体管开关63-1～63-m，与反相写入数据总线/WDB连接。备用位线SBL经晶体管开关63-s与反相写入数据总线/WDB连接。
晶体管开关63-1～63-m、63-s的通断和晶体管开关62-1～62-m、62-s一样，分别由控制门电路66-1～66-m、66-s控制。以下，也将晶体管开关63-1～63-m统称为晶体管开关63。因其它部分的构成和动作和实施形态1一样，故不再重复其详细说明。
在数据写入时，与选择列是否包含不良存储单元对应，有选择地使选择列的列选择线CSL和备用列选择线SCSL的一方激活。
与此对应，当选择列不包含不良存储单元时，在选择列中，对应的列选择门电路CSG和晶体管开关63导通。结果，选择列的位线BL与数据总线DB和反相写入数据总线/WDB电连接。与此对应，当选择列包含不良存储单元时，响应已激活的备用使能信号SE，使备用列选择线SCSL激活，晶体管开关63-s和备用列选择门电路SCSG导通，备用位线SBL连接在数据总线DB和反相写入数据总线/WDB之间。
在该状态下，数据写入电路51W和用图4说明的一样，与写入数据DIN对应，将数据总线DB和反相写入数据总线/WDB分别设定为电源电压Vcc2(H电平)或接地电压Vss(L电平)。
在数据读出时，晶体管开关63-1～63-m、63-s分别截止。进而，与选择列是否包含不良存储单元对应，有选择地使选择列的列选择线CSL和备用列选择线SCSL的一方激活。
结果，当选择列不包含不良存储单元时，选择存储单元和对应的虚拟存储单元经选择列的位线BL和/BL分别与数据总线DB和/DB连接。与此对应，当选择列包含不良存储单元时，和选择存储单元属于同一存储单元行的备用存储单元SMC和备用虚拟存储单元SDMC经备用位线SBL和/SBL分别与数据总线DB和/DB连接。
在该状态下，数据读出电路51R和用图4说明的一样，向数据总线DB和/DB供给读出电流Is，同时，与数据总线DB和/DB间的电压差对应产生读出数据D0UT。
因此，在实施形态1的变形例1的构成中，使用具有和与正规存储单元MC对应的存储单元列同样结构的冗余列11C，不仅对正规存储单元MC，而且对虚拟存储单元DMC，都能执行替换修复。
特别是，在实施形态1的变形例1的构成中，因根据列选择结果选择虚拟存储单元DMC和备用虚拟存储单元5DMC，故在非选择存储单元列和不使用时的冗余列11C中，可以防止虚拟存储单元DMC和备用虚拟存储单元SDMC流过无用的电流，减小功耗和提高工作速度。此外，对于和配置在同一存储单元列中的各正规存储单元MC(或备用存储单元SMC)比较存取频度相对高的虚拟存储单元DMC(或备用虚拟存储单元SDMC)，可以避免不必要的存取，从而提高了工作的可靠性。
实施形态1的变形例2
由图6可知，实施形态1的变形例2的结构与图2所示的实施形态1的存储器阵列的结构比较，其不同点在于取代虚拟读出字线DRWL0和DRWL1，配置虚拟单元选择门电路DCG1、/DCG1～DCGm、/DCGm和备用虚拟单元选择门电路DCGs、/DCGs。
虚拟单元选择门电路DCG1～DCGm分别与和位线/BL1～/BLm连接的虚拟存储单元DMC对应设置，备用虚拟单元选择门电路DCGs与和备用位线/SBL连接的备用虚拟存储单元SDMC对应设置。同样，虚拟单元选择门电路/DCG1～/DCGm分别与和位线BL1～BLm连接的虚拟存储单元DMC对应设置，备用虚拟单元选择门电路/DCGs与和备用位线SBL连接的备用虚拟存储单元SDMC对应设置。
以下，又将虚拟单元选择门电路DCG1～DCGm统称为虚拟单元选择门电路DCG，将虚拟单元选择门电路/DCG1～/DCGm统称为虚拟单元选择门电路/DCG。
各虚拟单元选择门电路DCG向对应的虚拟存储单元DMC中的虚拟存取晶体管ATRd的门电路输出奇数行选择时设定H电平的控制信号RA0和对应的列选择线CSL的电压电平的与运算的结果。另一方面，虚拟单元选择门电路/DCG向对应的虚拟存储单元DMC中的虚拟存取晶体管ATRd的门电路输出偶数行选择时设定H电平的控制信号/RA0(RA0的反相信号)和对应的列选择线CSL的电压电平的与运算的结果。其它部分的构成和动作和实施形态1一样，故不重复其详细说明。
通过采用这样的结构，在数据读出时，根据列选择结果选出虚拟存储单元DMC和备用虚拟存储单元SDMC，进而，可以对选择存储单元(或对应的备用存储单元)和虚拟存储单元DMC(或备用虚拟存储单元SDMC)执行反映冗余控制的存取。
因此，和实施形态1的变形例1一样，在非选择存储单元列和不使用时的冗余列11C中，可以防止虚拟存储单元DMC和备用虚拟存储单元SDMC流过无用的电流，减小功耗和提高工作速度。同时，对于虚拟存储单元DMC和备用虚拟存储单元SDMC，可以提高了工作的可靠性。
实施形态1的变形例3
由图7可知，在实施形态1的变形例3中，存储器阵列10分割成2个存储块MBa和MBb。存储块MBa和MBb各具有m个正规存储单元列和冗余列11C。
在存储块MBa中，与m个正规存储单元列对应，分别配置位线BL1～BLm，与冗余列11C对应配置备用位线SBL。虚拟存储单元DMC对每一个存储单元列配置，并分别与位线BL1～B1m连接。
冗余列11C沿列方向配置，具有用来替换修复正规存储单元MC的备用存储单元SMC和替换修复虚拟存储单元DMC的备用虚拟存储单元SDMC。备用存储单元SMC配置成和正规存储单元MC共有存储单元行，备用虚拟存储单元SDMC配置成和虚拟存储单元DMC形成同一虚拟存储单元行。在冗余列11C中，备用存储单元SMC和备用虚拟存储单元SDMC与备用位线SBL连接。
位线BL1～BLm和备用位线SBL分别经列选择门电路CSGa1～CSGam和备用列选择门电路SCSGa与数据总线DB连接。
分别与正规存储单元MC和备用存储单元SMC共有的存储单元行对应，配置读出字线RWLa1、RWLa2、...和写入字线WWLa1、WWLa2、...。另一方面，作为选择多个虚拟存储单元DMC和备用销声虚拟存储单元SDMC的结构，设置分别与存储单元列对应的虚拟选择门电路DSG1a～DSGma和与冗余列11C对应备用虚拟选择门电路DSGsa。
存储块MBb也具有和存储块MBa同样的构成。即，在存储块MBb中，与m个正规存储单元列对应，分别配置位线/BL1～/BLm，与冗余列1 1C对应配置备用位线/SBL。虚拟存储单元DMC对每一个存储单元列配置，并分别与位线/BL1～/Blm连接。在冗余列11C中，备用存储单元SMC和备用虚拟存储单元SDMC与备用位线/SBL连接。位线/BL1～/BLm和备用位线/SBL经列选择门电路CSGb1～CSGbm和备用列选择门电路与数据总线/DB连接。
进而，在存储块MBb中，分别与正规存储单元MC和备用存储单元SMC共有的存储单元行对应，配置读出字线RWLb1、RWLb2、...和写入字线WWLb1、WWLb2、...。此外，为了选择多个虚拟存储单元DMC和备用销声虚拟存储单元SDMC，设置分别与存储单元列对应的虚拟选择门电路DSG1b～DSGmb和与冗余列11C对应备用虚拟选择门电路DSGsb。
列选择线CSL1～CSLm和备用列选择线SCSL沿列方向配置，使其由存储块MBa和MBb所共有。列选择门电路CSGa1～CSGam和CSGb1～CSGbm响应对应的列选择线CSL1～CSLm导通或截止，备用列选择门电路SCSGa、SCSGb响应备用列选择线SCSL导通或截止。
存储块MBa中的虚拟选择门电路DSG1a～DSGma向对应的虚拟存储单元DMC中的虚拟存取晶体管ATRd的门电路输入存储块MBb选择时激活到H电平的地址位RAx和对应的列选择线CSL1～CSLm的电压电平的与运算结果。同样，存储块MBb中的备用虚拟选择门电路DSGsa向对应的备用虚拟存储单元SDMC中的虚拟存取晶体管ATRd的门电路输入地址位RAx和备用列选择线SCSL的电压电平的与运算结果。
同样，存储块MBb中的虚拟选择门电路DSG1b～DSGmb向对应的虚拟存储单元DMC中的虚拟存取晶体管ATRd的门电路输入存储块MBa选择时激活到H电平的地址位/RAx(RAx的反相信号)和对应的列选择线CSL1～CSLm的电压电平的与运算结果。同样，存储块MBb中的备用虚拟选择门电路DSGsb向对应的备用虚拟存储单元SDMC中的虚拟存取晶体管ATRd的门电路输入地址位/RAx和备用列选择线SCSL的电压电平的与运算结果。
再有，在图7中，为了主要说明虚拟存储单元DMC和备用虚拟存储单元SDMC的配置，只记载与数据读出有关的电路，对于与数据写入有关的电路，各存储块的设置和图5的结构相同。
其次，说明数据读出时的动作。这里，作为一个例子，说明选择存储单元包含在存储块Mba中的情况。
在数据读出时，当选择存储单元列不包含不良存储单元时，响应选择列的列选择线CSL的激活，在存储块MBa中，选择存储单元经选择列的位线BL与数据总线DB连接。另一方面，在存储块MBb中，虚拟存储单元DMC经选择存储单元列的位线/BL与数据总线/DB连接。
与此对应，当选择存储单元列包含不良存储单元时，因不是与该选择列对应的列选择线CSL而是备用列选择线SCSL被激活，所以，在存储块MBa中，备用存储单元SMC经备用位线SBL与数据总线DB连接。另一方面，在存储块MBb中，备用虚拟存储单元SDMC经备用位线/BL与数据总线/DB连接。
在该状态下，通过从数据读出电路51R向数据总线DB和/DB供给读出电流，并检测数据总线DB和/DB间的电压差，可以执行选择存储单元的数据读出。
再有，当选择存储单元包含在存储块MBb中时，数据总线DB和/DB的连接关系和上述连接颠倒过来。这样一来，在分割成存储块的存储器阵列的结构中，利用在各存储块都配置了正规存储单元MC和虚拟存储单元DMC的冗余列11C进行替换修复，可以得到和实施形态1及其变形例1和2同样的效果。
实施形态2
对于实施形态2，说明当将虚拟存储单元设计成和正规存储单元具有同样的结构和特性时，对虚拟存储单元的高效率替换方式。
图8是表示实施形态2的存储器阵列的构成和该存储器阵列的数据读出电路的构成的电路图。
由图8可知，在实施形态2的构成中，和图2所示的存储器阵列的构成一样，根据折返式位线结构每隔一行交替配置正规存储单元MC和虚拟存储单元DMC。即，在图8所示的结构中，对于图2所示的正规存储单元MC和虚拟存储单元DMC的配置，取代虚拟存储单元DMC，而配置虚拟存储单元DMC#，以形成虚拟存储单元行。因虚拟存储单元DMC#具有和正规存储单元MC同样的结构和形状，故可以使用在同一存储器阵列内连续制作的MTJ存储单元的一部分来构成。即，因不必为了制作虚拟存储单元而进行特别的设计或设置特别的制造工序，故不会因结构复杂而带来芯片面积增大和存储器阵列加工裕度降低等问题。虚拟存储单元DMC#在具有规定的电阻、例如Rmin的方向上被预先磁化。
在实施形态2的结构中，为了参照具有和正规存储单元MC同样的特性的虚拟存储单元进行数据读出，进而在数据总线DB、/DB和数据读出电路51R之间设置电阻调整部200。
电阻调整部200具有连接切换电路210和虚拟电阻220。虚拟电阻220相对读出输入节点/Nsi串联连接。虚拟电阻220的电阻值相当于实施形态1及其变形例中的虚拟存储单元DMC的电阻值和Rmin的差(最好是ΔR/2)。例如，通过使用对其栅极加可变控制电压Vrd的MOS晶体管来构成虚拟电阻220，可以对其电阻值进行微调。
连接切换电路210具有分别在读出输入节点Nsi、/Nsi和数据总线DB之间进行电连接的晶体管开关211、212和分别在读出输入节点Nsi、/Nsi和数据总线/DB之间进行电连接的晶体管开关213和214。晶体管开关211和214的各栅极在奇数行选择时输入设定为H电平的控制信号RA0，晶体管开关211和214的各栅极在偶数行选择时输入设定为H电平的控制信号/RA0。结果，不管是偶数行选择时还是奇数行选择时，选择存储单元相对读出输入节点Nsi都是串联连接，虚拟存储单元DMC#相对读出输入节点/Nsi都是串联连接。
因此，数据读出时，不管行选择结果如何，虚拟存储单元DMC和电阻调整部200的合成电阻都设定为“Rmin+ΔR/2(虚拟电阻值220)”。另一方面，因选择存储单元DMC和电阻调整部200的合成电阻与选择存储单元存储的数据对应为Rmax或Rmin，故由数据读出电路51R向读出输入节点Nsi、/Nsi供给读出电流，同时，检测读出输入节点Nsi和/Nsi之间的电压差，由此，可以执行与选择存储单元和虚拟存储单元之间的电阻值差对应的数据读出。
其次，说明实施形态2的冗余修复方式。
进而，在实施形态2中，取代图2的冗余列11C，而配置正规存储单元行和虚拟存储单元行的替换修复所共用的冗余行11R。必须至少设置1个由和位线BL1～BLm连接的备用存储单元SMC构成的冗余行11R(奇数行替换用)和1个由和位线/BL1～/BLm连接的备用存储单元SMC构成的冗余行11R(偶数行替换用)。
因各备用存储单元SMC具有和正规存储单元MC同样的结构和形状，故可以使用在同一存储器阵列内连续制作的MTJ存储单元的一部分来构成。与各冗余行11R对应，配置备用读出字线SRWL和备用写入字线SWWL。图8示出奇数行替换用和偶数行替换用的各1个冗余行11R和对应的备用读出字线SRWL0、SRWL1及备用写入字线SWWL0、SWWL1。其余部分的结构因和实施形态1一样，故不重复其详细说明。再有，在图8中，为了主要说明虚拟存储单元DMC#及其替换修复方式，只记载与数据读出有关的电路，与数据写入有关的电路具有和图2相同的结构。
在实施形态2中，因必须利用冗余行11R替换正规存储单元MC和虚拟存储单元DMC#，故冗余控制方式和实施形态1不同。
图9是表示实施形态2的控制电路的构成的电路图。
由图9可知，在实施形态2中，程序电路100可以存储表示正规存储单元MC的不良行的不良地址FAD(n)和表示虚拟存储单元DMC的不良行的不良地址FAD(d)。但是，因不能利用冗余行11R替换正规存储单元MC和虚拟存储单元DMC#，故程序电路100只存储不良地址FAD(n)和FAD(d)中的1个地址。当存储不良地址FAD(n)时、即必须替换修复正规存储单元MC时，冗余行激活信号ACT(n)被激活到H电平。
与此对应，当存储不良地址FAD(d)时、即必须替换修复虚拟存储单元DMC时，冗余行激活信号ACT(d)被激活到H电平。再有，这时，必须对各备用存储单元SMC预先执行与虚拟存储单元DMC#的规定电阻(Rmin)对应的存储数据的写入。
假定不良地址FAD(n)由表示存在不良正规存储单元MC的不良行的(j+1)位(j：自然数)构成。另一方面，假定不良地址FAD(d)由表示2j个虚拟存储单元行的某一行是不良行的1位构成。
实施形态2的冗余控制电路105a包含地址一致比较电路120、虚拟地址一致比较电路122、逻辑门电路124和反相器128。地址一致比较电路120具有和图3所示的冗余控制电路105相同的结构，在行地址RA和不良地址FAD(n)之间，对各个(j+1)位进行一致性比较。地址一致比较电路120使冗余行激活信号ACT(n)激活(H电平)，而且，当行地址RA和不良地址FAD(n)一致时，使备用行使能信号SRE激活到H电平。
虚拟地址一致比较电路122对表示已选择行地址RA中的偶数行还是奇数行的地址位RA<0>(例如，最低位)和不良地址FAD(d)进行一致性比较。虚拟地址一致比较电路122使冗余行激活信号ACT(d)激活(H电平)，而且，当地址位RA<0>和不良地址FAD(d)一致时，使备用行使能信号SDRE激活到H电平。
逻辑门电路124将备用行使能信号SRE和备用虚拟行使能信号SDRE的或运算结果作为备用使能信号SE输出。此外，反相器128使备用虚拟行使能信号SDRE反相后，作为正常虚拟行使能信号NDRE输出。
行译码器20包含行地址预译码器21和逻辑门电路22。行地址预译码器21接收行地址RA，并输出其预译码结果(多个位)。逻辑门电路22将行地址预译码器21输出的各个预译码结果和备用行使能信号SRE之间的异或运算结果作为行译码信号RD输出。行译码信号RD传送给字线驱动器30，用于读出字线RWL和写入字线WWL的选择。另一方面，表示偶数行和奇数行的选择结果的控制信号RA0也传送给字线驱动器30，用来执行虚拟读出字线DRWL0和DRWL1的选择。
当备用行使能信号SRE激活到H电平、即行地址RA和不良地址FAD(n)一致时，行译码信号RD的所有位都设定为L电平。与此对应，字线驱动器30不激活与正规存储单元对应的读出字线RWL和写入字线WWL。
与此对应，当行地址RA和不良地址FAD(n)不一致时，行译码信号RD与行地址预译码器21的预译码结果对应进行设定。利用字线驱动器30，使与选择行对应的读出字线RWL(数据读出时)或写入字线WWL(数据写入时)激活。
字线驱动器30进而根据控制信号RA0和从冗余控制电路105a来的备用行使能信号SRE控制备用读出字线SRWL1、SRWL2和备用写入字线SWWL1、SWWL2的激活。具体地说，当替换不良的正规存储单元行时、即备用行使能信号SRE被激活时，根据控制信号RA0，在数据读出时有选择地激活备用读出字线SRWL1和SRWL2中的一根字线，在数据写入时有选择地激活备用写入字线SWWL1和SWWL2中的一根字线。
与此对应，当替换不良的虚拟存储单元行时、即备用虚拟行使能信号5DRE被激活时，在数据读出时，根据行译码信号RD激活选择行的读出字线RWL，同时，根据控制信号RA0，代替虚拟读出字线DRWL0和DRWL1，有选择地激活备用读出字线SRWL1和SRWL2中的一根字线，在数据写入时有选择地激活备用写入字线SWWL1和SWWL2中的一根字线。与此对应，在数据写入时，因不必对虚拟存储单元DMC进行存取，故在各备用写入字线SWWL1和SWWL2处于不被激活(L电平)的状态下，根据行译码信号RD，使选择行的写入字线WWL激活。
通过采用这样的冗余判定方式，在配置了具有和正规存储单元同样的结构的虚拟存储单元以形成虚拟存储行的存储器阵列结构中，通过共用已高效率配置以构成冗余行的备用存储单元SMC，可以对不良正规存储单元MC和虚拟存储单元DMC#中的任何一个进行替换修复。
实施形态2的变形例1
由图10可知，实施形态2的变形例1与图8所示的实施形态2的结构比较，其不同点在于配置电阻调整部201以代替电阻调整部200。电阻调整部201与电阻调整部200比较，其不同点在于虚拟电阻220只对读出输入节点Dsi并联连接。假设虚拟电阻220与控制电压Vrd对应，具有电阻Rdd。其余部分的构成和动作与实施形态2相同，不重复其详细说明。
如已说明的那样，读出输入节点Nsi不管地址选择结果(奇数行或偶数行的选择)如何，都利用连接切换电路210与选择存储单元(电阻Rmax或Rmin)接通，读出输入节点Nsi与虚拟存储单元(电阻Rmin)串联连接。因此，设定虚拟电阻220的电阻值，使得虚拟存储单元DMC#和电阻调整部201的合成电阻值(即、虚拟存储单元DMC#的电阻Rmin)变成选择存储单元和电阻调整部201的合成电阻值、即2种电阻Rmax、Rmin和虚拟电阻220(Rdd)并联连接的合成电阻((Rmin//Rdd)和(Rmax//Rdd))的中间值。因此，这样的结构也可以得到和实施形态2同样的效果。
实施形态2的变形例2
由图11可知，实施形态2的变形例2与图8所示的实施形态2的结构比较，其不同点在于配置电阻调整部202以代替电阻调整部200。电阻调整部202与电阻调整部200比较，其不同点在于具有分别和读出输入节点Dsi和/Nsi串联连接的虚拟电阻221和222，以代替虚拟电阻220。
不管地址选择结果如何，利用连接切换电路210使虚拟电阻221和选择存储单元串联连接，使虚拟电阻222和虚拟存储单元DMC#串联连接。其余部分的结构和动作和实施形态2一样，故不重复其详细说明。
设定虚拟电阻221、222的电阻值，使得虚拟存储单元DMC#和电阻调整部202(虚拟电阻222)的合成电阻值变成选择存储单元的2种电阻(Rmax、Rmin)和电阻调整部202(虚拟电阻221)的合成电阻值的中间值。例如，当将虚拟存储单元的电阻设定为Rmin时，若设虚拟电阻221的电阻值为ΔR/2，虚拟电阻222的电阻值为ΔR，则象下述(1)那样，可以满足上述条件。
Rmin+ΔR/2＜Rmin+Rmax+ΔR/2    ……(1)
在图11中，示出这样设计的的虚拟电阻221和222的结构例子。虚拟电阻221具有并联连接MOS晶体管223、224，虚拟电阻222由虚拟电阻221的个数的一半、即1个场效应晶体管构成。晶体管222～224的各个栅极输入共同的控制电压Vrd。因此，可以将虚拟电阻221的电阻值设定为虚拟电阻222的电阻值的1/2。即，若调整控制电压Vrd，使虚拟电阻222的电阻值为ΔR，则可以随之将虚拟电阻221的电阻值设定为ΔR/2。因此，这样的结构也可以得到和实施形态2同样的效果。
再有，在实施形态2及其变形例(图8、10和图11)中，说明了将虚拟存储单元的电阻预先设定为Rmin的情况。这是因为，在MRAM器件的制造工序中，当在存储阵列10制作后执行的图18所示的固定磁化层FL的磁化工序结束时，固定磁化层FL和自由磁化层VL的磁化方向一致，虚拟存储单元的电阻变成Rmin。因此，为了将虚拟存储单元DMC#中的电阻设定成Rmax，需要重新设置专用的磁化工序。换言之，通过将虚拟存储单元的电阻预先设定为Rmin，可以不需要设置虚拟存储单元专用的新的磁化工序。
但是，对于预先将虚拟存储单元DMC#中的电阻设定成Rmax的情况，也可以使用实施形态2及其变形例所示的结构。这时，在图8和图10的结构中，只要切换与虚拟电阻220连接的读出输入节点即可，在图11的结构中，若是能改变虚拟电阻221和222的配置的结构，则可以执行同样的数据读出。
实施形态3
在实施形态3中，说明在配置了和实施形态1同样的虚拟存储单元DMC以形成虚拟存储单元列的存储器阵列的结构中有效地替换虚拟存储单元的方式。
由图12可知，在实施形态3的结构中，否配置m个正规存储单元列和虚拟存储单元列。并与m个正规存储单元列和虚拟存储单元列对应分别配置位线BL1～BLm和虚拟位线DBL。
正规存储单元MC和虚拟存储单元DMC共有存储单元行。即，利用公共读出字线RWL和写入字线WWL，可以执行正规存储单元MC和虚拟存储单元DMC的行选择。
进而，为了替换修复这些不良的正规存储单元MC和虚拟存储单元DMC，配置冗余行11R。冗余行11R具有沿行方向配置的备用存储单元SMC和备用虚拟存储单元SDMC。备用存储单元SMC在各存储单元列中与位线BL连接，在虚拟存储单元列中，备用虚拟存储单元SDMC与虚拟位线DBL连接。对冗余行11R配置备用读出字线SRWL和备用写入字线SWWL，用来在数据读出时和数据写入时分别选择该冗余行11R。备用存储单元SMC和备用虚拟存储单元SDMC的各个栅极与备用读出字线SEWL连接。
在实施形态3的结构中，不良存储单元或不良虚拟存储单元的替换以存储单元行为单位执行。即，当把至少存在不良正规存储单元MC或不良虚拟存储单元DMC的不良行作为存取对象选出时，指定冗余行11R作为存取对象以代替该选出的行。即，取代不良行的读出字线RWL或写入字线WWL而激活备用读出字线SRWL(数据读出时)或备用写入字线SWWL(数据写入时)。结果，在已选择了不良行的数据读出时，备用存储单元SMC和备用虚拟存储单元SDMC分别对选择列的位线BL和虚拟位线DBL连接，和图2说明的情况一样，可以执行数据的读出。
此外，通过配置和图5相同的反相写入数据总线/WDB、晶体管开关63-1～63-m和控制门电路66-1～66-m，在已选择不良行的数据写入时，可以通过使选择列的位线和备用写入字线SWWL流过数据写入电流来执行向备用存储单元SMC而不是向选择存储单元的数据写入。
如以上说明的那样，在实施形态3的结构中，因虚拟存储单元DMC的配置方向(列方向)与备用存储单元SMC和备用虚拟存储单元SDMC的配置方向(行方向)不同，故通过包含备用存储单元SMC和备用虚拟存储单元SDMC两者的冗余行11R，不仅对不良正规存储单元MC，而且对不良虚拟存储单元DMC，都能以存储单元行为单位进行替换修复。
换言之，在形成虚拟存储单元列的存储器阵列配置中，若构成为以存储单元列为单位进行替换修复，则有必要对上述备用存储单元SMC和备用虚拟存储单元SDMC，分别设置独立的冗余列和用来分别选择该冗余列的独立的信号线，但若按照本实施形态，构成为可以利用冗余行11R来替换修复正规存储单元MC和虚拟存储单元DMC，由此，可以减小备用存储单元SMC和备用虚拟存储单元SDMC的配置面积，实现存储器阵列的小面积化。
实施形态4
在实施形态4中，对配置了具有和正规存储单元MC一样的结构的虚拟存储单元DMC以形成虚拟存储单元列的存储器阵列结构中的冗余修复结构进行说明。
由图13可知，在实施形态4的结构中，取代图12所示的存储器阵列结构中的虚拟存储单元DMC，而配置虚拟存储单元DMC#以形成虚拟存储单元列。对于虚拟存储单元DMC#，因和图8说明的结构一样，故不重复其详细说明。即，虚拟存储单元DMC#预先在具有规定的电阻、例如Rmin的方向上磁化。
对于分别与m个正规存储单元列和虚拟存储单元列对应的位线BL1～BLm及位线DBL、数据总线DB、/DB、反相写入数据总线/WDB、晶体管开关63-1～63-m以及控制门电路66-1～66-m，也和图12一样配置。
此外，为了参照具有和正规存储单元一样的特性的虚拟存储单元进行数据读出，图8所示的虚拟电阻220对数据总线/DB串联连接。在图13所示的存储器阵列结构中，在数据读出时，不管行选择的结果如何，数据总线DB和/DB都是固定地分别与选择存储单元和虚拟存储单元连接，所以，不需要连接切换电路。
其次，说明实施形态4的结构中的冗余修复方式。
进而，在实施形态4的结构中，取代图12的冗余行11R，而配置冗余列11C，在替换修复时，为正规存储单元行和虚拟存储单元行所共用。冗余列11C与存储单元行分别对应，具有沿列方向设置的多个备用存储单元SMC。如已说明的那样，各备用存储单元SMC具有和正规存储单元MC同样的结构和形状。
备用存储单元SMC由正规存储单元MC和虚拟存储单元DMC所共有的读出字线RWL和写入字线WWL选择。各备用存储单元SMC与和冗余列11C对应设置的备用位线SBL连接。
备用位线SBL经备用列选择门电路SCSG与数据总线DB连接，经备用虚拟列选择门电路SDCG与数据总线/DB连接。备用列选择门电路SCSG响应备用列选择线5CSL的激活(H电平)而导通。备用虚拟列选择门电路SDCG响应备用虚拟列选择线SDCSL的激活(H电平)而导通。
在实施形态4的结构中，和实施形态2的结构一样，有没有不良正规存储单元MC(相当于图9中的冗余行激活信号ACT(n))、表示包含不良存储单元的存储单元列的不良地址(相当于图9中的地址FAD(n))和有没有不良虚拟存储单元列(相当于图9中的冗余行激活信号ACT(d))都在程序电路100中进行编程。
而且，冗余控制电路取代图9所示的备用行使能信号SRE和备用虚拟行使能信号SDRE，而生成未图示的备用列使能信号SCE和备用虚拟列使能信号SDCE。备用列使能信号SCE在列地址CA与不良地址一致时设定成H电平，其余时间不被激活而为L电平。备用虚拟列使能信号SDCE在存在不良虚拟存储单元DMC#而有必要替换虚拟存储单元列时被激活成H电平。此外，当由备用存储单元SMC替换修复虚拟存储单元DMC#已编入程序中，则对各备用存储单元SMC预先执行与虚拟存储单元DMC#的规定的电阻(Rmin)对应的存储数据的写入。
列译码器25根据列地址CA、从冗余控制电路来的备用列使能信号SCE和备用虚拟列使能信号SDCE，有选择地激活(H电平)列选择线CSL1～CSLm、虚拟列选择线DCSL和备用虚拟列选择线SDCSL。
具体地说，当替换不良正规存储单元列时，即，当备用列使能信号SCE被激活时，在数据读出和数据写入时，取代选择列的列选择线而使备用列选择线SCSL激活。
与此对应，当替换不良虚拟存储单元列时，即，当备用虚拟列使能信号SDCE被激活时，在数据读出时，取代选择列的列选择线而使备用虚拟列选择线SDCSL激活。在数据写入时，因不必对虚拟存储单元DMC进行存取，故根据列地址CA直接激活(H电平)选择列的列选择线。
通过采用这样的冗余判定方式，即使出现不良虚拟存储单元DMC#，在数据读出时，也能使使替换该不良虚拟存储单元的备用存储单元SMC与数据总线/DB连接。此外，即使出现不良正规存储单元MC，在数据写入和数据读出时，也能使使替换不良列的正规存储单元MC的备用存储单元SMC与数据总线DB连接。
因此，在配置了和正规存储单元同样的结构的虚拟存储单元DMC#以形成虚拟存储列的存储器阵列结构中，通过共用有效配置以构成冗余列的备用存储单元DMC，可以对不良正规存储单元MC和虚拟存储单元DMC#中的任何一方进行替换修复。
再有，即使采用取代相对数据总线/DB串联连接的虚拟电阻220而和图10一样相对数据总线DB并联连接的虚拟电阻220的结构，或采用和图11一样相对数据总线DB和/DB分别串联连接虚拟电阻221和222的结构，都可以得到同样的效果。或者，如在实施形态2中言及的那样，也可以与上述虚拟电阻和数据总线DB、/DB的连接关系相反，预先磁化各虚拟存储单元DMC#，使其具有电阻Rmax。
实施形态5
在实施形态5中，说明基于移位列冗余结构的不良列修复方式。
由图14可知，在实施形态5的结构中，假定并行读出或写入m比特(m是自然数)的数据。并行输入的写入数据DIN(1)～DIN(m)和DOUT(1)～DOUT(m)利用构成统一表述的数据端子4的数据输入输出端子DP(1)～DP(m)，与MRAM器件的外部进行数据交换。
虽然省略了整体的图示，但由图14可以看出存储器阵列10被分割成多个块，各个块执行m比特数据的读出或数据的写入。各个块具有(m+1)个存储单元列。与(m+1)个存储单元列分别对应设置位线对BLP1～BLP(m+1)。各位线对BLP1～BLP(m+1)由互补的位线BL和/BL构成。
和图2所示的结构一样，在各存储单元列中，正规存储单元MC和虚拟存储单元DMC相对互补的位线BL和/BL每隔一行交叉连接。此外，在位线BL和/BL的一端，与各存储单元列对应配置和图2一样的晶体管开关62和控制门电路66(未图示)。因此，在选出的块的各存储单元列中，在数据读出时，位线BL和/BL各与选出的存储单元和虚拟存储单元DMC的一方连接，在数据写入时，位线BL和/BL的同一端之间利用未图示的晶体管开关连接。
再有，在图14中，只是有代表性地示出已选择的块。每一个块被选中时的数据读出和数据写入可以象以下说明的那样执行。
为了以存储单元列为单位执行所谓‘移位冗余’，与被选择的块的(m+1)个存储单元列分别对应，分别设置数据节点Nd(1)～Nd(m+1)、读出放大器RAP(1)～RAP(m+1)和写入驱动器WRD(1)～WRD(m+1)。再有，下面，将数据节点Nd(1)～Nd(m+1)、读出放大器RAP(1)～RAP(m+1)和写入驱动器WRD(1)～WRD(m+1)分别统称为数据节点Nd、读出放大器RAP和写入驱动器WRD。
各读出放大器RAP向选出块中的对应位线BL和/BL供给读出电流，同时，对对应的数据节点Nd分别生成与该位线BL和/BL间的电压差对应的读出数据。
当利用移位开关SSW(1)～SSW(m+1)向对应的数据节点Nd传送写入数据时，各写入驱动器WRD与写入数据对应将对应的位线BL和/BL驱动到H电平(电源电压Vcc2)或L电平(接地电压Vss)。结果，向对应的位线BL和/BL供给方向与传送的存储数据对应的写入电流。与此对应，当不向对应的数据节点Nd传送写入数据时，各写入驱动器WRD将对应的各位线BL和/BL都驱动到L电平(接地电压Vss)。结果，不向对应的位线BL和/BL供给写入电流。
例如，通过在各块的(m+1)个位线对和读出放大器RAP(1)～RAP(m+1)及写入驱动器WRD(1)～WRD(m+1)之间配置与块选择结果对应通断的选择开关(未图示)，可以使移位冗余使用的一组电路由多个块所共有。
分别与数据输入输出端子DP(1)～DP(m+1)对应的移位开关5SW(1)～SSW(m+1)分别配置在相邻2个依次排列的数据节点Nd(1)～Nd(m+1)之间。各移位开关SSW(1)～SSW(m+1)使对应的2个数据节点中的1个和对应的1个数据输入输出端子DP(1)～DP(m+1)连接。
移位开关SSW(1)～SSW(m+1)的连接方向根据从冗余控制电路105b来的冗余判定结果，分别由移位控制信号SF(1)～SF(m)控制。在实施形态5的结构中，通过使用各块中有1个富余的(m+1)个存储单元列从而跳过不良列而选择m个存储单元列的移位冗余，可以执行以存储单元列为单位的冗余修复。
例如，第1个移位开关SSW(1)与移位控制信号SF(1)对应，有选择地使数据节点Nd(1)和Nd(2)中的1个与数据输入输出端子DP(1)连接，第m个(最后1个)移位开关SSW(m)与移位控制信号SF(m)对应，有选择地使数据节点Nd(m+1)和Nd(m)中的1个与数据输入输出端子DP(m)连接。下面，也将移位开关SSW(1)～SSW(m+1)统一由移位开关SSW表示。
各移位开关SSW以与存在不良存储单元的存储单元列对应的数据节点Nd为界，改变其连接方向。例如，在图14的结构中，当第j个(j：2～(m+1)的自然数)存储单元列包含不良存储单元时，移位开关SSW(1)～SSW(j-1)的连接方向设定在正常侧(图14的上方)，移位开关SSW(j)～SSW(m)的连接方向设定在移位侧(图14的下方)。此外，当第1个存储单元列包含不良存储单元时，移位开关SSW(1)～SSW(m)的连接方向设定设定在移位侧(图14的下方)。
与此对应，当各存储单元列不存在不良列故不需要移位冗余时，移位开关SSW(1)～SSW(m)的连接方向设定在正常侧(图14的上方)。
图15是表示实施形态5的冗余控制电路的构成的电路图。
由图15可知，在实施形态5的结构中，程序电路100非易失性地存储表述包含不良列的块的不良地址FAD和用来在选择该不良块时利用移位冗余修复不良列的移位控制信号SF(1)～SF(m)的设定。移位控制信号SF(1)～SF(m)如上所述，与不良列的位置对应设定。
冗余控制电路105b包含地址一致比较电路120和选择器125，地址一致比较电路120执行从程序电路100来的不良地址FAD和从地址端子2输入的地址ADD(块选择信息)的一致性比较，当不良地址FAD和地址信号ADD一致时，即，当选择的块包含不良列时，将备用使能信号SE激活到H电平，其余的时间为L电平的非激活状态。
当备用使能信号SE激活到H电平时，选择器125根据移位控制信号SF(1)～SF(m)设定程序电路100中的程序值。另一方面，当备用使能信号SE为L电平的非激活状态时，即，当选择的块不包含不良列时，设定移位控制信号SF(1)～SF(m)，使各移位开关SSW的连接方向在正常侧。
通过这样来构成，在各块中，利用使用了设置有富余的存储单元列的移位冗余，可以以存储单元列为单位，对正规存储单元MC和虚拟存储单元DMC进行不良存储单元的替换修复。再有，在图14中，虽然示出了对和图2同样的存储单元配置使用移位冗余的冗余结构，但对和图5～7同样的存储单元配置也可以使用移位冗余。
实施形态6
在实施形态6中，就用来对在实施形态1～实施形态5中已作为被替换对象说明了的虚拟存储单元DMC(DMC#)进行不良检测的测试构成进行说明。
图16是表示实施形态6的虚拟存储单元的测试电路的电路图。
由图16可知，存储器阵列10具有和图2同样的结构。因此，通常数据读出时，通过与行选择和列选择的结果对应激活选择行的读出字线RWL、虚拟读出字线DRWL0或DRWL1和选择列的列选择线CSL，可以使选择存储单元(正规存储单元MC)和虚拟存储单元DMC中的一方分别与数据总线DB和/DB连接。
在实施形态6的结构中，分别与数据总线DB和/DB对应设置虚拟基准电位生成电路250a和250b，用来检测不良虚拟存储单元DMC。
虚拟基准电位生成电路250a串联连接在数据总线DB和接地电压Vss之间，具有测试开关260a和测试电阻265a。测试开关260a由栅极接收测试信号TSTa的MOS晶体管构成。这样来设计虚拟基准电位生成电路250a，即在测试信号TSTa激活时，使测试开关260a和测试电阻265a的电阻之和与虚拟存储单元的不良检测相应。
虚拟基准电位生成电路250b可以和虚拟基准电位生成电路250a同样设计，串联连接在数据总线/DB和接地电压Vss之间，具有测试开关260b和测试电阻265b。
在执行虚拟存储单元DMC的不良检测的测试模式中，各读出字线RWL和写入字线WWL未被激活，虚拟读出字线RWL0、DRWL1中的一方被激活。数据总线DB和/DB中的一方对此进行响应，经虚拟存储单元DMC下拉到接地电压Vss。进而，测试信号TSTa和TSTb中的一方被激活，使数据总线DB和/DB中的另一方经测试电阻265a或265b下拉到接地电压Vss。
通过这样的结构，例如，在测试信号TSTa和TSTb激活时，通过将虚拟基准电位生成电路250a和250b的电阻设计为正规存储单元的规定电阻、即Rmax或Rmin，可以对数据总线DB、/DB中的一方分别生成与被测试对象的虚拟存储单元的电阻对应的电压和虚拟基准电位生成电路250a、250b的测试用基准电位。即，将该测试用基准电位设计为与具有设计值的电阻的虚拟存储单元DMC在数据总线DB、/DB上产生的电位不同的电位。
因此，数据读出电路51R可以根据基于数据总线DB、/DB间的电压比较生成的读出数据DOUT检测不良虚拟存储单元DMC。具体地说，通过判定该读出数据DOUT有没有与虚拟基准电位生成电路250a、250b的电阻和虚拟存储单元DMC的规定电阻值(Rmin+ΔR/2)的大小关系对应的极性，可以检测出不良虚拟存储单元DMC。
再有，实施形态6的虚拟存储单元的测试结构的应用并不特别限于存储器阵列10。即，在测试模式下，若存在可与虚拟存储单元DMC连接的数据线，通过作为该数据线的比较对象而设置图16所示的虚拟基准电位生成电路250a、250b，就能够得到同样的效果。

Claims (13)

1.一种薄膜磁介质存储装置，其特征在于，包括：
配置成行列形状，且各自具有与磁写入的数据对应的电阻的多个存储单元；
各自具有规定的电阻且配置成与上述多个存储单元之间共有上述行和列的一方并形成上述行和列的另一方的多个虚拟存储单元；
根据从上述多个存储单元中选出的1个和上述多个虚拟存储单元中的1个的电阻值的差进行数据读出的数据读出电路；
以上述行和列的上述一方为单位对上述多个存储单元和上述多个虚拟存储单元中的不良的存储单元进行替换的冗余单元，
上述冗余单元包含形成上述行和列的上述一方的多个第1备用存储单元和至少1个第2备用存储单元，
为了替换上述多个存储单元中的上述不良的存储单元，上述多个第1备用存储单元配置成与上述多个存储单元之间共有上述行和列的上述另一方，
为了替换上述多个虚拟存储单元中的上述不良的存储单元，上述第2备用存储单元配置成与上述多个虚拟存储单元之间共有上述行和列的上述另一方。
2.权利要求1记载的薄膜磁介质存储装置，其特征在于：
上述多个虚拟存储单元至少形成上述1行，
上述多个虚拟存储单元根据列选择结果有选择地与上述数据读出电路连接。
3.权利要求1记载的薄膜磁介质存储装置，其特征在于：
上述多个虚拟存储单元至少形成上述1行，
上述薄膜磁介质存储装置进而具有与上述多个存储单元行分别对应设置并有选择地使用上述行的多根第1信号线和
与上述虚拟存储单元中的至少1行分别对应设置并有选择地使用上述虚拟存储单元行的至少1根第2信号线，
与上述多个第1备用存储单元有关的行选择由上述多根第1信号线执行，
与上述至少1个第2备用存储单元有关的行选择由上述至少1根第2信号线执行。
4.权利要求1记载的薄膜磁介质存储装置，其特征在于：
上述多个虚拟存储单元至少形成上述列，
上述薄膜磁介质存储装置进而具有与上述多个存储单元列分别对应设置的多根位线和
与上述多个虚拟存储单元列对应设置的虚拟位线，
在上述多个存储单元列的各列中，对应的存储单元和对应的第1备用存储单元与上述多根位线中的对应的1根连接，
在上述多个虚拟存储单元列中，上述多个虚拟存储单元和上述第2备用存储单元与上述虚拟位线连接。
5.一种薄膜磁介质存储装置，其特征在于，包括：
配置成行列形状且各自具有与磁写入的数据对应的电阻的多个存储单元；
各自具有和上述各存储单元相同的电阻且预先写入规定电平的数据的多个虚拟存储单元，上述各多个虚拟存储单元配置成与上述多个存储单元之间共有上述行和列的一方，并形成上述行和列的另一方；
对上述1个1个存储单元和虚拟存储单元中的至少一方进行电连接并形成规定的电阻的电阻调整部；
根据从上述多个存储单元中选出的1个和上述电阻调整部的合成电阻与上述多个虚拟存储单元中的1个和上述电阻调整部的合成电阻的差进行数据读出的数据读出电路；
以上述行和列的上述另一方为单位，对上述多个存储单元和上述多个虚拟存储单元中的不良的存储单元进行替换的冗余单元，
上述冗余单元包含沿上述行和列的上述另一方配置且和上述多个存储单元及上述多个虚拟存储单元共有上述行和列的上述一方的多个备用存储单元，
上述各备用存储单元具有和上述各存储单元相同的电阻特性。
6.权利要求5记载的薄膜磁介质存储装置，其特征在于：
上述各存储单元与上述数据对应具有第1和第2电阻中的一方，
上述各虚拟存储单元具有上述第1电阻，
上述电阻调整部和上述各虚拟存储单元的合成电阻值是上述电阻调整部和上述各存储单元的与上述数据对应的2个合成电阻值的中间值。
7.权利要求6记载的薄膜磁介质存储装置，其特征在于：
上述第1电阻比上述第2电阻小。
8.权利要求5记载的薄膜磁介质存储装置，其特征在于：
上述多个虚拟存储单元和上述多个备用存储单元分别形成上述行，
上述薄膜磁介质存储装置进而具有冗余控制电路，与指示上述不良存储单元的不良地址和用来表示访问对象的输入地址的比较对应控制对上述多个存储单元、上述多个虚拟存储单元和上述多个备用存储单元进行存取，
当在上述多个虚拟存储单元中存在上述不良存储单元，且在数据读出时上述不良地址和上述输入地址一致时，上述冗余控制电路指示代替上述多个虚拟存储单元行而对上述多个备用存储单元行进行存取。
9.权利要求5记载的薄膜磁介质存储装置，其特征在于：
上述多个虚拟存储单元和上述多个备用存储单元分别形成上述列，
上述薄膜磁介质存储装置进而包括：
在数据读出时与上述数据读出电路接通的第1和第2数据线；
与上述多个存储单元列对应设置、用来与上述选出的存储单元和上述第1数据线连接的多个第1选择门电路；
与上述多个虚拟存储单元列对应设置、用来与上述虚拟存储单元中的1个和上述第2数据线连接的第2选择门电路；
用来使上述多个备用存储单元中的1个与上述第1数据线连接而设置的第1备用选择门电路；
用来使上述多个备用存储单元中的1个与上述第2数据线连接而设置的第2备用选择门电路，
当在数据读出时指示上述不良存储单元的上述不良地址和表示访问对象的输入地址一致时，上述第1和第2选择门电路与上述多个存储单元或上述多个虚拟存储单元是否存在上述不良存储单元对应互补地导通、截止。
10.一种可并列输入输出m比特(m：2以上的整数)数据的薄膜磁介质存储装置，其特征在于：
具有各自包含配置成行列形状的多个存储单元、配置成使上述列为上述多个存储单元共有且形成虚拟存储单元行的多个虚拟存储单元的多个块，
上述各存储单元具有与磁写入的数据对应的电阻，
上述各多个虚拟存储单元具有规定的电阻，
上述各个块进而包含由上述多个存储单元和上述多个虚拟存储单元构成的(m+1)个存储单元列和与分别与上述(m+1)个存储单元列对应设置的、分别由互补的第1和第2数据线构成的(m+1)个数据线对，
上述第1和第2数据线在从对应的块读出数据时，分别与属于对应的存储单元列的1个存储单元和1个虚拟存储单元中的一方连接，
上述薄膜磁介质存储装置进而具有用来与外部之间进行上述数据的收发的m个数据端子和移位冗余电路，当在已选择的块中的存储单元和虚拟存储单元至少有一方存在不良单元时，在上述已选择的块中，使用除去与上述不良单元连接的数据线对的m个数据线对，对用上述m个数据端子收发的上述数据进行读出和写入。
11.权利要求10记载的薄膜磁介质存储装置，其特征在于：
上述移位冗余电路包括：
与选出的块的(m+1)个数据线对分别对应设置的(m+1)个数据节点；
与上述(m+1)个数据节点分别对应设置且分别在对应的数据节点和与对应的数据线对连接的存储单元之间进行数据读出和数据写入的数据读出写入电路；
分别与上述m个数据端子对应设置且分别配置在上述(m+1)个数据节点的相邻2个之间的m个移位开关；
用来将表示包含上述不良存储单元的块的不良地址和用来选择上述多个块的输入地址比较的冗余控制电路，
上述m个移位开关的连接根据上述冗余控制电路的比较，对选出的块进行控制，使除了与存在不良存储单元的存储单元或虚拟存储单元连接的数据对之外的上述m个数据对与上述m个树节端子分别依次连接。
12.一种薄膜磁介质存储装置，其特征在于，进而包括：
各自具有与磁写入的数据对应的电阻的多个存储单元；
各自具有规定的电阻的多个虚拟存储单元；
接受规定的数据读出电流且在通常数据读出时分别与上述多个存储单元中的1个和上述虚拟存储单元中的1个连接第1和第2数据线；
根据第1和第2数据线的电压差进行数据读出的数据读出电路；
在上述测试时上述第1和第2数据线中的一方数据线与上述多个虚拟存储单元中的一个连接，在测试时取代上述多个存储单元中的一个与上述第1和第2数据线中的另一方数据线连接的虚拟基准电位发生部，
上述虚拟基准电位发生部将和处于与上述规定的电阻连接状态下的上述一方数据线的电位不同的电位加给上述另一方数据线。
13.权利要求12记载的薄膜磁介质存储装置，其特征在于：
上述各存储单元与上述数据对应具有第1和第2电阻中的一方，
上述虚拟基准电位发生部包含电阻元件和开关元件，在上述测试时，上述开关元件导通，使上述数据读出电流通过上述电阻元件，
当上述开关元件导通时，上述电阻元件和上述开关元件的合成电阻相当于上述第1和第2电阻中的某一个电阻。
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