CN1476090A - 用于芯片上静电放电保护的双极结晶体管及其方法 - Google Patents
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Abstract
一种从信号焊盘接收信号的集成电路器件包括：响应来自信号焊盘的信号的至少一个硅双极结晶体管，用于提供静电放电保护；和用于检测来自信号焊盘的信号并给至少一个硅双极结晶体管提供偏置电压的检测电路，其中至少一个硅双极结晶体管包括形成在单个硅层中并与集成电路器件的衬底隔离的发射极、集电极和基极，并且基极耦合到检测电路以接收偏置电压。
Description
发明领域
本发明一般涉及半导体器件，特别涉及用于静电放电保护的硅双极结晶体管及其方法。
背景技术
半导体集成电路(IC)一般对静电放电(ESD)事件敏感，这可能导致损伤或破坏IC。ESD事件指的是在给IC提供大量电流的短时间内电流(正的或负的)的放电现象。高电流可以由各种源(如人体)产生。为保护IC不受ESD事件的影响，已经实施了很多方案，如在射频(RF)应用中的二极管或二极管耦合晶体管。
在RF应用中，芯片上ESD电路应该提供坚固的ESD保护，同时呈现最小的寄生输入电容和低电压相关性。在利用浅沟槽隔离(STI)的深亚微米互补金属氧化物半导体(CMOS)工艺中，采用二极管用于ESD保护。二极管形成得与半导体衬底中的N+或P+扩散区邻接。图1A表示形成在IC中的公知二极管ESD保护结构的剖视图。参见图1A，P+扩散区由每侧上的STI界定，因此该二极管还公知为STI界定二极管。然而，已经发现STI界定二极管由于P+扩散区的硅化物层(未示出)和P+区周围的STI之间的干扰而具有相当大的漏电流。
图1B表示被引入以解决与STI界定二极管相关的漏电流问题的公知多晶硅界定二极管的剖视图。多晶硅界定二极管中的P+扩散区由多晶硅栅极限定，因此消除了由STI的边缘产生的漏电流。然而，多晶硅界定二极管的总寄生电容比STI界定二极管的大，这是由于附加的侧壁结电容造成的。
图2是表示采用双-二极管结构的公知ESD保护方案的电路图。参见图2，双-二极管结构和VDD-VSSESD箝位电路的组合提供用于ESD电流2对地放电的通路，防止ESD电流2通过内部电路。当把ESD电流2提供给信号焊盘PAD1，并且信号焊盘PAD2耦合到相对地(relative ground)时，ESD电流2通过二极管Dp1导通到VDD。ESD电流2通过VDD-VSSESD箝位电路放电到VSS，并从二极管Dn2到焊盘PAD2流出IC之外。二极管Dp1具有电容Cp1，二极管Dn1具有电容Cn1。图2中所示电路的总输入电容Cm主要来源于二极管的寄生结电容，并且如下计算：
Cin＝Cp1+Cn1
其中Cp1和Cn1分别是二极管Dp1和Dn1的寄生结电容。
此外，还采用硅控整流器(SCR)用于芯片上ESD保护。SCR的特征是在非外延体CMOS工艺中其电压保持在约1V的能力。另外，SCR可以维持高电流并把SCR两端的电压保持在低电平，并且可以用于对与ESD事件相关的高电流放电进行旁路。然而，常规SCR器件具有大于亚微米CMOS工艺中的30V的开关电压，因此不适合在亚微米CMOS技术中保护栅极氧化物。
图3是授予Rountre、名称为“静电放电保护电路”的美国专利US5012317的图3的再现。Rountre描述了由P+型区48、N型阱46、P型层44、和N+区52构成的横向SCR结构。根据Rountre，与ESD事件相关的正电流流经区48并对阱46和层4之间的PN结产生雪崩效应。该电流从层44穿过PN结流到区52并最后到达地以保护IC不受ESD事件的影响。但是，这个公知SCR结构的缺点是容易被衬底噪声意外触发。
此外，SCR器件(如图3中所示的器件)的p-n-p-n通路在利用硅上绝缘体(SOI)CMOS技术形成的IC中被绝缘层和浅沟槽隔离(STI)阻挡。相应地，已经提出了在SOI CMOS技术基础上的集成电路中的SCR器件。图4是授予Chatterjee、名称为“用于硅上绝缘体集成电路的ESD保护的双稳态SCR型开关”的美国专利US6015992的图4的再现。Chatterjee描述了由第一晶体管42和第二晶体管44提供的“SCR型开关”，其中第一晶体管42和第二晶体管44被绝缘区60互相分开。双稳态SCR型器件具有用以电连接分离的晶体管的两个附加线62、64。
图5是授予本发明的发明人之一Ker的美国专利US5754381(‘381专利)的图8B的再现。该‘381专利的名称为“利用高电流触发横向SCR的输出ESD保护”，并描述了修改的PMOS触发器横向SCR(PTLSCR)结构和NMOS触发器横向SCR(NTLSCR)结构。该‘381专利介绍了通过添加寄生结二极管Dp2修改的NTLSCR 44。该‘381专利描述了修改的PTLSCR或NTLSCR结构可以防止SCR被衬底噪声电流触发，由此防止器件被闩锁。
发明内容
根据本发明，提供一种集成电路器件，它包括衬底、设置在衬底上的介质层、和形成在介质层上的硅层，该硅层包括第一部分、第二部分以及设置在第一和第二部分之间的第三部分，其中第一和第二部分掺杂有相同类型的杂质，第三部分掺杂有不同于第一和第二部分的类型的杂质，并且第一、第二和第三部分形成一个硅双极结晶体管，第一和第二部分是集电极和发射极中的一个，第三部分是硅双极结晶体管的基极，以便对集成电路器件提供静电放电保护。
在一个方案中，集成电路器件还包括设置在衬底和介质层之间的绝缘层，其中该集成电路器件是硅上绝缘体器件。
在另一方案中，硅层包括设置在硅层的第二和第三部分之间的第四部分。
在又一方案中，硅双极结晶体管包括适于接收偏置电压的背栅极(back-gate)，以便控制硅双极结晶体管来提供静电放电保护。
根据本发明，提供一种集成电路器件，包括具有与第二绝缘体隔开的第一绝缘体以及设置在第一和第二绝缘区之间的偏置区的衬底、设置在衬底上的介质层、和形成在介质层上的硅层，硅层包括第一部分、第二部分以及设置在第一和第二部分之间的第三部分，其中第一和第二部分掺杂有相同类型的杂质，第三部分掺杂有不同于第一和第二部分的类型的杂质，并且第一、第二和第三部分形成一个硅双极结晶体管，第一和第二部分是集电极和发射极中的一个，第三部分是硅双极结晶体管的基极，以便对集成电路器件提供静电放电保护。
在一个方案中，硅层的第三部分设置在衬底的偏置区上面，以便接收从偏置区耦合的偏置电压。
在另一方案中，衬底包括用于接收偏置电压以使偏置区偏置的偏置焊盘(biasing pad)，其中偏置焊盘与第一和第二绝缘体之一邻接。
在又一方案中，硅层的第三部分和第四部分设置在衬底的偏置区上面，用于接收从偏置区耦合的偏置电压。
又根据本发明，提供一种接收来自信号焊盘的信号的集成电路器件，它包括响应来自信号焊盘的信号用于提供静电放电保护的至少一个硅双极结晶体管、和用于检测来自信号焊盘的信号并给至少一个硅双极结晶体管提供偏置电压的检测电路，其中至少一个硅双极结晶体管包括形成在单个硅层中并与集成电路器件的衬底隔离的发射极、集电极和基极，并且基极耦合到检测电路以接收偏置电压。
在一个方案中，至少一个硅双极结晶体管还包括背栅极，其中背栅极耦合到检测电路以接收偏置电压。
在另一方案中，检测电路包括具有比来自信号焊盘的信号的持续时间短的延迟常数的电阻器-电容器电路。
此外，根据本发明，提供一种保护半导体器件不受静电放电影响的方法，包括：提供衬底、提供设置在衬底上的介质层、提供形成在介质层上的硅层中的硅双极结晶体管、偏置硅双极结晶体管以提供静电放电保护。
在一个方案中，该方法还包括在硅双极结晶体管中提供背栅极以接收偏置电压，从而控制硅双极结晶体管以提供静电放电保护。
本发明的附加目的和优点将部分体现在下面的文字说明中，部分地可从文字说明中很容易得出，或者可以通过实施本发明而学习到。本发明的目的和优点将通过在所附权利要求书中特别指出的元件和组合来实现。
应该理解前述一般性的说明和下面的详细说明都只是示意性的，并不限制本发明。
被结合并构成本说明书的一部分的附图示出了本发明的几个实施例，并与文字说明一起用于解释本发明的原理。
附图的简要说明
图1A表示公知ESD保护器件的剖视图；
图1B表示另一公知ESD保护器件的剖视图；
图2是公知ESD保护器件的电路图；
图3是公知硅控整流器的剖视图；
图4表示另一公知硅控整流器的剖视图；
图5表示公知硅控整流器结构的剖视图；
图6是根据本发明一个实施例的硅双极结晶体管的剖视图；
图7是根据本发明另一个实施例的硅双极结晶体管的剖视图；
图8是根据本发明一个实施例的硅双极结晶体管的剖视图；
图9是根据本发明另一个实施例的硅双极结晶体管的剖视图；
图10是根据本发明一个实施例的硅双极结晶体管的剖视图；
图11是根据本发明另一个实施例的硅双极结晶体管的剖视图；
图12A-12D表示用于硅双极结晶体管的电路符号；
图13是根据本发明的ESD保护电路的一个实施例的电路图；
图14是根据本发明的ESD保护电路的另一个实施例的电路图；
图15是根据本发明的ESD保护电路的实施例的电路图。
具体实施方式
下面参照附图中的例子详细说明本发明的示意实施例。尽可能地，在附图中相同的参考标记表示相同或相似的部件。
根据本发明，提供一种用于芯片上ESD保护的硅双极结晶体管(SBJT)。本发明的SBJT与CMOS、SOI CMOS和SiGe CMOS半导体制造工艺完全兼容。此外，SBJT可包括在利用CMOS或SiGe CMOS制造工艺制造的IC中的衬底触发结构(substrate-triggered feature)，用于SBJT的改进的导通速度和减少的漏电流。SBJT还可包括在利用SOI CMOS制造工艺制造的IC中的基极触发结构(base-triggered feature)，以便改变SBJT的触发电压。此外，由于SBJT与IC衬底隔离，因此芯片上ESD保护电路被衬底噪声的意外触发被最小化，由此保证IC的性能。SBJT还可以具有比在用SOI CMOS制造工艺制造的IC中具有相同面积的公知主体BJT(body BJT)更大的耐热性，这是因为形成SBJT的多晶硅比所述主体厚。因此SBJT在ESD保护电路设计中还提供更强的灵活性。
图6是根据本发明一个实施例的硅双极结晶体管的剖视图。根据图6，集成电路10包括衬底12和形成在衬底12上的介质层14。衬底12可以是能用于在其上形成半导体器件的任意衬底，如硅衬底、SOI衬底、或者GaAs衬底。介质层14可以由氮化硅(Si3N4)、二氧化硅(SiO2)、或足以把衬底12与本发明的SBJT电隔离的任何介质材料构成。
硅层16设置在介质层14上，以便形成SBJT 18。在一个实施例中，硅层16是一层多晶硅。SBJT 18包括第一部分18-1、第二部分18-2、以及设置在第一和第二部分18-1和18-2之间的第三部分18-3。第一和第二部分18-1和18-2掺杂有相同类型的杂质。在一个实施例中，第一和第二部分18-1和18-2是n型部分，第三部分18-3是p型部分。在另一个实施例中，第一和第二部分18-1和18-2是p型部分，第三部分18-3是n型部分。在每个实施例中，n型区可以在CMOS工艺中在形成n型MOS源/漏区期间形成。同样，p型区可以在CMOS工艺中在形成p型MOS源/漏区期间形成。在另一实施例中，p型区是用外延工艺制造的SiGe区。
在工作中，SBJT 18响应ESD信号，以便提供静电放电保护。第一部分18-1用做集电极，第二部分18-2用做SBJT 18的发射极，或者第一部分18-1用做发射极，第二部分18-2用做SBJT 18的集电极。第三部分18-3用做SBJT的基极。
图7是根据本发明另一实施例的硅双极结晶体管的剖视图。参见图7，集成电路20包括衬底22、设置在衬底22上的绝缘层24、以及设置在绝缘层24上的介质层26。衬底22可以是能用于在其上形成半导体器件的任意衬底，如硅衬底、SOI衬底、或者GaAs衬底。绝缘层24可以是浅沟槽隔离(STI)。介质层26可以由氮化硅(Si3N4)、二氧化硅(SiO2)、或足以把衬底12与本发明的SBJT电隔离的任何介质材料构成。绝缘层24实质上比介质层26厚。硅层16设置在介质层26上，以便形成SBJT 18。在一个实施例中，硅层28是一层多晶硅。SBJT 18包括第一部分18-1、第二部分18-2、以及设置在第一和第二部分18-1和18-2之间的第三部分18-3。第一和第二部分18-1和18-2掺杂有相同类型的杂质。在一个实施例中，第一和第二部分18-1和18-2是n型部分，第三部分18-3是p型部分。在另一个实施例中，第一和第二部分18-1和18-2是p型部分，第三部分18-3是n型部分。
在工作中，SBJT 18响应ESD信号，以便提供静电放电保护。第一部分18-1用做集电极，第二部分18-2用做SBJT 18的发射极，或者第一部分18-1用做发射极，第二部分18-2用做SBJT 18的集电极。第三部分18-3用做SBJT的基极。此外，绝缘层24附加地隔离SBJT 18与衬底22，以便最小化耦合到SBJT 18的衬底噪声。
图8是与图7中所示的SBJT相似的硅双极结晶体管的剖视图。参见图8，SBJT 118另外还包括设置在第二部分118-2和第三部分118-3之间的第四部分118-4。第四部分118-4可以是本征的即未掺杂的部分或轻掺杂p型或n型部分。在另一实施例中，第四部分118-4设置在第一和第二部分118-1和118-3之间。此外，本发明的SBJT 118可以形成在图6中所示的集成电路10中，而没有设置在衬底12和介质层14之间的绝缘层。
在工作中，SBJT 118的第四部分118-4用做相邻的n型和p型区例如第二部分118-2和第三部分118-3之间的缓冲器，以便减少SBJT 118的漏电流。此外，第四部分118-4增加了SBJT 118的击穿电压。
图9表示根据本发明另一实施例的SBJT的剖视图。参见图9，集成电路40包括衬底42。衬底42可以是能用于在其上形成半导体器件的任意衬底，如硅衬底、SOI衬底、或者GaAs衬底。衬底42包括第一绝缘体46、与第一绝缘体46隔开的第二绝缘体48、以及设置在第一绝缘体和第二绝缘体48之间的偏置区50。衬底42还包括与第一绝缘体46邻接形成的偏置焊盘52。
集成电路40还包括形成在衬底42上的介质层44。介质层44可以由氮化硅(Si3N4)、二氧化硅(SiO2)、或足以把衬底12与本发明的SBJT电隔离的任何介质材料构成。硅层16设置在介质层44上，以便形成SBJT18。在一个实施例中，硅层16是一层多晶硅。SBJT 18包括第一部分18-1、第二部分18-2、以及设置在第一和第二部分18-1和18-2之间的第三部分18-3。参见图9，第三部分18-3设置在偏置区50上。第一和第二部分18-1和18-2掺杂有相同类型的杂质。在一个实施例中，第一和第二部分18-1和18-2是n型部分，第三部分18-3是p型部分。在另一个实施例中，第一和第二部分18-1和18-2是p型部分，第三部分18-3是n型部分。
在工作中，SBJT 18响应ESD信号，以便提供静电放电保护。第一部分18-1用做集电极，第二部分18-2用做SBJT 18的发射极，或者第一部分18-1用做发射极，第二部分18-2用做SBJT 18的集电极。第三部分18-3用做SBJT 18的基极并设置在偏置区50上。在一个实施例中，集成电路40是基于CMOS或SiGe CMOS技术制造的，当电压施加于偏置焊盘56以使偏置区50偏置时，可以偏置衬底42。然后偏置SBJT 18的基极18-3，以便提高SBJT 18的导通速度和减少漏电流。因此，通过控制在SBJT 18下面的区域的偏置条件，可以控制SBJT 18的漏电流和导通电压。因此SBJT 18在集成电路40的正常工作条件下维持低水平漏电流，并且可以在ESD事件下快速触发。在另一实施例中，集成电路40是基于SOI CMOS技术制造的，当电压施加于偏置焊盘52以使偏置区50偏置时，可以偏置衬底42。然后偏置SBJT 18的基极18-3，以便改变SBJT18的导通电压和提高SBJT 18的坚固性以用于ESD保护。
图10表示根据本发明另一实施例的SBJT的剖视图。图10中所示的SBJT 118与图8中所示的相同。参见图10，SBJT 118的第三和第四部分118-3和118-4设置在偏置区54上。因此，当偏置集成电路60的衬底42时，第三和第四部分118-3和118-4被偏置，以便改善SBJT 118的性能。在另一实施例中，只有SBJT 118的第四部分118-4设置在偏置区54上，因此在偏置集成电路60的衬底42时，只偏置第四部分118-4。
图11是根据本发明另一实施例的SBJT的剖视图。图11中所示的集成电路70与图10的集成电路60基本相同，不同之处是偏置区54形成在衬底72中的阱74内。在一个实施例中，衬底72是p型衬底，阱74是n阱。偏置焊盘52用n型杂质重掺杂，或者是n+区。在另一实施例中，衬底72是n型衬底，阱74是p阱。偏置焊盘52用p型杂质重掺杂，或者是p+区。
图12表示SBJT的电路符号。图12A和12B表示没有任何偏置结构的两种类型SBJT，图12C和12D表示具有偏置结构的两种类型SBJT。没有偏置结构的SBJT包括三个端子，即集电极、基极和发射极。具有偏置结构的SBJT另外还包括第四端子，即“背栅极”。
通常，本发明的SBJT的集电极和发射极端子的每一个耦合到一个键合焊盘上，其中一个键合焊盘从另一个键合焊盘相对接地。在ESD事件期间，ESD电流在任一个键合焊盘接收，SBJT可以进入击穿模式或旁路两个键合焊盘之间的ESD电流。此外，可以通过将基极端子连接到发射极端子把SBJT进行二极管耦合(diode-coupled)。基极端子还可以耦合到地。
因此，本发明还包括用于保护半导体器件不受静电放电影响的方法。该方法通过包括至少一个SBJT的半导体电路给半导体器件提供信号，以便保护半导体器件不受静电放电影响。SBJT的衬底可以被偏置以改善SBJT的性能。同样，本发明还包括用于保护芯片上绝缘体(SOI)半导体器件不受静电放电影响的方法。该方法通过包括至少一个SBJT的芯片上绝缘体电路给该器件提供信号，以便保护半导体器件不受静电放电影响。SBJT的基极还可以被偏置以改善SOI器件中的SBJT的性能。
图13是具有本发明的SBJT的ESD保护电路的一个实施例的电路图。参见图13，集成电路80包括本发明的SBJT 82、第一键合焊盘84、第二键合焊盘86、以及ESD检测电路88。集成电路80从焊盘84和86中的任何一个接收信号。SBJT 82包括耦合到键合焊盘84的集电极82-1、耦合到键合焊盘86的发射极82-2、以及基极82-3。此外，SBJT 82可包括背栅极(未示出)。SBJT 82响应来自焊盘84和86的信号以提供静电放电保护。SBJT 82的基极82-3耦合到ESD检测电路88。在一个实施例中，基极82-3和背栅极耦合到ESD检测电路88上。在另一实施例中，只有背栅极耦合到ESD检测电路88。
检测电路88包括电阻器-电容器(R-C)电路，即电容器90和电阻器92。电阻器-电容器电路与SBJT 82并联耦合。
参见图13，电容器90耦合到键合焊盘84，电阻器92耦合到键合焊盘86。检测电路88检测来自键合焊盘84的ESD信号，并且一部分信号电压被电容器90耦合到电容器90和电阻器92之间的节点A。然后耦合电压作为偏置电压提供给SBJT 82，以便减小SBJT 82的触发电压，因此提高了SBJT 82的导通速度。键合焊盘86相对于键合焊盘84耦合到地(例如VSS)，ESD信号从键合焊盘84流到键合焊盘86。在一个实施例中，电容器90耦合到键合焊盘86，电阻器92耦合到键合焊盘84。这个实施例提供ESD保护，其中ESD信号在键合焊盘86被接收。
图14是根据本发明的ESD保护电路的另一实施例的电路图。参见图14，集成电路100基本上与图3中所示的集成电路80相同，不同之处是ESD保护电路188附加地包括反相器102。ESD保护电路188必须将ESD信号与正常工作信号区别开来。这样，ESD保护电路188的延迟常数应该比静电信号的持续时间长，但比正常工作信号的持续时间短。优选地，ESD检测电路188的时间常数应该在约0.1uS到2nS之间，最好为1.5uS。
SBJT 82的基极82-3耦合到反相器102。在一个实施例中，SBJT 82的基极82-3和背栅极(未示出)耦合到反相器102。在另一实施例中，只有背栅极耦合到反相器102。利用上述延迟常数，在ESD事件中，电阻器92和电容器90之间的节点B处于低电压，触发反相器102以给SBJT 82提供偏置电压，由此提供ESD保护。在正常工作中，节点B处于高电压，保持反相器102的输出信号为低。
图1 5是根据本发明的ESD保护电路的另一实施例的电路图。参见图15，集成电路110与图13中所示的集成电路80基本上相同，不同之处是ESD检测电路288附加地包括并联耦合到R-C电路的二极管112和电阻器114。键合焊盘84耦合到SBJT 82的集电极82-1、二极管112和电容器90，键合焊盘86耦合到SBJT 82的发射极82-2和电阻器114和92。SBJT 82的基极82-3耦合到二极管112和电阻器114之间的节点C，SBJT82的背栅极82-4耦合到电容器90和电阻器92之间的节点D。键合焊盘86相对于键合焊盘84耦合到地，例如VSS。在ESD事件中，键合焊盘84接收ESD信号，二极管112以击穿模式工作，一部分击穿电流提供给电阻器114，由此提高了节点C的电位。这个电位被提供给SBJT 82的基极82-3，以便触发SBJT 82。在一个实施例中，ESD检测电路288在没有电阻器114的情况下工作。
对于本领域技术人员来说，本发明的其它实施例可以从说明书中和这里公开的本发明的实施而得到。说明书和例子只是示意性的，本发明的实际范围和精神由所附权利要求书表示。
Claims (25)
1、一种集成电路器件，包括：
衬底；
设置在衬底上的介质层；和
形成在介质层上的硅层，它包括第一部分、第二部分以及设置在第一和第二部分之间的第三部分，
其中第一和第二部分掺杂有相同类型的杂质，第三部分掺杂有不同于第一和第二部分的类型的杂质，
其中第一、第二和第三部分形成一个硅双极结晶体管，第一和第二部分是集电极和发射极中的一个，第三部分是硅双极结晶体管的基极，以便给集成电路器件提供静电放电保护。
2、根据权利要求1的集成电路器件，其中第一和第二部分是n型部分，第三部分是p型部分。
3、根据权利要求1的集成电路器件，其中第一和第二部分是p型部分，第三部分是n型部分。
4、根据权利要求1的集成电路器件，还包括设置在衬底和介质层之间的绝缘层，其中该集成电路器件是绝缘体上硅器件。
5、根据权利要求1或4的集成电路器件，其中硅层还包括设置在硅层的第二和第三部分之间的第四部分。
6、根据权利要求5的集成电路器件，其中硅层的第四部分掺杂有具有低于硅层的第一、第二或第三部分中任何一个的掺杂浓度的杂质。
7、根据权利要求5的集成电路器件，其中硅层的第四部分是未掺杂的。
8、根据权利要求1的集成电路器件，其中硅双极结晶体管还包括适于接收偏置电压的背栅极，以便控制硅双极结晶体管以提供静电放电保护。
9、一种集成电路器件，包括：
具有与第二绝缘体隔开的第一绝缘体以及设置在第一和第二绝缘体之间的偏置区的衬底；
设置在衬底上的介质层；和
形成在介质层上的硅层，它包括第一部分、第二部分以及设置在第一和第二部分之间的第三部分，
其中第一和第二部分掺杂有相同类型的杂质，第三部分掺杂有不同于第一和第二部分的类型的杂质，和
其中第一、第二和第三部分形成一个硅双极结晶体管，第一和第二部分是集电极和发射极中的一个，第三部分是硅双极结晶体管的基极，以便给集成电路器件提供静电放电保护。
10、根据权利要求9的集成电路器件，其中硅层的第三部分设置在衬底的偏置区上，以便接收从偏置区耦合的偏置电压。
11、根据权利要求9的集成电路器件，其中衬底还包括用于接收偏置电压以使偏置区偏置的偏置焊盘，其中偏置焊盘与第一和第二绝缘体邻接。
12、根据权利要求9的集成电路器件，其中硅层还包括设置在硅层的第二和第三部分之间的第四部分。
13、根据权利要求12的集成电路器件，其中硅层的第三和第四部分设置在衬底的偏置区上，用于接收从偏置区耦合的偏置电压。
14、根据权利要求12的集成电路器件，其中硅层的第四部分设置在衬底的偏置区上，用于接收从偏置区耦合的偏置电压。
15、一种从信号焊盘接收信号的集成电路器件，包括：
至少一个硅双极结晶体管，响应来自信号焊盘的信号，用于提供静电放电保护；和
检测电路，用于检测来自信号焊盘的信号并给至少一个硅双极结晶体管提供偏置电压，
其中至少一个硅双极结晶体管包括形成在单个硅层中并与集成电路器件的衬底隔离的发射极、集电极和基极，
其中基极耦合到检测电路以接收偏置电压。
16、根据权利要求15的集成电路器件，其中至少一个硅双极结晶体管还包括背栅极，其中背栅极耦合到检测电路，以便接收偏置电压。
17、根据权利要求15的集成电路器件，还包括设置在基极和发射极与集电极之一之间的第一硅部分。
18、根据权利要求17的集成电路器件，其中第一硅部分掺杂有具有低于硅层的发射极、基极或集电极中任何一个的掺杂浓度的杂质。
19、根据权利要求15的集成电路器件，其中检测电路包括电阻器-电容器电路，该电阻器-电容器电路的延迟常数比来自信号焊盘的信号的持续时间短。
20、根据权利要求19的集成电路器件，其中检测电路还包括并联耦合到电阻器-电容器电路的二极管-电阻器网络。
21、根据权利要求19的集成电路器件，其中检测电路还包括耦合到硅双极结晶体管的基极并与电阻器-电容器电路并联的反相器。
22、一种用于保护半导体器件不受静电放电影响的方法，包括：
提供衬底；
提供设置在衬底上的介质层；
提供在介质层上的硅层中形成的硅双极结晶体管，；
偏置硅双极结晶体管以提供静电放电保护。
23、根据权利要求22的方法，还包括提供在衬底和介质层之间的绝缘层的步骤，其中集成电路器件是绝缘体上硅器件。
24、根据权利要求22的方法，还包括以下步骤：在硅双极结晶体管中提供背栅极，以便接收偏置电压，从而控制硅双极结晶体管以提供静电放电保护。
25、根据权利要求22的方法，还包括以下步骤：提供用于检测静电放电信号和给硅双极结晶体管提供偏置电压的检测电路。
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