CN1488947A - 具有改善的定时边界的相位检测器 - Google Patents

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    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Abstract

用多个多输入门构造的相位检测器，将未重定时输入数据与重定时数据以及时钟信号的组合组合起来，以获得与未重定时数据跟时钟之间的相位差成比例的输出脉冲。在实施例中，该相位检测器包括用于接收数据信号的输入；用于接收时钟信号的输入；用于提供相位控制信号的输出；用于从所述数据输入接受未重定时数据信号并从那里提供偶重定时信号和奇重定时信号的数据重定时电路；多个多输入门，这些门具有被连接到所述未重定时数据信号、所述重定时数据信号和所述时钟信号的不同组合的输入，以使所述的门没有可在两个连续的UI中是活动的，在此UI被定义为分配给单个比特的时间的长度；和一个用于混合至少两个所述门的输出的组合器。

Description

具有改善的定时边界的相位检测器
技术领域
本发明涉及相位检测器，更具体地说，涉及一种系统和方法，用于从非归零(NRZ)数据的时钟恢复，而且更具体地说，涉及这样一种用于改善的定时边界半速连续型相位检测器的系统和方法。
背景技术
在使用NRZ格式的数据传输系统中，没有跟数据一起被传输、可用来恢复数据的显式时钟信号。该时钟必需首先基于数据跳变的时间而从数据中被恢复。这需要一个相位检测器来测量NRZ数据和一个内部时钟之间的相位误差，生成一个误差信号。该误差信号驱动一个纠正该误差的控制循环。在一个正常工作的系统中，该控制循环能将该相位误差维持在一个可忽略的值上。被恢复的时钟然后被用来恢复数据。一个执行上述操作的电路被称为时钟/数据恢复(CDR)电路。几乎所有的现代数据传输系统都使用CDR电路，且相位检测器是这样一个CDR电路的必需的部件。
通常使用两类相位检测器，通称为“bang-bang”和“连续型”。bang-bang电路源于A1exander最初的设计，如在Alexander，JDH，“Clock recovery from Random Binary Signals(从随机二进制信号的时钟恢复)”，Electronic Letters(电子通信)，v.11，n.32，pp541-542，Oct.30，1975中所讨论的那样。bang-bang类有一个二进制量化的输出，只标明时钟是“提前”还是“拖后”，但不标明量的多少。这导致控制循环以不连续或“bang-bang”模式操作，向被恢复的时钟中加入了伪抖动(spurious jitter)，因此说明了bang-bang相位检测器在抖动测量系统中不可用。同样，在通信系统中，此伪抖动降低了系统的性能。
连续型相位检测器仿造于或模仿了Hogge最初的设计，如在Hogge，CP，  “A Self Correcting Clock Recovery Circuit(一种自纠正的时钟恢复电路)”，Journal of Lightwave Technology(光波技术学报)，v.LT-3，n.6，pp 1312-1314，Dec.1985中所讨论的那样。这些检测器有一个可被用于生成与相位误差成比例的电压的输出，从而为控制循环产生一个“成比例”的模式。这在可使用的系统中是更加需要的，在抖动测量系统中则更是必需的。然而，许多运行在最新技术水平时钟速率的系统仍在使用bang-bang相位检测器，因为对一个给定的逻辑硬件技术，它们会比连续型相位检测器运行得快得多。这是因为在公知设计的连续型相位检测器中时序更加关键。
上述相位检测器以“全速”(full rate)计时，意味着时钟频率与数据的波特率相等。例如，如果数据处于10Gbit/s(1010波特)的速率且时钟是10GHz，电路就会被描述成以“全速”计时。在这个上下文中，“半速”计时(half rate clocking)指的是例如数据为10Gbit/s，时钟为5GHz。
为获得更高的速度，“半速”计时连续型相位检测器已经被发展了，如Reis，AD等在“High Data Rate Synchronizers Operating at LowSpeed(低速操作的高数据率同步器)”，KEGS 2001.8th IEEEInternational Conference on Electronics，Circuits and Systems(国际电子、电路和系统会议)，2001，pp 1127-1130，V3和Savoj，J和Razavi，B在“Design of Half-Rate Clock and Data Recovery Circuitsfor Optical(用于光通信系统的半速时钟和数据恢复电路的设计)”，IEEE Journal of Solid-State Circuits(固态电路学报)，V36，No.5，May 2001，pp 761-768所讨论的那样。时钟有两个相位，相差180°，激励两个同样的触发器。两个相位对应于时钟波形的上升和下降边缘。此项修正至少是潜在地给了触发器两倍的时间去切换，且因此使得最多可将时钟速率翻倍。然而，这些半速相位检测器仍具有关于关键定时边界的限制，限制了它们的最大时钟速率。应该注意到，由于连续型相位检测器的模拟本质，它们的精确度和动态变动范围会随着接近最大速率而逐步变差。因此，即使低于最大速率，增加的设计边界通常会改善性能。这些增加的边界则有效地提高了最大数据速率。所以，该技术领域中存在着对具有用于提高速度和性能的改善的定时边界的半速连续型相位检测器的需求。
发明内容
本发明指向用多个多输入门构造成的一种相位检测器，这些门将未重定时输入数据和已重定时数据以及时钟信号的组合组合，以获得与未重定时数据和时钟之间的相位差成比例的输出脉冲。
在实施例中，相位检测器包括用于接收数据信号的输入；用于接收时钟信号的输入；用于提供相位控制信号的输出；用于从所述数据输入接受未重定时数据信号并从那里提供奇和偶重定时信号的数据重定时电路；多个具有被连接到所述未重定时数据信号、所述重定时数据信号和所述时钟信号的不同组合的输入的多输入门，以使所述的门没有在两个连续的UI之间是活动的，在此UI被定义为分配给单个比特的时间的长度；和用于混合所述门中的至少两个的输出的组合器。
之前已相当广泛地概述了本发明的特征和技术优点，以使后面本发明的详细说明可更好地被理解。本发明的附加特征和优点将在下文中被描述，它们形成了本发明的权利要求的主题。本领域内的技术人员应该理解到，在此公开的概念和具体实施例可被容易地用来作为修改或设计其它结构以执行本发明的相同目标的基础。本领域内的技术人员也应该意识到这些等同的构造没有偏离如在附属的权利要求所阐述的本发明的精神和范围。应被理解成本发明的特点的、有关它的结构和操作方法的新特征，和进一步的目标与优点，可在结合附图一起考虑时从后续说明中更好地被理解。然而应该清楚地理解到，每一个附图都只是用于图解和说明的目的，而不是用作对本发明的界线的定义。
附图说明
为更完整地理解本发明，结合附图参考后续说明，其中：
图1示出了作为本发明的示例的一个实施例；
图2示出了附加一个参考输出的图1的实施例；
图3A、3B和3C示出了用于图1的电路的时序图；
图4示出了在输出脉冲的上升和下降时间显著的情况下的图1的电路的时序图；
图5A示出了图1的电路的一个时序图，该电路具有额定时钟相位且τ＝0.5UI+触发延迟；
图5B示出了图1的电路的一个时序图，该电路具有一个拖后0.4个UI的时钟相位且τ＝0.5UI+触发延迟；
图6示出了本发明另一个实施例；
图7和8示出了图6的电路的时序图；
图9A、9B和9C示出了现有技术中全速时钟的时序图；
图10A、10B和10C示出了现有技术中半速时钟的时序图；
图11A和11B示出了现有技术的触发时序；
图12A和12B示出了现有技术的拖后时序；
图13示出了现有技术中用两个锁存器构造的主从式触发器；
图14A、14B和14C示出了一个现有技术的多路复用器及其时序；
图15A、15B和15C示出了一个现有技术的多路输出选择器及其时序；
图16A、16B和16C示出了一个现有技术的半速重定时器及其时序；
图17A、17B、17C和17D示出了一个现有技术的相位检测器及其时序；
图18A和18B示出了一个现有技术的参考输出及其时序；
图19A和19B示出了一个现有技术半速相位检测器及其时序；
图20A、20B、20C和20D示出了一个现有技术半速相位检测器及其时序。
具体实施方式
既然时钟相位关系到正确恢复数据的任务，在开始详细说明之前讨论它的分类可能是有帮助的。下文的讨论参考了图9A-20D，所有这些图都作为背景技术提供。
图9A、9B和9C是全速操作的时序图，示出了理想化为方波的时钟波形901A、901B和901C，以及理想化为在每一个比特的边界处都立即改变状态的数据902A、902B和903C。分配给单个比特的时间长度被称为单元时段(UI)。对数据采样的最佳时间是在代表该比特的UI的中央，如图9A中903A和903A’所示。用这个方法，定时误差的设计边界对正误差和负误差都是相同的。图9B示出了提前的采样时间903B和903B’，而图9C示出了拖后的采样时间903C和903C’。
数据一般被边缘触发的D型触发器所捕获，该触发器可被当作是在时钟的正向跳变(903A、903B、903C)时对数据进行采样的采样器。这样时钟与数据跳变之间应该相距1/2 UI。
在实际的系统中，当数据正在跳变并因此还不是有效的时，存在一个死时间(dead time)。这将定时边界减少到1/2 UI以下，但原理仍相同：数据采样的最佳时间是在其中数据是有效的时段的中央。
图10A、10B和10C与图9A、9B和9C类似，只不过它们示出的是半速时钟操作。在这种情况下，数据1002A、1002B和1002C在每一个无论是正还是负的时钟跳变1003A、1003A’、1003B、1003B’、1003C和1003C’处被采样。当然，时钟信号1001A、1001B和1001C的时钟跳变相距1UI。
抖动(jitter)指的是比特到比特的时钟相位(时钟信号与数据信号的关系)中的变动。如果时钟相位被认为是一个统计意义上的随机变量，那么抖动就是该变量的“随机性”的一个度量(类似于方差)。虽然时钟相位在平均意义上可能是准确的，但它可对任何具体比特大幅变动。如果一个抖动的数据信号以统一的时间间隔被采样，而不是在一个比特的中间进行采样，它就会有时提前有时拖后。这个定时误差使得系统更容易遭受由噪音和其它缺陷产生的比特误差的影响。
另一种考虑抖动的方式是将时钟相位考虑成一个信号。那么抖动就代表了加入到这个相位信号的噪音。抖动是与“相位噪音”密切相关的，后者是正弦波的伪相位调制的一个度量。
基本上有两种抖动来源。直接的抖动机理是时钟信号自身就有抖动在上面，且产生数据的器件会继承这个抖动。这种抖动机理独立于被传输的数据的特性。另一种抖动机理称为“数据模式抖动(data patternjitter)”。在这种情况下，当数据穿过数据传输器件时，由于器件中的群延迟缺陷，数据的时序会被破坏，这即使在有一个理想的时钟时也会发生。它的名称来源于这一事实，即抖动的特性依赖于正在被传输的数据的特性。
很重要的是要认识到相位检测器是用按层次组织的电路模块的组合构造的，而不是门电路和其它元件的不相关的集合。
图11A示出了D触发器1100(以后简称为“触发器”)，而图11B示出了它的时序图。触发器1100的基本功能是在时钟1103的控制下在D输入端处接收数据1101，并将数据回送出Q输出端到输出端导线1102。在正时钟跳变1104(图11B)处，如果D输入端是低，则输出会变低1105(或者如果它已经是低则保持为低)。类似地，如果D输入端在正时钟跳变1106、1107处是高，则输出会变高1108(或者如果它已经是高则保持为高)。在负时钟边缘1109时，触发器什么也不做。
触发器可被认为是一个数据重定时器。假设在D输入端输入到触发器的未重定时数据在其上有一定数量的抖动。触发器一般会在非最佳时间对数据采样，但仍然会获得每个比特的准确值。然后它会在输出端再现这些比特，但它们的时序会被时钟所控制，而不是到达输入端的时间。这样，具有理想时钟的理想的触发器会将数据重定时，以消除所有抖动。
不幸的是，如果时钟有抖动，输出就会继承这个抖动。同时，如果触发器具有依赖于频率的振幅或群延迟，则输出将会有模式抖动。因此，在实际实践中，触发器可能或者增加或者减少抖动。
在此出于讨论的目的，触发器的输入数据将被称为“未重定时数据”，而来自触发器的输出数据会被称为“重定时数据”。
图12A示出了D锁存器1200(以后简称为“锁存器”)，而图12B示出了它的时序图。锁存器一般来说很重要，因为它们是触发器的构建模块，尤其是因为它们在前面提到的Savoj等人的论文中被明确地使用了。像触发器那样，锁存器的基本功能是在D输入端接收数据1201并将数据回送出Q输出端1202。然而，锁存器是被锁存输入1203控制的，而不是时钟输入，而且它的行为与触发器稍有不同。它有两个模式，依赖于锁存输入的状态。当锁存输入是低时1204，锁存器处于跟踪模式。跟踪模式是一个直通传输模式，在此模式下输出立即响应输入。当锁存输入变高时，锁存器变为锁存模式。在锁存模式中，无论在离开跟踪模式时它处于何种状态，它的输出都被锁定在该状态。最终，锁存输入从高跳变到低时1206，使锁存器模回到跟踪模式。在这个跳变的一刻，输出状态立即改变(如果必要的话)成与当前输入状态相同的状态，并从此跟随任何输入改变。
图13示出了触发器1300是怎样用两个锁存器1200和1200’构造的。当以这种方式构造时，它被称为主从式触发器。主锁存器1200根据时钟输入1302操作，而从锁存器1200’根据时钟输入的补(通过反相器1301)操作。因此，当时钟是低时，主锁存器跟踪而从锁存器锁存。当时钟变高时，主锁存器锁存而从锁存器跟踪。操作如下进行：在正时钟跳变时主锁存器锁存未重定时数据1303，并将它输送到从锁存器。当前处于跟踪模式的从锁存器将数据直接传送到输出端。在下一个负时钟边缘处，从锁存器在输出端锁存数据以维持它。同时，主锁存器开始跟踪未重定时数据的当前状态。
由于每个比特需要主从式触发器的两个操作，因此每个操作必须在小于1/2的时钟周期内完成。如果使用全速时钟，一个时钟周期的1/2就是1/2 UI。这需要组成锁存器能够以数据速率的两倍速率操作。如果使用半速时钟，一个时钟周期的1/2就是1 UI。这仅需要组成锁存器能以数据速率操作。
一个1∶2的多路输出选择器(在此为了讨论的目的)是将一个未重定时数据信号分成两个重定时输出信号的器件，输出数据速率是输入数据速率的一半。它的基本功能是减慢数据以使它能够用更慢的硬件在更慢的速率下被处理。
图14A和14B示出了多路输出选择器1400(图14C)是怎样能够用两个触发器1300和1300’构造的。半速时钟1401为一个触发器所用(标识为“偶”)，而那个半速时钟的的补1401’则被另一个触发器所用(标识为“奇”)。触发器1300在正向时钟边缘处对未重定时数据1402进行采样，而触发器1300’在负向时钟边缘处对未重定时数据进行采样。采样数据的速率是未重定时数据的速率的一半。重定时数据交替地被传送到“偶”输出1403，然后到“奇”输出1404。这样，偶数位比特到了偶输出而奇数位比特到了奇输出。
一个2∶1的多路复用器通过将两路半速数据输入组合成一个全速数据输入而进行相反的操作。图15A和15B示出了2∶1多路复用器1500(图15C)仅仅是一个由半速时钟驱动的数据选择器开关。当半速时钟1501是高时，一个输入被直接转接到输出1701；当时钟是低时，另一个输入被直接转接到输出1701。互补的时钟信号是由反相器1703生成的。数据开关容易地利用组合逻辑构造。多路复用器本质上将数据重定时了。
图16A和16B示出了组合1∶2多路输出选择器1400和2∶1多路复用器1500可以形成一个半速重定时器1600，其符号在图16C中示出。多路复用功能解除了多路输出选择功能；结果是电路仅仅将数据重定时。这样数据输入1601就被重定时为数据输出1603，如图16B中所示。就重定时数据而言，它本质上起到了与触发器同样的功能；主要的区别在于它根据半速时钟1602操作，重定时器内部操作的速率是触发器速率的一半。这样，它有可能可以更高的速度操作。半速重定时器有时被称为双边缘触发触发器，因为它同时响应正时钟边缘和负时钟边缘。
图17A中示出的电路1700用一个传统的触发器1200(图1 2)将未重定时数据重定时，该触发器1200由时钟1702以全速计时。异或门1705将重定时数据1703与未重定时数据1701比较。该门的输出1704由具有与时钟1702的相位成比例的持续时间的脉冲组成。只有当存在从其收集相位信息的数据跳变时，脉冲才被生成。对于额定时钟相位，脉冲是1/2UI长，如图17B中标识为1706的脉冲所示。当时钟提前时，脉冲就变窄，如图17C中标识为1707的脉冲所示。当时钟拖后时，脉冲变宽，如在图17D中标识为1708的脉冲所示。这些脉冲可被低通滤波器所平滑以生成一个与相位成比例的电压。
电路1700至少有4个严重的限制。(1)触发器必须以全速操作。(2)相位输出的有效数据速率是未重定时数据的数据速率的两倍。这立即将最大时钟速率限制到下层逻辑技术的最大开关速率能力的一半。(3)当相位以任何方向严重偏离额定值时，使得相位输出生成宽度极窄的脉冲。这个约束或者限制了最大可用相位范围，或者还将最大时钟速率限制到甚至小于最大逻辑开关速率的一半。(4)电路不将未重定时数据时序直接与时钟做比较。而是未重定时数据时序在触发器的输出端与重定时数据做比较。重定时数据充任了时钟时序的代理。因此，任何抖动、传播延迟漂移或触发器内部固有的其它不精确度就降低了输出精确度。在以接近它们的最大速率操作的触发器中，一个重要但经常被忽视的误差源是传播延迟对数据输入端的建立时间量的依赖。
由于相位脉冲只在数据跳变时被生成，相位输出的平均值就取决于数据跳变的平均密度值。这样，表示零相位误差的参考电压就根据跳变密度而移动。为抵消这个问题，图18A中示出的电路1800增加了一个附加的“参考”输出1805，此输出1805生成对数据跳变密度有相同的依赖但独立于相位的一个移动参考电压。该参考输出由在每一个数据跳变后具有固定的1/2 UI的持续时间的脉冲组成。参考输出从相位输出中被减掉，生成一个被纠正了的输出，此输出在相位误差为零时总是零(平均意义上的)。与相位输出类似，参考输出必须以未重定时数据速率的两倍操作，这就又限制了最大时钟速率。同样，两个触发器1810、1811在时钟的相反相位上操作，使得只有正常时间量的一半用于第一触发器1810的传播延迟和第二触发器1811的建立/维持时间。图18B示出了电路1800有关数据输入1801、时钟输入1802、Q1 1803、Q2 1804和参考输出1805的时序。来自触发器1810、1811的输出被提供给异或(XOR)门1806。
图19A中示出的相位检测器1900用半速重定时器1600取代了全速触发器。用于生成持续时间跟相位成比例的脉冲1903的异或门1906的操作跟有关电路1700中被描述的操作是一样的。电路1900与电路1700相比的主要优点在于重定时功能现在是以半速完成的，解决了上述限制(1)。限制(2)到(4)仍然存在。图19B示出了电路1900中有关数据输入1901、时钟1902、数据输出1903和相位输出1904的时序。
图20A示出了在上述Savoj等人的参考文献中描述的相位检测器，而图20B示出了有关时钟2001、数据输入2002、X1 2003、X2 2004、相位输出2007、Y1 2005、Y2 2006和参考输出2008的最佳时钟相位的时序图。该电路根据半速时钟2001操作。它使用了四个锁存器2010-2013，用前述体系结构构成了一个1∶2的多路输出选择器。多路复用器的输出提供被恢复的数据，同时驱动异或门2015以生成参考输出脉冲2008。注意到，这些参考脉冲具有1 UI的持续时间，与其中脉冲持续时间为1/2 UI的电路1800形成对比。另外，两个主锁存器输出另外传给另一个异或门2014，此门生成相位输出脉冲2007。
虽然这些锁存器以半速计时，图20B示出锁存器2007的输出包含1/2UI的持续时间的脉冲。这些脉冲然后必须传播通过异或门2015。当时钟相位提前时，如图20C中所示，脉冲持续时间减少到少于1/2 UI。对大的负相位误差，输出脉冲持续时间变得不切实际的小，如图20C中的图形2007所示，而且输出脉冲也不可能被精确地生成，从而导致了相位检测器测量误差。
当时钟相位拖后时，如图20D中所示，脉冲持续时间增大到大于1/2UI。当有连续的输出脉冲时，它们之间的间距就减少到少于1/2 UI，如图20D中的图形2007所示。这导致了狭窄的负向脉冲。对大的负相位脉冲来说，脉冲持续时间变得不切实际的小，而且输出脉冲不能再被精确地生成，从而又导致了相位检测器测量误差。另外，在拖后时序的情况下，窄脉冲出现在节点X1和X2处(图20D中的图形2003、2004)。这些窄脉冲必须传播通过异或门。极窄的脉冲在传播通过一个门后往往会改变它们的持续时间。这种持续时间的改变是不精确度的另一个来源。
参考输出以一种与相位检测器稍有不同的方式工作。偶多路选择数据被第二异或门与奇多路选择数据做比较。在每个数据跳变后，该门生成一个1 UI的脉冲。当这些脉冲被平均时，它们生成了一个电压，此电压恰好两倍于作为电路1800的参考脉冲的电压。这样，在实践中，这个电压在从相位输出中被减掉前被一个两倍因子所衰减。由于此翻倍的脉冲持续时间，参考输出实际上获得了半速时钟的全部获益。
本发明的概念将会就两个实施例来描述，即一个高性能实施例和一个具有较低性能的可选实施例。
图1示出了第一实施例10的示意图。如在相位检测器2000(图20A)中那样，数据恢复被实现，例如由一个传统的半速1∶2多路输出选择器完成，该多路输出选择器由在时钟信号100的相反的时钟边缘被计时的两个触发器111、112(FF1和FF2)构成。然而，在这种情况下，主锁存器的输出没有被单独输出使用。相反地，重定时数据102与延迟了的未重定时数据113和时钟信号105组合，其中在此实施例中是被一组四个3输入与门115、116、117、118(U1到U4)所组合的。这些门的输出被一个线性无源组合器121累加到一起，以形成相位输出110。注意，在图中这些与门的输入处的“小泡”表示反相。同样要注意到所有的门都以半速或更低的速率操作。
图2示出了外加的异或门1806，其用于像就图18A所描述的那样产生参考输出。这个门(或其它电路)可被方便地加到图1中的电路上以构成一个完整的工作系统，因为两个设计都是基于1∶2的多路输出选择器的。
在描述电路10的操作前，有必要给出一些定义。正时钟边缘期间有效的数据比特定义为“偶”比特。负时钟边缘期间有效的数据比特定义为“奇”比特。始于偶比特终于奇比特的数据跳变定义为“偶跳变”。始于奇比特终于偶比特的数据跳变定义为“奇跳变”。始于比特0终于比特1的数据跳变定义为“正跳变”。始于比特1终于比特0的数据跳变定义为“负跳变”。
图3A示出了电路10(没有可选低通滤波器120)的时序图(最优时钟相位)。类似地，图3B和3C分别示出了拖后和提前的相位的时序图。为简化描述，经过触发器的延迟τ假设是零。非零τ延迟的影响将会在后面讨论。如图1中所示，FF1 111处理偶数据而FF2 112处理奇数据。重定时数据(或它的补)与未重定时数据(或它的补)和时钟(或它的补)被与门115-118(U1-U4)以各种组合方式所组合。
在图1的实施例中，门U1在每一个偶、负跳变处生成一个脉冲。门U2在每个偶、正跳变处生成一个脉冲。门U3在每个奇、负跳变处生成一个脉冲而门U4在每个奇、正跳变处生成一个脉冲。这些来自门U1-U4的脉冲的持续时间与相位成比例。这些脉冲由滤波器120选择性地进行低通滤波，然后被线性组合器121累加，产生一个由脉冲组成的相位输出，该脉冲与每个数据跳变处的相位成比例。图3A、3B和3C中的相位信号110用于没有低通滤波器120的情况。低通滤波器的作用将在后面讨论。输出组合在后面会更详细地被解释。这个输出与前述有关现有技术的输出在功能上是相同的，因此电路10是一个直接替代物。
工作原理最好这样解释：首先描述对具有交替的0和1的序列(即01010…)的操作，然后描述对其它序列会发生什么。对一个0101…模式，触发器111或112总会对0采样而另一个触发器总会对1采样。这样，假设时序是这样的，即FF1总是0而FF2总是1。在这种情况下，门U1和U4将会被禁止，而门U2和U3实际上变成2输入门，由时钟100(或它的补)和未重定时数据104(或它的补)所驱动。门U2输出始于正数据跳变终于负时钟跳变的脉冲。类似地，门U3输出始于负数据跳变终于正时钟跳变的脉冲。U2和U3的脉冲在时间上交替并且被组合器121所累加。脉冲持续时间取决于数据和时钟之间的时间间隔，此间隔与相位成比例。
对其它序列，在1之前至少有两个0而在0之前至少有两个1。假设相位检测器10已接收到两个或更多连续的0。则FF1和FF2都会是低。在这种情况下，门U1和U3将会被禁止，而门U2和U4实际上变成2输入门。这些门会被时钟和时钟的补每次一个门地交替打开，时钟和时钟的补分别驱动门U2和U4。假设时钟是低，门U4因此被打开。当一个0到1的跳变发生时，门U4会变高，开始一个输出脉冲。当时钟变高时，门U4会变低，结束该输出脉冲。另外，FF1会变高，这会禁止门U2，阻止它启动一个附加的输出脉冲。
在实践中，模式是0101…序列和其它序列的混合体。图3A示出电路能在这些序列之间正确地转换。
没有门可在两个连续的UI期间是活动的，因为下述数学属性：(1)正跳变和负跳变总是交替的(虽然可有期间没有跳变的UI)；(2)连续的UI中发生的跳变不能同时为偶或同时为奇。因此，任何单个的门都以半速(或更低)操作，且在脉冲之间总是至少有1 UI的死时间。理想情况下，门U1-U4的输出可简单地被一个4输入或门组合，(而不是实际使用的线性组合器)，以生成图3A-3C的相位输出波形，因为(理想情况下)在一个时刻只有一个门是活动的。
当相位接近拖后1/2 UI时，门U1-U4的输出的相位在持续时间上接近1 UI。在那样的情形下，当有连续的数据跳变时，在一个脉冲的末尾和下一个脉冲的开头之间就只有很少的时间。在图3B中示出的理想情形下，相位输出会包括表示输出脉冲之间的时间的负向窄脉冲。在实践中，对以接近逻辑硬件能力操作的系统来说，这个脉冲可能会太窄了而不能再现，导致相位输出在过长的时间段中保持为高。如前所述，这对现有技术中的相位检测器是一个大问题。然而，这里所讲的概念通过利用相位检测器的输出在被利用前已在许多脉冲上被平均的事实克服了这个限制。由于这个可被视为集成的平均，相位检测器上对精确度的唯一需求就是脉冲下的面积要准确地表示相位。如果满足了这个约束，相位检测器就没有必要精确再现理论上准确的脉冲形状。
更具体地说，相位输出电压110(图1)曲线下的面积必须与单个门输出106、107、108、109的曲线下的面积的和相等。因为和的积分等于组分积分的和这一数学属性，所以线性组合器121总会满足这个需求。如果组合器121是无源的，那么它在设计上就几乎保证是线性的。合适地被设计的有源组合器也可是线性的。组合器的带宽取决于系统用法，并且当系统操作在具有32比特的持续长度的40Gbite/sec的数据规则上时一般会在0-640MHz之间。
图4图示了当门输出106、107、108和109具有非零的升降时间时发生的情形。脉冲在相位输出110处聚集。然而，根据以上给出的理由该面积是正确的。如果线性组合器121被一个4输入或门所取代情况就不是这样了，因为或门是非线性器件。利用了或门的实现会工作语缩小的相位范围上，并且/或具有减小的精确度。
在有些情况中，由于线性组合器121的输入之间的不充分绝缘，门输出106、107、108和109之间可能会有串扰的问题。图1中可选的低通滤波器120可被用来防止来自一个门的高速暂态脉冲破坏其它门的操作。这些滤波器可以或者取代或者补充用在相位输出下游的低通滤波器。本发明中考虑的滤波器范围是0-640MHz。
τ延迟113、114有两个目的。首先，通过使它与触发器的传播延迟相等，它就具有抵消该延迟的效果。注意，如图1中所示，相位检测器中的所有数据流都是从输入端到输出端无反馈地穿过参考平面130。因此，如果延迟114被插入到时钟中而延迟113被插入到未重定时数据通路中，这个延迟就具有好像一个假想的负延迟已被插入到触发器的输出中的相同的效果。这个负延迟可被用来有效地抵消触发器的传播延迟。其次，通过在触发器延迟之外加入1/2 UI的附加延迟，定时边界就被增加了。
图5A图示了有额定时钟相位的门U1 115所处的情形，其代表了其它三个相位输出门所处的情形。这个门的输出106和三个输入(102、104、105)被示出了。出于图示的目的，被延迟的未重定时数据104的补104’被显示了，以考虑U1 115的输入处的反相小泡。被延迟的时钟105也被示出了。图5A假定了τ比触发器101的传播延迟恰好长1/2个UI。当且仅当所有的三个输入(102、104’和105)都是高时，与门的输出106(U1)才会变高。
对于图5A的额定相位的情况，有关输出脉冲的前导边缘的最小触发定时边界是1 UI。例如，脉冲505在t＝5.5时开始并终止于t＝6.0。对FF1的输出102来说，在脉冲505期间必须是高。可看到FF1 102在t＝4.5时变高503，比必须的时刻早了1 UI。然后FF1 102在t＝5.5的脉冲末端之后的多个UI期间保持为高。类似地，有关输出脉冲的拖后边缘的最小触发定时边界是1/2 UI。例如，脉冲507在t＝9.5时开始，终止于t＝10。FF1的输出102必须在脉冲507期间为高。可看到FF1 102保持为高直到t＝10.5504，比必须的时刻晚了1/2 UI。FF1 102在t＝9.5处的脉冲开始之前的多个UI期间也一直是高。
图5B示出了当时钟相位拖后0.4 UI时波形是怎样变化的。输出脉冲(505’、506’和507’)现在是0.9 UI长。有关输出脉冲前导边缘的最小触发定时边界已被减少到0.6 UI。例如，脉冲505’开始于t＝5.5而终止于t＝6.4。FF1 111的输出102在t＝4.9时变高503’，比必须的时刻早了0.6 UI。FF1 111的输出102然后在脉冲终止于t＝6.4之后的多个UI期间保持为高。类似地，有关输出脉冲的拖后边缘的最小触发定时边界是1/2 UI。例如，脉冲507’开始于t＝9.5而终止于t＝10.4。FF1 111的输出102必须在脉冲507’期间为高。可看到FF1 111的输出102保持为高直到t＝10.9 504’，比必须的时刻拖后了1/2 UI。FF1 111的输出102在t＝9.5脉冲开始之前的多个UI期间也一直是高。
由于相位检测器的精确度独立于触发器传播延迟，它也独立于触发器引起的模式抖动。当应用于抖动测量时这是一个需要考虑的重要因素。
如果相位检测器要在多时钟速率下被使用，从UI到绝对秒数的转换是基于要使用的最大数据速率做出的。在低于最大速率的速率上没有必要提高τ。如果τ的值是基于最大速率而被选择的话，电路就会至少如在最大速率上那样好地工作在较低速率上。
图6示出了一个可选的实施例60，对此实施例的需要源于一个事实，即，一些常用的高速逻辑技术，如微分电流模式逻辑(CML)，与3输入门不兼容。在这些技术中，3输入功能需要实现成两个2输入功能的级联。此概念的一个直接实现将每个3输入门转换成两个2输入门的级联，导致一共八个2输入门来取代最初的四个3输入门。然而图6示出了一个更有效的实现，只用了两个2输入与门617和618(U3和U4)和两个异或门615和616(U1和U2)。电路60逻辑上与电路10(图1)等同。在这种情况下，只有两个输出门用于相位输出。如电路10那样，电路60的所有逻辑都以半速或更低的速率操作。
图7示出了电路60的时序图。如电路10那样，工作原理最好首先通过描述对一个0和1交替的模式(即0101……)的操作来解释，然后描述对其它模式会发生什么。对一个0101……模式，一个触发器611或612总会对0采样而另一个触发器总会对1采样。假设一个0101……模式被相位检测器使用这样一个时序所接收，即，使得FF1 611的输出602总是0而FF2 612的输出603总是1。在这种情况下，门U1 615实际上变成一个非反相缓冲器而门U2 616实际上变成一个反相器。然后，被延迟了的时钟605(被614延迟)和它的补以及未重定时数据606和它的补607所驱动的门U3 617和U4 618的操作与用于电路10的操作相同。门U3 617的输出608包含了开始于一个正数据跳变并终止于一个负时钟跳变的脉冲。类似地，门U4 618的输出609包含了开始于一个负数据跳变并终止于一个正时钟跳变的脉冲。门U3 617和U4 618在时间上交替发出脉冲，并且被组合器619累加，产生相位输出610。脉冲持续时间取决于数据和时钟之间的时间间隔，与电路10的情形一样。
对其它模式，总是在1之前至少有两个0，而在0之前至少有两个1。假设两个或更多的连续的0已被相位检测器60接收到。则FF1 611的输出602和FF2的输出603将会是低。在这种情况下，门U1 615和U2616实际上会变成非反相缓冲器。门U3 617和U4 618将会被时钟信号和时钟的补一次1 UI地交替使能。假设被延迟了的时钟605是低，门U4618因此被打开。当一个从0到1的跳变出现在被延迟的未重定时数据604中时，门U4的输出609会变高，开始一个输出脉冲。当被延迟了的时钟605变高时，门U4的输出609会变低，结束一个输出脉冲。另外，FF1611的输出602会变高，这将通过门U1 615禁止门U3 617，阻止它启动一个额外的输出脉冲。
除了时间延迟之外，关于电路10的定时边界的讨论也适用于有关图7中电路60的定时边界。与对未重定时数据600和时钟601都采用相同的延迟τ相反，对于电路613和614各自有单独选择的延迟τd和τc。τd与在电路10中的τ相同。然而，τc等于τ加异或门的传播延迟，以补偿通过门U1 615和U2 616的延迟。
图8示出了用于有0.4 UI的拖后时钟相位的较差情况的关键时序关系，该时序关系使用了正确的τd和τc值。输出脉冲宽度仍然独立于触发器传播延迟中的小的变动(不超过1/2 UI)，并不受触发器抖动影响。
在图8中，参考点A、B、C、D和E与图6有关，τc是0.5UI+触发延迟，而τd是0.5UI+触发延迟+异或延迟。遵循电路10的线路，有关输出脉冲的前导边缘的最小触发定时边界是0.6UI。例如，点E 608处的输出脉冲804开始于t＝5.5而终止于t＝6.4。点A处的FF1 611的输出602在t＝4.9是开始创建脉冲801，比必须的时刻提前0.6UI。脉冲801然后在脉冲于t＝6.4结束后的多个UI期间保持为高。类似地，与输出脉冲的拖后边缘有关的最小触发定时边界是1/2 UI。例如，脉冲808开始于t＝9.5而终止于t＝10.4。脉冲801必须在808脉冲期间保持为高。可看到FF1 611的输出602(脉冲801)保持为高一直到t＝10.9，比必须的时刻拖后了1/2 UI。脉冲801在t＝9.5脉冲808开始之前的多个UI期间也一直是高。
注意，就电路10而描述的参考输出1805可容易地被加入到如上所讨论的电路60。
应注意到，由于输出门的分工，所以可单独或以各种配对的方式使用它们，而不是将所有它们的输出累加到一起。例如，获得与负跳变分离的正跳变相位误差可能是人们所需要的。这很重要，例如如果存在对一极的影响甚于另一极的非对称缺陷的话。类似地，获得与奇跳变分离的偶跳变相位误差可能是人们所需要的。如果数据是通过多路复合而被生成的，如通常的情况那样，则在奇数据和偶数据之间就容易有系统的相位差。
也可通过只构建电路的一个子集并从跳变的一个子集恢复时钟来简化电路。在此情况中，可假设只有正跳变，或只有偶跳变等，就充分地代表了所有的跳变。
虽然本发明及其优点已经详细地被描述了，应该理解到各种变动、替代和修改可在此做出而不会偏离本发明如被后附的权利要求所定义的精神和范围。另外，本申请的范围不应被局限于在说明书中描述的过程、机器、产品、材料的组合、装置、方法和步骤的具体实施例。例如，尽管两个实施例(图1和图6)已被示出，考虑到了数据输入、重定时数据信号和时钟信号的逻辑组合，任意数量的其它逻辑元件，如与门、或门、异或门或其它元件如触发器、重定时器和锁存器和它们的组合可被用来生成连续脉冲，此脉冲不会被相同的硬件生成(因此避免了重叠或近似重叠)，且可在多个信号脉冲上被平均。可通过从需要的脉冲输出特性开始回溯作业以获得元件的一个合适功能组合来达到的这些可选电路配置，将使电路设计者获得将实际电路匹配到具体的设计标准或整体电路限制的自由。如果信号定时因素或信号传播延迟变得很关键，这就可变得很重要。
如本领域的技术人员可从本发明的公开内容轻易地认识到那样，根据本发明，现存或以后被开发的过程、机器、产品、材料的组合、装置、方法或步骤可被采用，与在此被描述的对应实施例相比它们执行基本相同的功能或获得基本相同的效果。相应地，后附的权利要求会将这些过程、机器、产品、材料的组合、装置、方法或步骤包括在它们的范围之内。

Claims (65)

1.用于提供表示信号和时钟信号的输出的电路，所述电路包括：
用于分别重定时所述输入数据信号的偶信号和奇信号的装置，以提供偶重定时数据信号和奇重定时数据信号；
用于将每个所述重定时偶数据信号和奇数据信号分别与所述数据信号、所述时钟信号和所述时钟信号的反逻辑组合的装置；和
用于组合所述最后提到的逻辑组合信号以提供所述输出的装置。
2.根据权利要求1的电路，其中所述最后提到的组合装置是线性组合器。
3.根据权利要求1的电路，其中所述逻辑组合装置包括多个3输入与门。
4.根据权利要求1的电路，其中所述门包括至少四个3输入与门，由此：
第一门的第一输入和第三门的第一输入是已被反相的所述未重定时数据信号；
所述第一门的第二输入是所述偶重定时数据信号；
第二门的第二输入是被反相的所述偶重定时数据信号；
所述第一门的第三输入是所述时钟信号；
所述第二门的第一输入和第四门的第一输入是所述未重定时数据信号；
所述第三门的第二输入是所述奇重定时数据信号；
所述第四门的第二输入是被反相的所述奇重定时数据信号；且
所述第三门的第三输入和所述第四门的第三输入是被反相的所述时钟信号。
5.根据权利要求1的电路，其中所述逻辑组合装置包括多个后跟多个2输入与门的2输入异或门。
6.根据权利要求1的电路，其中所述门包括至少两个2输入与门和至少两个2输入异或门，由此：
第一异或门的第一输入是所述偶重定时数据信号；
所述第一异或门的第二输入和第二异或门的第一输入是所述未重定时数据信号；
所述第二异或门的第二输入是所述奇重定时数据信号；
第一与门的第一输入是所述第一异或门的输出；
所述第一与门的第二输入是所述时钟信号；
第二与门的第一输入是所述第二异或门的输出；且
所述第二与门的第二输入是被反相的所述时钟信号。
7.根据权利要求5的电路，其中所述数据信号被延迟了τ1的量以补偿通过所述重定时电路的信号延迟，而所述时钟信号被延迟了τ2的量以补偿通过所述重定时电路和所述异或门的信号延迟。
8.根据权利要求2的电路，还包括：
至少一个插入在所述逻辑组合信号和所述组合装置之间的低通滤波器。
9.根据权利要求8的电路，其中所述低通滤波器通过0-640MHz的信号。
10.根据权利要求1的电路，还包括：
用于使用所述偶重定时数据信号和奇重定时数据信号以提供一个参考输出的装置。
11.根据权利要求1的电路，其中偶重定时数据信号和奇重定时数据信号被提供到异或门的输入端以提供参考输出。
12.根据权利要求1的电路，其中所述数据信号和所述时钟信号被延迟了τ的量以补偿通过所述重定时装置的信号延迟。
13.一种相位检测器，包括：
用于接收数据信号的输入；
用于接收时钟信号的输入；
用于将在所述数据输入处接收的数据重定时的电路；
多个多输入门，所述门的输入被安排成与被所述重定时电路重定时的数据信号、未重定时数据信号、从所述时钟输入接收到的时钟信号和所述时钟信号的反的不同组合组合在一起，以使所述门的线性组合输出是在所述输出处的一种信号，该信号用于提供与所述数据输入处接收的所述数据脉冲跟所述时钟输入处接收的时钟脉冲之间的相位差成比例的脉冲。
14.根据权利要求13的相位检测器，还包括：
用于在所述未重定时数据信号到达所述门输入之前延迟所述未重定时数据信号的延迟电路。
15.根据权利要求14的相位检测器，其中所述延迟的量是所述重定时电路的延迟的一个函数。
16.根据权利要求13的相位检测器，还包括：
至少一个用于在所述时钟信号到达所述门输入之前延迟所述时钟信号的延迟电路。
17.根据权利要求16的相位检测器，其中所述延迟的量是所述重定时电路的延迟的一个函数。
18.根据权利要求14的相位检测器，其中所述时钟信号在所述时钟信号到达所述门输入之前被延迟。
19.根据权利要求18的相位检测器，其中所述时钟信号的所述延迟与所述未重定时数据信号的延迟相等。
20.根据权利要求18的相位检测器，其中所述时钟信号的所述延迟与所述未重定时数据信号的延迟不同。
21.根据权利要求13的相位检测器，还包括一个用于在线性组合所述门输出信号之前将高频成份从所述门输出信号移除的滤波器。
22.根据权利要求19的相位检测器，其中所述滤波器被优化为通过0到640MHz的信号。
23.根据权利要求11的相位检测器，其中所述未重定时数据信号操作来启动输出脉冲，所述时钟信号操作来终止所述输出脉冲，而所述重定时数据信号操作来使能所述未重定时数据信号和所述时钟信号。
24.根据权利要求11的相位检测器，其中所述数据重定时电路包括分别重定时在所述数据输入处接收到的偶数据信号和奇数据信号，和用于提供分开的所述偶重定时数据和奇重定时数据输出给所述门输入。
25.根据权利要求22的相位检测器，其中分配给单个比特的时间长度是UI，且其中所述门没有能在两个连续的UI期间是活动的。
26.根据权利要求22的相位检测器，其中所述门包括3输入与门。
27.根据权利要求24的相位检测器，其中所述门包括至少四个3输入与门，由此：
第一门的第一输入和第三门的第一输入是已被反相的所述未重定时数据信号；
所述第一门的第二输入是所述偶重定时数据信号；
第二门的第二输入是被反相的所述偶重定时数据信号；
所述第一门的第三输入是所述时钟信号；
所述第二门的第一输入和第四门的第一输入是所述未重定时数据信号；
所述第三门的第二输入是所述奇重定时数据信号；
所述第四门的第二输入是被反相的所述奇重定时数据信号；且
所述第三门的第三输入和所述第四门的第三输入是被反相的所述时钟信号。
28.根据权利要求27的相位检测器，其中所述时钟信号和所述未重定时数据信号被延迟了时间τ。
29.根据权利要求28的相位检测器，其中τ与数据信号通过所述数据重定时电路的延迟相等。
30.根据权利要求24的相位检测器，其中所述门包括至少两个与门和至少两个2输入异或门，由此：
第一异或门的第一输入是所述偶重定时数据信号；
所述第一异或门的第二输入和第二异或门的第一输入是所述未重定时数据信号；
所述第二异或门的第二输入是所述奇重定时数据信号；
第一与门的第一输入是所述第一异或门的输出；
所述第一与门的第二输入是所述时钟信号；
第二与门的第一输入是所述第二异或门的输出；且
所述第二与门的第二输入是被反相的所述时钟信号。
31.根据权利要求30的相位检测器，其中所述时钟信号被延迟了τ1而所述未重定时数据信号被延迟了τ2。
32.根据权利要求31的相位检测器，其中τ1是数据信号通过所述数据重定时电路的延迟加上信号通过所述异或门的延迟。
33.根据权利要求31的相位检测器，其中τ2是数据信号通过所述数据重定时电路的延迟。
34.根据权利要求31的相位检测器，其中τ1是数据信号通过所述数据重定时电路的延迟加上信号通过所述异或门的延迟，而τ2是数据信号通过所述数据重定时电路的延迟。
35.根据权利要求30的相位检测器，其中所述组合输出只包括所述与门的输出。
36.一种相位检测器，包括：
用于接收数据信号的输入；
用于接收时钟信号的输入；
用于提供相位控制信号的输出；
用于从所述数据输入接受未重定时数据信号且用于从那里提供偶重定时信号和奇重定时信号的数据重定时电路；
多个门，这些门具有被连接到所述未重定时数据信号、所述重定时数据信号和所述时钟信号的不同组合的输入，以使得所述门没有可在两个连续的UI期间是活动的，在此UI定义为分配给单个比特的时间长度；和
用于混合至少两个所述门的输出的组合器。
37.根据权利要求36的相位检测器，其中所述组合器在0-640MHz的范围内是线性的。
38.根据权利要求36的相位检测器，其中所述门是四个3输入与门。
39.根据权利要求38的相位检测器，其中所述时钟信号和所述未重定时数据信号被延迟了时间τ。
40.根据权利要求36的相位检测器，其中τ等于数据信号通过所述数据重定时电路的延迟。
41.根据权利要求36的相位检测器，其中所述门是两个输出到两个2输入与门的2输入异或门。
42.根据权利要求41的相位检测器，其中所述时钟信号被延迟了τ1而所述未重定时数据信号被延迟了τ2。
43.根据权利要求42的相位检测器，其中τ1是数据信号通过所述数据重定时电路的延迟加上信号通过所述异或门的延迟。
44.根据权利要求42的相位检测器，其中τ2是数据信号通过所述数据重定时电路的延迟。
45.根据权利要求42的相位检测器，其中τ1是数据信号通过所述数据重定时电路的延迟加上信号通过所述异或门的延迟，而τ2是数据信号通过所述数据重定时电路的延迟。
46.用于确定数据信号和时钟信号之间的相位的电路，所述电路包括：
用于重定时所提供的偶数据信号的第一电路；
用于重定时所提供的奇数据信号的第二电路；
多个3输入与门；
第一门的第一输入和第三门的第一输入是已被反相的所述未重定时数据信号；
所述第一门的第二输入是所述偶重定时数据信号；
第二门的第二输入是被反相的所述偶重定时数据信号；
所述第一门的第三输入是所述时钟信号；
所述第二门的第一输入和第四门的第一输入是所述未重定时数据信号；
所述第三门的第二输入是所述奇重定时数据信号；
所述第四门的第二输入是被反相的所述奇重定时数据信号；
所述第三门的第三输入和所述第四门的第三输入是被反相的所述时钟信号；和
用于累加来自所述与门的输出的组合器。
47.根据权利要求46的电路，其中所述组合器是线性的。
48.根据权利要求46的电路，还包括用于组合所述偶数据信号和所述奇数据信号作为参考输出的装置。
49.根据权利要求46的电路，其中所述时钟信号和所述未重定时数据信号被延迟了时间τ。
50.根据权利要求49的电路，其中τ等于数据信号通过所述数据重定时电路的延迟。
51.根据权利要求46的电路，还包括：
插入所述与门和所述组合器之间的滤波器。
52.根据权利要求51的电路，其中所述滤波器优化成通过0-640MHz之间的信号。
53.用于确定数据信号和时钟信号之间的相位的电路，所述电路包括：
用于重定时被提供的偶数据信号的第一电路；
用于重定时被提供的奇数据信号的第二电路；
多个3输入与门；
多个2输入异或门和多个2输入与门；
第一异或门的第一输入是所述偶重定时数据信号；
所述第一异或门的第二输入和第二异或门的第一输入是所述未重定时数据信号；
所述第二异或门的第二输入是所述奇重定时数据信号；
第一与门的第一输入是所述第一异或门的输出；
所述第一与门的第二输入是所述时钟信号；
第二与门的第一输入是所述第二异或门的输出；
所述第二与门的第二输入是被反相的所述时钟信号；和
用于累加所述与门的输出的组合器。
54.根据权利要求53的电路，其中所述组合器在0-640MHz之间的范围内是线性的。
55.根据权利要求53的相位检测器，其中τ等于数据信号通过所述数据重定时电路的延迟。
56.根据权利要求53的相位检测器，其中所述门包括至少两个与门和至少两个2输入异或门，由此：
第一异或门的第一输入是所述偶重定时数据信号；
所述第一异或门的第二输入和第二异或门的第一输入是所述未重定时数据信号；
所述第二异或门的第二输入是所述奇重定时数据信号；
第一与门的第一输入是所述第一异或门的输出；
第一与门的第二输入是所述时钟信号；
第二与门的第一输入是所述第二异或门的输出；和
所述第二与门的第二输入是被反相的所述时钟信号。
57.根据权利要求56的相位检测器，其中所述时钟信号被延迟了τ1而所述未重定时数据信号被延迟了τ2。
58.根据权利要求56的相位检测器，其中τ1是数据信号通过所述数据重定时电路的延迟加上信号通过所述异或门的延迟。
59.一种用于提供表示数据信号和时钟信号之间的相位差的输出的电路，所述电路包括：
多个逻辑元件，用于组合所述数据信号、重定时数据信号和时钟信号的组合，以提供表示了所述相位差的一系列脉冲，所述组合被组合以使连续的脉冲不会被相同的逻辑元件所生成；和
用于在多个数据信号脉冲上平均所述一系列脉冲的组合器。
60.根据权利要求59的电路，其中所述组合器是线性组合器。
61.根据权利要求59的电路，其中所述组合器在0-640MHz之间的范围内是线性的。
62.根据权利要求59的电路，还包括：
用于提供被延迟的数据信号和被延迟的时钟信号的电路，所述被延迟的信号被提供给所述用于组合所述数据信号、所述重定时数据信号和所述时钟信号的逻辑元件。
63.根据权利要求62的电路，还包括：
放置于至少一个所述逻辑元件和所述组合器之间的至少一个滤波器。
64.根据权利要求63的电路，其中所述滤波器是低通滤波器。
65.根据权利要求63的电路，其中所述滤波器是优化在0-640MHz之间的低通滤波器。
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