CN1490873A - 静电放电保护电路 - Google Patents

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Abstract

一种静电放电保护电路，其利用寄生双极界面晶体管的击穿特性而与高压元件制作工艺兼容，本发明的设计利用寄生NPN或PNP双极性结构的双极性击穿特性的优点来回避静电放电电流，因而增加静电放电程度。此外，本发明的静电放电保护电路可去除特定公知的二极管结构而大幅减低静电放电胞面积。

Description

静电放电保护电路
技术领域
本发明是有关于一种保护电路，且特别是有关于一种应用于高压元件制作工艺的静电放电保护电路。
背景技术
半导体业者及电子元件使用者持续要求在低价格，小积体中更快，更复杂的元件。为配合这些要求，半导体业者不断缩小元件的几何。例如，元件变得更紧密，线宽亦趋向理论极限，结果，使得元件变得更易受静电放电(ESD)影响。短，性，高振幅的静电放电脉冲芯片及仪器在日常环境中不可避免的。事实上，静电放电在此领域中元件失效的主要原因。在元件中与静电放电相关的破坏性机制主要是熔化元件材料的高温。依据静电放电的特性，必需假设所有元件在正常寿命中皆会受其影响。因此，确保元件具有合理的静电放电可受性所有元件设计及制造过程的重要部分。
为决定元件的静电放电临界值，必需先确认测试的静电放电应力的型式。目前静电放电应力型式主要有三：人体模式(HBM)，机器模式(MM)，以及充电元件模式(CDM)。对于人体模式，临界电压可高约2KV，而机器模式的临界电压则约为200V。
图1A为一传统二极管保护电路的电路图。由图1A，包括Vcc端点1，输入/输出(I/O)端点2以及Vss端点3的三个端点可以用来测量(或测试)电路。通常，传统二极管保护电路包括两个n型二极管及一个p型二极管。图1B绘示出应用于高压(HV)制作工艺中，包括两个n型二极管及一个p型二极管的传统二极管保护电路的截面图。一P型基底100包含三个分离的井，分别是两个高压P井104及106，以及形成于其间的一高压N井102。在高压N井中102，一P-区域110介与接近高压N井102两边的N+区域114及116之间，并与其分离。一P+区域112形成于高压N井102中，并由P-区域110包围。在P井中则掺杂相反导电型的杂质，则可形成类似的子区域。高压P井104包括一N-区域120，一被N-区域120包围的N+区域122，以及在接近高压P井104两边的分离的P+区域124及126。还有，高压P井106包括一N-区域130，一被N-区域130包围的N+区域132，以及在接近高压P井106两边的分离的P+区域134及136。N+区域114及122与Vcc端点1耦接，而P+区域126及134与Vs端点3耦接。P+区域112及N+区域132与I/O端点2耦接。
如此，应用于高压制作工艺中，包括两个n型二极管及一个p型二极管的传统二极管保护电路具有相当高的崩溃电压，因而提供高压元件非常少的保护。再者，传统二极管保护电路根据介于Vcc端点1及I/O端点2间的p型二极管而回避静电放电电流，其可轻易破坏界面或导致接触尖端放电。
发明内容
本发明提供一种与高压元件制作工艺兼容的静电放电电路，其利用寄生双极性界面晶体管(BJT)的击穿特性。本发明的设计利用寄生NPN或PNP双极性结构的双极性击穿特性的优点来回避静电放电电流，因此明显地提高静电放电的能力。此外，本发明的静电放电保护电路借着去除特定公知的二极管结构而大量地减小静电放电胞的面积。
如以下的具体实施及广泛描述，本发明提供一种静电放电保护电路，包括：一N型基底，其具有四个分离的井，分别包括一高压N井，其介于一第一高压P井及一第二高压P井，以及一第三高压P井，该第一高压P井包括一第一P+区域，而该第二高压P井包括一第二P+区域，该高压N井更包括：一第一N-区域及由第一N-区域包括的一第一N+区域，而该第三高压P井更包括：分别接近该高压P井的两边的一第三及一第四P+区域；在第三及第四P+区域之间且与其分离的一第二N-区域，以及一第二N+区域，其被第二N-区域包围。
如以下的具体实施及广泛描述，本发明提供一种静电放电保护电路，包括：一P型基底，其具有四个分离的井，分别包括一第一高压N井，其排列于一第一高压P井及一第二高压P井，以及一第二高压N井，该第一高压P井包括一第一P+区域，而该第二高压P井包括一第二P+区域，该第一高压N井更包括：一第一N-区域及由第一N-区域包括的一第一N+区域，而该第二高压N井还包括：分别接近该高压N井的两边的一第二及一第三N+区域；在第二及第三N+区域之间且与其分离的一第一P-区域，以及其被第一P-区域包围一第三P+区域。
附图说明
图1A为一传统二极管保护电路的一电路图。
图1B为该传统二极管保护电路的一截面示意图。
图2A为本发明的一较佳实施例中，一静电放电保护电路的电路图。
图2B为本发明的一较佳实施例中，一静电放电保护电路的截面示意图。
图3A为本发明的另一较佳实施例中，一静电放电保护电路的电路图。
图3B为本发明的另一较佳实施例中，一静电放电保护电路的截面示意图。
标号说明
1：Vcc端点          2：I/O端点
3：Vss端点          100：P型基底
102：高压N井        104：高压P井
106：高压P井        110：P-区域
112：P+区域         114：N+区域
116：N+区域         120：N-区域
122：N+区域         124：P+区域
126：P+区域         130：N-区域
132：N+区域         134：P+区域
136：P+区域         200：N型基底
202：高压N井        204：高压P井
206：高压P井        208：高压P井
210：N-区域         212：N+区域
214：P+区域         216：P+区域
220：N-区域         222：N+区域
234：P+区域         236：P+区域
300：P型基底        302：高压N井
304：高压P井         306：高压P井
308：高压N井         310：P-区域
312：P+区域          314：N+区域
316：N+区域          320：N-区域
322：N+区域          334：P+区域
336：P+区域
具体实施方式
图2A根据本发明一较佳实施例的静电放电保护电路的电路图。由图2A，包括Vcc端点1，输入/输出(I/O)端点2，以及Vss端点3的三个端点可以用来测量崩溃电压。图2B根据本发明较佳实施例中，应用于高压制作工艺的静电放电电路的截面示意图。一个提供的N型基底200包括四个分离的井，包括一高压N井202排列于一第一及一第二高压P井204，206之间，以及一第三高压P井208。第三高压P井208与基底200中与其它三个井分离。在第三高压P井208中，一个N-区域210与两个接近高压P井208两边的P+区域214，216分离，且介于其中。一N+区域212形成于高压P井208中，并由N-区域210包围。N-区域210及N+区域212之间的间隔例如是0.5至5微米。一第一及第二p+区域234，236分别形成于第一及第二高压P井204，206中。一N-区域220以及一N+区域222形成于高压N井202中，并于N-区域220所包围。高压N井202与两个分离的高压P井204及206分离。
一个40V高压元件的高压制作工艺详细条件如表1所示。这些例举条件应用于前述的结构。
                             40V(N基底)
                掺杂量
    层     型式     浓度     能量   界面深度
  N+区域     As   4.50E+15     80KeV   0.25μm
  P+区域     BF2   2.50E+15     55KeV   0.25μm
  N-区域     P   5.00E+15     160KeV   1μm
  P-区域     B   5.00E+15     70KeV   2μm
  高压N井     P   1E12-6E12   300-400KeV   5μm
  高压P井     B   2E12-8E12   180-220KeV   5μm
                          表1
N+区域220与Vcc端点1耦接，而N+区域212与I/O端点2耦接。P+区域214，236与Vss端点3耦接，如此可得如图2A所示的一寄生NPN晶体管。N+区域212与N-区域210，第三高压P井208加上P+区域144，216，236，以及与高压N井202，N-区域220及N+区域222连接的N基底200可考虑作为一(垂直)寄生NPN双极性晶体管。对于一40V高压元件的高压制作工艺，此结构(寄生NPN双极性晶体管)具有约为48V的崩溃(击穿)电压。与其使用公知的p型二极管，本发明利用寄生NPN双极性结构的双极性击穿特性的优点来回避静电放电电流，因此明显地增加静电放电的能力。此外，借着去除公知静电放电电路中p型二极管结构，静电放电胞的面积可以大幅度减小。
对于一P型基底，与寄生NPN晶体管相对应的结构为PNP双极性寄生晶体管，其将图2A至图2B中的N型杂质改变为P型杂质，以及P型杂质改变成N型杂质而得。图3A根据本发明另一实施例中的静电放电保护电路的电路图，包括Vcc端点1，输入/输出端点2，以及Vss端点3。图3B根据本发明另一实施例，应用于一高压制作工艺的静电放电保护电路的截面示意图。一个提供的P型基底300包括四个分离的井，包括一第一高压N井302排列于一第一及一第二高压P井304，306之间，以及一第二高压N井308。第二高压N井308与基底300中与其它三个井分离。在第二高压N井308中，一个P-区域310与两个接近高压N井308两边的N+区域314，316分离，且介于其中。一P+区域312形成于高压N井308中，并由P-区域310包围。P-区域310及P+区域312之间的间隔例如是2至3微米。一第一及第二P+区域334，336分别形成于第一及第二高压P井304，306中。一N-区域320以及一N+区域322形成于第一高压N井302中，并于N-区域320所包围。高压N井302与两个分离的高压P井204及306分离，
P+区域320与Vss端点3耦接，而p+区域312与I/O端点2耦接。N+区域314，322与Vcc端点1耦接，在Vss端点3及I/O端点2之间，可得如图3A所示的一寄生PNP晶体管。P+区域312与P-区域310，高压N井308加上N+区域314，316，322，N-区域320以及与高压N井302，可考虑作为一(垂直)寄生PNP双极性晶体管。对于一40V高压元件的高压制作工艺，此结构具有与表1所示的兼容条件，此结构(寄生PNP双极性晶体管)具有大约48V的崩溃(击穿)电压。
因此，如此静电放电电路的设计可对高压元件提供适当静电放电能力，而不引起界面损坏及接触尖端放电。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书所界定为准。

Claims (6)

1、一种的静电放电保护电路，其特征在于：包括：
一具有四个井的N型基底，包括一高压N井，排于于一第一高压P井及一第二高压P井之间，以及一第三高压P井，其中该第一高压P井包括一第一P+区域，该第二高压P井包括一第二P+区域，其中该第三高压P井处于该基底中，并与其它三个井分离；
该高压N井更包括：一第一N-区域以及一置于该第一N-区域中，且被其包围的一第一N+区域；以及
该第三高压P井更包括：一第三及一第四P+区域，接近该高压P井两边；一第二N-区域介于该第三及第四P+区域之间并与之分离；以及一第二N+区域被该第二N-区域包围于其中。
2、如权利要求1所述的静电放电保护电路，其特征在于：该第二N-区域及该第二N+区域之间具有一个间隔。
3、如权利要求2所述的静电放电保护电路，其特征在于：该间隔介于0.5至5微米之间。
4、一种的静电放电保护电路，其特征在于：包括：
一具有四个井的P型基底，包括一第一高压N井，排于于一第一高压P井及一第二高压P井之间，以及一第二高压N井，其中该第一高压P井包括一第一P+区域，该第二高压P井包括一第二P+区域，其中该第二高压N井处于该基底中，并与其它三个井分离；
该第一高压N井更包括：一第一N-区域以及一置于该第一N-区域中，且被其包围的一第一N+区域；以及
该第二高压N井更包括：一第二及一第三N+区域，接近该高压N井两边；一第一P-区域介于该第二及第三N+区域之间并与之分离；以及一第三P+区域被该第一P-区域包围于其中。
5、如权利要求4所述的静电放电保护电路，其特征在于：该第二P-区域及该第二P+区域之间具有一个间隔。
6、如权利要求4所述的静电放电保护电路，其特征在于：该间隔介于0.5至5微米之间。
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