CN1492273A - 液晶显示器阵列基板及其制造方法 - Google Patents
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Abstract
一种LCD阵列基板,包括:在第一方向设置的多个选通线;在第二方向设置并与多个选通线交叉的多个数据线;形成在选通线和数据线的重叠区域中的半导体层,该半导体层从重叠区域以预定长度在选通线上延伸;与选通线和数据线的重叠区域隔开一定距离并部分地与半导体层接触的漏极,该漏极具有延伸出半导体层和选通线的端部;和设置在选通线的相对两侧并与漏极电连接的一对像素电极。
Description
技术领域
本发明涉及液晶显示器(LCD),特别是涉及LCD阵列基板及其制造方法,在该基板中,薄膜晶体管区域设置在单元像素的中心侧部分上,数据线和选通线(gate line)代替源极和栅极。
背景技术
通常,液晶显示器通过其中的液晶材料的光学各向异性和偏振来操作。由于液晶材料包括各具有薄和长结构的液晶分子,因此液晶材料根据液晶分子的排列具有方向性。因此,可以通过向液晶施加外部电场而控制液晶分子的排列方向。随着通过施加电场改变了液晶分子的排列方向,调制由液晶材料的光学各向异性造成的光偏振以显示图像信息。
液晶材料可以分成具有正介电各向异性的正(+)液晶和具有负介电各向异性的负(-)液晶,这取决于其电性质。具有正介电各向异性的液晶分子被排列成,使得它们的长轴与施加电场的方向平行,而具有负介电各向异性的液晶分子被排列成,使得它们的长轴与施加电场的方向垂直。
目前,由于其高分辨率和优异的移动图像再现能力,而广泛地使用其中薄膜晶体管和连接到薄膜晶体管的像素电极被设置成矩阵结构的有源矩阵LCD。下面将评述作为LCD的主要元件的液晶板的结构。
图1是普通LCD的部分分解透视图。参见图1,普通彩色LCD包括上基板5和下基板22。上基板5包括黑底6、包括红(R)、绿(G)和蓝(B)子滤色器的滤色器7、以及形成在滤色器7上的透明公共电极18。下基板22包括像素区(P)、形成在像素区(P)上的像素电极17和包括开关元件(T)的阵列互连线。在上基板5和下基板22之间插入液晶层15,如上所述。
下基板22被称为“阵列基板”。在下基板22上,以矩阵结构设置作为开关元件的多个薄膜晶体管,形成选通线13和数据线15以与多个薄膜晶体管交叉。像素区(P)由选通线13和与选通线13交叉的数据线15确定。形成在像素区(P)上的像素电极17由透明导电材料如具有优异透光性的氧化铟锡(ITO)构成。当像素电极17上的液晶层14的液晶分子根据从薄膜晶体管施加的信号电压排列以控制通过液晶层14的光量时,按照上述构成的LCD 11显示图像。
而且,上述构成的LCD阵列基板22是通过淀积工艺、光刻工艺(以下称为“光学处理”)、刻蚀工艺等形成的。光学工艺利用了以下原理,即当光刻胶(‘PR’)暴露于光时,发生化学反应以改变PR的性质。在光学工艺中,光通过所希望图形的掩模选择地照射到PR上,由此形成与掩模相同的图形。光学工艺包括在其上涂敷对应一般图像膜的光刻胶的PR涂敷步骤、采用掩模将光选择地照射到PR上的曝光步骤、以及除去PR的曝光部分以形成图形的显影步骤。
图2是常规LCD阵列基板的像素的部分放大平面图。参见图2,由一对选通线13和与选通线对13交叉的一对数据线15确定像素区(P)。在数据线15和选通线13交叉的位置,形成具有栅极31、源极33和漏极35的薄膜晶体管(T)。源极33和漏极35在栅极31上互相分开预定间隔,并且有源沟道(半导体层)37a暴露于源极33和漏极35之间。
在扫描脉冲施加于薄膜晶体管(T)的栅极31和栅极31的电压升高时,薄膜晶体管(T)被接通。此时,如果液晶驱动电压经过薄膜晶体管(T)的漏区和源区从数据线13施加于液晶材料,则包括液晶电容和存储电容的像素电容改变。通过重复上述操作,对应于每帧时间视频信号的电压被重复施加于LCD板的前表面的像素电容上。最后,如果任意像素被薄膜晶体管打开,则被打开的像素使来自下光源的光通过。
图3A-3D是示意地表示图2的制造LCD阵列基板的工艺流程的平面图和剖视图,在图3A-3D中,剖视图是沿着图2的线I-I’截取的。这里,虽然图3表示通过采用四个掩模的工艺形成阵列基板,该阵列基板可以通过采用五个掩模的工艺形成。如果通过采用五个掩模的工艺形成阵列基板,则可以不在数据线15下面形成半导体层37。
图3A对应第一掩模步骤,其中淀积金属如铜等并构图以形成选通线13和栅极31。接着,在其上形成选通线13等的基板上淀积栅极绝缘膜32和非晶半导体(硅)层37’、掺杂杂质的非晶半导体(硅)层36’和导电金属层33’。
图3B对应第二掩模步骤,其中导电金属层33’被构图以形成与选通线13交叉的数据线15、以预定面积从数据线15突出地形成的源极33、以及与源极33分开预定间隔的漏极35。接着,采用构图金属层做刻蚀停止层刻蚀暴露的掺杂杂质非晶硅36’,以便非晶硅层37’暴露于数据线和漏极之间。
图3C对应第三掩模步骤,其中电绝缘材料的钝化层41形成在其上形成数据线15等的基板上。钝化层41被构图形成用于漏极35的漏接触孔43。在除了栅极31、源极33和漏极35的上部、选通线13的上部、和数据线15的上部以外的像素区(P)上除去钝化层41的部分。在构图钝化层41时,钝化层41下面的半导体层37和栅极绝缘膜32被同时构图。因而,在被构图的钝化层41下面,半导体层37被刻蚀成与钝化层41相同的图形。
图3D对应第四掩模步骤,其中形成通过漏极接触孔43与漏极35接触的像素电极17。
这样,通过前述工艺形成了常规阵列基板,并且阵列基板的屏幕尺寸(screen size)大于在光学工艺中使用的曝光掩模的屏幕尺寸。于是,在曝光步骤期间,阵列基板的屏幕分为多个曝光区(shots)并重复曝光,并且随着近年来大尺寸LCD的批量生产,这个重复处理进一步被普及。然而,曝光设备的精度限制使LCD的图像质量由于在曝光区之间的失准产生的接缝缺陷(stitch failure)而降低。
而且,在通过采用图3B的掩模步骤构图导电金属层而形成确定与选通线、源极和与源极分开一定间隔的漏极交叉的像素区的数据线的情况下,曝光设备等的精度限制使掩模不精确地符合预定规格,因此某种程度地偏离准确位置。结果是,产生了栅极和源极/漏极不规则地重叠每个像素区的覆盖缺陷,因此LCD的图像质量下降。
参见图4,详细说明在LCD中图像质量下降的现象。图4A-4C表示根据源极/漏极与栅极的接触面积的接缝/重叠缺陷。
在图4A-4C中,接缝缺陷是在相同层上的曝光区之间的对准度不恒定时产生的问题,并且重叠缺陷是由于不同层之间的掩模的失准产生的问题。然而,由于接缝缺陷的结果与失准缺陷的结果相同,因此它们的说明参考相同的图4B和4C。
图4A是其中没有产生接缝/重叠(stitch/overlay)缺陷的薄膜晶体管区域的平面图和剖面图。
参见图4A,由于栅极31和源极33之间以及栅极31和漏极35之间存在重叠区域而产生寄生电容Cgs和Cgd。当薄膜晶体管导通时,寄生电容使液晶电压改变了ΔV,因此在初始施加电压和施加于液晶的电压之间产生电压差。ΔV由下列等式1近似表示。
其中Cgd是寄生电容,CLC是液晶电容,CST是存储电容,并且ΔVg是导通和截止状态的栅极电压Vgh和Vgl之间的电压差。
这样,由于电压差ΔV,当显示图像时产生图像不利地变暗和变亮的现象,即闪烁。在操作LCD的同时,通过把公共电压从数据信号电压的中心移动ΔV,以便删除直流(dc)分量,由此可克服闪烁。换言之,如果在各个像素中产生的ΔV恒定,通过把公共电压移动一个恒定量可以克服闪烁。
如图4A所示,如果多个像素中相对于各个薄膜晶体管区域的寄生电容是恒定的,则可以解决这个问题。然而,如果由于接缝和/或重叠缺陷而使多个像素中相对于各个薄膜晶体管区域的寄生电容不恒定,则通过把公共电压(Vcom)移动一个恒定量不能克服闪烁。
图4B和4C是产生接缝/重叠缺陷的薄膜晶体管区域的平面图和剖面图。
如果产生接缝缺陷(即曝光区之间的失准)或重叠缺陷(即在不同层之间产生掩模失准),则在栅极31和源极33之间的重叠区域与栅极31和漏极35之间的重叠区域之间产生差异。因此产生寄生电容Cgs和Cgd之间的差。换言之,如图4B所示,在漏极35的侧面向着源极33的侧面失准的状态中,栅极和漏极之间的电容Cgd变大。同时,如图4C所示,在源极33的侧面向着漏极35失准的状态中,栅极和漏极之间的电容Cgd变小。
如上所述,如果在每个像素区域中产生寄生电容之间的差,这表示电容Cgd改变ΔV,ΔV的值变得不恒定,因此象常规技术那样只通过把公共电压(Vcom)移动一个恒定量不可能解决闪烁问题。因此,由LCD阵列基板的常规制造方法制造的阵列基板在克服由接缝和/或重叠缺陷产生的LCD的图像失衡问题上有困难。
发明内容
相应地,本发明涉及LCD阵列基板及其制造方法,其基本上解决了由于相关技术的限制和缺点造成的一个或多个问题。
本发明的一个目的是提供LCD阵列基板及其制造方法,其去除了由于重叠和接缝缺陷产生的寄生电容的改变。
本发明的附加特征和优点部分地体现在下面的文字说明中,另一部分对于阅读了下面说明的本领域普通技术人员来说是显而易见的,或者可以从本发明的实施中学习到。通过在文字说明和权利要求书以及附图中特别指出的结构可实现和达到本发明的目的和其它优点。
为实现这些和其它优点并根据本发明的目的,如这里所实施和广泛说明的,LCD阵列基板包括:在第一方向设置的多个选通线;在第二方向设置以与多个选通线交叉的多个数据线;形成在选通线和数据线的重叠区域的半导体层,该半导体层从该重叠区域以预定长度在选通线上延伸;与选通线和数据线的重叠区域隔开一定距离并部分地与半导体层接触的漏极,该漏极具有延伸出半导体层和选通线的端部;和设置在选通线的相对两侧并与漏极电连接的一对像素电极。
在另一个方面,LCD阵列基板包括:在第一方向设置的多个选通线;在第二方向设置以与多个选通线交叉的多个数据线;形成在选通线和数据线的重叠区域的半导体层,该半导体层从该重叠区域以预定长度在选通线上延伸;与选通线和数据线的重叠区域隔开一定距离并部分地与半导体层接触的漏极,该漏极具有延伸出选通线侧部的端部;和与漏极的端部电连接并与选通线的至少一部分重叠的像素电极。
在本发明的另一方面中,LCD阵列基板的制造方法包括以下步骤:在基板上形成多个选通线;在其上形成选通线的基板上依次形成栅极绝缘膜和半导体层;在半导体层上形成多个数据线和一个漏极;在具有数据线、漏极、选通线和半导体层的基板的整个表面上形成钝化层;在漏极的两端上形成的钝化层中形成接触孔;以及形成通过接触孔与漏极电连接的一对像素电极。
在本发明的另一方面,LCD阵列基板的制造方法包括以下步骤:在基板上形成多个选通线;在其上形成选通线的基板上依次形成栅极绝缘膜和半导体层;在半导体层上形成多个数据线和一个漏极;在具有数据线、漏极、选通线和半导体层的基板的整个表面上形成钝化层;在漏极的两端上形成的钝化层中形成接触孔;以及形成通过接触孔与漏极电连接并与对应的一个选通线重叠的像素电极。
应该理解,前面一般性的说明和下面本发明的详细说明都是示意性的和解释性的并用于提供所要求保护的本发明的进一步解释。
附图说明
被包含以提供本发明的进一步理解并结合构成本申请的一部分的附图示出了本发明的实施例,并与文字说明一起用于解释本发明的原理。
在附图中:
图1是普通液晶显示器的部分分解的透视图;
图2是常规LCD阵列基板的像素的部分放大平面图;
图3A-3D是表示用于制造图2的LCD阵列基板的工艺流程的平面和剖面图,其中剖面图是沿着图2的线I-I’截取的;
图4A-4C表示在图2的LCD阵列基板中根据与栅极接触的源极/漏极的接触区域的接缝/重叠缺陷的平面图和剖面图,其中剖面图是沿着线I-I’截取的;
图5是根据本发明一个示例实施例的LCD阵列基板的部分放大平面图;
图6A-6E是示意性地表示为获得图5的LCD阵列基板的工艺流程的平面图和剖面图,其中剖面图是沿着图5的线II-II’和III-III’截取的;
图7是根据本发明另一示例实施例的LCD阵列基板的部分放大平面图;
图8A-8E是示意性地表示为获得图7的LCD阵列基板的工艺流程的平面图和剖面图,其中剖面图是沿着图7的线V-V’和VI-VI’截取的;
图9A和9B是沿着图5的线V-V’和图7的线VII-VII’截取的剖面图;和
图10A-10E表示根据本发明克服接缝/重叠缺陷的薄膜晶体管结构的放大平面图。
具体实施方式
下面参照附图中的例子详细说明本发明的优选实施例。
图5是根据本发明一个示例实施例的LCD阵列基板的部分放大平面图。
参见图5,LCD阵列基板的单元像素形成在由在水平方向互相相邻的一对数据线15、15’以及与数据线对15、15’交叉的选通线13的上部区域和下部区域限定的像素区(P)中。在数据线15和选通线13交叉的部位形成薄膜晶体管(T)。这里,上部区域和下部区域表示按照以下方式设计的区域,即,由选通线13限定的像素区(P)不与由在向上和向下方向上与选通线13相邻的选通线13’限定的另一像素区P’重叠。
而且,薄膜晶体管(T)包括在交叉点的选通线13和数据线15、以及与数据线15分开预定距离的漏极35。在交叉点的选通线13和数据线15之间,形成半导体层37。半导体层37在选通线13上突出预定量。在交叉点的选通线13和数据线15直接用做薄膜晶体管的栅极和源极。而且,数据线15和漏极35在形成在选通线13上的半导体层37上互相分开预定间隔。在数据线15和漏极35之间露出的部分半导体层37用做从数据线15向漏极35传输信号的沟道37a。
漏极35形成为使得其两端位于半导体层37的外部并分别与一对像素电极17、17’连接。像素电极对17,17’形成在上述像素区(P)内,并与选通线13和在水平方向互相相邻的数据线15、15’隔开预定间隔,由此形成单个单元像素。
更详细地说,随着扫描脉冲施加于薄膜晶体管(T)的选通线13上并且薄膜晶体管(T)导通,液晶驱动电压经过薄膜晶体管(T)的沟道37a和漏极35从数据线13施加于像素电极对17、17’上。此时,相同的液晶驱动电压分别施加于像素电极对17、17’,这表示像素电极对17、17’用做一个单元像素。
图6A-6E是表示图5的LCD阵列基板的制造流程的示意平面图和剖面图。此处,剖面图是沿着图5的线II-II’和线III-III’截取的。图6表示该阵列基板通过采用五个掩模的工艺形成,但是该阵列基板可以通过采用四个掩模的工艺形成。而且,图6表示半导体层37形成在数据线15、15’的下面。然而,在不形成薄膜晶体管(T)的数据线15、15’的下面可以不形成半导体层37。
图6A对应第一掩模步骤,其中淀积金属如铜等并构图以形成选通线13。接着,在其上形成选通线13的基板上形成栅极绝缘膜32和非晶硅层37’。
图6B对应第二掩模步骤,其中构图非晶硅层37’以形成有源线,即半导体层37。此时,半导体层37被构图以便形成在选通线13和要在后面步骤中形成的数据线15的交叉点。此处,如图6B所示,半导体层37在垂直方向在选通线13上突出预定量。或者,半导体层37可以形成在数据线15下面的区域中以及构图区域中,这是为了克服在数据线15由钼(Mo)等构成时粘接力下降的缺陷。相应地,在数据线15由不会在粘接性上出现问题的铬(Cr)等构成的情况下,不需要相对于数据线15下面的区域对半导体层37构图。但是,图6B显示相对于数据线15下面的区域对半导体层37构图。
图6C对应第三掩模步骤,其中在半导体层37上形成导电金属层并构图以形成数据线15和漏极35。数据线15形成得与选通线13垂直交叉,并且漏极形成为与数据线15隔开一定距离。在选通线13和数据线15的交叉点和在漏极35下面形成半导体层37。而且,在数据线15和漏极之间露出的半导体层37形成用于从数据线向漏极35传输信号的沟道。此外,在形成漏极35时,漏极35的两端被构图以便不与半导体层37重叠而是位于半导体层37的外部。
如果进行采用四个掩模的工艺,则可以把图6B和6C中示出的使用第二掩模和第三掩模的步骤组合成单一步骤。这种方法是通过以下步骤进行的:淀积栅极绝缘膜、非晶硅层、掺杂杂质的非晶硅层和导电金属层,并构图导电金属层以形成与选通线交叉的数据线、以及与数据线隔开一定间隔的漏极,并用构图金属层做为刻蚀停止层,刻蚀露出的掺杂杂质的非晶硅层,以便非晶硅层在数据线和漏极之间露出。根据上述四个掩模的工艺,在数据线15、15’的下面形成半导体层37。
接下来,图6D对应第四掩模步骤,其中在其上形成了数据线15和漏极35的基板上形成绝缘材料的钝化层41。钝化层41被构图以在漏极35的两端形成漏极接触孔43,并且除了选通线13和漏极35的上部以及选通线13和数据线15的上部之外,除去像素区(P)上的钝化层41。
最后,图6E对应第五掩模步骤,其中形成通过漏极35的两端的接触孔43与漏极35接触的像素电极对17、17’。此时,像素电极对17、17’分别形成为与通过像素区(P)的选通线13在向上和向下方向上分别隔开预定间隔,以相对于像素区(P)形成单一像素。换言之,相同的液晶驱动电压施加于像素电极对17、17’。
图7是根据本发明另一示例实施例的LCD阵列基板的部分放大平面图。
比较图7的结构与图5的结构,可以看出其间的差别。例如,图5中所示的像素电极对17、17’形成得与通过像素区(P)的选通线13隔开一定间隔,图7中的像素电极19不与选通线13分开,而是与通过像素区(P)的选通线13的上部以预定部分重叠。借此,可以形成每单元像素的存储电容器。
参见图7,LCD阵列基板的单元像素形成在由在水平方向互相相邻的一对数据线15、15’以及与数据线对15、15’交叉的选通线13的上部区域和下部区域限定的像素区(P)中。在数据线15和选通线13的交叉点形成薄膜晶体管(T)。这里,上部区域和下部区域表示按以下方式设计的区域:由选通线13限定的像素区(P)不与由在向上和向下的方向上与选通线13相邻的选通线13’限定的另一像素区P’重叠。
薄膜晶体管(T)包括在交叉点的选通线13和数据线15、以及与数据线15分开预定距离的漏极35。在交叉点的选通线13和数据线15之间形成半导体层37。半导体层37在选通线37上突出预定量。而且,数据线15和漏极35在形成在选通线13上的半导体层37上互相分开预定间隔。在数据线15和漏极35之间具有露出部分的半导体层37用做从数据线15向漏极输送信号的沟道37a。此外,漏极35形成为使得其两端位于半导体层37的外部并分别与像素电极19的两边缘部分电连接。
像素电极19形成得以预定部分与选通线13重叠,但不与像素区(P)内的半导体层37重叠。在像素区(P)内以预定部分互相重叠的选通线13和像素电极19用做存储电容器的第一和第二电极。
考虑到以矩阵结构排列的单元像素区的尺寸,在各个单元像素中形成的存储电容器的电容是可控制的。在本发明的情况下,通过控制像素区(P)内的选通线13和像素电极19之间的重叠区域,可以适当控制存储电容器的电容。
图8A-8E是示意性的表示图7的LCD阵列基板的制造流程的平面图和剖面图,其中剖面图是沿着图7的线V-V’和VI-VI’截取的。这里,通过采用五个掩模的工艺形成阵列基板,但是可以通过采用四个掩模的工艺形成阵列基板。而且,图8示出了半导体层37形成在数据线15、15’的下面。但是,半导体层37可以不形成在不形成薄膜晶体管(T)的数据线15、15’的下面。此外,图8A-8E所示内容与图6A-6E在工艺步骤上相似,除了像素电极对(图6E)不分开形成而是像素电极19(图8E)与通过像素区的选通线的上部以预定部分重叠之外。相应地,省略了图8A-图8E的说明。
下面参照图9详细说明分别在图5和7中所示的示例实施例之间的差别。图9A和9B是沿着图5的线IV-IV’和图7的线VII-VII’截取的剖面图。通过图9A和9B,很容易区别出这两个实施例之间的差别。
例如,图9A示出了在图5中所示示例实施例中的通过像素区(P)的选通线13以及在向上和向下方向上与选通线13隔开的像素电极对17、17’的剖面图。由于与从数据线接收信号的漏极的两端连接的像素电极对17、17’相对于每个单元像素分开并接收相同信号,因此它们形成一个信号像素。为此,虽然漏极两端之一是断开的,但是由于另一端仍然连接,因此可以克服点缺陷。
接着,图9B示出了在图7的另选实施例中的形成为与通过像素区(P)的一部分选通线13重叠但不与像素区(P)内的半导体层重叠的像素电极19的剖面图。此处,以预定量在像素区(P)内互相重叠的选通线13和像素电极19用做存储电容器的第一和第二电极。相应地,通过改变在像素区(P)内的选通线13和像素电极19之间的重叠面积,可以控制存储电容器的电容。
在图9A和9B中,标记32和41分别表示栅极绝缘膜和钝化膜。上述实施例是通过图6和8的工艺形成的。然后,根据通过上述工艺制造的本发明的阵列基板,可以克服由光刻曝光设备中的精度限制造成的接缝和/或重叠缺陷。下面将介绍接缝和重叠缺陷。
通常,阵列基板的显示尺寸大于光刻处理中使用的曝光掩模的尺寸。因此,在曝光步骤期间,阵列基板的整个区域被分成多个曝光区并重复曝光。在这种情况下,由于曝光设备具有其精度限制,因此可能产生曝光区之间的失准。接缝现象表示这种失准。而且,在选通线上形成数据线和源极/漏极时,由于曝光设备的精度限制等使掩模不完全符合,而是变形。因此在每个像素区选通线和漏极可能不规则地重叠。这称为重叠缺陷。
如果在现有技术中发生接缝或重叠缺陷,则将使每个像素区的寄生电容不同,因此LCD的图像质量下降。然而,根据本发明的实施例的结构,即使发生接缝和/或重叠缺陷(例如,即使曝光区和/或掩模失准),由于在每个像素区的薄膜晶体管区内形成不允许寄生电容改变的足够的余量,因此可以克服这个缺陷。
在图5和7中所示的各个实施例中,由于放大的薄膜晶体管区域互相一致并且上述接缝和/或重叠缺陷在薄膜晶体管区域中是有问题的,因此将参照图10A-10E通过本发明的实施例中的放大薄膜晶体管区域介绍克服接缝和/或重叠缺陷的过程。图10A-10E表示通过根据本发明的薄膜晶体管结构克服接缝和/或重叠缺陷的技术。
这里,接缝缺陷是在同一层上的曝光区之间的对准度不恒定时产生的问题,重叠缺陷是由于不同层之间的掩模的失准产生的问题。然而,由于结果(例如薄膜晶体管区域内的寄生电容在每个像素区改变的现象)是相同的,因此不再分开说明。
图10A是薄膜晶体管区域的平面图和剖面图(沿着线VIII-VIII’截取的)。
参见图10A,由于在选通线13和数据线15之间存在重叠部分(S1)和在选通线15和漏极35之间存在重叠部分(S2),因此产生寄生电容(Cgd)。当薄膜晶体管导通时,寄生电容使液晶电压改变ΔV,因此在初始施加电压和液晶施加电压之间产生电压差。ΔV可近似由下列等式2表不:
其中,Cgd是寄生电容,CLC是液晶电容,CST是存储电容,ΔVg是导通和截止状态下的栅极电压Vgh和Vgl之间的电压差。
这样,由于电压差ΔV,发生图像不利地变暗和变亮的现象(即闪烁)。可以通过将公共电压(Vcom)从数据信号电压的中心移动ΔV来克服闪烁,以便当LCD工作时消除直流(dc)分量。换言之,在各个像素中产生的ΔV恒定的情况下,可通过把公共电压调节一个恒定量来克服闪烁。
因而,如图10A所示,如果多个像素中的相对于各个薄膜晶体管区域的寄生电容是恒定的,则可以解决这个问题。然而,如果由于接缝和/或重叠缺陷而使多个像素中的相对于各个薄膜晶体管区域的寄生电容不恒定,则通过把公共电压(Vcom)调节一个恒定量不能克服闪烁问题。为克服这个问题,在每个像素区的薄膜晶体管区域内形成足够的余量,使得即使发生接缝和/或重叠缺陷,即曝光区和/或掩模失准,寄生电容也不会改变。
图10B和10C表示由于接缝和/或重叠缺陷,使得数据线15和漏极35被构图为向左边和右边偏置,图10D和图10E表示由于接缝和/或重叠缺陷,使得数据线15和漏极35被构图为向上和向下方向偏置。
参见图10B-10E,根据本发明的结构,虽然产生接缝和/或重叠缺陷和曝光区和/或掩模失准,在选通线13和数据线15之间以及选通线13和漏极35之间的重叠区域(S1、S2)中也不产生差别,因此相对于像素区(P)的寄生电容之间的差也不存在。
根据本发明的薄膜晶体管结构,由于因接缝和/或重叠缺陷而不产生每个像素区的寄生电容的差,因此只通过把公共电压(Vcom)调节一个恒定量就可以克服闪烁问题。因而,LCD阵列基板的制造工艺制造的阵列基板可以解决由于接缝和/或重叠缺陷产生的LCD图像失衡问题。
如上所述,在根据本发明的LCD阵列基板及其制造方法中,消除了可能由于接缝和/或重叠缺陷而在每个像素的薄膜晶体管区域中形成的寄生电容的差,因此可以使与LCD的点相关的图像质量缺陷最小化。此外,在制造大尺寸LCD时,在不需要任何附加工艺的情况下可以克服接缝和/或重叠缺陷。
对于本领域技术人员来说可以对本发明做各种修改和改变。这样,本发明应该覆盖落入所附权利要求书及其等同物范围内的本发明的各种修改和改变。
Claims (22)
1、一种LCD阵列基板,包括:
在第一方向设置的多个选通线;
在第二方向设置并与多个选通线交叉的多个数据线;
形成在选通线和数据线的重叠区域中的半导体层,该半导体层从重叠区域以预定长度在选通线上延伸;
与选通线和数据线的重叠区域隔开一定距离并部分地与半导体层接触的漏极,该漏极具有延伸出半导体层和选通线的端部;和
设置在选通线的相对两侧并与漏极电连接的一对像素电极。
2、根据权利要求1的LCD阵列基板,其中像素电极对连接到漏极的端部。
3、根据权利要求1的LCD阵列基板,其中每一个像素电极形成在由一对相邻的数据线以及与该数据线对交叉的一个选通线相邻的区域限定的像素区内。
4、根据权利要求1的LCD阵列基板,其中像素电极对分别形成为与通过像素区的选通线隔开预定间隔,并且像素电极对相对于像素区限定一个单元像素。
5、根据权利要求1的LCD阵列基板,其中数据线和漏极之间的半导体层部分限定一个沟道,该沟道根据来自选通线的信号允许从数据线向漏极传输信号。
6、一种LCD阵列基板,包括:
在第一方向设置的多个选通线;
在第二方向设置并与多个选通线交叉的多个数据线;
形成在选通线和数据线的重叠区域中的半导体层,该半导体层从重叠区域以预定长度在选通线上延伸;
与选通线和数据线的重叠区域隔开一定距离并部分地与半导体层接触的漏极,该漏极具有延伸出选通线侧部的端部;和
与漏极的端部电连接并与选通线的至少一部分重叠的像素电极。
7.根据权利要求6的LCD阵列基板,其中漏极的端部延伸出半导体层区域。
8、根据权利要求6的LCD阵列基板,其中像素区由一对相邻的数据线以及与该数据线对交叉的一个选通线相邻的区域限定。
9、根据权利要求6的LCD阵列基板,其中像素区被限定为与通过像素区的选通线重叠,使得像素电极在选通线上延伸但不在半导体层上延伸。
10、根据权利要求6的LCD阵列基板,其中选通线和像素电极用做一个存储电容器的第一和第二电极。
11、根据权利要求6的LCD阵列基板,其中数据线和漏极之间的半导体层部分限定一个沟道,该沟道根据来自选通线的信号允许从数据线向漏极传输信号。
12、一种LCD阵列基板的制造方法,包括以下步骤:
在基板上形成多个选通线;
在其上形成了选通线的基板上依次形成栅极绝缘膜和半导体层;
在半导体层上形成多个数据线和一个漏极;
在具有数据线、漏极、选通线和半导体层的基板的整个表面上形成钝化层;
在形成在漏极两端的钝化层中形成接触孔;和
形成通过接触孔与漏极电连接的一对像素电极。
13、根据权利要求12的制造方法,其中半导体层被构图以便形成在选通线和数据线的重叠区域中,并进一步从数据线在选通线上延伸。
14、根据权利要求12的制造方法,其中像素电极对形成在由一对相邻的数据线以及与该数据线对交叉的一个选通线相邻的区域限定的像素区内。
15、根据权利要求14的制造方法,其中像素电极对形成为与通过像素区的选通线在向上和向下方向上隔开预定间隔。
16、根据权利要求12的制造方法,其中漏极的两端延伸出半导体层。
17、一种LCD阵列基板的制造方法,包括以下步骤:
在基板上形成多个选通线;
在其上形成了选通线的基板上依次形成栅极绝缘膜和半导体层;
在半导体层上形成多个数据线和一个漏极;
在具有数据线、漏极、选通线和半导体层的基板的整个表面上形成钝化层;
在形成在漏极两端的钝化层中形成接触孔;和
形成通过接触孔与漏极电连接并与一个对应选通线重叠的像素电极。
18、根据权利要求17的制造方法,其中半导体层被构图以便形成在选通线和数据线的重叠区域中,并进一步从数据线延伸到选通线上。
19、根据权利要求17的制造方法,其中像素区由一对相邻的数据线以及与该数据线对交叉的一个选通线相邻的区域限定。
20、根据权利要求17的制造方法,其中像素区被限定为与通过像素区的选通线重叠,使得像素电极延伸到选通线上但不延伸到半导体层上。
21、根据权利要求17的制造方法,其中漏极的两端延伸出半导体层。
22.根据权利要求1的LCD阵列基板,其中多个数据线和多个选通线基本上以直角交叉。
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