CN1499380A - 产生预测地址值的电路和方法 - Google Patents

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Abstract

一种用于产生预测地址值的计算电路包括含有一个指令值的指令字段。一个立即值字段与该指令字段关联并包括一个偏移值和低阶位第一子集。一个有效地址高速缓存存储多个近期被访问的存储器地址的多个高阶位并读出与一个存储器地址的高阶位第二子集对应的值，而该存储器地址又对应于该低阶位第一子集。一个电路使该第二子集、该第一子集和该偏移值串接起来，从而产生预测地址值。

Description

产生预测地址值的电路和方法
技术领域
本发明涉及计算机，更具体地说，涉及用于计算电路中地址预测的电路。
背景技术
改善计算机速度的一种方法称作“流水线技术”，其中指令被馈送到用于多阶段处理器中执行单元的流水线中。例如，为处理一个典型的指令，流水线可包括若干单独的阶段用于从存储器中取出指令、执行该指令、以及把指令结果写回存储器。这样，对于送入流水线的指令序列，当第一指令的结果正由流水线的第三阶段写回存储器时，下一条指令正由第二阶段执行，而再下一条指令正由第一阶段取出。尽管每个单独指令的处理可能占用几个时钟周期，由于其他指令也同时受到处理，所以可以大大改善处理器的总吞吐量。
通过使用高速缓存能得到进一步的改善。高速缓存是一类存储器，它通常比计算机中的主存储器快。高速缓存通常连至一个或多个处理器，并连至主存储器。高速缓存使访问加速，这是通过保存选定存储区地址处所储存的信息的一个复杂，从而使处理器对选定存储区地址的访问请求由高速缓存来处置来实现的。每当收到一个对未储存在高速缓存中的存储器地址的访问请求时，高速缓存通常是从存储器中提取信息并把该信息转发给处理器。
每当对已存在于高速缓存中的存储器地址的访问请求数(称作“高速缓存命中数”)相对于对未被存入高速缓存中的存储器地址的访问请求数(称作“高速缓存未命中数”)达到最大化时，高速缓存的好处便达到最大化。增大高速缓存命中率的一种途径是增大高速缓存的大小。然而，增大高速缓存存储器的大小可能增加与计算机相关的成本，还可能延长与高速缓存相关的访问时间。
对于整数和商业代码流，工作负载主要被对地址的操作所占用。在一个指令高速缓存中，阵列区通常与那里存储的地址的最大尺寸成比例。在试图实现对64位体系结构的值预测时，用于高速缓存预测值的高速缓存阵列区是32位体系结构的两倍。这不仅用掉大量芯片区而且它还使值预测高速缓存/阵列访问减慢。
在64位体系结构中，64位地址的高阶位趋向于在时间上高度相关，特别是对于分段地址模型更是如此。发生这种情况是因为在程序中的一个给定点，即使可能存在数十条地址，通常也只有四至八段是活跃的。在典型的64位体系结构中，通常只有地址的约32个低阶位以近乎随机的方式进行变化，而高阶的32位趋向于落入若干较缓慢变化的模式。在几百个连续周期的过程中，高阶位的这些较缓慢变化模式的数量是有限的而且看来是静态的。
所以，需要一种电路，它预测地址同时只使用有限的高速缓存空间量。
发明内容
本发明克服了先有技术的缺点，在其一个方面，本发明是一种计算电路，用于产生一个预测地址值，它包括含有一个指令值的指令字段。一个立即值字段与该指令字段相关联并包括一个偏移值和低阶位第一子集。一个有效地址高速缓存储存多个近期被访问的存储器地址的多个高阶位并读出与一个存储器地址的高阶位第二子集对应的值，而该存储器地址又对应于该低阶位第一子集。一个电路使该第二子集、该第一子集和该偏移值串接起来，从而产生预测地址值。
在另一个方面，本发明是在一个计算电路中预测下一个地址的方法，在该计算电路中多个地址部分被存储在有效地址高速缓存中。每个地址部分包括一个地址的高阶部分。该有效地址高速缓存由来自一个立即地址低阶部分的位子集寻址，该立即地址存储在与一指令关联的立即值字段中，从而从有效地址高速缓存中读出一个预测地址的高阶部分。该预测地址的高阶部分与该立即地址的低阶部分串接起来，从而产生一个预测地址，该预测地址被传送到流水线。该预测地址与一已知地址比较，如果该预测地址与该已知地址不一致，则发出一个信号指出该预测地址是不正确的。
由下文中结合附图对优选实施例的描述，本发明的这些和其他方面将变得显而易见。对本领域技术人员而言，显然可以实现对本发明的许多改变和修改而不偏离本公开的新构想的精神和范围。
附图说明
图1是本发明一个实施例的方框图。
图2是本发明第二实施例的方框图。
具体实施方式
现在详细描述本发明的一个优选实施例。参考附图，在各图中相同数字表示相同部件。如在这里的描述和整个权利要求中使用的那样，下列各词在这里取其明显关联的含义，除非其上下文清楚表明不是如此：“一”、“一个”(a或an”)、“该(the)”的意义包括复数含义，“在...中(in)”的意义包括“在...中(in)”和“在...上(on)”。
如图1中所示，根据本发明的一个地址预测电路100的一个实施示例包括一个指令字段110和与其关联的相关立即值字段112。指令字段110和立即值字段112可以在一个寄存器中实现。指令字段110包含一个指令值(例如“LOAD”)。立即值字段112包括偏移值116(在所示例子中的位4-31)和较低阶位(在所示例子中的位0-3)的第一子集114。第一子集114可对应于一个段表104高速缓存寻址方案，其类型为计算电路中通常使用的类型。
一个有效地址高速缓存120(其可包括一个关联存储器)储存多个近期被访问的存储器地址的多个高阶位。有效地址高速缓存120由低阶位(位0-3)的第一子集114寻址。与一个存储器地址的高阶位的第二子集122相对应的一个值由有效地址高速缓存120读出。第二子集122对应于低阶位的第一子集。电路124(其可能只不过是导线的并置)使第二子集122、第一子集114以及偏移值116串接起来。这产生一个预测的地址值140，其被发送给流水线106。
一个散列电路118，其响应第一子集114，可用于为有效地址高速缓存产生一个地址。这样的电路可利用本技术领域已知的许多散列算法中的任何一个。
一个比较电路142比较预测地址值140和一已知地址值136，当预测地址值140不等于已知地址值136时发出信号144。已知地址值136是数据地址的高阶部分132和该数据地址的低阶部分134的串接。该数据地址是由专用加法器130把从寄存器文件102中接收的当前地址131加到指令133中的位移上确定的。所产生的高阶部分132被发送到有效地址高速缓存120供以后使用。低阶部分被发送到立即值字段112以助于以后的预测。
如图2中所示，较低阶位第一子集114可以与该数据地址的高阶部分132串接。在本发明的这一实施例中，无须来自立即值字段112的额外导线把第一子集114发送到串接电路124。如果采用一个散列电路118为有效地址高速缓存120产生地址，则这一实施例会是特别有用的。
尽管上面的讨论显示的本发明实施例应用于一个64位体系结构，但应该理解，本发明可应用于任何位长度的体系结构。
上面描述的实施例只是作为举例给出。容易理解，由本说明中公开的具体实施例能做出许多改变而不脱离本发明。因此，本发明的范围要由权利要求确定，而不是限于上文具体描述的实施例。

Claims (9)

1.一种用于产生预测地址值的计算电路，包含：
a.一个指令字段，含有一个指令值并有一个相关联的立即值字段，该立即值字段包括一个偏移值和低阶位第一子集；
b.一个有效地址高速缓存，其存储多个近期被访问的存储器地址的多个高阶位，并读出与一个存储器地址的高阶位第二子集对应的值，该存储器地址对应于该低阶位第一子集；以及
c.一个电路，用于把该第二子集、该第一子集以及该偏移值串接起来，从而产生预测地址值。
2.权利要求1的计算电路，其特征在于，进一步包含一个散列电路，其响应该第一子集并为有效地址高速缓存产生一个地址，该地址符合一个预先确定的散列算法。
3.权利要求1的计算电路，其特征在于，该有效地址高速缓存包含一个关联存储器。
4.权利要求1的计算电路，其特征在于，进一步包含一个比较电路，其比较该预测地址值和一已知地址值，而且当该预测地址值不等于该已知地址值时发出一个信号。
5.权利要求1的计算电路，其特征在于，进一步包含一个已知地址电路用于产生该已知地址值。
6.权利要求5的计算电路，其特征在于，已知地址电路包含一专用加法器，其响应一个寄存器文件的当前地址输出和从当前指令寄存器接收的地址位移值，并产生数据的下一个地址高阶子集和数据的下一个地址低阶子集，其中该数据的下一个地址较高阶子集被传送给该有效地址高速缓存。
7.一种在计算电路中预测下一个地址的方法，包含如下步骤：
a.把多个地址部分存储到有效地址高速缓存中，每个地址部分包括一个地址的高阶部分；
b.以来自一个立即地址低阶部分的位子集对该有效地址高速缓存寻址，该立即地址低阶部分存储在与一指令关联的立即值字段中，从而从该有效地址高速缓存中读出预测地址的高阶部分；
c.把该预测地址高阶部分与该立即地址低阶部分串接起来，从而产生一个预测地址；
d.把该预测地址传送给流水线；以及
e.比较该预测地址和一已知地址，如果该预测地址与该已知地址不同，则发出一个信号，表明该预测地址不正确。
8.权利要求7的方法，其特征在于，该已知地址是把地址位移值加到当前地址值上产生的。
9.权利要求7的方法，其特征在于，进一步包含把该已知地址高阶部分存储到该有效地址高速缓存中的步骤。
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