CN1503255A - 从信息存储介质中读取信息的设备和方法 - Google Patents

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Abstract

从信息存储介质使用读通道读取信息的设备和方法，其中读通道包含数据缓存器。本发明生成包含信息的模拟波形，向读通道提供该模拟波形，并使用一个或多个第一操作参数由该模拟波形生成数字信号。该方法按照实际纠错率对数字信号进行纠错，并判断实际纠错率是否大于纠错率门限。如果实际纠错率超过纠错率门限，那么该方法就采集数字信号，并将采集的数据储存在数据缓存器中，再从该缓存器中读取数字信号，生成一个或多个第二操作参数，并向读通道提供这些一个或多个第二操作参数。此后，该方法使用这一个或多个第二操作参数从信息存储介质中读取信息。

Description

从信息存储介质中读取信息的设备和方法
技术领域
本发明涉及从信息存储介质中读取信息的设备和方法。本发明还涉及对数据读取通道中一个或多个部件的操作进行实时调整的方法。
背景技术
大家知道，自动的介质存储库为读取大量存储介质提供了成本有效的途径。通常，介质存储库包含大量的存储槽，其上可以存放便携数据存储介质。典型的便携数据存储介质有磁带盒、光学存储盒、磁盘盒、电子存储介质，等等。对于“电子存储介质”，申请人指的是诸如PROM、EPROM、EEPROM、Flash PROM、小型快速擦写存储器、智能介质等等的装置。
一个(或多个)存取器通常从存储槽存取数据存储介质，并为了在被访问的介质中读/或写数据，将所访问的介质分发到数据存储设备。适当的电子设备操作存取器和数据存储装置，以便向连接的在线主计算机系统提供信息，和/或从该处接收信息。
磁、光或电的可更换介质都存在可变性。例如，这种可变性包含该介质的生产商之间的不一致性。另外，有的磁/光介质包含有使用脉冲位置调制的编码信息。其它的磁/光介质包含有使用脉冲宽度调制的编码信息。还有一些介质包含使用脉冲位置调制和脉冲宽度调制两种方式编码的信息。另外，随着介质的现代化，也随之产生这样的可变性。
为了将这种介质可变性的不良影响降到最低，需要一种从信息存储介质中读取信息的设备和方法，其中该方法动态地实时(即在介质正被读取时)调节读取通道中一个或多个部件的操作参数。
发明内容
本发明包括使用读取通道从信息存储介质中读取信息的方法和设备，其中读取通道包含数据缓存器。本发明的方法在一时间间隔上读取信息存储介质，并在该时间间隔上生成包括有存储介质中编码的信息的模拟波形，而且在整个时间间隔中向本发明的读取通道提供该模拟波形。读取通道与包括读取通道的一个或多个第一操作参数的控制器进行通信。在时间间隔的第一部分期间，本发明的方法使用一个或多个第一操作参数根据模拟波形生成数字信号。
本发明的方法设置纠错率门限。虽然使用一个或多个第一操作参数形成数字信号，但本发明的方法按照实际纠错率对数字信号进行纠错，而且在时间间隔的第一部分期间，判断实际纠错率是否高于纠错率门限。如果实际纠错率不高于纠错率门限，那么本发明的方法使用一个或多个第一操作参数在整个时间间隔中继续生成数字信号。
可选地，如果实际错误量比纠错门限高，本发明的方法在时间间隔的第一部分期间采集数字信号，将采集的数据储存在数据缓存器中，从缓存器中读取该数据，使用采集的数据生成一个或多个第二操作参数，并且向读通道提供所述一个或多个第二操作参数。此后，本发明的方法使用一个或多个第二操作参数根据模拟波形生成数字信号。
附图说明
结合附图阅读下面的详细说明可更好理解本发明，附图中的类似参考代号指示类似的部分，其中：
图1是本发明的数据存储和检索系统的一个实施例的透视图；
图2是磁带头的轨道布局的图表；
图3是示出本发明的数据存储和检索系统的一个实施例的部件的模块图；
图4是示出本发明的读通道组件的部件的模块图；
图5是示出互连多个读取通道和数据缓存器的通信链路的模块图；
图6是示出复用器/解复用器电路和用来从8个不同测试口采集信息的通信链路的模块图；
图7是示出复用器/解复用器电路和用来从4个不同测试口采集信息的通信链路的模块图；
图8是示出复用器/解复用器电路和用来从2个不同测试口采集信息的通信链路的模块图；
图9是示出复用器/解复用器电路和用来从1个测试口采集信息的通信链路的模块图；
图10是总结从信息存储介质中读取信息的本发明方法的步骤的流程图；而
图11是总结从(N)个测试口采集数据的本发明方法的步骤的流程图。
具体实施例方式
在图解说明中，类似的数字与附图中描述的类似部分相对应。用磁带驱动单元中配置的读通道组件作为实施例对本发明进行说明。但是，下面本发明设备和方法的说明并不意味着本发明局限于从磁带读取信息或数据处理应用，本发明在此一般可用于从信息存储介质读取信息。
图3图解说明了其中可实现本发明优选实施例的硬件和软件环境。除其它程序外，主计算机390包含有存储管理程序310。在某些实施例中，主计算机390包括单台计算机。在可选实施例中，主计算机390包括一台或更多的大型计算机，一个或多个工作站，一个或多个个人计算机，它们的组合，等等。
在主计算机390和诸如数据存储及检索系统320的数据存储及检索系统所管理的辅助存储装置之间，通过通信链路350，352和356传送信息。通信链路350，352和356包括串行互连(诸如RS-232电缆或RS-422电缆)，以太网互连，SCSI互连，光纤信道互连，ESCON互连，FICON互连，局域网(LAN)，专用广域网(WAN)，公共广域网，存储区域网(SAN)，传输控制协议/网际协议(TCP/IP)，因特网，及其组合。
在图3示出的实施例中，数据存储和检索系统320包含数据存储装置130和140。在可选实施例中，本发明的数据存储及检索系统320包括2个以上的数据存储装置。
多个便携数据存储介质360可移动地装在本发明的数据存储及检索系统内。在某些实施例中，多个便携数据存储盒370内装有多个数据存储介质360。每个这样的便携数据存储盒都能够可更换地安装在适当的数据存储装置内。
数据存储和检索系统320还包含管理数据存储装置130和140，及多个便携数据存储盒370的程序逻辑。在可选实施例中，数据存储及检索系统320和主计算机390可共同安装在单一设备内。在这种情况下，例如为了安全或其它原因，主计算机390可与另一个主计算机连接，以便将一组库指令/协议转换成另一组库指令或协议，或将库指令从一个通信接口传向另一个。
主计算机390包括诸如大型机，个人计算机，工作站等的计算机系统，包含有诸如Windows，AIX，Unix，MVS，LINUX等操作系统。(Windows是微软公司的注册商标，AIX和MVS是IBM公司的注册商标，而UNIX是在美国和其它国家通过Open集团专门授权的注册商标。)主计算机390上的存储管理程序310可以包含本领域已知的存储管理型程序的功能，该型管理程序对向数据存储和检索系统(诸如在IBM MVS操作系统中实现的IBM DFSMS)传送数据进行管理。
数据存储和检索系统320包含计算机系统，并且对例如多个磁带机和盒带进行管理。在这样的磁带机实施例中，磁带机130和140可以是本领域已知的任何适当磁带机，例如TotalStorageTM3590磁带机(TotalStorage是IBM公司的注册商标)。同样，磁带盒370也可以是本领域已知的任何合适磁带盒，例如ECCST，Magstar，TotalStorage TM3420、3480、3490E、3580、3590带盒等等。
现在参照图1，自动数据存储和检索系统100如图所示带有第一存储槽壁102和第二存储槽壁104。便携数据存储介质分别存放在这些存储槽内。在某些实施例中，这样的数据存储介质分别安装在便携容器，也就是盒子内。这样的数据存储介质的范例包括磁带，各种磁盘，各种光盘，电子存储介质等等。
本发明的自动数据存储及检索系统包括一个或多个存取器，例如存取器110和120。象图1显示的，存取器110和120沿着位于第一存储槽壁102和第二存储槽壁104之间的通道的轨道170双向运行。存取器是机器人装置，其可从第一存储壁102或第二存储壁104存取便携数据存储介质，并为了在其中读和/或写数据，而将存取的介质传送给数据存储装置130/140，还可将介质送返合适的存储槽。数据存储装置130包含数据存储装置控制器134。数据存储装置140包含数据存储装置控制器144。
装置160包括库控制器。在某些实施例中，库控制器160与计算机集成为一体。操作者输入站150允许用户与本发明的自动数据存储和检索系统100通信。电源部件180和电源部件190都包含一个或多个供电单元，以向安装在本发明的自动数据存储及检索系统内的各个部件供电。输入/输出站172包含以可作枢轴运动的方式附装于系统100侧面的存取门174。便携数据存储盒可放入系统内，或可选择地，通过站172/存取门174从系统内移除。
在数据存储驱动器130和/或140包括磁带机单元的实施例中，该磁带机单元除了别的之外还包含磁带头。现在参照图2，多元件磁带头200包含在磁带上读取或记录信息的多个读/写元件。在某些实施例中，磁带头200包括薄膜磁阻传感器。在图解说明的实施例中，磁带头200可构造成图2所示的那样。磁带头200的长度基本与磁带宽度相对应。在某些实施例中，磁带头200包含32个读/写元件对(标有“RD”和“WD”)，和3组伺服读元件(例如LS1和RS6)，其与3个写在磁带上的伺服区域相对应。在图解说明的实施例中，32个读/写元件对被分成8对一组，即组201，221，241和261。
磁带头200还包含多个伺服传感器，以检测包括磁带上预记录的线性伺服边缘的伺服信号。在图2的实施例中，均具有8个读/写元件对的相邻组被2个轨道分开，具有4个伺服传感器的组占据了这2个轨道。每个具有4个传感器的组可被称为“伺服组”，例如，伺服组211，伺服组231，及伺服组251。
在图解说明的实施例中，磁头200包含了分别制造、然后组装在一起的左和右模块。写和读元件沿着每一模块的长度(也就是说跨越磁带的宽度)横向交替，起初写元件在左模块的位置，而读元件在右模块的相应位置。因此，左模块中的每个写元件与右模块中相应位置上的读元件配对，而且左模块内每个读元件与右模块上相应位置上的写元件相配对，使得写/读元件对与读/写元件对横向交替。
图4示出了本发明的异步读通道组件的一个实施例的部件。在图4图解说明的实施例中，本发明的异步读通道组件包含微处理器接口401，数据缓存器403，互连微处理器接口401和缓存器403的通信链路402。在某些实施例中，数据缓存器403包括一个或多个SRAM装置。在某些实施例中，数据缓存器403有大约4千字节的存储量。在某些实施例中，数据缓存器403包括大约4千字节以上的存储量。
本发明的读通道还包含模数转换器405，均衡器415，中间线性滤波器425，样本插值器435，增益控制模块445，相位误差生成器455，PLL电路465，相位插值器475，路径度量模块486和路径存储器489。与路径存储器489组合在一起的路径度量模块486包括有时被称为最大似然性检测器485的部件。在某些实施例中，本发明的读通道包含PR4最大似然性检测器。在某些实施例中，本发明的读通道包含EPR4最大似然性检测器。
在某些实施例中，本发明的设备包含单一读通道。在某些实施例中，本发明的设备包含多个读通道。在某些实施例中，本发明的设备包含8个读通道。在某些实施例中，本发明的设备包括与2个伺服通道组合在一起的8个读通道。
在用诸如读/写头200这样的读取头从磁带读取信息时，首先形成包括该信息的模拟波形。象ADC 405这样的模数转换器将模拟波形转换成第一数字信号。第一数字信号通过通信链路409提供给均衡器415。通信链路409包含有测试口410。在某些实施例中，均衡器415包括有限脉冲响应(“FIR”)滤波器。这样的FIR滤波器整形第一数字信号以产生第二数字信号。
通信链路411互连接测试410和数据缓存器403。在某些实施例中，通信链路411包含一个或多个互连测试410和一个或多个数据口的通信链路，将一个或多个数据口和一个或多个复用器互连的一个或多个通信链路，将一个或多个复用器与一个或多个解复用器互连的一个或多个通信链路，以及将一个或多个解复用器与数据缓存器403互连的一个或多个通信链路。
均衡器415中形成的第二数字信号通过通信链路419提供给中间线性滤波器(mid-linear filter)。通信链路419包含测试口420。中间线性滤波器425在样本单元的中部确定均衡信号的值。中间线性滤波器425生成包括均衡信号和样本单元中部的均衡信号值的第三数字信号。
通信链路421互连测试口420和数据缓存器403。在某些实施例中，通信链路421包含互连测试口420和一个或多个数据口的一个或多个通信链路，将一个或多个数据口与一个或多个复用器互连的一个或多个通信链路，将一个或多个复用器与一个或多个解复用器互连的一个或多个通信链路，以及将一个或多个解复用器与数据缓存器403互连的一个或多个通信链路。
中间线性滤波器425中形成的第三数字信号通过通信链路429提供给样本插值器435。通信链路429包含测试口430。样本插值器435从中间线性滤波器425接收第三数字信号，并使用PLL电路465的输出在同步采样时间上估计均衡信号。本发明用同步采样时间表示位单元(bit cell)时钟到达的时间。PLL电路465提供这个时间。样本插值器435提供第四同步数字信号。
通信链路431互连测试口430和数据缓存器403。在某些实施例中，通信链路431包含互连测试口430和一个或多个数据口的一个或多个通信链路，将一个或多个数据口与一个或多个复用器互连的一个或多个通信链路，将一个或多个复用器与一个或多个解复用器互连的一个或多个通信链路，以及将一个或多个解复用器与数据缓存器403互连的一个或多个通信链路。
样本插值器435形成的第四数字信号通过通信链路439提供给增益控制模块445。通信链路439包含测试口440。增益控制模块445调节第四信号的幅度，以形成具有被设置成最大似然性检测器485所需的预定水平的幅度的第五数字信号。第五数字信号通过通信链路448提供给最大似然性检测器485。通信链路448包含测试口480。通信链路481互连测试口480和数据缓存器403。最大似然性检测器的输出是通信链路492上的数据和通信链路493上的数据有效信号。
通信链路481互连测试口480和数据缓存器403。在某些实施例中，通信链路481包含互连测试口480和一个或多个数据口的一个或多个通信链路，将一个或多个数据口与一个或多个复用器互连的一个或多个通信链路，将一个或多个复用器与一个或多个解复用器互连的一个或多个通信链路，以及将一个或多个解复用器与数据缓存器403互连的一个或多个通信链路。
增益控制模块445形成的第五数字信号也通过通信链路449提供给相位误差生成器455。通信链路449包含测试口450。相位误差生成器455估计第五数字信号的相位，并生成误差信号。
通信链路451互连测试口450和数据缓存器403。在某些实施例中，通信链路451包含将测试口450和一个或多个数据口互连的一个或多个通信链路，将一个或多个数据口与一个或多个复用器互连的一个或多个通信链路，将一个或多个复用器与一个或多个解复用器互连的一个或多个通信链路，和将一个或多个解复用器与数据缓存器403互连的一个或多个通信链路。
相位误差生成器455通过通信链路459将相位误差信号提供给PLL电路465。通信链路459包含有测试口460。通信链路461互连测试口460和数据缓存器403。在某些实施例中，通信链路461包含互连测试口460和一个或多个数据口的一个或多个通信链路，将一个或多个数据口与一个或多个复用器互连的一个或多个通信链路，将一个或多个复用器与一个或多个解复用器互连的一个或多个通信链路，以及将一个或多个解复用器与数据缓存403互连的一个或多个通信链路。
PLL电路465对相位误差生成器455提供的相位误差进行处理，其过滤该相位误差，并确定同步位单元边界的位置。同步位单元边界的位置分别通过通信链路469和478提供给相位插值器475和样本插值器435。通信链路469包含测试470。通信链路478包含测试口479。
通信链路471互连测试口470和数据缓存器403。在某些实施例中，通信链路471包含互连测试口470和一个或多个数据口的一个或多个通信链路，将一个或多个数据口与一个或多个复用器互连的一个或多个通信链路，将一个或多个复用器与一个或多个解复用器互连的一个或多个通信链路，以及将一个或多个解复用器与数据缓存器403互连的一个或多个通信链路。
图5示出了通道0，1，2，3，4，5，6和7这8个读通道和数据缓存器403之间的互连。在某些实施例中，SRAM装置590包括数据缓存器403。通道0，1，2，3，4，5，6和7中的每一个都包含均衡器415，中间线性滤波器425，样本插值器435，增益控制模块445，相位误差生成器455，PLL电路465，相位插值器475和最大似然性检测器485。通道0，1，2，3，4，5，6和7中的每一个还包含通信链路407，409，417，419，427，429，437，439，447，448，449，457，459，467，469，477，487，492和493。通道0，1，2，3，4，5，6和7中的每一个还包含测试口410，420，430，440，450，460，470，479，480和490。
通道0，1，2，3，4，5，6和7中的每一个还包含通信链路411，421，431，441，451，461，471，481和491。在图5图解说明的实施例中，通信链路411，421，431，441，451，461，471，481和491配置在与数据口502和504互连的通道0上。同样，通信链路411，421，431，441，451，561，471，481和491配置在分别互连数据口512/514，522/544，532/534，542/544，552/554，562/564和572/574的通道1，2，3，4，5，6和7上。
数据口502/504分别通过通信链路506/508与复用器模块580进行通信。数据口512/514分别通过通信链路516/518与复用器模块580进行通信。数据口522/524分别通过通信链路526/528与复用器模块580进行通信。数据口532/534分别通过通信链路536/538与复用器模块580进行通信。数据口542/544分别通过通信链路546/548与复用器模块580进行通信。数据口552/554分别通过通信链路556/558与复用器模块580进行通信。数据口562/564分别通过通信链路566/568与复用器模块580进行通信。数据口572/574分别通过通信链路576/578与复用器模块580进行通信。
复用器模块580通过一个或多个通信链路与解复用器模块581进行通信。解复用器模块581通过将SRAM模块591，592，593，594，595，596，587和598与SRAM 590分别互连的通信链路582，583，584，585，586，587，588和589向SRAM 590提供数据。复用器模块580和解复用器模块581的设计，以及将复用器模块580和解复用器模块581互连的通信链路的数量是用于采集数据的测试口的数量的函数。
例如，如果本发明的设备被用来从8个通道实时采集数据，那么就使用图6的实施例，其中复用器模块580包括复用器600，610，620，630，640，650，660和670。在这个8通道的数据采集实施例中，没有使用解复用器。如果本发明的设备被用来从4个通道实时采集数据，那么就使用图7的实施例，其中复用器模块580包括复用器700，710，720和730，而且其中解复用器模块581包含解复用器705，715，725和735。复用器700，710，720和730分别使用通信链路707，717，727和737向解复用器705，715，725和735分别提供数据。
如果本发明的设备被用来从2个通道实时采集数据，那么就使用图8的实施例，其中复用器模块580包括复用器800和810，而且其中解复用器模块581包含解复用器805和815。复用器800，810分别使用通信链路807，817向解复用器805和815分别提供数据。如果本发明的设备被用来从1个通道实时采集数据，那么就使用图9的实施例，其中复用器模块580包括复用器900，而且其中解复用器模块581包含解复用器905。复用器900使用通信链路907向解复用器905提供数据。
在某些实施例中，图4，5，6，7，8和9中说明的装置，测试口，通信链路等等都通过硬连线电路来实现。在某些实施例中，图4，5，6，7，8和9说明的部分或所有装置，测试口，通信链路等等可通过专用处理器实现。在某些实施例中，图4，5，6，7，8和9说明的部分或所有装置，测试口，通信链路等等可通过高速通用编程处理器实现。在某些实施例中，图4，5，6，7，8和9说明的部分或所有装置，测试口，通信链路等等可包括一个或多个专用集成电路，即“ASIC”。
本发明包含使用本发明的读通道从信息存储介质读取信息的方法。现在参照图10，本发明的方法在步骤1005中提供在其上编码有信息的信息存储介质。在某些实施例中，这样的信息存储介质包括磁存储介质，光学存储介质，电子存储介质，和/或其组合。对于”磁存储介质”，本发明用其表示其中一种或多种磁性质可被差动调节以便在其中对信息进行编码的介质。对于“光学存储介质”，本发明用其表示其中一种或多种光学性质可被差动调节以便在其中可信息进行编码的介质。对于“电子存储介质”，本发明用其表示诸PROM，EPROM，EEPROM，快速擦写PROM，小型快速擦写存储器，智能介质等等的装置。
在步骤1010中，针对一个或多个包括本发明的读通道的部件，本发明的方法选择一个或多个初始操作参数，也就是第一操作参数。对于“读通道”，本发明用其表示被用来从信息存储介质检索信息，对该信息进行调整/放大/纠错，并将其传送给一个或多个提出请求的计算机的装置。在某些实施例中，本发明的读通道包含在图4，5，6，7，8和9中提及的装置和通信链路。
在某些实施例中，步骤1010由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1010由诸如主计算机390(图1，3)的主计算机执行。在某些实施例中，步骤1010由诸如控制器160(图1)的数据存储及检索系统控制器执行。在某些实施例中，步骤1010由使用诸如站150(图1)的操作者输入站的用户执行。
在某些实施例中，步骤1010的初始操作参数包括在制造读取通道装置时建立的那些操作参数。在某些实施例中，步骤1010的初始操作参数包括在制造读取通道时建立的那些操作参数。在某些实施例中，步骤1010的初始操作参数包括在制造一个或多个读通道装置时建立的那些操作参数，其中结合在制造读通道时确定的一个或多个操作参数。在某些实施例中，一个或多个初始操作参数被储存在诸如控制器134(图1，3)和/或144(图1，3)的数据存储装置控制器内。
在步骤1020中，本发明的方法设置纠错门限。如上所述，本发明的读通道包含纠错模块495。步骤1020的纠错门限包括最大可接受差错率，即在到达最大可接受差错率时对提供给纠错模块的数字信号进行一次或多次校正。在某些实施例中，纠错门限由用户决定。而在某些实施例中，纠错门限被设置在安装于数据存储装置控制器内的固件中。在某些实施例中，纠错门限被设置在安装于数据存储及检索系统控制器内的固件中。在某些实施例中，纠错门限由系统用户设置。而在某些实施例中，纠错门限由主计算机决定。
本领域技术人员可以理解，在一时间段上从信息存储介质读取信息。象上面说明的，本发明的方法首先形成包括在信息存储介质中编码的信息的模拟波形。模拟波形在该时间间隔上连续形成。在该时间间隔上，根据该模拟波形形成数字信号。在步骤1025中，在时间间隔的第一部分中，本发明的方法使用步骤1010的第一操作参数从信息存储介质读取信息。
在步骤1030中，本发明的方法对使用第一操作参数形成的数字信号进行纠错。步骤1030还包含确定实际的纠错率。在某些实施例中，步骤1030由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)的存储装置控制器执行。在某些实施例中，步骤1030由诸如主计算机390(图1，3)的主计算机执行。在某些实施例中，步骤1030由诸如控制器160(图1)这样的数据存储及检索系统控制器执行。
在步骤1040中，本发明的方法判断步骤1030的实际纠错率是否比步骤1020的纠错门限高。在某些实施例中，步骤1040由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1040由诸如主计算机390(图1，3)这样的主计算机执行。在某些实施例中，步骤1040由诸如控制器160(图1)这样的数据存储和检索系统控制器执行。在某些实施例中，步骤1040由使用诸如站150(图1)这样的操作者输入站的用户执行。
如果本发明的方法在步骤1040判断实际纠错率不比纠错门限高，那么本发明的方法从步骤1040转为步骤1005，并继续使用第一操作参数从信息存储介质读取信息。可选择的是，如果本发明的方法在步骤1040判断实际纠错率比纠错门限高，那么本发明的方法调整一个或多个读通道装置的操作参数，以降低实际的纠错率。
更特别的是，如果本发明的方法在步骤1040判断实际纠错率比纠错门限高，那么本发明的方法就从步骤1040转为步骤1050，其中本发明的方法选择一个或多个读通道装置以进行优化。在某些实施例中，这一个或多个读通道装置从包括以下装置的组中挑选：均衡器415，中间线性滤波器425，样本插值器435，增益控制模块445，相位误差生成器455，PLL电路465，相位插值器475，及最大似然性检测器485。
在某些实施例中，步骤1050由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1050由诸如主计算机390(图1，3)这样的主计算机执行。在某些实施例中，步骤1050由诸如控制器160(图1)这样的数据存储和检索系统控制器执行。在某些实施例中，步骤1050由使用诸如站150(图1)这样的操作者输入站的用户执行。
在步骤1060中，本发明的方法从步骤1050选择的一个或多个测试口收集数据。在某些实施例中，步骤1060包含激活这些一个或多个测试口，例如一个或多个测试口410，420，430，440，450，470，479，480和490。在某些实施例中，步骤1060包含从这些一个或多个测试口向诸如数据缓存器403这样的数据缓存器传送数据。
在某些实施例中，步骤1060包含从配置在单个读通道上的单个测试口收集信息。在某些实施例中，步骤1060包含从配置在单个读通道上的多个测试口收集信息。在某些实施例中，步骤1060包含从配置在多个读通道上的多个测试口收集信息。
在某些实施例中，步骤1060由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1060由诸如主计算机390(图1，3)这样的主计算机执行。在某些实施例中，步骤1060由诸如控制器160(图1)这样的数据存储和检索系统控制器执行。
在步骤1070中，本发明的方法将步骤1060收集的信息存储在诸如数据缓存器403的数据缓存器中。在步骤1080中，控制器读取步骤1070中存储的信息。在某些实施例中，步骤1080由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1080由诸如主计算机390(图1，3)这样的主计算机执行。在有些实施例中，步骤1080由诸如控制器160(图1)这样的数据存储和检索系统控制器执行。
通过使用在步骤1080中读取的信息，在步骤1090中，本发明的方法针对步骤1050中选择的装置生成经过调整的操作参数。在某些实施例中，步骤1090由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1090由诸如主计算机390(图1，3)这样的主计算机执行。在某些实施例中，步骤1090由诸如控制器160(图1)这样的数据存储及检索系统控制器执行。
在步骤1095中，步骤1090的经过调整的操作参数被提供给步骤1050中选择的装置。在某些实施例中，步骤1095由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1095由诸如主计算机390(图1，3)这样的主计算机执行。在某些实施例中，步骤1095由诸如控制器160(图1)这样的数据存储及检索系统控制器执行。
在某些实施例中，步骤1095包含使用一个或多个通信链路407，417，427，437，447，457，467，477和487传送经过调整的操作参数。本发明的方法从步骤1095转为步骤1040，并继续进行。
图11简述了使用一个或多个测试口从一个或多个读通道采集数据的本发明方法的步骤。本发明的方法从其中选择一个或多个测试口的步骤1050(图10)转为步骤1110，在该步骤中本发明的方法将这些一个或多个选定测试口的输出设置为信号源。在某些实施例中，步骤1110由诸如装置控制器134(图1，3，4)或装置控制器144(图1，3，4)这样的存储装置控制器执行。在某些实施例中，步骤1110由诸如主计算机390(图1，3)的主计算机执行。在某些实施例中，步骤1110由诸如控制器160(图1)这样的数据存储及检索系统控制器执行。
在步骤1115中，本发明的方法使能SRAM内核。在某些实施例中，步骤1115由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1115由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1115由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1120中，本发明的方法为SRAM的输入选择(N)个数据通道。在某些实施例中，(N)是等于或大于1、并且等于或小于8的整数。如果数据是从单一读通道中的单一测试口采集的数据，那么(N)就设为1。如果数据是从8个不同的读通道采集的数据，那么(N)就设为8。在某些实施例中，步骤1120由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1120由诸如主计算机390的主计算机执行。在某些实施例中，步骤1120由诸如控制器160的数据存储及检索系统控制器执行。
在步骤1125中，本发明的方法选择触发信号(trigger)。对于“触发信号”，本发明用其表示启动数据采集的信号。在某些实施例中，触发信号包括来自于实际纠错率大于纠错率门限的纠错模块495的信号。在某些实施例中，触发信号包括来自读取头在记录介质的校准区上的纠错模块495的信号，即“DSS”触发信号。在某些实施例中，触发信号包括来自诸如控制器134(图1，3，4)的数据存储装置控制器的信号。在某些实施例中，触发信号包括来自诸如控制器160(图1)的数据存储及检索系统控制器的信号。在某些实施例中，触发信号包括来自诸如主计算机390(图1，3)的主计算机的信号。在某些实施例中，触发信号包括来自诸如操作者输入站150(图1)的操作者输入站的信号。
在步骤1130中，本发明的方法设置SRAM以采集每第8/(N)个时钟的数据。在某些实施例中，步骤1135由诸如装置控制器134/144的存储装置控制器执行。在某些实施例中，步骤1135由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1135由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1135中，本发明的方法选择MUX/DEMUX模块以进行数据采集。例如，如果从8个不同的测试口采集数据，那么本发明的方法就选择图6示出的MUX模块。如果从4个不同测试口采集数据，那么本发明的方法就选择图7示出的MUX/DEMUX模块。如果从2个不同测试口采集数据，那么本发明的方法就选择图8示出的MUX/DEMUX模块。如果从1个测试口采集数据，那么本发明的方法就选择图8示出的MUX/DEMUX模块。在某些实施例中，步骤1135由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1135由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1135由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1140中，本发明的方法禁止外部SRAM写功能。在某些实施例中，步骤1140由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1140由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1140由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1145中，本发明的方法设置SRAM接口以便在检测到选择的触发信号时开始采样。在某些实施例中，步骤1145由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1145由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1145由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1150中，本发明的方法使能选定的触发信号。在某些实施例中，步骤1150由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1150由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1150由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1155中，本发明的方法进行等待，直至检测到选定的触发信号。在某些实施例中，步骤1155由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1155由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1155由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1160中，本发明的方法判断是否检测到选定的触发信号。在某些实施例中，步骤1160由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1160由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1160由诸如控制器160这样的数据存储及检索系统控制器执行。如果本发明的方法在步骤1160判断还没有检测到选定的触发信号，那么本发明的方法就从步骤1160转到步骤1155。
可选择的是，如果本发明的方法在步骤1160判断已经检测到选定的触发信号，那么本发明的方法就从步骤1160转到步骤1165，其中本发明的方法在步骤1050(图10)选择的测试口上收集数据。在某些实施例中，步骤1165由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1165由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1165由诸如控制器160这样的数据存储及检索系统控制器执行。
在步骤1170中，本发明的方法判断数据缓存器是否已填满。在某些实施例中，步骤1175由诸如装置控制器134或装置控制器144这样的存储装置控制器执行。在某些实施例中，步骤1170由诸如主计算机390这样的主计算机执行。在某些实施例中，步骤1170由诸如控制器160这样的数据存储及检索系统控制器执行。如果本发明的方法在步骤1170判断数据缓存器已填满，那么本发明的方法从步骤1170转到步骤1180(图10)。可选择的是，如果本发明方法在步骤1170判断数据缓存器没有填满，那么本发明的方法就从步骤1170转到步骤1165，其中本发明的方法继续在选择的通道上收集数据。
本发明的方法如图10和11所述的实施例可分别实施。此外，在某些实施例中，图10和/或11中提及的单独步骤可以组合，排除，或重定序。
范例I和II进一步向本领域技术人员说明了如何实施及使用发明，以及如何识别其实施例。但是，只由附加权利要求定义的发明范围并不局限于这些范例。
范例I
在范例I中，从配置在使用DSS触发信号的8个不同读通道上的测试口410采集第一数字信号，即均衡器415的输入。表I列出了各个寄存器，寄存器设置，和为以后分析而采集第一数字信号的步骤的说明。在某些实施例中，在表I中示出的寄存器被配置在微处理器接口401上。如果在该范例中，数据缓存器有大约4KB的储存容量，那么8个信号源中的每一个都分配了大约500B的存储容量。
在某些实施例中，在表I中示出的寄存器被配置在数据存储及检索系统控制器内。在某些实施例中，在表I中示出的寄存器被配置在主计算机内。
表I
    寄存器    设置  说明
    XR_TPSEL0_M    X′00′  将测试口0的输出设置为均衡器的输入
    XR_RAMCTL1_M    X′20′  使能SRAM内核
    XR_RAMCTL2_M    X′A8′  为SRAM的输入选择数据通道禁用微处理器触发信号使能DSS触发信号禁用字节比较的触发信号保持SRAM接口在复位模式禁止SRAM进行任何外部微处理器写入设置SRAM在每个时钟采集数据
    XR_RAMMUX1_M    X′00′  将MUX-B选为SRAM源将测试口0选为MUX-B输入
    XR_RAMADDIH_M    X′00′  禁用外部SRAM写功能
    XR_RAMTRIGX_M    X′00′  设置SRAM接口在检测到DSS时开始采样
    XR_RAMCTL2_M    X′A0′  使能SRAM接口
    XR_RAMSTAT_M    如果＝X′80′如果＝X′00′  那么SRAM已满那么SRAM未满
范例II
在范例II中，从使用存储装置微处理器触发信号的读通道5上的测试口410采集第一数字信号，即均衡器415的输入。表II列出了各个寄存器，寄存器设置，以及为以后分析而采集第一数字信号的步骤的说明。在某些实施例中，在表II中示出的寄存器被配置在微处理器接口401上。在该范例中，数据缓存器的所有存储能力都分配给从单一信号源采集的数据。
在某些实施例中，在表II中示出的寄存器被配置在数据存储及检索系统控制器内。在某些实施例中，在表II中示出的寄存器被配置在主计算机内。
表II
    寄存器   设置     说明
    XR_TPSEL0_M   X′00′     将测试口0的输出设置为均衡器的输入
    XR_RAMCTL1_M   X′20′     使能SRAM内核
    XR_RAMCTL2_M   X′CB′     为SRAM的输入选择数据通道使能微处理器触发信号禁用DSS触发信号禁用字节比较的触发信号保持SRAM接口在复位模式禁止SRAM的任何外部微处理器写入设置SRAM在每第8个时钟采集数据
    XR_RAMMUX1_M   X′4A′     将MUX-C选为SRAM源将测试口0选为MUX-B输入
    XR_RAMADDIH_M   X′00′     禁用外部SRAM写功能
    XR_RAMTRIGX_M   X′00′     设置SRAM接口在检测到DSS时开始采样
    XR_RAMCTL2_M   X′C3′     使能SRAM接口
    XR_RAMTRIGX_M   X′80′     开始在通道5上收集数据
    XR_RAMSTAT_M   如果＝X′80′如果＝X′00′     那么SRAM已满那么SRAM未满
本发明包含制造产品，该产品包括具有配置其中的计算机可读程序代码的计算机可用介质，所述程序代码用于使用本发明的读通道组件从信息存储介质读取数据。本发明还包括可用于可编程计算机处理器的计算机程序产品，其中具有计算机可读程序代码，用于实现使用本发明的读通道组件从信息存储介质读取数据的方法。
虽然本发明的优选实施例已详细说明，但应当理解，本领域技术人员显然可以在不脱离如下面权利要求所述的本发明范围的情况下完成这些实施例的修改和调整。

Claims (47)

1.一种读通道，包括：
模数转换器；
均衡器；
互连所述均衡器和所述模数转换器的第一通信链路，其中所述第一通信链路包括第一测试口；
数据缓存器；
互连所述第一测试口和所述缓存器的第二通信链路；
微处理器接口；
互连所述数据缓存器和所述微处理器接口的第三通信链路；
互连所述微处理器接口和所述均衡器的第四通信链路。
2.根据权利要求1的读通道，还包括：
中间线性滤波器；
互连所述中间线性滤波器和所述均衡器的第五通信链路，其中所述第五通信链路包括第二测试口；
互连所述中间线性滤波器和所述数据缓存器的第六通信链路；
互连所述微处理器接口和所述中间线性滤波器的第七通信链路。
3.根据权利要求2的读通道，还包括：
样本插值器；
互连所述中间线性滤波器和所述样本插值器的第八通信链路，其中所述第八通信链路包括第三测试口；
互连所述样本插值器和所述数据缓存器的第九通信链路；
互连所述微处理器接口和所述样本插值器的第十通信链路。
4.根据权利要求3的读通道，还包括：
增益控制模块；
互连所述增益控制模块和所述样本插值器的第十一通信链路，其中所述第十一通信链路包括第四测试口；
互连所述增益控制模块和所述数据缓存器的第十二通信链路；
互连所述微处理器接口和所述增益控制模块的第十三通信链路。
5.根据权利要求4的读通道，还包括：
相位误差生成器；
互连所述增益控制模块和所述相位误差生成器的第十四通信链路，其中所述第十四通信链路包括第五测试口；
互连所述相位误差生成器和所述数据缓存器的第十五通信链路；
互连所述微处理器接口和所述相位误差生成器的第十六通信链路。
6.根据权利要求5的读通道，还包括：
PLL电路；
互连所述相位误差生成器和所述PLL电路的第十七通信链路，其中所述第十七通信链路包括第六测试口；
互连所述PLL电路和所述数据缓存器的第十八通信链路；
互连所述微处理器接口和所述PLL电路的第十九通信链路。
7.根据权利要求6的读通道，还包括：
相位插值器；
互连所述PLL电路和所述相位插值器的第二十通信链路，其中所述第二十通信链路包括第七测试口；
互连所述第七测试口和所述数据缓存器的第二十一通信链路；
互连所述相位插值器和所述样本插值器的第二十二通信链路，其中所述第二十二通信链路包括第八测试口；
互连所述第八测试口和所述数据缓存器的第二十三通信链路；
互连所述微处理器接口和所述相位插值器的第二十四通信链路。
8.根据权利要求7的读通道，还包括：
最大似然性检测器；
互连所述增益控制模块和所述最大似然性检测器的第二十五通信链路，其中所述第二十五通信链路包括第九测试口；
互连所述第九测试口和所述数据缓存器的第二十六通信链路；
互连所述微处理器接口和所述最大似然性检测器的第二十七通信链路。
9.根据权利要求8的读通道，还包括：
纠错模块；
互连所述纠错模块和所述最大似然性检测器的第二十八通信链路，其中所述第二十八通信链路包括第十测试口；
互连所述第九测试口和所述数据缓存器的第二十九通信链路；
互连所述微处理器接口和所述纠错模块的第三十通信链路。
10.一种专用集成电路，包括：
(N)个读通道；
SRAM存储装置，其中所述SRAM存储装置能够与所述(N)个通道中的每个通信；
微处理器接口，其中所述微处理器接口能够读取所述SRAM存储装置，而且其中所述微处理器接口能够与所述(N)个读通道中的每个通信，其中(N)等于或大于1，而且等于或小于8。
11.根据权利要求10的专用集成电路，其中(N)为8。
12.根据权利要求10的专用集成电路，其中所述(N)个读通道中的每个包括：
模数转换器；
均衡器；
互连所述均衡器和所述模数转换器的第一通信链路，其中所述第一通信链路包括第一测试口；
互连所述第一测试口和所述数据缓存器的第二通信链路；
互连所述数据缓存器和所述微处理器接口的第三通信链路；
互连所述微处理器接口和所述均衡器的第四通信链路。
13.根据权利要求12的专用集成电路，其中所述(N)个读通道中的每个还包括：
中间线性滤波器；
互连所述中间线性滤波器和所述均衡器的第五通信链路，其中所述第五通信链路包括第二测试口；
互连所述中间线性滤波器和所述数据缓存器的第六通信链路；
互连所述微处理器接口和所述中间线性滤波器的第七通信链路。
14.根据权利要求13的专用集成电路，其中所述(N)个读通道中的每个还包括：
样本插值器；
互连所述中间线性滤波器和所述样本插值器的第八通信链路，其中所述第八通信链路包括第三测试口；
互连所述样本插值器和所述数据缓存器的第九通信链路；
互连所述微处理器接口和所述样本插值器的第十通信链路。
15.根据权利要求14的专用集成电路，其中所述(N)个读通道中的每个还包括：
增益控制模块；
互连所述增益控制模块和所述样本插值器的第十一通信链路，其中所述第十一通信链路包括第四测试口；
互连所述增益控制模块和所述数据缓存器的第十二通信链路；
互连所述微处理器接口和所述增益控制模块的第十三通信链路。
16.根据权利要求15的专用集成电路，其中所述(N)个读通道中的每个还包括：
相位误差生成器；
互连所述增益控制模块和所述相位误差生成器的第十四通信链路，其中所述第十四通信链路包括第五测试口；
互连所述相位误差生成器和所述数据缓存器的第十五通信链路；
互连所述微处理器接口和所述相位误差生成器的第十六通信链路。
17.根据权利要求16的专用集成电路，其中所述(N)个读通道中的每个还包括：
PLL电路；
互连所述PLL电路和所述相位误差生成器的第十七通信链路，其中所述第十七通信链路包括第六测试口；
互连所述PLL电路和所述数据缓存器的第十八通信链路；
互连所述微处理器接口和所述PLL电路的第十九通信链路。
18.根据权利要求17的专用集成电路，其中所述(N)个读通道中的每个还包括：
相位插值器；
互连所述PLL电路和所述相位插值器的第二十通信链路，其中所述第二十通信链路包括第七测试口；
互连所述第七测试口和所述数据缓存器的第二十一通信链路；
互连所述相位插值器和所述样本插值器的第二十二通信链路，其中所述第二十二通信链路包括第八测试口；
互连所述第八测试口和所述数据缓存器的第二十三通信链路；
互连所述微处理器接口和所述相位插值器的第二十四通信链路。
19.根据权利要求18的专用集成电路，其中所述(N)个读通道中的每个还包括：
最大似然性检测器；
互连所述增益控制模块和所述最大似然性检测器的第二十五通信链路，其中所述第二十五通信链路包括第九测试口；
互连所述第九测试口和所述数据缓存器的第二十六通信链路；
互连所述微处理器接口和所述最大似然性检测器的第二十七通信链路。
20.根据权利要求19的专用集成电路，其中所述(N)个读通道中的每个还包括：
纠错模块；
互连所述纠错模块和所述最大似然性检测器的第二十八通信链路，其中所述第二十八通信链路包括第十测试口；
互连所述第十测试口和所述数据缓存器的第二十九通信链路；
互连所述微处理器接口和所述纠错模块的第三十通信链路。
21.使用读通道从信息存储介质读取信息的方法，包括的步骤有：
在一时间间隔上生成包括所述信息的模拟波形；
在整个所述时间间隔上向所述读通道提供所述模拟波形；
提供包括所述读通道的一个或多个第一操作参数的控制器；
向所述读通道提供所述一个或多个第一操作参数；
使用所述一个或多个第一操作参数，根据所述模拟波形，在所述时间间隔的整个第一部分上生成数字信号；
设置纠错率门限；
按照实际纠错率，在所述时间间隔的所述第一部分期间对所述数字信号纠错；
判断所述实际纠错率是否大于所述纠错率门限；
如果所述实际纠错率不大于所述纠错率门限，继续在所述时间间隔中使用所述一个或多个第一操作参数生成所述数字信号；
如果所述实际纠错率大于所述纠错率门限，则：
在所述时间间隔的所述第一部分中，将所述数字信号储存在所述数据缓存器中；
在所述时间间隔的所述第一部分中，由所述控制器从所述缓存器中读取所述数字信号；
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二操作参数；
在所述时间间隔的所述第一部分中，向所述读通道提供所述一个或多个第二操作参数；
在所述时间间隔的第二部分中，使用所述一个或多个第二操作参数生成所述数字信号。
22.根据权利要求21的方法，其中所述读通道包括均衡器，而其中所述控制器包括一个或多个第一均衡器操作参数，还包括的步骤有：
向所述均衡器提供所述一个或多个第一均衡器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一均衡器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二均衡器操作参数；
在所述时间间隔的所述第一部分中，向所述均衡器提供所述一个或多个第二均衡器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二均衡器操作参数生成所述数字信号。
23.根据权利要求21的方法，其中所述读通道包括中间线性滤波器，而其中所述控制器包括一个或多个第一中间线性滤波器操作参数，还包括的步骤有：
向所述中间线性滤波器提供所述一个或多个第一均衡器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一中间线性滤波器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二中间线性滤波器操作参数；
在所述时间间隔的所述第一部分中，向所述中间线性滤波器提供所述一个或多个第二中间线性滤波器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二中间线性滤波器操作参数生成所述数字信号。
24.根据权利要求21的方法，其中所述读通道包括样本插值器，而其中所述控制器包括一个或多个第一样本插值器操作参数，包括的步骤还有：
向所述样本插值器提供所述一个或多个第一样本插值器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一样本插值器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二样本插值器操作参数；
在所述时间间隔的所述第一部分中，向所述样本插值器提供所述一个或多个第二样本插值器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二样本插值器操作参数生成所述数字信号。
25.根据权利要求21的方法，其中所述读通道包括增益控制模块，而其中所述控制器包括一个或多个第一增益控制模块操作参数，包括的步骤还有：
向所述增益控制模块提供所述一个或多个第一增益控制模块操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一增益控制模块操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二增益控制模块操作参数；
在所述时间间隔的所述第一部分中，向所述增益控制模块提供所述一个或多个第二增益控制模块操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二增益控制模块操作参数生成所述数字信号。
26.根据权利要求21的方法，其中所述读通道包括相位误差生成器，而其中所述控制器包括一个或多个第一相位误差生成器操作参数，包括的步骤还有：
向所述相位误差生成器提供所述一个或多个第一相位误差生成器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一相位误差生成器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二相位误差生成器操作参数；
在所述时间间隔的所述第一部分中，向所述相位误差生成器提供所述一个或多个第二相位误差生成器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二相位误差生成器操作参数生成所述数字信号。
27.根据权利要求21的方法，其中所述读通道还包括PLL电路，而其中所述控制器包括一个或多个第一PLL电路操作参数，包括的步骤还有：
向所述PLL电路提供所述一个或多个第一PLL电路操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一PLL电路操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二PLL电路操作参数；
在所述时间间隔的所述第一部分中，向所述PLL电路提供所述一个或多个第二PLL电路操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二PLL电路操作参数生成所述数字信号。
28.根据权利要求21的方法，其中所述读通道包括相位插值器，而其中所述控制器包括一个或多个第一相位插值器操作参数，包括的步骤还有：
向所述相位插值器提供所述一个或多个第一相位插值器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一相位插值器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二相位插值器操作参数；
在所述时间间隔的所述第一部分中，向所述相位插值器提供所述一个或多个第二相位插值器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二相位插值器操作参数生成所述数字信号。
29.根据权利要求21的方法，其中所述读通道包括最大似然性检测器，而其中所述控制器包括一个或多个第一最大似然性检测器操作参数，包括的步骤还有：
向所述最大似然性检测器提供所述一个或多个第一最大似然性检测器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一最大似然性检测器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，通过所述控制器生成一个或多个第二最大似然性检测器操作参数；
在所述时间间隔的所述第一部分中，向所述样本插值器提供所述一个或多个第二最大似然性检测器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二最大似然性检测器操作参数生成所述数字信号。
30.一种制造产品，包括具有配置于其中的计算机可读程序代码的计算机可用介质，所述程序代码使用读通道从信息存储介质读取信息，其中所述制造产品还包括控制器和一个或多个用于所述读通道的第一操作参数，而且其中所述读通道包括数据缓存器，计算机可读程序代码包括一系列完成以下操作的计算机可读程序步骤：
在一时间间隔中生成包括所述信息的模拟波形；
在整个所述时间间隔中向所述读通道提供所述模拟波形；
向所述读通道提供所述一个或多个第一操作参数；
使用所述一个或多个第一操作参数在所述时间间隔的整个第一部分中根据所述模拟波形生成数字信号；
设置纠错率门限；
在所述时间间隔的第一部分中，按照实际纠错率对所述数字信号纠错；
判断所述实际纠错率是否高于所述纠错率门限；
如果所述实际纠错率没有所述纠错率门限高，在整个所述时间间隔中使用所述一个或多个第一操作参数继续生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，将所述数字信号储存在所述数据缓存器中；
在所述时间间隔的所述第一部分中，通过所述控制器从所述缓存器读取所述数字信号；
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二操作参数；
在所述时间间隔的所述第一部分中，向所述读通道提供所述一个或多个第二操作参数。
在所述时间间隔的所述第二部分中，使用所述一个或多个第二操作参数生成所述数字信号。
31.根据权利要求30的制造产品，其中所述读通道包括均衡器，而且其中所述控制器包括一个或多个第一均衡器操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述均衡器提供所述一个或多个第一均衡器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一均衡器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二均衡器操作参数；
在所述时间间隔的所述第一部分中，向所述均衡器提供所述一个或多个第二均衡器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二均衡器操作参数生成所述数字信号。
32.根据权利要求30的制造产品，其中所述读通道包括中间线性滤波器，而且其中所述控制器包括一个或多个第一中间线性滤波器操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述中间线性滤波器提供所述一个或多个第一均衡器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一中间线性滤波器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二中间线性滤波器操作参数；
在所述时间间隔的所述第一部分中，向所述中间线性滤波器提供所述一个或多个第二中间线性滤波器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二中间线性滤波器操作参数生成所述数字信号。
33.根据权利要求30的制造产品，其中所述读通道包括样本插值器，而且其中所述控制器包括一个或多个第一样本插值器操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述样本插值器提供所述一个或多个第一样本插值器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一样本插值器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二样本插值器操作参数；
在所述时间间隔的所述第一部分中，向所述样本插值器提供所述一个或多个第二样本插值器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二样本插值器操作参数生成所述数字信号。
34.根据权利要求30的制造产品，其中所述读通道包括增益控制模块，而且其中所述控制器包括一个或多个第一增益控制模块操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述增益控制模块提供所述一个或多个第一增益控制模块操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一增益控制模块操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二增益控制模块操作参数；
在所述时间间隔的所述第一部分中，向所述增益控制模块提供所述一个或多个第二增益控制模块操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二增益控制模块操作参数生成所述数字信号。
35.根据权利要求30的制造产品，其中所述读通道包括相位误差生成器，而且其中所述控制器包括一个或多个第一相位误差生成器操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述相位误差生成器提供所述一个或多个第一相位误差生成器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一相位误差生成器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二相位误差生成器操作参数；
在所述时间间隔的所述第一部分中，向所述相位误差生成器提供所述一个或多个第二相位误差生成器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二相位误差生成器操作参数生成所述数字信号。
36.根据权利要求30的制造产品，其中所述读通道包括PLL电路，而且其中所述控制器包括一个或多个第一PLL电路操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述PLL电路提供所述一个或多个第一PLL电路操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一PLL电路操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二PLL电路操作参数；
在所述时间间隔的所述第一部分中，向所述PLL电路提供所述一个或多个第二PLL电路操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二PLL电路操作参数生成所述数字信号。
37.根据权利要求30的制造产品，其中所述读通道包括相位插值器，而且其中所述控制器包括一个或多个第一相位插值器操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述相位插值器提供所述一个或多个第一相位插值器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一相位插值器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二相位插值器操作参数；
在所述时间间隔的所述第一部分中，向所述相位插值器提供所述一个或多个第二相位插值器操作参数；
在所述时间间隔的所述第二部分中，使用所述一个或多个第二相位插值器操作参数生成所述数字信号。
38.根据权利要求30的制造产品，其中所述读通道包括最大似然性检测器，而且其中所述控制器包括一个或多个第一最大似然性检测器操作参数，所述计算机可读程序代码还包括一系列执行以下操作的计算机可读程序步骤：
向所述最大似然性检测器提供所述一个或多个第一最大似然性检测器操作参数；
在所述时间间隔的所述第一部分中，使用所述一个或多个第一最大似然性检测器操作参数生成所述数字信号；
如果所述实际纠错率比所述纠错率门限高，则：
在所述时间间隔的所述第一部分中，由所述控制器生成一个或多个第二最大似然性检测器操作参数；
在所述时间间隔的所述第一部分中，向所述样本插值器提供所述一个或多个第二最大似然性检测器操作参数；
在所述时间间隔的第二部分中，使用所述一个或多个第二最大似然性检测器操作参数生成所述数字信号。
39.可用于可编程计算机处理器的计算机程序产品，其中实现有计算机可读程序代码，用于使用读通道从信息存储介质读取信息，其中所述读通道包括数据缓存器，包括：
使所述可编程计算机处理器在一时间间隔中生成包括所述信息的模拟波形的计算机可读程序代码；
使所述可编程计算机处理器在整个所述时间间隔上向读通道提供所述模拟波形的计算机可读程序代码，其中所述读通道包括数据缓存器；
使所述可编程计算机处理器向所述读通道提供一个或多个第一操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的整个第一部分中使用所述一个或多个第一操作参数根据所述模拟波形生成数字信号的计算机可读程序代码；
使所述可编程计算机处理器检索纠错率门限的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内按照实际纠错率对所述数字信号纠错的计算机可读程序代码；
使所述可编程计算机处理器判断所述实际纠错率是否大于所述纠错率门限的计算机可读程序代码；
如果所述实际纠错率不大于所述纠错率门限，使所述可编程计算机处理器在整个所述时间间隔中使用所述一个或多个第一操作参数继续生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分内将所述数字信号存储在所述数据缓存器中的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内从所述缓存器读取所述数字信号的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内生成一个或多个第二操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述读通道提供所述一个或多个第二操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的第二部分内使用所述一个或多个第二操作参数生成所述数字信号的计算机可读程序代码。
40.根据权利要求39的计算机程序产品，其中所述读通道还包括均衡器，还包括：
一个或多个第一均衡器操作参数；
使所述可编程计算机处理器向所述均衡器提供所述一个或多个第一均衡器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一均衡器操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二均衡器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述均衡器提供所述一个或多个第二均衡器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二均衡器操作参数生成数字信号的计算机可读程序代码。
41.根据权利要求39的计算机程序产品，其中所述读通道还包括中间线性滤波器，还包括：
一个或多个第一中间线性滤波器操作参数；
使所述可编程计算机处理器向所述中间线性滤波器提供所述一个或多个第一中间线性滤波器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一中间线性滤波器操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二中间线性滤波器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述中间线性滤波器提供所述一个或多个第二中间线性滤波器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二中间线性滤波器操作参数生成所述数字信号的计算机可读程序代码。
42.根据权利要求39的计算机程序产品，其中所述读通道还包括样本插值器，还包括：
一个或多个第一样本插值器操作参数；
使所述可编程计算机处理器向所述样本插值器提供一个或多个第一样本插值器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一样本插值器操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二样本插值器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述样本插值器提供所述一个或多个第二样本插值器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二样本插值器操作参数生成所述数字信号的计算机可读程序代码。
43.根据权利要求39的计算机程序产品，其中所述读通道还包括增益控制模块，还包括：
一个或多个第一增益控制模块操作参数；
使所述可编程计算机处理器向所述增益控制模块提供一个或多个第一增益控制模块操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一增益控制模块操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二增益控制模块操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述增益控制模块提供所述一个或多个第二增益控制模块操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二增益控制模块操作参数生成所述数字信号的计算机可读程序代码。
44.根据权利要求39的计算机程序产品，其中所述读通道还包括相位误差生成器，还包括：
一个或多个第一相位误差生成器操作参数；
使所述可编程计算机处理器向所述相位误差生成器提供一个或多个第一相位误差生成器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一相位误差生成器操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二相位误差生成器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述相位误差生成器提供所述一个或多个第二相位误差生成器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二相位误差生成器操作参数生成所述数字信号的计算机可读程序代码。
在所述时间间隔的所述第一部分内，向所述相位误差生成器提供所述一个或多个第二相位误差生成器操作参数；
在所述时间间隔的所述第二部分内，使用所述一个或多个第二相位误差生成器操作参数生成所述数字信号。
45.根据权利要求39的计算机程序产品，其中所述读通道还包括PLL电路，还包括：
一个或多个第一PLL电路操作参数；
使所述可编程计算机处理器向所述PLL电路提供所述一个或多个第一PLL电路操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一PLL电路操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二PLL电路操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述PLL电路提供所述一个或多个第二PLL电路操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二PLL电路操作参数生成所述数字信号的计算机可读程序代码。
46.根据权利要求39的计算机程序产品，其中所述读通道还包括相位插值器，还包括：
一个或多个第一相位插值器操作参数；
使所述可编程计算机处理器向所述相位插值器提供所述一个或多个第一相位插值器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一相位插值器操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二相位插值器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述相位插值器提供所述一个或多个第二相位插值器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二相位插值器操作参数生成所述数字信号的计算机可读程序代码。
47.根据权利要求39的计算机程序产品，其中所述读通道还包括最大似然性检测器，还包括：
一个或多个第一最大似然性检测器操作参数；
使所述可编程计算机处理器向所述最大似然性检测器提供所述一个或多个第一最大似然性检测器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分中使用所述一个或多个第一最大似然性检测器操作参数生成所述数字信号的计算机可读程序代码；
如果所述实际纠错率大于所述纠错率门限，可使所述可编程计算机处理器在所述时间间隔的所述第一部分中生成一个或多个第二最大似然性检测器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第一部分内向所述最大似然性检测器提供所述一个或多个第二最大似然性检测器操作参数的计算机可读程序代码；
使所述可编程计算机处理器在所述时间间隔的所述第二部分内使用所述一个或多个第二最大似然性检测器操作参数生成所述数字信号的计算机可读程序代码。
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