CN1503327A - 弛豫、低缺陷绝缘体上SiGe及其制造方法 - Google Patents

弛豫、低缺陷绝缘体上SiGe及其制造方法 Download PDF

Info

Publication number
CN1503327A
CN1503327A CNA2003101163084A CN200310116308A CN1503327A CN 1503327 A CN1503327 A CN 1503327A CN A2003101163084 A CNA2003101163084 A CN A2003101163084A CN 200310116308 A CN200310116308 A CN 200310116308A CN 1503327 A CN1503327 A CN 1503327A
Authority
CN
China
Prior art keywords
layer
relaxation
sige
basically
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003101163084A
Other languages
English (en)
Other versions
CN1265431C (zh
Inventor
保罗・D・阿格尼罗
保罗·D·阿格尼罗
・W・比代尔
斯蒂芬·W·比代尔
・H・丹纳德
罗伯特·H·丹纳德
・G・多迈尼古奇
安佐尼·G·多迈尼古奇
E・弗盖尔
凯思·E·弗盖尔
拉・K・萨达纳
蒂文德拉·K·萨达纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1503327A publication Critical patent/CN1503327A/zh
Application granted granted Critical
Publication of CN1265431C publication Critical patent/CN1265431C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/52—Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Abstract

本发明给出了形成基本上弛豫和低缺陷SGOI衬底材料的热混合方法。本方法包括一个形成图案的步骤，它被用来形成这样一种结构，该结构至少包括在抵抗Ge扩散的阻挡层顶上形成的SiGe岛，使SiGe层形成岛以这样一种方式改变了作用在每一条岛边缘的局部力，使得弛豫力大于反抗弛豫的力。在形成图案的层边缘上恢复力的短缺允许最终SiGe薄膜比起连续薄膜要进一步弛豫。

Description

弛豫、低缺陷绝缘体上SiGe及其制造方法
发明领域
本发明涉及制造一种半导体衬底材料的方法，更具体地讲，涉及制造一种基本上弛豫的、低缺陷绝缘体上SiGe(SiGe-on-insulator，SGOI)衬底材料的方法。本发明也涉及具有上述性质的一种SGOI衬底材料以及至少包括本发明SGOI衬底材料的结构。
发明背景
在半导体工业中，对互补金属氧化物半导体(CMOS)应用，用应变的、基于Si的异质结构以得到高的载流子迁移率结构，已经作了巨大的努力。传统上，为了提高NFET和PFET的性能，已有技术中的实现方法是在厚的(从约1到约5微米的量级)弛豫SiGe缓冲层上生长应变层。
虽然对已有技术的异质结构报导了高的通道电子迁移率；但用厚的SiGe缓冲层有几个与之相连的值得注意的缺点。首先，厚的SiGe缓冲层通常不易和已有的，基于Si的CMOS工艺结合起来。第二，缺陷密度，包括线位错(TD)和失配位错，是从约106到约108缺陷/cm2，这对于实际的VLSI(非常大规模集成)应用来讲，仍是太高了。第三，已有技术结构的性质排除SiGe缓冲层的选择性生长，以使用应变Si，和无应变Si和SiGe材料的各器件的电路很难，在某些情况下，近于不可能集成出来。
为了在Si衬底上形成弛豫的(relaxed)SiGe材料，已有技术的方法通常生长一层均匀的或渐变的，或阶梯的SiGe层，其厚度超过亚稳临界厚度(也即这样的厚度，超过该厚度位错将形成以释放应力)并使失配位错和相关的线位错，在SiGe层中形成。已经用了各种缓冲结构以企图增加在结构中失配位错区的长度从而来减小TD密度。
当典型的已有技术下亚稳的应变SiGe层在足够高的温度下被退火时，失配位错将会形成并生长，从而解除薄膜中的全部应变。换言之，薄膜开始时的弹性应变因晶格的塑性应变的发生而被解除。对已有技术下在SOI衬底上生长的亚稳应变SiGe，实验表明，在绝大多数退火/氧化条件下，失配位错的形成，对于大于700℃的温度，发生在退火过程的早期阶段。这些缺陷中的许多在结构的高温退火期间或者被消耗掉或者被湮灭，然而，在氧化期间，原始失配阵列的表面形态仍保持着。
另外，已有技术中用热扩散来制造SGOI衬底材料的方法不能完全地使SiGe合金层弛豫。而是，最终SiGe晶格只是扩张平衡值的一部分，因为在氧化期间，对于SiGe薄膜任何一个给定的小的企图弛豫的值，在它各个边上都有邻近体积，它们作用一个反抗弛豫的力。例如，已经观察到，当用已有技术热混合方法来形成SGOI衬底材料时，在某种条件下，最后SiGe合金的弛豫，对于一个特定的SOI起始晶片和一初始SiGe合金层，会在40到70％之间的某个值上饱和。
这种饱和意味着，在应变释放机构和弹性能之间达到一种平衡条件，这种平衡，在部分弛豫，部分受压应变的SGOI材料中保持着。为了使一个受压应变层完全弹性弛豫(没有缺陷形成)薄膜的侧向(也即平行于衬底表面)尺寸必须以某种方式增加。迄今为止，已有技术没有提供任何一种方法以增加SiGe合金薄膜的侧向尺寸以使弛豫力大于反抗弛豫的力。
鉴于已有技术中制造一种基本弛豫SGOI衬底材料方法具有的上述问题，存在对新的和改进方法的一种持续的需要，以对于一个SOI衬底，能够形成基本上弛豫的单晶SiGe缓冲层。术语“基本上弛豫”或“高度弛豫”是指这样的一种SGOI衬底，其中最终的SiGe合金被弛豫约50％到约100％。另外100％弛豫表明该SiGe层有一个(非应变的)金刚石立方晶格，其晶格常数由Ge的比例决定，它在三个主晶格方向都是相等的。
发明概述
本发明的一个目的是提供制造一种薄的，高质量SGOI衬底材料的方法。
本发明的另外一个目的是提供制造一种薄的，高质量SGOI衬底材料的方法，而这种衬底材料有与之相关的相当高程度的弛豫(50％或更高)。
本发明的又一个目的是提供制造一种薄的，高质量SGOI衬底材料的方法，而这种衬底材料基本没有或没有与之相关的表面缺陷。
本发明的再一个目的是提供制造一种薄的，高质量的SGOI衬底材料的方法，这种衬底材料具有显著更少的与之相关的晶体缺陷密度。
本发明的又一个目的是提供制造一种薄的，高质量的SGOI衬底材料的方法，该方法用了和互补金属氧化物半导体(CMOS)处理步骤兼容的处理步骤。
本发明的另外一个目的是提供制造一种薄的，高质量的，基本上弛豫的SGOI衬底材料，在形成应变Si层时，它能够用作一个晶格失配的模板，也即衬底。
本发明的又一个目的是提供应变Si/基本弛豫SGOI结构，它有高的载流子迁移率，这在高性能CMOS应用中是有用的。
这些和其他的目的和优点，在本发明中用这样的一种方法来获得的，其中用一个形成图案的步骤，在Ge扩散阻挡层顶上形成包含单晶Si和应变SiGe合金的小岛或部分弛豫SiGe层的小岛的结构。使Si和SiGe层形成岛状图案以这样的方式改变了作用在每一小岛边缘上的局部力，使得弛豫力大于反抗弛豫的力。在有图案层边缘上缺乏恢复力就使得最终的SiGe膜比起连续膜要进一步弛豫。
该Ge扩散阻挡层能够作为一种黏滞性媒质，在其上膜岛能够发生侧向运动，但这只有在岛的线性尺度足够小时才发生。多么小才是“足够小”，这一点依赖于弛豫薄膜的厚度，作用在界面上总的侧向应力和材料的力学性质。SiGe岛能够发生侧向膨胀所处的温度决定于被埋Ge阻挡层的黏滞-弹性性质。具体讲也即，阻挡Ge扩散的阻挡层表现出黏滞性(它流动)的温度。这能够用离子注入方法在Ge阻挡层内引入杂质来控制。例如，把硼注入Ge阻挡层能够用来降低岛发生应变弛豫的温度。
图案小岛增强弛豫的概念也能够延伸到直接在Si岛上的SiGe合金层高温、原地(in situ)选择性的生长，而Si岛则是在原来连续的薄的绝缘体上硅层上通过形成图案的方法形成的。该原地弛豫SiGe岛于是能够作为晶格模板供选择性地Si生长，这将导致在Si层中的拉伸应变。一种选择性外延Si生长方法也能够用于在弛豫SiGe岛上生长应变硅层。
本发明用于一种形成基本上弛豫的、低缺陷SGOI衬底材料的方法，包括以下步骤：
在一第一单晶Si层表面上形成一层SixGe1-x层，其中x＝0或小于1的一个数，而所述第一单晶Si层和下面能抵抗Ge扩散的阻挡层有一个界面；
使所述SixGe1-x层和所述第一单晶Si层形成图案以提供一个有图案的结构；以及
在某个温度加热所述有图案的结构，该温度允许在有图案的层内应变的弛豫，以及以后Ge在整个有图案的第一单晶Si层和有图案的SixGe1-x层中的内扩散，从而在一部分阻挡层的顶部形成一层基本上被弛豫的单晶SiGe层。
在本发明的另一个方法中，用了下述步骤：
在一第一单晶Si层表面上形成一层SixGe1-x层，其中x＝0或小于1的一个数，而所述第一单晶Si层和下面能抵抗Ge扩散的阻挡层有一个界面；
在某个温度下第一次加热所述各层，该温度允许Ge在整个第一单晶Si层和SixGe1-x层中的内扩散，以在阻挡层的顶上形成或者部分弛豫的或者充分应变的单晶SiGe层；
在单晶SiGe层上形成图案；以及
在某个温度下第二次加热单晶SiGe层，该温度允许单晶SiGe层的进一步弛豫，以在一部分阻挡层的顶上形成一层基本上弛豫的单晶SiGe层。
本发明的用来形成基本上弛豫，低缺陷SGOI衬底材料的又一种方法包括以下步骤：
使一第一单晶Si层形成一事先确定几何形状的图案；以及在所述几何形状上选择性地生长一层外延SiGe层，其生长温度允许所述SiGe层原地弛豫，从而形成一层基本上弛豫的SiGe区域。
在前面所述的本发明的方法中，形成图案层的几何形状通常是正方形或矩形。形成图案以这样的方式用来改变作用在每一条岛边缘上局部力的作用，以使弛豫力大于反抗弛豫的力。在形成图案层边缘上恢复力的缺乏使得最后的SiGe薄膜比起薄是连续的情况下弛豫得更多。除了SiGe层的增强弛豫以外，由于岛被允许弹性地弛豫(通过在氧化层上的侧向膨胀)而不是塑性地(通过引入释放应变的缺陷)，最后的缺陷密度被减少了。
注意，由本发明的上述任何一个实施方案形成的基本上弛豫的单晶SiGe层包含SixGe1-x层和第一单晶Si层的均匀的混合。另外，基本弛豫的单晶SiGe层有最少的表面缺陷和减少了的晶体缺陷密度。
接着上述处理步骤，可以在基本上弛豫单晶SiGe层的顶上选择性地外延生长一层应变Si层，以形成应变Si/基本上弛豫的SiGe这个能够用于多种高性能CMOS应用中的异质结构。
在本发明的某些应用中，第一单晶Si层和阻挡层是绝缘体上硅(SOI)结构的组成部分。在另外一些应用中，阻挡层是在半导体衬底表面的顶上形成的，之后在阻挡层上形成第一单晶硅层，后面一种衬底材料是一种非SOI衬底。
在本发明的另一个应用中，第一单晶Si层是一个非常薄的层，其厚度约50nm或更小。薄的起始单晶层的使用，在减少形成最后SGOI厚度和Ge浓度所需的氧化量是有用的，在图形岛的曝露侧壁的氧化必须减小的情况下，这是有用的。
本方法也研究了用没有形成图案的Ge阻挡层(也即阻挡层是连续的)或形成图案的阻挡层(也即，分开和隔离的区域或小岛，它们被围以半导体材料)。
在本发明的另一个应用中，在加热该结构以前，在SixGe1-x合金层顶上形成一层Si帽层。本发明的这个实施方案提供了热力学稳定的(从防止缺陷生成的意义上)，薄的，基本上弛豫的绝缘体上SiGe(SGOI)衬底材料。注意，当结合着高质量，基本弛豫的绝缘体上SiGe材料采用“薄”这个术语时，表明通过该本发明方法形成的均匀的SiGe层的厚度约2000nm或更小，而其厚度在约10到约200nm是更为可取的。
本发明的另一个方面涉及用上述方法形成的绝缘体上SiGe(SGOI)衬底材料。具体地讲，本发明的衬底材料包含一片含Si衬底，在含硅衬底顶上有抵抗Ge扩散的一个绝缘区域；和在绝缘区域顶上的一层基本上弛豫的SiGe层，其中基本上弛豫的SiGe层有约2000nm或更小的厚度，约50％或更大的测得弛豫值，基本上没有或没有表面缺陷，和约5×106/cm2或更小的晶体缺陷密度。
本发明的又一个方面涉及一种异质结构，它至少包括上述衬底材料。具体地讲，本发明的该异质结构包含一片含硅衬底，在含硅衬底的顶上有一个低抗Ge扩散的绝缘区域；以及在绝级区域顶上有一层基本上弛豫的SiGe层，其中基本上弛豫的SiGe层有约2000nm或更小的厚度，约50％或更大的测得的弛豫值，基本上没有或没有表面缺陷，和约5×106/cm2或更小的晶体缺陷密度；和在基本上弛豫的SiGe层的顶上形成的一层应变的Si层。
本发明的其他方面除了涉及作为其他晶格失调结构的模板，而该模板至少包括本发明的绝缘体上SiGe衬底材料，还涉及超晶格结构。
附图简述
图1A-1F是给出本发明在用于制造高度弛豫，低缺陷SGOI衬底材料的第一个实施方案的基本处理步骤的图示(截面图)。
图2A-2B是给出本发明的另一个实施方案的图示(截面图)，其中在SiGe合金层顶上形成一层Si帽层，而SiGe合金层是在一个没有形成图案的(1A)或形成图案的衬底上(1B)。
图3A-3F是给出本发明在用于制造高度弛豫，低缺陷的SGOI衬底材料的第二个实施方案的基本处理步骤的图示(截面图)。
图4是用本发明的SGOI衬底材料能够形成的一个结构。
图5A-5C是给出本发明在用于制造高度弛豫，低缺陷的SGOI材料的第三个实施方案的基本处理步骤的图示(截面图)。
发明详述
现在将参照本应用的附图详细叙述本发明提供制造更薄的，高质量的，高度弛豫的绝缘体上SiGe衬底材料的方法，而这种衬底材料可用作为以后外延Si生长的一个晶格失配的模板。注意在附图中用相同的参政数示表示相同的和/或对应的元件。
先参照图1A和图1B，它们给出两种不同类型的能用在本发明的初始衬底材料。具体地讲，在图1A-1B中画出的初始衬底材料包含含硅半导体衬底10，在含硅半导体衬底10的表面顶上的一层能抵抗Ge扩散的阻挡层12(后面称阻挡层)，以及在阻挡层的顶上的第一单晶Si层14，它有小于约1×105缺陷/cm2的失配位错和TD位错密度。在图中所画出的两种初始结构的差别在于，在图1A中，阻挡层在整个结构上连续地存在着，而在图1B中，阻挡层以分立的和隔开的区域岛存在着，它们被半导体材料，也即层10和14包围着，因而在图1A所示的结构包括一个没有图案的阻挡层，而图1B中的初始结构包括一个有图案的阻挡层。
不论阻挡层是有图案还是没有图案，该初始结构可以是一种绝缘体上硅(SOI)衬底材料，其中区域12是一个被埋氧化物区域(BOX)，它把第一单晶硅层14和含Si半导体衬底10电隔离开。所谓“含硅”此处是指一种至少包含硅的半导体衬底，解释性的例子包括，但不限于：Si，SiGe，SiC，SiGeC，Si/Si，Si/SiC，Si/SiGeC等，而预形成的绝缘体上硅(SOI)结构可以包括在该结构中存在的任意数目的被埋氧化层(连续，非连续，或连续和非连续的混合物)。
该SOI衬底可以用本领域技术人员所熟知的常规的SIMOX(用氧离子注入来分开)方法，以及在共同转让给Sadaua等人的美国专利，专利号09/861,593，2001年5月21日提交；09/861,594，2001年5月21日提交；09/861,590，2001年5月21日提交；09/861,596，2001年5月21日提交；以及09/884,670，2001年6月19日以及美国专利NO.5，930634所提到的各种SIMOX方法来形成，各个专利的全部内容在此插入以供参考。注意，在590应用中公布的方法此处能用于制造在图1B中所示的有图案的衬底。
或者，SOI衬底材料也可以用其他常规方法制造，包括，例如，热键合和切割方法。
除了SOI衬底外，在图1A和图1B中所示的衬底也可以是一种非SOI衬底，它用常规的淀积方法以及光刻和腐蚀(当制造一有图案的衬底时用)。具体讲，当使用非SOI衬底时，初始结构用在含硅衬底表面顶部通过常规的淀积或热生长方法淀积一层Ge扩散阻挡层，如果需要的话可用常规的光刻工艺和腐蚀来使阻挡层形成图案，之后再用常规淀积方法，包括，例如，化学蒸汽淀积(CVD)，等离子体辅助CVD，溅射，蒸发，化学溶液淀积或外延Si生长，以在阻挡层的顶部形成一层单晶硅层。
在图1A和1B中所示初始结构的阻挡层12包含任何一种绝缘材料，它对Ge的扩散有高度的抵抗能力。这种绝缘并抵抗Ge扩散材料的例子包括，但不限于，氧化物或氮化物的晶体或非晶体。
初始结构各层的厚度依赖于制造它们时所用的方法。然而典型地讲，单晶Si层14有从大约1到大约2000nm的厚度，高度优选的是小约10到约200nm的厚度。在阻挡层12(也即抵抗Ge扩散的层)的情况下，该层可以有从约1到约1000nm的厚度，高度优选的是从约20到约200nm的厚度。含硅衬底层，也即层10的厚度，与本发明无关。注意，上述厚度只是示例性的，决不限止本发明的范围。
为了简单起见，本发明的其余步骤只用图1A中所示的初始结构。然而这些其余的步骤对图1B中所示的初始结束一样很好用。
图1C画出在单晶Si层14的顶部上形成一层SixGe1-x层16(其中x是0或小于1的数)以后所形成的结构。以后把“SixGe1-x”层称为一层SiGe合金层。本发明中的该SiGe合金层可以包含有高达99.99原子百分数的Ge(这时x小于1)，以及锗Ge(这时x＝0)，也即包含100原子百分数Ge的SiGe合金。在本发明的一个实施方案中，SiGe合金层中Ge的含量最好在约0.1到约99.9原子百分数之间，Ge的原子百分数在约10到约35之间则更好，在该图中，参照数13指在阻挡层12和单晶硅Si层14之间的界面。
按照本发明，在单晶Si层14的顶上形成SiGe合金是用一种在领域内技术人员所熟知的常规的外延方法，这种方法能够(i)生长一层热力学稳定的(在某一临界厚度下)SiGe合金，或(ii)生长一层亚稳的并且没有缺陷，即没有失配位错和TD位错的SiGe合金层。能够满足条件(i)或(ii)的这种生长方法的示例包括，但不限于：低压化学蒸汽淀积(LPCVD)超高其空化学蒸汽淀积(UHVCVD)，大气压化学蒸汽淀积(APCVD)，分子来外延(MBE)和等离子体增强化学蒸汽淀积(PECVD)。
在本发明这一时刻，所形成的SiGe合金层可以有不同厚度，但典型地，层16可以有从约10到约500nm的厚度，而厚度从约20到约200nm则更可取。
在本发明的另一个实施方案中，参阅图2A-2B，在进行本发明的加热步骤以前，在SiGe合金层16的顶部上，形成一层选用帽层18。在本发明中所用的选用帽层包含任意Si材料，包括，但不限于：外延硅(epi-Si)，非晶态硅(a：Si)，单晶或多晶Si或它们的任意组合，包括复合层。在一个优选实施方案中，该帽层包含epi Si。注意，层16和18可以在同一反应室内，也可不在同一反应室内形成。
当有选用帽层18时，它有从约1到约100nm的厚度，其厚度在约1到约30nm则可取。该选用帽层可用包括前面所述外延生长方法在内的任何一种熟知的淀积方法来形成。
在本发明的一个实施方案中，在单晶Si层的表面上，最好形成一层厚度从约1到约200nm的SiGe合金(Ge原子百分数为15和20)层，之后在SiGe合金属的顶部形成厚度从约1到100nm的Si帽层。
接着，该结构，不论它有没有选用Si帽层，使主形成图案以得到如图1D中所画出的结构。具体地讲，该结构，不论它有没有选用Si帽层，被用常规光刻工艺和腐蚀的方法使具有图案。该光刻工艺的步骤包括在结构的表面上，即或者在SiGe合金属或者在选用Si帽层的顶上布以光致抗蚀剂(没有画出)，再把光致抗蚀剂曝露在所有图案的幅射之下，再用一种常规的抗蚀显影剂以在光致抗蚀剂中建立图案。注意具有图形的光致抗蚀剂保护了这一部分结构，同时把结构的其他部分曝露出来。接着，在把具有图案的光致抗蚀剂留在原地的同时，把结构的曝露部分腐蚀到阻挡层12的顶部再停下。在某些实施方案中，腐蚀步骤就这样的去掉了SiGe合金层的曝露部分以及在SiGe合金曝露部分以下的单晶Si层，而在另外的实施方案中，选用Si帽被首先腐蚀，而之后在它下面的SiGe合金层和单晶Si层才被除去。
腐蚀步骤可以用单一腐蚀步骤或者用多重腐蚀步骤来实现以形成，例如，在图1D中所示的结构。无论进行单一或多重腐蚀步骤，可以用常规的干式腐蚀方法，如象反应-离子腐蚀，等离子体腐蚀，离子束腐蚀，激光切除或它们的任何组合来进行腐蚀。除了干式腐蚀外，本发明同样考虑到，该腐蚀步骤也可以包括用湿性化学腐蚀方法，或者用湿性和干性腐蚀的结合来实现。当用湿性化学腐蚀时，用一种比起除去氧化物或氮化物，对除去Si具有高度选择性的化学腐蚀剂，在腐蚀以后，在本发明的过程的这一刻，同常规的抗蚀剂脱去过程来去除具有图形的光致抗蚀剂。
SiGe层16，Si层14，还有，如果存在的话，选择性使用的帽层18这些有图案的层这里称为一个岛。注意，虽然图中只画出一个单一的岛结构的形成，本发明也考虑到在阻挡层12的表面上形成多个这种岛结构。这些岛在尺寸上通常是小的，其侧向横度大约为500μm或更小。可取地，这些岛有从约0.01μm到100μm的侧向宽度。应当注意到由本发明所形成的岛的宽度必须足以允许SiGe薄膜的弛豫，这要通过保证在岛区域内弛豫的力大于抵抗弛豫的力。
在某些实施方案中，可以在本发明的这一时刻在SiGe合金层16有图案的表面顶上来形成选用Si帽层。本发明的这个实施方案没有在本发明中具体地画出。
接着把包含上述岛的有图案的结构加热，也即退火，其温度要允许有应变的SiGe合金层的弛豫并使以后Ge通过第一单晶Si层14，SiGe合金层16，以及，如果存在的话，选用Si帽层内扩散，从而在阻挡层顶上形成基本上弛豫，单晶SiGe层20(参阅图1E)。弛豫退火可以和内扩散退火分开进行，或者结合成一个退火过程。加热可以在一个管式炉中进行或者用快速热退火(RTA)设备。注意在加热步骤中，在层20的顶上形成一层氧层22。该氧化层，典型地但不总是，要在加热步骤后用常规的湿性腐蚀方法从结构中除去，其中使用象HF这样对于去除氧化物比起SiGe来有高度化学腐蚀剂。该氧化层也可以用像反应离子腐蚀这样的干性腐蚀方法除去。
注意当氧化层被除去后，能够在层20的顶上形成一层第二层单晶Si层，而本发明的上述处理步骤可以重复任意多次以得到一个多层的，被弛豫的SiGe衬底材料。
本发明的加热步骤以后形成的氧化层具有一个可变化的厚度，其范围从约2到约2000nm，而从约2到500nm是更可取的。
具体地讲，本发明的加热步骤是一个退火步骤，它在温度从约900°到1350℃下进行，而在从温度约1200℃到1335℃间进行则是更可取的。另外，本发明的加热步骤能够在某个氧化气氛中进行，这可以包括至少一种含氧气体，如象O2，NO，N2O，H2O(水蒸汽)，臭氧，空气及其化类似的含氧气体。该含氧气体可以互相混合(如象O2和NO混合)，或者该气体可以用一种惰性气体来稀释，如象He，Ar，N2，Xe，Kr或Ne。
加热步骤进行的时间可以不同，典型的范围是从约10到约1800分钟，而时间从约60到约600分钟是更可取的。加热步骤可以在一个单一的目标温度下进行，或者能够用各种渐变率和均热时间组成的不同的渐变和均热周期。
该加热步骤能够在氧化气氛中进行，以获得一个表面氧化层，即层22，它对Ge原子起到扩散阻挡层的作用。因此一旦在结构表面形成氧化层，Ge就变得陷在阻挡层12和氧化层22之间。随着表面氧化层的厚度增加，Ge在层14，16以及选用层18中的分布就变得愈来愈均匀，但它被持续地并有效地防止侵入氧化层。所以在加热步骤中当该(现在已被均匀化了)层被减薄时，那么相对Ge的比例就要增加。本发明中，当加热步骤在约1200°到约1320°的温度下，在一个稀释的含氧气体中进行时，获得有效的热混合。
这里也考虑去用一个特定的加热周期，这种加热周期是基于SiGe合金层的熔点。在这种情况下，温度调整到稍低于SiGe合金的熔点。
注意，如果氧化进行得太快，则Ge不能从表面氧化物/SiGe界面足够快地扩散，并或者通过氧化物输送(并失去)，或者Ge的界面湿度变得太高以致温度将达到合金的融点。
本发明的加热步骤所起的作用是(1)以允许在退火期间Ge原子更快的扩散从而保持一均匀的分布；以及(2)使(一开始)有应变的层受到一个热供给，以促使达到平衡构型。在进行该加热步骤以后，该结构包括一个均匀的，基本弛豫的SiGe合金层，也即层20，它夹在阻挡层12和表面氧化层22之间。
该加热步骤也可以在一个非氧化气氛中进行。在这种情况下，该退火只是使Ge在第一单晶Si和SiGe层中均匀化。在图案的岛的侧向尺寸非常小，从而结构的氧化可以由于侧壁的侧向氧化而消耗的情况下，则该退火步骤是更可取的。
按照本发明，基本上弛豫的SiGe层20有约2000nm或更小的厚度，而在约10到200nm的厚度则更可取。注意在本发明中形成的基本上弛豫的SiGe层比起已有技术中的SiGe缓冲层要薄，而其缺陷密度，包括失配位错和线位错，约为5×106缺陷/cm2或者更少。
在本发明中形成的基本上弛豫的SiGe层的最终Ge的成份在从约0.1到约99.9原子百分数，而Ge的原子百分数在约10到约35则更可取。基本上消除应力的SiGe层20的另一个特征是它有一个约50％或更大的测量到的晶格松弛度，如果测量到的晶格松弛度是从约75到100％则更可取。注意到在本发明中100％的松弛度是最为可取的。
如前所述，表面氧化层22在本发明的这一阶段可以被除去，以提供绝缘体上SiGe衬底材料，例如，图1F所示。
上述讨论，连同图1A-1F所图示，是本发明的第一个实施方案的代表。下面将参照图3A-3F，更详细地讨论第二个实施方案，它包括在形成图案之前有一个局部的消除应力的加热步骤。
图3A给出一个本发明第二个实施方案所用的起始结构(它含Ge阻挡层12夹在单晶硅层14和含硅衬底10之间)。注意在图3A中所示的结构与图1A中所示的结构相同。除了利用这个具体的初始结构外，在图1B中所示的结构也可以用到。
接着，用以前所述的处理步骤在第一单晶Si层14的顶上形成SiGe合金层16，以得到如图3B所示的结构。在本发明的方法的这个时刻，可以在SiGe合金层顶上形成选用Si帽层18，在这以后，让该结构，不论有没有选用Si帽层，经受一第一加热步骤，它在这样的一个温度下进行，该温度允许Ge通过第一单晶Si层和SixGe1-x层的内扩散，从而形成在阻挡层12顶上的部分地弛豫或者完全应变的单晶SiGe层19。本发明的第一加热步骤在约900℃到约1335℃的温度下进行，而在约1150°到约1320℃之间的温度下进行则更为可取。
另外，本发明的第一加热步骤是在一种氧化氧氛中进行，该气氛至少包括一种含氧气体，如象O2，NO，N2O，H2O(蒸汽)，臭氧，空气以及其他类似含氧气体。含氧气体可以相互混合(例如O2和NO的混合物，或者该气体可以用某种惰性气体来稀释，如象用He，Ar，N2，Xe，Kr，或Ne。第一加热步骤可以进行不同的时间，典型地在从约10到约1800分钟的范围内，而在约60到600分钟时间的范围内则更为可取。该第一加热步骤可以在某个单一的目标温度下进行，也可以用各种渐变率和均热时间组成的不同的渐变和匀热周期。
在第一加热步骤以后所形成的结构在，例如，图3C中所示。注意，第一加热步骤在阻挡层12表面顶上形成或者部分弛豫的，或者完全应变的SiGe层19。另外还注意，在本发明的这一时刻，在部分弛豫的SiGe层的顶上开始形成一层薄的氧化层。然而为了清楚起见，这层薄的氧化层在图中已被略去。
接着，如同以前讨论的那样，使SiGe层19形成图案，以得到如图3D所示的有图案的结构。形成的SiGe岛有如前所述的相同的侧向宽度。在形成图案以后，如图3D中所示的结构再经受第二次加热步骤，该步骤在这样一个温度下进行，该温度允许单晶SiGe层进一步弛豫夹在一部分阻挡层的顶上形成基本上弛豫的单晶SiGe层20，参阅图3E。注意在弛豫的SiGe层顶上有一层氧化层22。氧化层22的厚度可以非常薄(亚-纳米)或者较厚，还依赖于退火氧氛和温度。
本发明的第二加热步骤在约900°到约1335°的温度下进行，在约1150°到约1320℃的温度下进行则更为可取。另外，本发明的第二加热步骤可以在某个氧化气氛中进行，该氧化气氛包含至少一种含氧气体，如象O2，NO，N2O，H2O(水蒸汽)，臭氧，空气或其他类似含氧气体。含氧气体可以相互混合(如象O2和NO的混合物)或者该气体可以用一种惰性气体来稀释，如象He，Ar，N2，Xe，Kr，或Ne。第二加热步骤也可以在一种非氧化气氛中进行以减少图案岛的消耗和畸变。第二加热步骤可以进行不同的时间，通常在约1到约1800分钟之间，在约10到约600分钟之间则更为可取。第二加热步骤可以在一个单一的目标温度下进行，也可以用各种渐变率和匀热时间组成的不同的渐变匀热循环。
图4给出了在图1F或图3F的SiGe层顶上形成Si层24以后所得到的结构。具体地讲，Si层24是用本技术领域所熟知的选择性外延淀积方法形成的。外延Si层24可以有不同的厚度，但典型地，epi-Si层24有从约1到约100nm的厚度，而从约1到30nm的厚度则更为可取。
图5A-5C给出本发明的一个第三方法，在该第三方法中，一个SOI晶片(同样包括Ge阻挡层12和半导体衬底10)的第一单晶Si层14，通过常规的光刻工艺和腐蚀，被形成图案，从而形成包含先确定几何形状的一个结构，例如，如图5A所示。在形成图案后，在这样一个温度下选择性地生长外延SiGe，该温度足够高以引起SiGe层原地弛豫，从而形成基本弛豫的SiGe区域20，参阅图5B。
用象CVD这样的一种选择性淀积方法，而其淀积温度约600℃或更高，原地弛豫就发生了。最好原地发生在从约800°到约1100℃的温度下。
注意，SiGe区域20的几何形状和形成图案的单晶Si层14基本相同。图5C给出在图5B所示结构上形成的Si层24。
在某些情况下，可以用前面所述的处理步骤，在弛豫的SiGe层20顶上形成附加的SiGe，之后再形成epi-Si层24。因为层20比起外延-层24，有大的平面晶格参数，因而外延层24将有张伸性质的应变。
无论在上述第一，第二还是第三个实施方案中，都可以在加热该结构以前，用本领域技术人员所熟知的常规离子注入方法把硼或其他类似杂质离子注入Ge阻挡层。在本发明中，该杂质离子被用来降低能够发生弹性弛豫的温度。具体地讲，把杂质离子注入Ge阻挡层能够降低弛豫温度多达300℃，甚至更多。
无论在上述第一，第二还是第三个实施方案中，都能以这样的方式把来氢氢离子注入，以使注入离子分布的峰位于或靠近埋入氧化物/顶部Si的界面。这能增强SiGe层的弛豫，并能够和此处所述的形成图案的方法结合使用。氢离子注入可以用在共同转让美国应用，系列号10/196。611，2002年7月16日申请，中所公布的技术和条件来进行，其全部内容在此引入以供参政。也能够不用氢离子，而用氘，氦，氖以及其他类似离子，只要它们能够在或靠近第一晶体Si/阻挡层界面处形成缺陷并允许机械解耦(mechanical decoupling)。这里也考虑使用上述离子的混合物。优选的离子包括氢离子，而优选的条件包括：离子浓度小于3E16原子/cm2和注入能量从约1到约100keV。该离子能够在前述三个实施方案中的任何一个上，在形成图案之前或之后注入。
如前所述，本发明不仅仔细考虑至少包括本发明绝缘体上SiGe(SGIO)衬底材料的晶格失配结构，也仔细考虑超晶格结构。在超晶格结构情况下，这种结构将至少包括本发明的基本弛豫的绝缘体上SiGe衬底材料，以及在衬底材料的基本弛豫的SiGe层的顶上形成的交替的Si和SiGe层。
在晶格失配结构的情况下，可以在本发明的绝缘体上SiGe(SGOI)衬底材料的基本弛豫的SiGe层的顶上形成GaAs，Gap或其他类似III/V族化合物半导体。
下面的例子被提供来说明本发明比起常规热混合方法的某些优点。
实例
把具有有300Si0.8Ge0.2淀积外延层，再有一层200的Si“帽”层的350SIMOX SOI这样一个初始结构的在高温(从1200°到1320℃)下热混合，发现该(连续)薄膜没有弛豫。换言之，即使Ge已经在各层间混合，并被氧化过程所集中，在氧化物上的SiGe薄膜仍然保持块状Si的平面内晶格参数。在这一层内的弹性应变能还小于塑性弛豫。也即，应变消除缺陷的形成，所需的值，因而根本没有发生弛豫过程。
用相同的初始结构并在加热以前通过除去原来Si/SiGe/SOI薄膜的某些区域从而刻画出薄膜的岛来形成图案。图案岛的尺寸大小不等，其边缘从十分之几微米到几百微米。进行同样的加热步骤，有图案的结构用X-射线衍射(大的光束尺寸，在许多特征尺寸上求平均)测量，测出是87％弛豫。用平面图透射电子显微镜(PV-TEM)(用莫阿分析)对各个结构的进一步研究表明，边缘直到10μm的岛完全(100％)消除应力，而大的结构部分地或非对称地弛豫，这取决于岛的尺寸和形状。
用这种方法造成的SiGe岛弹性地弛豫的另一个重要特征是完全没有缺陷，而这是用PV-TEM来测量的。在扫描并把缺陷的上限设置在＜1×105cm-2以后根本没有发现缺陷。对厚的起始SiGe层(在350SIMOXSOI上600-17％SiGe)的X-射线分析给出99％弛豫，表明厚的薄膜确实弛豫得更多。
虽然已经参照其优选实施方案具体地给出并描述了本发明，但对于本领域的技术人员可以理解到，可以在没有偏离本发明的精神和范围下，可以在形式和细节方面作前述的和其他的改变。因而本发明人要求本发明不受此处所述和画出的具体形式和细节的限止，而定位于所附权利要求书的范围。

Claims (66)

1.一种形成基本上弛豫的、低缺陷SGOI衬底材料的方法，包含以下步骤：
在一第一单晶Si层表面上形成一SixGe1-x层，其中x＝0或者是小于1的一个数，所述第一单晶Si层和下面的抵抗Ge扩散的阻挡层有一个界面；
使所述SixGe1-x层和所述第一单晶Si层形成图案以提供一个有图案的结构；以及
在一定温度下加热所述有图案的结构，加热温度使得允许在有图案的层内的应变弛豫，以及允许随后的在有图案的第一单晶Si层和有图案的SixGe1-x层中Ge的内扩散，从而在一部分阻挡层的顶部形成一基本上被弛豫的单晶SiGe层。
2.权利要求1的方法，其中所述阻挡层是一个形成图案的阻挡层。
3.权利要求1的方法，其中所述阻挡层是一个没有形成图案的阻挡层。
4.权利要求1的方法，其中所述阻挡层包含结合进该层的注入杂质离子。
5.权利要求1的方法，其中所述SixGe1-x层用一种外延生长方法来形成，该方法从由低压化学蒸汽淀积，大气压化学蒸汽淀积，超高真空化学蒸汽淀积，分子束外延，等离子体增强化学蒸汽淀积，离子辅助淀积或任何其他类似的淀积技术组成的一组方法中选出。
6.权利要求1的方法，还包括在进行加热步骤前，在所述SixGe1-x层的顶上形成一层Si帽层。
7.权利要求6的方法，其中所述硅帽层包含epi-Si，a：Si，单晶或多晶Si或它们的任意组合和复合层。
8.权利要求1的方法，其中所述形成图案步骤包括光刻和腐蚀。
9.权利要求1的方法，其中在所述加热步骤期间形成一层表面氧化层。
10.权利要求9的方法，还包含用一种湿性化学腐蚀方法或干性腐蚀除去所述表面氧化层。
11.权利要求1的方法，其中所述加热是在包含至少一种含氧气体的一种氧化气氛中进行的。
12.权利要求11的方法，其中所述至少一种含氧气体包含O2，NO，N2O，水蒸汽，臭氧，空气或它们的混合物。
13.权利要求11的方法，还包含一种惰性气体，所述惰性气体是用来稀释所述至少一种含氧气体的。
14.权利要求1的方法，其中所述加热是在包含任意一种惰性气体或它们的混合物的一种非氧化气氛中进行的。
15.权利要求1的方法，其中所述加热是在从约900°到约1350℃的温度下进行的。
16.权利要求15的方法，其中所述加热是在从约1200°到约1335℃的温度下进行的。
17.权利要求1的方法，还包含在所述基本上弛豫的SiGe层顶上生长一附加SiGe层。
18.权利要求17的方法，还包含在所述附加SiGe层顶上形成一层应变的Si层。
19.权利要求1的方法，还包含在所述基本上弛豫的SiGe层顶上形成一层应变的Si层。
20.权利要求1的方法，其中能够形成缺陷从而在所述界面上或靠近所述界面处允许机械解耦的离子，在所述形成图案步骤之前或之后被注入所述SixGe1-x层。
21.权利要求20的方法，其中所述注入离子包含氢，氘，氦，氧，氖或它们的混合物。
22.权利要求21的方法，其中注入离子是氢离子。
23.一种形成基本上弛豫的、低缺陷SGOI衬底材料的方法，包含以下步骤：
在一第一单晶Si层表面上形成一SixGe1-x层，其中x＝0或者是小于1的一个数，所述第一单晶Si层和下面的抵抗Ge扩散的阻挡层有一个界面；
在允许Ge在第一单晶Si层和SixGe1-x层中内扩散的温度下第一次加热所述各层，以在阻挡层的顶上形成或者部分弛豫的或者完全应变的单晶SiGe层；
在单晶SiGe层上形成图案；以及
在允许单晶SiGe层的进一步弛豫的温度下第二次加热单晶SiGe层，以在一部分阻挡层的顶上形成一基本上弛豫的单晶SiGe层。
24.权利要求23的方法，其中所述阻挡层是一个形成图案的阻挡层。
25.权利要求23的方法，其中所述阻挡层是一个没有形成图案的阻挡层。
26.权利要求23的方法，其中所述阻挡层包含结合进该层的注入杂质离子。
27.权利要求26的方法，其中所述杂质离子用来降低阻挡层允许弹性弛豫的温度。
28.权利要求23的方法，其中所述SixGe1-x层用一种外延生长方法来形成，该方法从由低压化学蒸汽淀积，大气压化学蒸汽淀积，超高真空化学蒸汽淀积，分子束外延，等离子体增强化学蒸汽淀积，离子辅助淀积或任何其他类似的淀积技术组成的一组方法中选出。
29.权利要求23的方法，还包含在所述第一加热步骤前，在所述SixGe1-x层的顶上形成一层Si帽层。
30.权利要求29的方法，其中所述Si帽层包含epi-si，a：si，单晶或多晶Si或它们的任意组合或复合层。
31.权利要求23的方法，其中所述形成图案步骤包括光刻和腐蚀。
32.权利要求23的方法，其中在所述加热步骤期间形成一层表面氧化层。
33.权利要求32的方法，还包含用一种湿性化学腐蚀方法或干性腐蚀除去所述表面氧化层。
34.权利要求23的方法，其中所述第一加热和第二加热都是在包含至少一种含氧气体的一种氧化气氛中进行的。
35.权利要求23的方法，其中所述第二退火是在包含惰性气体或它们的混合物的一种非氧化气氛中进行的。
36.权利要求34的方法，其中所述至少一种含氧气体包含O2，NO，N2O，水蒸汽，臭氧，空气或它们的混合物。
37.权利要求34的方法，还包含一种惰性气体，所述惰性气体被用来稀释所述至少一种含氧气体。
38.权利要求23的方法，其中所述第一加热是在从约900°到约1335℃的温度下进行的。
39.权利要求20的方法，其中所述第二加热是在从约1150°到1320℃的温度下进行的。
40.权利要求23的方法，还包含在所述基本上弛豫的SiGe层顶上生长一层附加SiGe层。
41.权利要求40的方法，还包含在所述附加SiGe层顶上形成一层应变的Si层。
42.权利要求23的方法，还包含在所述基本上弛豫的SiGe层顶上，形成一层应变的Si层。
43.权利要求23的方法，其中能够形成缺陷，从而在所述界面上或靠近所述界面处允许机械解耦的离子，在所述形成图案步骤之前或之后被注入所述SixGe1-x层。
44.权利要求43的方法，其中所述注入离子是氢，氘，氦，氧，氖或它们的混合物。
45.权利要求44的方法，其中所述注入离子是氢离子。
46.一种衬底材料，包含：
一含硅衬底：
在所述含硅衬底的顶上有一个抵抗Ge扩散的绝缘区域；以及
在所述绝缘区域顶上有一基本上弛豫的SiGe层，其中所述基本上弛豫的SiGe层有约2000nm或更小的厚度，有约50％或更大的测得的弛豫值和5×106或更小的缺陷密度。
47.权利要求46的衬底材料，其中所述绝缘区域是形成图案的。
48.权利要求46的衬底材料，其中所述绝缘区域是没有形成图案的。
49.权利要求46的衬底材料，其中所述绝缘区域包括结晶或非晶氧化物，或者结晶或非晶氮化物。
50.权利要求46的衬底材料，其中所述绝缘区域是一个形成图案的或没有形成图案的被埋氧化区域。
51.一种异质结构，包含：
一含硅衬底；
在含硅衬底的顶上有一个抵抗Ge扩散的绝缘区域；
在绝缘区域的顶上有一基本上弛豫的SiGe层，其中该基本上弛豫的SiGe层有约2000nm或更小的厚度，有约50％或更大的测得的弛豫值和5×106或更小的缺陷密度；以及
在所述基本上弛豫的SiGe层的顶上形成的一应变的Si层。
52.权利要求51的异质结构，其中所述绝缘区域是形成图案的。
53.权利要求51的异质结构，其中所述绝缘区域是没有形面图案的。
54.权利要求51的异质结构，其中所述绝缘区域包括结晶或非晶氧化物，或者结晶或非晶氮化物。
55.权利要求51的异质结构，其中所述绝缘区域是形成图案的或没有形面图案的被埋氧化区。
56.权利要求51的异质结构，其中在所述应变的Si层顶上形成交替的弛豫SiGe层和应变Si层。
57.权利要求51的异质结构，其中所述应变的Si层用由III/V族化合物半导体组成的组中选出的一种晶格失配的化合物来代替。
58.一种形成基本上弛豫的、低缺陷SGOI衬底材料的方法，包含以下步骤：
使一第一单晶Si层形成一预定的几何形状的图案；以及
相对于所述几何形状选择性地生长一外延SiGe层，其生长温度允许所述SiGe层原地弛豫，从而形成一基本上弛豫的SiGe区域。
59.权利要求58的方法，其中所述第一单晶Si层是SOI衬底的一组成部分。
60.权利要求58的方法，其中所述外延SiGe层是在约600℃或更高的淀积温度下形成的。
61.权利要求58的方法，其中所述外延SiGe层是在约800℃到约1100℃的淀积温度下形成的。
62.权利要求58的方法，其中所述外延SiGe层是用CVD形成的。
63.权利要求58的方法，还包含在所述基本上弛豫的SiGe区域顶上形成一层Si层。
64.权利要求58的方法，其中离子能够形成缺陷从而在所述第一单晶Si层和下面的阻挡层之间形成的界面上或靠近界面处允许机械解耦。
65.权利要求64的方法，其中所述注入离子包含氢，氘，氦，氧，氖或它们的混合物。
66.权利要求65的方法，其中所述注入离子是氢离子。
CNB2003101163084A 2002-11-20 2003-11-19 弛豫、低缺陷绝缘体上SiGe及其制造方法 Expired - Fee Related CN1265431C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/300,189 2002-11-20
US10/300,189 US6946373B2 (en) 2002-11-20 2002-11-20 Relaxed, low-defect SGOI for strained Si CMOS applications

Publications (2)

Publication Number Publication Date
CN1503327A true CN1503327A (zh) 2004-06-09
CN1265431C CN1265431C (zh) 2006-07-19

Family

ID=32297863

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101163084A Expired - Fee Related CN1265431C (zh) 2002-11-20 2003-11-19 弛豫、低缺陷绝缘体上SiGe及其制造方法

Country Status (2)

Country Link
US (3) US6946373B2 (zh)
CN (1) CN1265431C (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322547C (zh) * 2004-12-22 2007-06-20 上海新傲科技有限公司 基于硅锗/硅结构注氧隔离制备绝缘体上硅锗材料的方法
CN100380633C (zh) * 2004-07-02 2008-04-09 国际商业机器公司 形成半导体结构的方法以及半导体结构
CN100456424C (zh) * 2004-09-13 2009-01-28 国际商业机器公司 绝缘体上sige衬底及其形成方法
US7838934B2 (en) 2004-12-31 2010-11-23 Dongbu Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
CN102820253A (zh) * 2011-06-08 2012-12-12 中国科学院上海微系统与信息技术研究所 一种基于soi衬底的高迁移率双沟道材料的制备方法
CN110880530A (zh) * 2018-09-05 2020-03-13 美光科技公司 半导体结构、存储器装置和系统以及形成它们的方法
TWI791276B (zh) * 2020-09-04 2023-02-01 德商世創電子材料公司 在基材上沉積矽鍺層的方法
US11728387B2 (en) 2018-09-05 2023-08-15 Micron Technology, Inc. Semiconductor devices comprising continuous crystalline structures, and related memory devices and systems
US11735416B2 (en) 2018-09-05 2023-08-22 Micron Technology, Inc. Electronic devices comprising crystalline materials and related memory devices and systems

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2847715B1 (fr) * 2002-11-25 2005-03-11 Commissariat Energie Atomique Circuit integre comportant des sous-ensembles connectes en serie
JP2004281764A (ja) * 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置およびその製造方法
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
WO2005112129A1 (ja) * 2004-05-13 2005-11-24 Fujitsu Limited 半導体装置およびその製造方法、半導体基板の製造方法
US7888197B2 (en) * 2007-01-11 2011-02-15 International Business Machines Corporation Method of forming stressed SOI FET having doped glass box layer using sacrificial stressed layer
FR2933235B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
TWI457984B (zh) 2008-08-06 2014-10-21 Soitec Silicon On Insulator 應變層的鬆弛方法
US7804151B2 (en) * 2008-08-07 2010-09-28 International Business Machines Corporation Integrated circuit structure, design structure, and method having improved isolation and harmonics
US7927963B2 (en) * 2008-08-07 2011-04-19 International Business Machines Corporation Integrated circuit structure, design structure, and method having improved isolation and harmonics
EP2159836B1 (en) * 2008-08-25 2017-05-31 Soitec Stiffening layers for the relaxation of strained layers
US8305829B2 (en) 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8298876B2 (en) 2009-03-27 2012-10-30 International Business Machines Corporation Methods for normalizing strain in semiconductor devices and strain normalized semiconductor devices
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US8518807B1 (en) * 2012-06-22 2013-08-27 International Business Machines Corporation Radiation hardened SOI structure and method of making same
US9755078B2 (en) 2015-10-23 2017-09-05 International Business Machines Corporation Structure and method for multi-threshold voltage adjusted silicon germanium alloy devices with same silicon germanium content
US10522555B2 (en) * 2018-04-04 2019-12-31 Globalfoundries Inc. Semiconductor devices including Si/Ge active regions with different Ge concentrations

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
JP2998724B2 (ja) * 1997-11-10 2000-01-11 日本電気株式会社 張り合わせｓｏｉ基板の製造方法
US6559518B1 (en) * 1998-10-01 2003-05-06 Matsushita Electric Industrial Co., Ltd. MOS heterostructure, semiconductor device with the structure, and method for fabricating the semiconductor device
US6369438B1 (en) * 1998-12-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7145167B1 (en) * 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6326667B1 (en) * 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
JP2003158075A (ja) * 2001-08-23 2003-05-30 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
US20020072225A1 (en) * 2000-10-25 2002-06-13 Laaksonen Reima T. Hard-mask etch process
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
WO2002103760A2 (en) * 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
JP3647777B2 (ja) * 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
KR100710513B1 (ko) * 2001-08-06 2007-04-23 가부시키가이샤 섬코 반도체 기판 및 전계 효과형 트랜지스터 및 그 제조 방법
US6746902B2 (en) * 2002-01-31 2004-06-08 Sharp Laboratories Of America, Inc. Method to form relaxed sige layer with high ge content
US6583000B1 (en) * 2002-02-07 2003-06-24 Sharp Laboratories Of America, Inc. Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US6680240B1 (en) * 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
US6878610B1 (en) * 2002-08-27 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Relaxed silicon germanium substrate with low defect density
US7594967B2 (en) * 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100380633C (zh) * 2004-07-02 2008-04-09 国际商业机器公司 形成半导体结构的方法以及半导体结构
CN100456424C (zh) * 2004-09-13 2009-01-28 国际商业机器公司 绝缘体上sige衬底及其形成方法
CN1322547C (zh) * 2004-12-22 2007-06-20 上海新傲科技有限公司 基于硅锗/硅结构注氧隔离制备绝缘体上硅锗材料的方法
US7838934B2 (en) 2004-12-31 2010-11-23 Dongbu Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
CN102820253A (zh) * 2011-06-08 2012-12-12 中国科学院上海微系统与信息技术研究所 一种基于soi衬底的高迁移率双沟道材料的制备方法
CN102820253B (zh) * 2011-06-08 2014-04-16 中国科学院上海微系统与信息技术研究所 一种基于soi衬底的高迁移率双沟道材料的制备方法
CN110880530A (zh) * 2018-09-05 2020-03-13 美光科技公司 半导体结构、存储器装置和系统以及形成它们的方法
US11728387B2 (en) 2018-09-05 2023-08-15 Micron Technology, Inc. Semiconductor devices comprising continuous crystalline structures, and related memory devices and systems
US11735416B2 (en) 2018-09-05 2023-08-22 Micron Technology, Inc. Electronic devices comprising crystalline materials and related memory devices and systems
TWI791276B (zh) * 2020-09-04 2023-02-01 德商世創電子材料公司 在基材上沉積矽鍺層的方法

Also Published As

Publication number Publication date
US20080135875A1 (en) 2008-06-12
US7358166B2 (en) 2008-04-15
CN1265431C (zh) 2006-07-19
US6946373B2 (en) 2005-09-20
US8227792B2 (en) 2012-07-24
US20040094763A1 (en) 2004-05-20
US20060030133A1 (en) 2006-02-09

Similar Documents

Publication Publication Date Title
CN1265431C (zh) 弛豫、低缺陷绝缘体上SiGe及其制造方法
CN100345246C (zh) 制造绝缘体上硅锗衬底材料的方法以及该衬底
CN1332425C (zh) 形成绝缘体上硅锗衬底材料的方法、衬底材料及异质结构
CN1311546C (zh) 绝缘体上SiGe衬底材料的制作方法及衬底材料
US7915148B2 (en) Method of producing a tensioned layer on a substrate
US6723541B2 (en) Method of producing semiconductor device and semiconductor substrate
CN100419135C (zh) 低缺陷密度的改变取向的Si及其产品
CN1770391A (zh) 半导体结构及其制造方法
CN1799136A (zh) 通过在硅锗合金熔点附近进行退火而制造sgoi的方法
JP5065676B2 (ja) 基板上に歪層を製造する方法及び層構造
CN1615541A (zh) 制备用于应变SiCMOS应用中的高质量弛豫的绝缘体上SiGe的方法
CN1711625A (zh) 通过离子注入和热退火获得的在Si或绝缘体上硅衬底上的弛豫SiGe层
CN100350561C (zh) 制作亚稳绝缘体上sige衬底材料的方法及衬底材料
JP2006524426A5 (zh)
CN1816910A (zh) 使用氧化、减薄和外延再生长的组合的SiGe晶格工程学
KR100856988B1 (ko) 매립된 다공성 실리콘층의 산화에 의한 절연체상 실리콘 게르마늄 구조의 형성
CN1259694C (zh) 半导体衬底生产方法及半导体衬底和半导体器件
TW200407977A (en) Method for improving a semiconductor substrate having SiGe film and semiconductor device manufactured by using this method
JP2004179462A (ja) 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
TWI307959B (zh)
Lee et al. Boron-Induced Strain Relaxation in Hydrogen-Implanted SiGe/Si Heterostructures
Mooney Enhanced Carrier Mobility for Improved CMOS Performance

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171120

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171120

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060719

Termination date: 20191119

CF01 Termination of patent right due to non-payment of annual fee