CN1505139A - 包括由镶嵌工艺形成内连线的半导体器件及其制造方法 - Google Patents

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Abstract

一种包括由镶嵌工艺形成内连线的半导体器件及其制造方法，在把形成在下层内连线1上的层间电介质薄膜4腐蚀成具有小孔的形状之后，利用腐蚀抑制层5，把上层电介质薄膜6腐蚀成具有沟槽的形状。通过附加的腐蚀除去暴露在沟槽底部的腐蚀抑制层5，然后，把暴露在沟槽底部的层间电介质薄膜4向后腐蚀到预定的厚度。接着，用内连金属10填塞该小孔和沟槽。

Description

包括由镶嵌工艺形成内连线的 半导体器件及其制造方法
本申请根据第2002-284211号日本专利申请，它的内容通过引用结合于此。
技术领域
本发明涉及一种半导体器件及其制作方法，具体地说，涉及一种内连结构的工艺技术，这结构包括形成在电介质薄膜中的腐蚀抑制层。
背景技术
近来，作为对解决诸如高速工作，低制作成本等问题方法中的一个方法，半导体器件的多层内连线，变得越来越按比例缩小了。另一方面，内连延迟(RC延迟)问题，随着在内连线之间内连电阻和电容的增加变得显著了。于是，这个问题就成为器件在高速工作中主要的限制因素。因此，近日来已知道用于解决这问题的某些措施方案。在这些措施方案中，众所周知的是采用铜作为内连线的材料来代替铝，以便降低内连电阻，并采用低介电常数作为电介质薄膜的材料以便降低内连线间的电容。
由于在铜上难以完成反应离子腐蚀，所以，在采用铜作为内连材料时，往往采用镶嵌工艺形成内连线。图1A到1D示出用镶嵌工艺形成铜内连线过程的一个例子。目前已知有二种镶嵌工艺，其中的一种是单一的镶嵌工艺，在这工艺中逐步形成内连层和通路管塞，而另一种则是双镶嵌工艺，在这工艺中同时形成内连层和通路管塞(JP-A No.2000-91425)。后面一种的解释将在下面作为一个例子来示出。
首先，如图1A所示，把诸如由等离子体CVD沉积的SiN的铜扩散阻挡层形成在包括铜和下层内连线1和下层电介质薄膜2上。于是，在铜扩散阻挡层薄膜3上形成层间电介质薄膜4。虽然往往采用由等离子体CVD沉积的SiO2作为电介质薄膜4，但是，为内连延迟的有效降低，一种低介电常数材料是较佳的，正如上面提到的。此外，低介电常数材料指的是具有比SiO2约为4.1到4.2的介电常数小的材料，象由等离子体CVD沉积的SiOC或SiOF薄膜，或者由涂膜方法形成的有机SOG(在玻璃上的目旋)，无机SOG或有机聚合物薄膜。
其次，在电介质薄膜4上依次形成腐蚀抑制层5和上层电介质薄膜6。对腐蚀抑制层5，选择一种其选择能力比上层电介质薄膜6强的材料，象SiN，SiC或SiO2。除SiO2外，还可采用低介电常数材料不仅用作层间电介质薄膜4还可用作上层电介质薄膜。
于是，如图1B所示，用在其上有小孔形成的第一抗蚀图形7作为掩膜，进行一次各向异性腐蚀，从而形成通路孔7A。在剥离第一抗蚀图形之后，用在其上有沟槽形成的第二抗蚀图形8作为掩膜，进行一次各向异性腐蚀，从而形成如图1C所示的上层内连沟槽8A。在这工艺中，腐蚀抑制层5起到防止层间电介质薄膜4通过腐蚀被除去的作用。
于是，如图1D所示，通路孔7A和上层内连沟槽8A的内壁涂以阻挡层金属9的膜，并用诸如铜的连金属10堵塞。阻挡层金属9对铜扩散起到扩散阻挡层的作用，还起到改善与电介质薄膜的粘合作用等。至于阻挡层9，通常采用诸如钽，钛，或由PVD沉积的氮化物等一类具有高熔点的材料。由于铜随着堵塞通路孔7A和上层内连沟槽8A(无图)而形成在上层电介质薄膜6上的，所以进行CMP(化学机械抛光)来形成通路管塞7B和上层内连线8B。
以上述采用镶嵌工艺的内连线的形成中，腐蚀抑制层5防止包括通路孔7A畸变在内的过度腐蚀，结果是，由于不管布局和密度，通路孔7A和上层内连沟槽8A的尺寸变得一定，所以腐蚀抑制层5对高度可靠性起到了非常重要的作用。
但是，上面所提的腐蚀抑制层具有相当大的介电常数。例如，作为腐蚀抑制层典型材料的SiN具有7的介电常数。所以，即使当采用一种低介电常数的材料作为电介质薄膜时，在内连线之间电容的减小效果被形成在电介质薄膜中的腐蚀抑制层所抑制。人们已经开发了几种解决方法来解决腐蚀抑制层的问题，诸如将它做得薄一点或改变该材料为低介电常数材料。但是，从生产率和可靠性的观点来看，由于还存在着诸多问题，所以未能付之实用。
发明内容
有鉴于上述问题，本发明已设计出提供一种用镶嵌工艺形成的多层内连技术，该技术在不显著改变材料或结构的情况下，能有效地减小在内连线之间的电容。
本发明提供一种半导体器件，它包括半导体基片；包括依次推积在半导体基片上的第一电介质薄膜，腐蚀抑制层和第二电介质薄膜的多层薄膜，该腐蚀抑制层的介电常数大于第一和第二电介质薄膜的电介常数；以及形成在多层薄膜中的金属内连线；其中腐蚀抑制层的上表面位于金属内连线上表面基准的下面，而腐蚀抑制层的下表面位于金属内连线下表面基准的上面。
此外，第一电介质薄膜指的是配置在两层内连层之间的电介质薄膜。第二电介质薄膜指的是配置在包括在单一内连层中的两个相邻内连线或内连沟槽之间的电介质薄膜，或认为要形成沟槽的薄膜。
当在半导体器件工作的期间，电流在内连线中流动时，根据内连线横截的形状在其上产生了非均匀电场。由于内连线的横截面通常成为矩形即一般的直角形状，电通量线有汇集在矩形的四个角上的倾向。在根据本发明的半导体器件中，内连线的上表面基准与腐蚀抑制层是分开的。具有这种结构，在相邻内连线之间电通量线汇集的部分区域中是用低介电常数材料堵塞的。所以，即使当采用高介电常数材料作为腐蚀抑制层时，在内连线间相当大的电容被缩小。
本发明还提供一种制作半导体器件的方法，它包括的诸步骤是在半导体基片上形成第一电介质薄膜；在第一电介质薄膜上形成具有比第一电介质薄膜较高介电常数的腐蚀抑制层；在腐蚀抑制层上形成具有比腐蚀抑制层较低介电常数的第二电介质薄膜；在第二电介质薄膜上进行选择腐蚀以形成沟槽，直到露出腐蚀抑制层为止；除去暴露在沟槽底部的腐蚀抑制层，直到露出第一电介质薄膜为止；在第一电介质薄膜上进行选择腐蚀到预定的厚度，以使具有预定深度的沟槽具有这个深度；以仅在沟槽中形成金属薄膜。
该制作方法在形成第二电介质薄膜之后，且在第二电介质薄膜上进行选择腐蚀以形成沟槽之前也可包括在腐蚀抑制层和第一电介质薄膜上进行选择腐蚀以形成通路孔的步骤。该技术也适用于通过在通路孔和沟槽这两者中同时形成金属薄膜的双镶嵌工艺。此处，通路孔指的是在这孔中形成连接内连线的通路管塞，诸如在那些第一电介质薄膜下面的内连层中和在包括第二电介质薄膜在内的薄层中形成。
腐蚀抑制层的电介常数可大于或等于2加第一和第二电介质薄膜介电常数中的任何一个介电常数的总和。它意味着腐蚀抑制层的介电常数可大于或等于2而大于至少第一和第二电介质薄膜中的任何一个介电常数。为了使内连线间电容更有效的减小，腐蚀抑制层的介电常数较佳大于2而比第一和第二电介质薄膜的介电常数都大。
至于第一和第二电介质薄膜，可以采用一种包括Si，O，C和H在内作为组分元素的材料，可采用诸如由等离子体CVD沉积的SiOC和由涂膜法沉积的MSQ(甲基)。提出一个典型的例子，形成腐蚀抑制层的SiN和形成第一和第二电介质薄膜的SiOC的介电常数分别为7和2.9。所以，当上面所提的制作方法应用到由这些材料构成的半导体器件的生产工艺时，可通过把腐蚀抑制层从内连线的底部分开能有效地达到在内连线之间电容的减小。
另外，本方法可以使诸如铜一类的低电阻金属构成的材料在镶嵌工艺中用作的连线。结果是，通过与腐蚀抑制层从内连线的下表面基准的分开相结合可以有效地抑制内连延迟。
附图简述
图1A到1D是示出制作半导体器件常规方法的示意截面图；
图2A到2F是示出根据本发明制作的半导体器件方法的示意横截面图；
图3是在该实施例中，用作对内连电容的减小效果评价的内连结构的示意横截面图；
图4A和图4B是示出内连电容关于在上层内连线的下表面基准和交界面之间的距离关系的直线图；以及
图5A到5C示出在该实施例中，内连电容减小效果比较的直线图。
具体实施方式
参考附图，对本发明的较佳实施例描述如下。
图2A到2F示出根据本发明实施例的半导体器件制作方法。
首先，在下层电介质薄膜2中形成了下层内连线1。然后，在下层电介质薄膜2上依次沉积金属扩展阻挡层3，层间电介质薄膜4，腐蚀抑制层5和上层电介质薄膜层6(图2A)。
下层内连线1可用包括铜在内的金属来形成。扩展阻挡层3可用由诸如用等离子体CVD沉积的、厚度为50nm的SiN和SiC等价介电常数材料做成的薄膜来形成。当采用氮化硅时，沉积是在诸如甲硅烷/氨和二氯甲硅烷/氨的混合气体中、在300到600摄氏度下进行。在采用SiC时，沉积在诸如三甲基硅烷和氨的混合气体中、在300到600摄氏度下进行。扩散阻挡层3可以有包括象例如SiO2/SiN，SiC/SiN和SiO2/SiCN之类在内的多层结构。
层间电介质薄膜4是用由诸如由等离子体CVD沉积的、厚度为470nm的SiOC之类的低介电常数材料做成的薄膜形成的，沉积是采用诸如三甲基硅烷和氧的混合气体，在300到600摄氏度下进行的。不采用SiOC，可采用除SiOC之外的诸如有机SOG之类的低介电常数材料。假使这样，譬如说，镀以MSQ的薄膜并接着在400摄氏度下退火。另外，无机SOG，有机聚合物或多孔物也可用作层间电介质薄膜4。而且，诸如由等离子体CVD沉积的SiO2材料也可用作层间电介质薄膜4。
腐蚀抑制层5用由诸如厚度为50nm的SiN，SiC和SiO2之类的电介质材料做成的薄膜形成。当采用SiO2时，沉积是在300到600摄氏度，用诸如甲硅/二氮-氧化物，甲硅烷/氧，和TEOS(甲乙基正硅酸盐)/氧的混合气体通过等离子体CVD进行。当采用SiN和SiC时，沉积是在与沉积扩散阻挡层3的相同条件下进行的。
上层电介质薄膜6是用诸如由等离子体CVD沉积厚度为300nm的SiOC薄膜形成。不采用SiOC，可采用除SiOC之外的低介电材料，正如在上面描述的层间电介质薄膜4的情况一样。通过在He的气体中的等离子体照射，或通过UV处理来改善上层电介质薄膜6的表面，以便在抗蚀图形工艺中改善尺寸的控制能力是较佳的，这将在本文后面作说明。另一方面，由于抗蚀图形不是形成在层间电介质薄膜4上，所以，为了避免通过表面改善来增加电介质薄膜的介电常数，对层间电介质薄膜4的表面不作处理是较佳的。
其次，具有小孔图形形成的第1抗蚀图形7是通过在上层电介质薄膜6上涂敷光致抗蚀剂薄膜来形成的并接着曝光。于是，用各向异性腐蚀形成了通过上层电介质薄膜6，腐蚀抑制层5和层间电介质薄膜4而通向扩散阻挡层3的通路孔7A(图2B)。在腐蚀中采用一种诸如C4F8/Ar/N2和CH2F2/CF4/Ar/Ni的混合气体。之后，用氧等离子体剥除第一抗蚀图形7。
然后，具有沟槽图形形成的第二抗蚀图形8通过在上层电介质薄膜6上涂敷光致抗蚀剂薄膜来形成的并接着曝光。于是，用各向异性腐蚀在上层电介质薄膜6上形成上层内连沟槽8A(图2C)。在这工艺中，腐蚀抑制层防止了层间电介质薄膜4被腐蚀。用于此外的腐蚀气体与用于形成通路孔7A的可以是相同的，诸如C4F8/Ar/N2和CH2F2/CF4/Ar/N2。在这个时候，第一抗蚀图形7和第二抗蚀图形8的残留物仍留不通路孔7A的底部，它被表示为光致抗蚀剂11。在涂敷光致抗蚀剂之前，可形成被放置在抗蚀图形下的一层防反射薄膜。
接着，用附加的各向异性腐蚀除去暴露在上层内连沟槽8A底部的腐蚀抑制层5(图2D)。在这个工艺中可采和诸CH2F2/CO及其同类的混合气体作为腐蚀气体。这个腐蚀过程可通过改变源气体用形成内连沟槽8A的腐蚀工艺连续地进行。在其它情况下，在腐蚀工艺可在形成内连沟槽8A后，在进行列空气之后可独立地完成。在此之后，通过氧等离子体剥除第二抗蚀图形8和存留在通路孔7A底部的光致抗蚀剂11。
接着，上层电介质薄膜6，暴露在上层内连沟槽8A的层间电介质薄膜4，以及暴露在通路孔7A底部的扩散阻挡层3被向后腐蚀(图2E)。在这工艺中，例如，用诸如CH2F2/CO的混合气体，在压力为0.7Pa以及微波功率1300W(射频400W时)，把上层电介质薄膜6和层间电介质薄膜4向后腐蚀约70nm，而把阻挡层3向后腐蚀约50nm。在这个技术中，上层电介质薄膜6和层间电介质薄膜4对扩散阻挡层3的腐蚀选择性可通过改变腐蚀条件来控制。结果是，各薄膜能被向后腐蚀到预定的即所想要的深度。
如图2E所示，上层内连沟槽8A的下表面基准位于腐蚀抑制层5和层间电介质薄膜4之间的交界面之下。
于是，形成阻挡层金属9来覆盖在开口内的侧壁和底表面，就是说，通路孔7A和上层内连沟槽8A具有如上面提到的双镶嵌结构的形状。阻挡层金属9可溅射或CVD沉积的厚度为50nm的诸如Ti，Ta，TiN，TaN，TiW，TaW和WN的薄膜来形成。可把那些金属中的某几种堆积起来以构成多层结构。在此之后，在开口中沉积一种内连金属10以堵塞在其中。内连金属10可包括铜。另外，可采用除铜之外的低电阻金属作为内连金属10，象Ag或AgCu，而沉积可通过溅射，CVD，电镀或其组合来完成。
于是，未示出在图中、堆积在上层电介质薄膜上的阻挡层金属9和内连金属10通过实施CMP(化学机械抛光)除去以形成通路管塞7B和上层内连线8B(图2F0。在用阻挡层金属9和内连金属10填塞开口之前，可在上层电介质薄膜6上形成由诸如SiN，SiC和SiO2材料做成的盖帽薄膜以防止在上层电介质薄膜6中产生由CMP感生的缺陷。
在本实施例中，半导体器件可以具有一种内连结构，在这结构中，上层内连线8B的下表面基准位于在腐蚀抑制层5层间电介质薄膜4间的交界面之下。这要归因于该工艺在示于图2E的双镶嵌工艺过程中，层间电介质薄层4被向后腐蚀。另外，在上层内连线8B的下表面基准和在腐蚀抑制层5与层间电介质薄膜4间的交界面之间的距离可通过使向后腐蚀条件最佳化来控制。
虽然图2A到2F示出在双镶嵌工艺中的实施例，但是本发明也可在相同的方式下有效地适用到单镶嵌工艺上去。另外，通过顺序地重复上面提到的诸工艺堆积起来的内连层可能产生具有多于两层的内连结构。
示例
关于在内连线之间的电容与腐蚀抑制层位置的影响是通过示于图3的内连结构来评估的，上层内连线8B的宽度“Mwi”，在内连线之间的距离“Msp”，内连线的高度“Mwi”，扩散阻挡层3和12的厚度“Bdb”，以及腐蚀抑制层5的厚度“Bes”的诸尺寸是固定的并规定如下。
    参数   尺寸(nm)
内连线宽度        Mwi     200
内连线间的距离    Msp     200
内连线高度        Mhe     350
扩散阻挡层厚度    Bdb     50
腐蚀抑制层厚度    Bes     50
在下列诸图中描述的可变数据Kdb，Kes，Kma和Mth分别是下、上层扩散阻挡层3和12的介电常数，腐蚀抑制层5的介电常数，层间和下层电介质薄膜4和6的介电常数，以及在下层内连线1的上表面基准和上层内连线8B的下表面基准之间的距离。可变数值Y指出在腐蚀抑制层5和层间电介质薄膜4之间交界面的位置(在下文简称为“交界面”)，而Y＝0指出上层内连线8B的下表面基准。假若这样，由于上层内连线8B的高度Mhe是固定的，所以数值Y仅与腐蚀抑制层的位置有关。
图4A和4B示出在内连线之间的电容(在下文简称为内连电容)与数值Y，就是说，在上层内连线8B的下表面基准和交界面之间的距离的关系。此外内连电容C指出在一置于三根内连张8B中间的内连线8B和其余诸内连线的总电容。此外，在置于中间的内连线8B和置于两旁的两根内连线8B之间的电容由Cc来表出。在置于中间的内连线8B和下层内连线之间的电容由Cb来表出。在C，Cc和Cb之间的关系由下式表示：
C＝2Cc+Cb
图4A示出当采用SiN作为腐蚀抑制层5和采用SiOC作为层间和上层电介质薄膜4和6时的结果。在这例子中，介电常数Kes和kam分别为7和2.9。这图指出，当交界面的位置向上移动时，就是说，当交界面和上层内连线之间的距离增加时，内连电容减小。它指出了适于显著减小效果的距离是大于或等于50nm。
图4B示出当采用SiC作为腐蚀抑制层5和采用多孔MSQ作为层间和上层电介质范围4和6时的结果。在这例子中，介电常数Kes和Kam分别为4.9和2。这图指出，在这例子中，当在界面和上层内连线的下表面基准之间的距离大于或等于50nm时，也能有效地减小内连电容。
在图4A和4B这两个图中，当Y为-25nm时，即，把交界置面于上层内连线的下表面基准之下25nm时，电容都具有极大值。在这个位置上，由于腐蚀抑制层在本例中具有50nm的厚度，所以，腐蚀抑制层的中间表面与上层内连线的下表面基准是相同的。所以，在内连线之间的电容受到在上层内连线底部两个角上会聚的电通量线的影响最为显著。因此，作为常规例子描述的图1C的例子中当偶然把腐蚀抑制层5腐蚀到约为它厚度的一半时，感生了显著C增加的内连电容是可以理解的。要稳定地抑制住在诸内连线间的电容，在交界面和上层内连线的下表面基准之间的一个确定的且合适的间隔是极为重要的，如在本发明的实施例中所描述的。另一方面，考虑到腐蚀抑制层的原有功能，即，在形成沟槽的步骤中，要保持内连沟槽和在沟槽下面的通路孔为高精度尺寸，较佳的是把腐蚀抑制层的中间表面放在上述内连线8B高度的中间基准之下。
图5A到5C示出使内连电容标准化来比较本实施的有效性，而值1指出在Y＝-50nm时的电容。假若这样，由于腐蚀抑制层5具有50nm的厚度Bes，所以，当腐蚀抑制层5的上表面与上层内连线8B的下表面基准相同时，有意义的Y变成-50nm。
图5A示出当改变层间电介质薄膜厚度时的比较。实际上，作为交界面位置改变的结果，层间电介质薄膜4的厚度(即，在下层内连扩散阻挡层3的上表面和腐蚀抑制层5的下表面之间的距离)随增加Y值而改变。但是，为了简化比较，在下层内连线1的上表面和上层内连线8B的下表面基准之间的距离“Mth”被固定为450nm和250nm。腐蚀抑制层5和层间与上层电介质薄膜4和6的介电常数“Kes”和“Kma”分别被固定为4.9和2.9。这些结果指出，在当距离“Mth”被固定在250nm时的情况下，可以显著地得到内连电容减小的效果。所以，即使根据当包括层间电介质薄膜，按比例缩小时的器件尺寸需要把层间电介质薄膜形成得较薄时，可以说，本实施例也能有效地工作。
通常，由于内连延迟正比于内连电容和电阻乘积，所以宁可选用下列的关系式来抑制住内连延迟。
(上层内连线的高度)＜(通路孔的高度)            (1)
另一方面，在本实施例中，使用的半导体器件具有下列的关系式。
(上层电介质薄层的厚度)＜(上层内连线的高度)    (2)
(通路管塞的高度)＜(层间电介质薄膜的厚度)      (3)
所以，随着在满足关系式(1)的条件下实施本实施例，为内连电容更多的减小，在上层和层间电介质薄膜的厚度间，推导出下列所需要的关系式。
(上层电介质薄膜的厚度)＜(层间电介质薄膜的厚度)(4)
但是，即使当由于本工艺或其同类工艺的约束，关系式(1)不能被满足时，电容也能被本发实施例有效地减小，如上面所提到的。
图5B示出当改变各薄膜的介电常数时的结果。此外，该比较是在用介电常数分别为4.2，2.9和2的SiO2，SiOC和多孔MSQ形成层间和上层电介质薄膜4和6，介电常数分别为4.9和7的SiC和SiN形成腐蚀抑制层5时时完成的。在下层内连线1的上表面和上层内连线8B的下表面基准之间的距离“Mth”是450nm。当在腐蚀抑制层5的介电常数固定在4.9的情况下时，与层间和上层电介质薄膜4和6的介电常数“Kma”为4.2时作比较，则当层间和上层电介质薄膜4和6的电介常数“Kma”为2.9或2时，可使内连电容更为有效地减小、而且，当在层间和上层电介质薄膜4和6的介电常数“Kma”固定在4.2的情况下时，与腐蚀抑制层5的介电常数“Kes”为4.9时作比较，当腐蚀抑制层5的介电常数“Kes”为7时，可使内连电容更为有效地减小。从这些结果中可以说，当在腐蚀抑制层的介电常数Kes和层间与上层电介质薄膜的介电常数Kma之间存储着大的差异时，可显著地获得由本实施例对内连电容减小的效果。
但是，当腐蚀抑制层的介电常数太大时，在交界面和上层内连线的下表面中基准之间距离的小尺寸畸变能容易地导致内连电容的大的变化，而得到的结果是，它使内连电容与具有反映尺寸精确度变化的图形有关系的高度可能性。从这个观点来看，腐蚀抑制层的介电常数较佳的是小于或等于5。
当在腐蚀抑制层5具有介电常数“Kes”为4.9的情况下，图5C示出在图5B中标准化的内连电容C被表示为层间和上层电介质薄膜4和6的介电常数“Kma”的函数。通过估计在充分获得本实施例的效果的区域中，换言之，在内连电容C在图5B中充分饱和的区域中，在Y＝100nm的数据被作图在图5C中。在这图中，在Kes和Kma之间的差也作为ΔK表示在一根水平轴上。本图示出当介电常数Kma和Kes间的差大于2时，可把内连电容有效地减小。例如，当采用介电常数为4.9的SiC作为腐蚀抑制层时，通常采用介电常数小于2.9的SiOC或MSQ作为电介质薄膜时，内连电容的减小会变得更为有效。

Claims (17)

1.一种半导体器件，其特征在于，包括：
半导体基片；
多层薄膜，包括第一电介质薄膜，腐蚀抑制层和第二电介质薄膜，这些薄膜依次堆积在所述半导体基片上，所述腐蚀抑制层的介电常数比所述第一和第二电介质薄膜的介电常数大；以及
金属内连线，形成在所述多层薄膜上；
其中，所述腐蚀抑制层的上表面位于所述金属内连线的上表面基准的下面，而所述腐蚀抑制层的下表面位于所述金属内连线的下表面基准的上面。
2.如权利要求1所述的半导体器件，其特征在于，所述腐蚀抑制层的介电常数小于或等于5。
3.如权利要求1所述的半导体器件，其特征在于，所述腐蚀抑制层的介电常数大于或等于2加所述第一和第二电介质薄膜的任何一个介电常数的总和。
4.如权利要求2所述的半导体器件，其特征在于，所述腐蚀抑制层的介电常数大于或等于2加所述第一和第二电介质薄膜的任何一个介电常数的总和。
5.如权利要求1所述的半导体器件，其特征在于，所述金属内连线包括作为组成元素的铜。
6.一种制造半导体器件的方法，其特征在于，包括：
在半导体基片上形成第一电介质薄膜；
在所述第一电介质薄膜上形成腐蚀抑制层，该层具有比所述第一电介质薄膜较高的介电常数；
在所述腐蚀抑制层上形成第二电介质薄膜，该薄膜具有比所述腐蚀抑制层较低的介电常数；
在所述第二电介质薄膜上进行选择腐蚀以形成一个沟槽，直到暴露出腐蚀抑制层为止；
除去在所述沟槽底部暴露出来的所述腐蚀抑制层，直到暴露出所述第一电介质薄膜为止；
在所述第一电介质膜上进行选择腐蚀到预定的厚度，以使具有预定深度的所述沟槽具有该深度；以及
在所述沟槽中形成金属薄膜。
7.如权利要求6所述的方法，其特征在于，还包括：
在形成所述第二电介质薄膜之后，且在所述第二电介质薄膜上进行选择腐蚀以形成沟槽之前，在所述腐蚀抑制层和所述第一电介质薄膜上进行选择腐蚀以形成通路孔，其中所述金属薄膜也形成在所述通路孔中。
8.如权利要求6所述的方法，其特征在于，所述腐蚀抑制层的介电常数小于或等于5。
9.如权利要求7所述的方法，其特征在于，所述腐蚀抑制层的介电常数小于或等于5。
10.如权利要求6所述的方法，其特征在于，所述腐蚀抑制层的介电常数大于或等于2加所述第一和第二电介质薄膜的任何一个的介电常数的总值。
11.如权利要求7所述的方法，其特征在于，所述腐蚀抑制层的介电常数大于或等于2加所述第一和第二电介质薄膜的任何一个的介电常数的总值。
12.如权利要求6所述的方法，其特征在于，所述金属内连线包括作为组成元素的铜。
13.如权利要求7所述的方法，其特征在于，所述金属内连线包括作为组成元素的铜。
14.如权利要求6所述的方法，其特征在于，还包括：进行等离子体曝光或UV处理以改善在形成所述第二电介质薄膜后的所述第二电介质薄膜的表面。
15.如权利要求7所述的方法，其特征在于，还包括，进行等离子体曝光或UV处理以改善在形成所述第二电介质薄膜后的所述第二电介质薄膜的表面。
16.如权利要求6所述的方法，其特征在于，所述腐蚀抑制层是用所述第一电介质薄膜的未处理过的表面形成的。
17.如权利要求7所述的方法，其特征在于，所述腐蚀抑制层是用所述第一电介质薄膜的未处理过的表面形成的。
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