CN1506842A - 双向环布局存储系统、环布局存储系统存储器件和存储模块 - Google Patents

双向环布局存储系统、环布局存储系统存储器件和存储模块 Download PDF

Info

Publication number
CN1506842A
CN1506842A CNA031476317A CN03147631A CN1506842A CN 1506842 A CN1506842 A CN 1506842A CN A031476317 A CNA031476317 A CN A031476317A CN 03147631 A CN03147631 A CN 03147631A CN 1506842 A CN1506842 A CN 1506842A
Authority
CN
China
Prior art keywords
signal
data
memory
port
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031476317A
Other languages
English (en)
Other versions
CN100440173C (zh
Inventor
庆桂显
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1506842A publication Critical patent/CN1506842A/zh
Application granted granted Critical
Publication of CN100440173C publication Critical patent/CN100440173C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Abstract

本发明说明了一种存储系统、存储模块和存储器件。存储系统包括在第一信号路径上串联配置的多个存储模块。第一信号路径和第二信号路径在存储模块和存储器控制器之间传送存储器控制和数据信号。存储器控制器在第一和第二信号路径上发送和接收控制信号和数据信号。第一和第二信号路径彼此连接，以便存储模块以环状配置连接。控制信号和数据信号在第一和第二信号路径的相反方向上传送。第一和第二信号路径被数据信号和控制信号共享。存储模块包括多功能端口，其中每个可以接收控制信号和数据信号并且重新驱动信号到所连接的信号路径上。按照本发明的存储器件可以包括多功能导线或引线，它们可以接收和重新驱动控制信号和数据信号。

Description

双向环布局存储系统、 环布局存储系统存储器件和存储模块
本申请基于2002年12月12日提交的美国临时专利申请第60/432,816，其内容在此整体引入作为参考。
技术领域
本发明涉及在计算机中的存储系统。具体而言，本发明涉及菊花链式环状布局存储系统，它具有可以用作数据信号线或控制(CA)信号线的信号线。
背景技术
一般，随着诸如使用DRAM设备的存储系统的存储系统中总线频率的提高，在存储系统中的信号完整性恶化。在利用多点布局的传统系统中，在总线和存储器件之间的抽头将电容性负载的不连续引入发送到存储器件和从存储器件发送的信号中。
多种能够降低信号失真的总线布局已经得到开发。这些布局之一包括点到点连接。用于点到点连接的存储模块一般具有两个端口。端口之一被唯一地用作输入端口，另一个端口被唯一地用作重新驱动端口。这个配置提高了引线的数量，因此提高了存储模块的大小和复杂性。
发明内容
本发明旨在提供解决现有技术的问题的存储系统、存储模块和存储器件。本发明的存储系统包括由在此被称为CA信号的存储器控制信号和数据信号共享的信号路径。存储器控制器在信号路径的第一端发送CA信号，并且在数据路径的第二端双向地发送数据信号。以闭环配置由信号路径来连接多个存储模块和存储控制器。
按照本发明的存储模块包括至少一个存储电路，用于存储数据。所述模块也包括第一和第二端口。第一端口是分别用于数据信号和CA信号的一个输入和重新驱动端口。第二端口是分别用于CA信号和数据信号的一个输入和重新驱动端口。
本发明的存储器件包括用于存储数据的存储电路。所述器件也包括第一和第二端口。第一端口是分别用于数据信号和CA信号的一个输入和重新驱动端口。第二端口是分别用于CA信号和数据信号的一个输入和重新驱动端口。缓冲电路提供在存储电路和第一和第二端口之间的接口。
信号路径可以包括多条信号线。M指的是CA信号的数量，N指的是数据信号的数量。在数据路径中的信号线的数量是M和N中的最大的一个，即如果M大于N则信号线的数量是M，如果N大于M则信号线的数量是N。
可以由存储器控制器的第一端口在信号路径上输出CA信号，并且可以以由存储器控制器的第二端口在信号路径上双向发送数据信号。可以由存储器控制器的第一端口在信号路径的第一端输出CA信号和数据信号之一，并且可以由存储器控制器的第二端口在信号路径的第二端输出数据信号和CA信号的另一个。
本发明的存储模块可以包括用于接收CA信号和数据信号的端口。这些端口可以是多功能的端口，它们可以用于重新驱动CA信号和接收数据信号或重新驱动数据信号和接收CA信号。在一个实施例中，存储模块的第一端口分别是用于数据信号和CA信号的输入端口和重新驱动端口。存储模块的第二端口可以分别是用于CA信号和数据信号的输入端口和重新驱动端口。
在一个实施例中，存储模块包括一个目的电路(destination circuit)，用于确定是否所接收的信号要被存储模块接收。每个存储模块可以包括一个重新驱动缓冲器，用于如果确定所接收的信号不打算被存储模块接收，则将所接收的信号重新驱动到信号路径上。目的电路也可以接收所接收的信号。即，信号可以穿过端口之一到达目的电路。
目的电路也可以确定是否所接收的信号是CA信号或数据信号。目的电路可以随后产生信号模式信号，它指示是否所接收的信号是数据信号或CA信号。每个存储模块也可以包括一个路由电路，用于将已经被识别为数据信号的所接收信号取路由到数据信号线上的存储模块的存储电路。路由电路也可以将被识别为CA信号的所接收信号取路由到CA信号线上的存储信号。
在一个实施例中，存储模块包括一个同步电路，用于补偿所接收的信号在信号路径上传播的延迟。
存储模块也可以包括重新驱动缓冲器，用于如果确定所接收的信号不打算被存储模块接收则重新驱动所接收的信号。
按照本发明，信号路径用于传送数据信号和CA信号的多个功能，并且可以在相反方向上传送信号。存储模块包括多功能端口，它们可以接收和重新驱动数据信号和控制信号。结果，相对于现有技术的配置降低了在存储模块上的引线的数量。因此，本发明的存储模块、存储器件和存储系统与现有技术的相比较复杂性降低，可以更容易地被制造，并且占用更少的空间。
附图说明
通过下面附图图解的本发明的优选实施例的更具体的说明，本发明的上述和其他目的、特点和优点将会变得更加清楚，在全部的不同附图中，类似的附图标号表示相同的元件。附图不必按照比例，重点放在说明本发明的原理。
图1包括按照本发明的一个实施例的、存储系统的双向环布局的配置的示意方框图。
图2包括按照本发明的存储模块的一个实施例的示意方框图，它可以以图1所示的双向环布局存储系统来实现。
图3包括按照本发明的存储模块的另一个实施例的示意方框图，它可以以图1所示的双向环布局存储系统来实现。
图4包括按照本发明的另一个实施例的存储系统的双向环布局的另一种配置的示意方框图。
图5包括按照本发明的存储模块的另一个实施例的示意方框图，它可以以图4所示的双向环布局存储系统来实现。
图6包括按照本发明的存储模块的另一个实施例的示意方框图，它可以以图4所示的双向环布局存储系统来实现。
图7包括按照本发明的另一个实施例的存储模块的示意方框图，它可以用于在此所述的所有存储系统。
具体实施方式
图1包括按照本发明的一个实施例的、存储系统的双向环布局的配置的示意方框图。这种配置包括：存储器控制器150；多个存储模块110a-110n，其中n可以是大于1的任何数字；信号线140a～140n+1。在信号线140a～140n+1上，多个存储模块110a～110n经由菊花链缓冲器130a～130n彼此连接。
信号线140a～140n+1包括多条线路。这多条线路可以是数据信号线或控制(CA)信号线，控制信号线可以包括例如寻址线、命令线和时钟线。在传统的点到点连接中，数据信号线和CA信号线是物理地分离的线路，这与图1的本发明的配置相反，其中信号线140a～140n+1是由数据信号和CA信号共享的多功能的信号线。
存储器控制器150经由信号线140a连接到所述多个存储模块的第一存储模块110a，并且经由信号线140n+1连接到最后的存储模块110n。存储器控制器150在端口150-1利用双向驱动器152a和152b驱动和接收信号。存储器控制器150也利用缓冲器151驱动来自端口150-2的信号。
第一存储模块110a包括缓冲器130a。信号线140a连接到缓冲器130a的第一端口130a-1。缓冲器130a自端口130a-3和130a-4通过信号线连接到存储器件或电路120a。缓冲器130a还通过信号线140b经由端口130a-2连接到存储模块110b的缓冲器130b的第一端口130b-1。
第二存储模块110b包括缓冲器130b。信号线140b连接到缓冲器130b的第一端口130b-1。缓冲器130b通过信号线从端口130b-3和130b-4连接到存储器件或电路120b。缓冲器130b还通过信号线140c经由端口130b-2连接到下一个存储模块(在此未示出)的缓冲器的第一端口。
第n个存储模块110n包括缓冲器130n。信号线140n连接到缓冲器130n的第一端口130n-1。缓冲器130n通过信号线从端口130n-3和130n-4连接到存储器件120n。缓冲器还通过信号线140n+1经由端口130n-2连接到存储器控制器。
为了说明图1的系统的操作，假定存储器控制器150向第一存储模块110a发出写命令外加地址信号和数据信号。写命令和地址信号(以下称为ACA信号@)经由信号线140n+1从控制器150的第二端口150-2传送到第n存储模块110n的第二端口130n-2。写命令包括模块标识部分，例如在命令的首标部分中的比特，它指定要执行所述命令的存储模块、即要写数据的模块。缓冲器130n查看所述命令的模块标识部分，并且根据模块标识来确定是否CA信号要发向存储模块110n。如果CA信号要发向第n个存储模块110n，CA信号经由缓冲器130n的第三端口130n-3取路由到存储器件120n。如果CA信号不发向模块120n，CA信号通过在模块110n和模块110a之间的诸如110b的菊花链缓冲器被重新驱动到第一模块110a的第二端口130a-2。这些插入缓冲器、如130b每个查看CA信号的模块标识部分以确定是否信号要发向它各自的模块110。如果信号不是要发向特定的模块，则信号被重新驱动到信号线140上的第一模块110a。如果信号要发向特定的模块110，则相关的缓冲器130向模块110输入信号。
数据信号经由信号线140a从控制器150-1的第一端口发向第一存储模块110a的第一端口130a-1。数据信号包括模块标识部分，它指定要接收数据的模块。菊花链缓冲器130a查看数据信号的模块标识部分，并且根据模块标识来确定是否数据信号要发向它的存储模块110a。如果信号要发向第一存储模块110a，则数据信号经由缓冲器130a的第四端口130a-4取路由到存储器件120a。如果数据信号不是要发向模块110a，则数据信号被重新驱动到模块110b的第一端口130b-1。
为了进一步说明图1的系统的操作，通过示例假定，存储器控制器150向第二存储模块110b发出写命令外加地址信号和数据信号。数据信号从控制器150的第一端口150-1经由信号线140a发向第一存储模块110a的第一端口130a-1。数据信号包括模块标识部分，它指定要执行命令的模块。缓冲器130a查看模块标识，并且因为模块标识识别缓冲器130b，缓冲器130a经由第一模块110b的第二端口130a-2将数据信号重新驱动而经由信号线140b到达第二模块110b。
在这个示例中，CA信号从控制器150的第二端口150-2经由信号线140n+1传送到第n存储模块130n的第二端口130n-2。缓冲器130n查看CA信号的模块标识发表以确定是否信号要发向模块110n。因为CA信号不是要发向模块110n，因此CA信号通过在模块110n和110b之间的菊花链缓冲器130和信号线140被重新驱动到第二模块110b的第二端口130b-2。
为了进一步说明图1的本发明的配置的操作，假定存储在控制器150向第二存储模块110b发出读命令外加地址信号。读命令和地址信号(CA信号)从控制器150的第二端口150-2经由140n+1传送到第n存储模块110n的第二端口130n-2。读命令包括模块标识部分，它指定要执行命令的模块。
来自存储器控制器150的第二端口150-2的CA信号传送到第n模块110n的第二端口130n-2。CA信号通过在模块110n和110b之间的菊花链缓冲器和信号线被重新驱动到第二存储模块110b的第二端口130b-2。
来自存储器件120b的数据信号经由缓冲器130a从存储器件120b的端口120-1传送到存储器控制器150的第一端口150-1。在相邻模块之间的信号线、例如140b-140b可以用于数据信号线和CA信号线，而在存储模块和存储器控制器之间的信号线可以用于数据信号线或CA信号线。
图2是按照本发明的双向环布局的存储模块200的一个实施例的方框图。存储模块200包括多个存储器件或电路200a～200h、缓冲电路210和两个端口270a和270b。缓冲器210包括双向驱动器220a和220b和目的查看电路230a和230b。两个端口70a和270b的每个可以是输入端口或重新驱动端口。端口270a可以被用作数据信号的输入端口和CA信号的重新驱动端口。端口270b可以用作CA信号的输入端口和数据信号的重新驱动端口。
第一目的查看电路230a连接到第一双向驱动器220a的输入缓冲器221a的输出端，包括连接到第二双向驱动器220b的示出缓冲器219b的输入端。第一目的查看电路230a还连接到同步电路240。信号线280a连接到模块200的第一端口270a。第一端口270a连接到第一双向驱动器220a的输入缓冲器221a的输入端。信号线280b连接到模块200的第二端口270b。第二端口270b连接到第二双向驱动器220b的输出缓冲器219b的输出端。
来自信号线280a的数据信号经由第一端口270a和双向驱动器220a的输入缓冲器221a被发送到第一目的查看电路230a。目的查看电路230a查看数据信号的模块标识部分以确定是否数据信号要由模块200处理。如果确定数据信号要由模块200处理，则数据信号取路由到同步电路240。如果确定数据信号不是要被模块200处理，则数据信号取路由到第二双向驱动器220b的输出驱动器219b的输入端。即，数据信号根据由第一目的查看电路230a对数据信号的模块标识的确定来取路由。例如，当模块标识匹配模块的时候数据信号取路由到同步电路240，当模块标识不匹配的时候数据信号取路由到第二双向驱动器220b的输出驱动器219b的输入端。非匹配数据信号被第二双向驱动器220b的输出驱动器219b重新驱动到信号线280b。在这种情况下，第一端口270a是数据信号的输入端口，第二端口270b是未匹配的数据信号的重新驱动端口。
来自信号线280b的CA信号经由第二端口270b和第二双向驱动器220b的输入缓冲器219a被发送到第二目的查看电路230b。目的查看电路230b查看CA信号的模块标识部分以确定是否CA信号要由模块200处理。如果确定CA信号要由模块200处理则CA信号取路由到同步电路240。如果确定CA信号不是要由模块200处理则CA信号取路由到双向驱动器220a的输出驱动器221b的输入端。即，根据第二目的查看器230b作出的对CA信号的模块标识的确定，CA信号取路由到同步电路240或第一双向驱动器220a的输出驱动器221b的输入端。例如，当CA信号的模块标识匹配模块时CA信号取路由到同步电路240，当模块标识不匹配时CA信号取路由到第二双向驱动器220a的输出驱动器221b的输入端。未匹配的CA信号被第二双向驱动器220a的输出驱动器221b重新驱动到信号线280a上。在这种情况下，第一端口270a是未匹配CA信号的重新驱动端口，第二端口270b是用于匹配的CA信号的输入端口。
同步电路240控制在数据信号和CA信号之间的定时关系。数据信号和CA信号到达目的模块200的时间一般不同，因为信号沿着不同的路径和不同的方向传送。在信号的定时之间的关系是控制器150所知道的。来自控制器150的控制信号X按照已知的延迟来设置同步电路240。同步电路240经由信号线260a和260b向多个存储电路200a～200h发送同步的CA信号和数据信号。在另一种方法中，控制器150可以执行同步电路240的角色，以便可以从模块配置中省略同步电路。在这个替代方法中，控制器150同步信号，以便它们被模块20同步地处理。
图3是按照本发明的双向环布局的存储模块300的另一个实施例的方框图。在图2的模块200和图3的模块300之间的区别是图3的模块300中，输入信号不经由目的查看电路330a和330b被重新驱动。
参见图3，来自信号线370a的数据信号经由第一端口360a和第一双向驱动器320a的输入缓冲器321a被发送到第一目的查看电路330a。数据信号被进一步发送到第二双向驱动器320b的输出缓冲器319b。在这种情况下，数据信号不经由第一目的查看电路330a被发送到输出缓冲器319a。目的查看电路330a根据数据信号的模块标识部分确定是否将数据信号穿过到同步电路340。
来自信号线370的CA信号经由第二端口360b和第二双向驱动器320b的输入缓冲器319a被发送到第二目的查看电路330b。CA信号被进一步发送到第一双向驱动器320a的输出缓冲器321b。在这种情况下，CA信号不经由第一目的查看电路330b被发送到输出缓冲器321b。目的查看电路330b根据CA信号的模块标识部分确定是否将CA信号穿过到同步电路340。
图4包括按照本发明的存储系统的双向环布局的另一种配置的示意方框图。这种配置包括存储器控制器450、多个存储模块410a-410n、信号线440a～440n+1，其中n可以是大于1的任何数字。所述多个存储模块410a～410n经由菊花链缓冲器430a～430n在信号线上彼此连接。
这个实施例的特点是存储器控制器450-1和450-2的两个端口可以用于数据信号或CA信号。在这个实施例中，存储器控制器450在两个端口450-1和450-2包括双向驱动器。利用如图所示的缓冲器451a、451b、452a和452b来实现双向端口45-1和450-2。在图1的第一配置中，数据信号的方向是顺时针，而CA信号的方向是逆时针的。但是，在图4的配置中，数据信号和CA信号的方向按照控制器450可以是顺时针的或逆时针的。
在这个实施例中，当数据信号的方向是顺时针的时候，CA信号的方向是逆时针的。当数据信号的方向是逆时针的时候，CA信号的方向是顺时针的。
图5包括按照本发明的存储模块的另一个实施例的示意方框图，它可以以图4所示的双向环布局存储系统来实现。在这个实施例中，存储模块500包括多个存储设备或电路500a～500h、缓冲电路510和两个端口550a和550b。缓冲电路510包括双向驱动器520a和520b、目的查看电路530a和530b、路由电路540和同步电路550。端口550a可以分别是数据信号和CA信号的输入和重新驱动端口。端口550b可以分别是数据信号和CA信号的输入和重新驱动端口。
第一目的查看电路530a连接到第一双向驱动器520a的输入缓冲器521a的输出端，并且连接到第二双向驱动器520b的输出缓冲器519b的输入端。第一目的查看电路530a还连接到路由电路540。信号线560a连接到模块550的第一端口550a。第一端口550a连接到第一双向驱动器520a的输入缓冲器521a的输入端。信号线560b连接到模块500的第二端口550b。第二端口连接到第二双向驱动器520b的输出缓冲器519b。
每个数据信号或CA信号可以被输入到端口550a。如果数据信号被输入到端口550a，则CA信号被输入到端口550b。如果CA信号被输入到端口550a，则数据信号被双向地发送到端口550b。为了通过示例说明，一个信号在信号线560a上被接收并且经由第一端口550a和第一双向驱动器520a的输入缓冲器521a被发送到第一目的查看电路530a。目的查看器530a查看信号的模块标识部分以确定是否信号要由模块500处理。目的查看电路530a也查看信号以确定信号的信号模式，即是否信号是数据信号或CA信号。信号根据信号的模块标识取路由到路由器540或第二双向驱动器520b的输出缓冲器519b的输入端。当信号的模块标识匹配模块500的时候信号取路由到路由电路540。未匹配的信号被第二双向驱动器520b的输出缓冲器519b重新驱动到信号线560b。如果信号是匹配的，则它被目的查看电路530a传送到路由电路540。路由电路540根据是否信号是数据信号或CA信号来确定匹配的信号随后取路由到哪里。双向驱动器530a产生信号SIGMODE1，它识别信号的信号模式，即它识别是否信号是数据信号或CA信号。当信号模式SIGMODE1将信号识别为数据信号的时候，信号被路由电路540取路由到信号线570a。当信号模式SIGMODE1将信号识别为CA信号的时候，信号被路由电路540取路由到信号线570b。在这种情况下，即当在端口550a上接收到信号的时候，由目的查看电路530a产生的SIGMODE1信号来控制路由电路540。
来自信号线560b的信号通过第二端口550b和第二双向驱动器520b的输入缓冲器5 19a被发送到第二目的查看电路530b。信号根据信号的模块标识被取路由到路由电路540或第一双向驱动器520a的输出缓冲器521b的输入端。当模块标识匹配模块的时候信号取路由到路由电路540。未匹配的信号通过第二双向驱动器520b的输出缓冲器519b被重新驱动到信号线560b。路由电路540根据信号模式、即是否信号是数据信号或CA信号来确定匹配信号的路由。目的查看电路530b产生信号SIGMODE2以识别信号模式和将信号SIGMODE2发送到路由电路540。当信号模式信号SIGMODE2识别信号为数据信号的时候，信号通过路由电路540取路由到信号线570a。当信号模式信号SIGMODE2识别信号为CA信号的时候，信号通过路由电路540取路由到信号线570b。即，通过由目的查看电路530b产生的SIGMODE2来控制路由电路540。
同步电路550控制在数据信号和CA信号之间的定时关系。在它们之间的定时关系依赖于模块标识。因此，定时关系被存储器控制器所知。来自控制器的控制信号X设置同步电路550。同步电路550经由信号线580a和580b向多个存储器发送CA信号和数据信号。应当注意，可以在控制器中实现同步电路的功能。在那种情况下，可以省略同步电路。
图6包括存储模块600的另一个实施例的示意方框图，它可以用于图4的双向环布局存储系统。图5和图6之间的不同在于目的查看电路630a和630b。在图6的实施例中，来自信号线660a的信号经由第一端口650a和第一双向驱动器620a的输入缓冲器621a被发送到第一目的查看电路630a。这个信号还进一步被发到第二双向驱动器620b的输出缓冲器619b。双向驱动器630a根据模块标识来确定是否它传送信号。同样的功能配置也用于端口650b和目的查看电路630b。
图7包括按照本发明的另一个实施例的存储模块的示意方框图，它可以用于在此所述的所有存储系统。参见图7，在这个实施例中，以上实施例所述的缓冲电路被实现在独立的存储器件800a～800h本身中，而不是在模块上的独立电路中。
参见图7，存储模块800包括独立的存储电路或器件800a～800h。每个器件800a～800h包括存储部分或电路812a～812h和缓冲电路部分810a～810b。缓冲电路部分810a～810b以类似的方式被配置到本发明的上述各个实施例所述的任何缓冲电路配置中，并且实现与上述的任何实施例相同的功能。
应当注意，在此所述的存储模块的所有实施例中，存储模块可以被描述为包括8个存储电路或器件。应当理解本发明可以用于每个模块任何数量的存储电路中。
虽然已经参照本发明的实施例具体示出和说明了本发明，本领域的技术人员应当理解，在不脱离所附的权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (32)

1.一种存储系统，包括：
由CA信号和数据信号共享的信号路径；
存储器控制器，用于在信号路径的第一端发送CA信号，并且在数据路径的第二端双向地发送数据信号；
多个存储模块，以闭环配置由信号路径来连接多个存储模块和存储控制器。
2.按照权利要求1的存储系统，其中，信号路径包括多个信号线，其中如果M大于N则信号线的数量是M，如果N大于M则信号线的数量是N，其中M指的是CA信号的数量，N指的是数据信号的数量。
3.按照权利要求1的存储系统，其中，通过存储器控制器的第一端口在信号路径上输出CA信号，并且通过由存储器控制器的第二端口在信号路径上双向发送数据信号。
4.按照权利要求1的存储系统，其中，通过存储器控制器的第一端口在信号路径的第一端输出CA信号和数据信号之一，并且通过存储器控制器的第二端口在信号路径的第二端输出数据信号和CA信号的另一个。
5.按照权利要求1的存储系统，其中，存储模块包括用于接收CA信号和数据信号的端口。
6.按照权利要求5的存储系统，其中所述端口可以是多功能的端口，它们可以重新驱动CA信号和接收数据信号或重新驱动数据信号和接收CA信号。
7.按照权利要求6的存储系统，其中，存储模块的第一端口分别是用于数据信号和CA信号的输入端口和重新驱动端口。
8.按照权利要求6的存储系统，其中，存储模块的第二端口可以分别是用于CA信号和数据信号的输入端口和重新驱动端口。
9.按照权利要求1的存储系统，其中，每个存储模块包括一个目的电路，用于确定是否所接收的信号要被存储模块接收。
10.按照权利要求9的存储系统，其中，每个存储模块包括一个重新驱动缓冲器，用于如果确定所接收的信号不打算被存储模块接收，则将所接收的信号重新驱动到信号路径上。
11.按照权利要求9的存储系统，其中，目的电路接收所接收的信号。
12.按照权利要求1的存储系统，其中每个存储模块包括一个同步电路，用于补偿所接收的信号在信号路径上传播的延迟。
13.按照权利要求1的存储系统，其中每个存储模块包括一个目的电路，用于确定是否所接收的信号是CA信号或数据信号。
14.按照权利要求13的存储系统，其中，目的电路产生信号模式信号，它指示是否所接收的信号是数据信号或CA信号。
15.按照权利要求1的存储系统，其中，每个存储模块包括一个路由电路，用于将已经被识别为数据信号的所接收信号取路由到数据信号线上的存储模块的存储电路，并且用于将被识别为CA信号的所接收信号取路由到CA信号线上的存储电路。
16.一种存储模块，包括：
至少一个用于存储数据的存储电路；
第一端口，分别是数据信号和CA信号的输入和重新驱动端口；
第二端口，分别是CA信号和数据信号的输入和重新驱动端口。
17.按照权利要求16的存储模块，还包括目的电路，用于确定是否所接收的信号要被存储模块接收。
18.按照权利要求17的存储模块，还包括一个重新驱动缓冲器，用于如果确定所接收的信号不打算被存储模块接收，则将所接收的信号重新驱动。
19.按照权利要求17的存储模块，其中，目的电路接收所接收的信号。
20.按照权利要求19的存储模块，还包括一个同步电路，用于补偿由目的电路接收的所接收信号中的延迟。
21.按照权利要求17的存储模块，其中目的电路也确定是否所接收的信号是CA信号或数据信号。
22.按照权利要求21的存储模块，其中目的电路产生信号模式信号，它指示是否所接收的信号是数据信号或CA信号。
23.按照权利要求16的存储模块，还包括一个路由电路，用于将已经被识别为数据信号的所接收信号取路由到数据信号线上的存储模块的存储电路，并且用于将被识别为CA信号的所接收信号取路由到CA信号线上的存储电路。
24.一种存储器件，包括：
存储电路，用于存储数据；
第一端口，分别是数据信号和CA信号的输入和重新驱动端口；
第二端口，分别是CA信号和数据信号的输入和重新驱动端口；
缓冲电路，用于提供在存储电路和第一和第二端口之间的接口。
25.按照权利要求24的存储器件，其中缓冲电路包括一个目的电路，用于确定是否输入端口的所接收的信号要被存储器件接收。
26.按照权利要求25的存储器件，其中缓冲电路包括一个重新驱动缓冲器，用于如果确定所接收的信号不打算被存储器件接收，则将所接收的信号重新驱动。
27.按照权利要求25的存储器件，其中，目的电路接收所接收的信号。
28.按照权利要求24的存储器件，还包括一个同步电路，用于补偿由目的电路所接收的信号中的延迟。
29.按照权利要求24的存储器件，还包括一个目的电路，用于确定是否所接收的信号是CA信号或数据信号。
30.按照权利要求29的存器件，其中目的电路产生信号模式信号，它指示是否所接收的信号是数据信号或CA信号。
31.按照权利要求24的存储器件，其中缓冲电路包括一个路由电路，用于将已经被识别为数据信号的所接收信号取路由到数据信号线上的存储模块的存储电路，并且用于将被识别为CA信号的所接收信号取路由到CA信号线上的存储电路。
32.按照权利要求24的存储器件，其中缓冲电路包括双向驱动器，用于接收和重新驱动数据信号和CA信号。
CNB031476317A 2002-12-12 2003-07-15 双向环布局存储系统及其存储模块 Expired - Fee Related CN100440173C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US43281602P 2002-12-12 2002-12-12
US60/432,816 2002-12-12
US10/347,733 2003-01-21
US10/347,733 US7093076B2 (en) 2002-12-12 2003-01-21 Memory system having two-way ring topology and memory device and memory module for ring-topology memory system

Publications (2)

Publication Number Publication Date
CN1506842A true CN1506842A (zh) 2004-06-23
CN100440173C CN100440173C (zh) 2008-12-03

Family

ID=32328855

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031476317A Expired - Fee Related CN100440173C (zh) 2002-12-12 2003-07-15 双向环布局存储系统及其存储模块

Country Status (5)

Country Link
US (1) US7093076B2 (zh)
EP (1) EP1429340B1 (zh)
KR (1) KR100541812B1 (zh)
CN (1) CN100440173C (zh)
TW (1) TWI313465B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101075217A (zh) * 2006-05-16 2007-11-21 株式会社日立制作所 存储器模块
CN102682832A (zh) * 2011-03-16 2012-09-19 群联电子股份有限公司 内存储存装置、内存控制器与音源播放方法
CN110175137A (zh) * 2018-02-21 2019-08-27 三星电子株式会社 存储模块、具有其的存储系统及板的布置方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004018579A1 (ja) * 2002-08-21 2004-03-04 Jsr Corporation コーティング用組成物
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
US6988173B2 (en) * 2003-05-12 2006-01-17 International Business Machines Corporation Bus protocol for a switchless distributed shared memory computer system
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7539800B2 (en) * 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7299313B2 (en) 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
KR100615606B1 (ko) 2005-03-15 2006-08-25 삼성전자주식회사 메모리 모듈 및 이 모듈의 신호 라인 배치 방법
US9582449B2 (en) 2005-04-21 2017-02-28 Violin Memory, Inc. Interconnection system
US8452929B2 (en) * 2005-04-21 2013-05-28 Violin Memory Inc. Method and system for storage of data in non-volatile media
KR101331569B1 (ko) * 2005-04-21 2013-11-21 바이올린 메모리 인코포레이티드 상호접속 시스템
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US9286198B2 (en) 2005-04-21 2016-03-15 Violin Memory Method and system for storage of data in non-volatile media
US8112655B2 (en) * 2005-04-21 2012-02-07 Violin Memory, Inc. Mesosynchronous data bus apparatus and method of data transmission
US7702874B2 (en) * 2005-06-22 2010-04-20 Intel Corporation Memory device identification
KR100792213B1 (ko) * 2005-08-11 2008-01-07 삼성전자주식회사 메모리 컨트롤러와 메모리를 인터페이싱하는 랩퍼 회로
DE102005043547B4 (de) * 2005-09-13 2008-03-13 Qimonda Ag Speichermodul, Speichervorrichtung und Verfahren zum Betreiben einer Speichervorrichtung
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
DE102006006571A1 (de) * 2006-02-13 2007-08-16 Infineon Technologies Ag Halbleiteranordnung und Verfahren zum Betreiben einer Halbleiteranordnung
US7342816B2 (en) * 2006-07-26 2008-03-11 International Business Machines Corporation Daisy chainable memory chip
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
EP2487794A3 (en) * 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8028186B2 (en) 2006-10-23 2011-09-27 Violin Memory, Inc. Skew management in an interconnection system
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US8122202B2 (en) * 2007-02-16 2012-02-21 Peter Gillingham Reduced pin count interface
US20090063786A1 (en) * 2007-08-29 2009-03-05 Hakjune Oh Daisy-chain memory configuration and usage
WO2009062280A1 (en) * 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices
US8825939B2 (en) * 2007-12-12 2014-09-02 Conversant Intellectual Property Management Inc. Semiconductor memory device suitable for interconnection in a ring topology
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US8521980B2 (en) * 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
US8582382B2 (en) * 2010-03-23 2013-11-12 Mosaid Technologies Incorporated Memory system having a plurality of serially connected devices
US8843692B2 (en) 2010-04-27 2014-09-23 Conversant Intellectual Property Management Inc. System of interconnected nonvolatile memories having automatic status packet
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
KR102238717B1 (ko) 2014-10-27 2021-04-09 삼성전자주식회사 메모리 시스템 및 이의 동작 방법
TWI612788B (zh) * 2015-12-21 2018-01-21 視動自動化科技股份有限公司 具有鏈結匯流排的通訊系統

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5262946A (en) * 1988-10-20 1993-11-16 Picker International, Inc. Dynamic volume scanning for CT scanners
JPH03236020A (ja) * 1990-02-14 1991-10-22 Asahi Optical Co Ltd ズームレンズ付カメラ
FR2710993B1 (fr) * 1993-10-04 1995-11-24 Commissariat Energie Atomique Procédé et système d'interconnexion pour la gestion de messages dans un réseau de processeurs à structure parallèle.
US5546023A (en) * 1995-06-26 1996-08-13 Intel Corporation Daisy chained clock distribution scheme
US5637790A (en) * 1996-02-28 1997-06-10 De Corral; Jose L. Three capillary flow-through viscometer
US6425020B1 (en) * 1997-04-18 2002-07-23 Cirrus Logic, Inc. Systems and methods for passively transferring data across a selected single bus line independent of a control circuitry
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US6377582B1 (en) * 1998-08-06 2002-04-23 Intel Corporation Decentralized ring arbitration for multiprocessor computer systems
US6587912B2 (en) * 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US6487102B1 (en) * 2000-09-18 2002-11-26 Intel Corporation Memory module having buffer for isolating stacked memory devices
US6317352B1 (en) 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6625687B1 (en) 2000-09-18 2003-09-23 Intel Corporation Memory module employing a junction circuit for point-to-point connection isolation, voltage translation, data synchronization, and multiplexing/demultiplexing
US6658509B1 (en) * 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
CA2360656A1 (en) * 2000-10-31 2002-04-30 Vitali Selivanov Real-time image reconstruction for computed tomography systems

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101075217A (zh) * 2006-05-16 2007-11-21 株式会社日立制作所 存储器模块
CN101075217B (zh) * 2006-05-16 2015-03-18 株式会社日立制作所 存储器模块
CN102682832A (zh) * 2011-03-16 2012-09-19 群联电子股份有限公司 内存储存装置、内存控制器与音源播放方法
CN110175137A (zh) * 2018-02-21 2019-08-27 三星电子株式会社 存储模块、具有其的存储系统及板的布置方法
CN110175137B (zh) * 2018-02-21 2024-01-09 三星电子株式会社 存储模块、具有其的存储系统及板的布置方法

Also Published As

Publication number Publication date
KR100541812B1 (ko) 2006-01-11
EP1429340A3 (en) 2005-10-12
TWI313465B (en) 2009-08-11
TW200418044A (en) 2004-09-16
KR20040051480A (ko) 2004-06-18
EP1429340A2 (en) 2004-06-16
CN100440173C (zh) 2008-12-03
US20040117569A1 (en) 2004-06-17
EP1429340B1 (en) 2013-04-10
US7093076B2 (en) 2006-08-15

Similar Documents

Publication Publication Date Title
CN1506842A (zh) 双向环布局存储系统、环布局存储系统存储器件和存储模块
US7409491B2 (en) System memory board subsystem using DRAM with stacked dedicated high speed point to point links
CN1271533C (zh) 用于实现在存储器控制器和存储器模块之间的一个缓冲菊花链连接的装置
CN1343987A (zh) 半导体存储器件及采用其的存储模块和系统
KR100585099B1 (ko) 적층형 메모리 모듈 및 메모리 시스템.
US8902910B2 (en) Ring-of-clusters network topologies
US9348785B2 (en) Flexible and expandable memory architectures
CN1783330A (zh) 存储元件
CN108139978B (zh) 具有高速缓存的存储器模块操作的存储器系统
KR100574951B1 (ko) 개선된 레지스터 배치 구조를 가지는 메모리 모듈
CN1509440A (zh) 用于校正并行/串行接口中的波动的缓冲网
US10628369B2 (en) Header improvements in packets accessing contiguous addresses
CN1509025A (zh) 一种实现报文分片组包的方法
CN1210800C (zh) 数据总线性能改善的存储器模块
CN1707454A (zh) 中心单元、存储器模块、存储器系统和对其读和写的方法
CN1450767A (zh) 一种数据包转发控制装置和方法
US20210297361A1 (en) Method and system for robust streaming of data
US20230101918A1 (en) Interconnect system
CN1889483A (zh) 框间互连的通信系统及其数据交换方法
US20080155149A1 (en) Multi-path redundant architecture for fault tolerant fully buffered dimms
US20030099238A1 (en) High-speed interchip interface protocol
CN1687908A (zh) 通过总线进行数据读取的装置和方法
CN1179282C (zh) 数据处理器
CN1877553A (zh) 总线系统
CN100351827C (zh) 引脚共用系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081203

Termination date: 20140715

EXPY Termination of patent right or utility model