CN1506975A - 带有含双寄存器的页面缓冲器的存储器件及其使用方法 - Google Patents

带有含双寄存器的页面缓冲器的存储器件及其使用方法 Download PDF

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Abstract

本发明描述了一种非易失性存储器件，及其编程方法和设备，它们包括含有第一和第二数据寄存器或锁存器的可操作耦合第一和第二读出放大器、存储第二放大器的数据的存储电路、检验第二数据寄存器的内容，判断存储器件的单元是否已经得到充分编程的有效/无效检验电路、和为了重新编程器件而复位第二数据寄存器，直到得到充分编程为止的恢复电路。

Description

带有含双寄存器的页面缓冲器的存储器件及其使用方法
技术领域
本发明涉及半导体存储器件领域，尤其涉及带有含双寄存器的页面缓冲器电路的闪速存储器件。
背景技术
近来半导体存储器件的发展趋势是高集成度、大容量、和支持高速运行的系统。易失性存储器(例如，DRAM(动态随机存取存储器)和SRAM(静态随机访问存储器)和非易失性存储器(例如，闪速存储器)两者都保持这样的趋势。
闪速存储器一般细分为NOR(或非)型闪速存储器和NAND(与非)型闪速存储器。NOR型闪速存储器用在高速无序读取小容量信息所需的应用中，而NAND型闪速存储器用在有序读取信息所需的应用中。
闪速存储器件利用存储单元来存储数据。存储单元包括单元晶体管。每个单元晶体管含有控制电极和浮栅。由于闪速存储器件通过绝缘薄膜，利用隧道效应来存储信息，所以，它需要花费一些时间来存储信息。
为了在短时间内存储大容量信息，NAND型闪速存储器使用也称为页面缓冲器电路的寄存器。为了迅速存储在存储区中，从外部供应大量数据。首先将它们存储在寄存器中，然后，从那里存储到存储单元中。
在传统NAND型闪速存储器中，一页数据的大小不超过512个字节。如果假设NAND型闪速存储器的编程时间(或信息存储时间)大约是200到500微秒，和在100毫微秒的间隔内把1-字节数据从外部装入页面缓冲器电路中，那么，把512-字节信息装入页面缓冲器电路中要花费大约50微秒。
图1显示了现有技术中的具体例子。本文件的图1取自美国专利第5,831,900号(那个文件的图7)。为了便于当前的讨论，已经加上附加标号。
图1的器件告诉我们，通过周围电路使页面缓冲器20-i复位之后，将数据从数据线IO装入锁存器30中。通过晶体管Q4(通常，通过接收适当的编程命令信号)，把装入锁存器中的数据编程到存储单元2-1、2-2、2-3中。这个编程过程通常用于编程NAND闪速存储器。
但是，这个过程存在局限性。在这个编程操作中，如果要把数据装入锁存器30中，必须等到以前装载的数据在前一个编程循环中完成编程之后。如上所述，装入锁存器30中的数据以字节(例如，8个位)为单位前进。因此，把数据装入长达2048个字节的一页花费很长时间。这是因为，锁存器30继续存储数据，直到寄存器的信息被存储在适当的相应存储单元中为止。
现有技术中存在的另一个问题是往回复制问题。有时，复制操作需要从数据的第一页进行到第二页。如果希望通过晶体管Q7，把第一页中存储单元的数据锁存在锁存器电路30上之后，进行复制操作，那么，锁存数据通过晶体管Q4被编程到第二页。在那种情况下，复制到第二页的编程数据因锁存器电路而被倒置。换句话说，1变成0，和0变成1。这个问题在现有技术中是通过向存储单元阵列提供标志单元，和取决于数据是否被倒置，更新它们的值来解决的。
图2显示了现有技术中这个问题的具体例子。本文件的图2取自美国专利第5,996,041号(那个文件的图8和图9)。为了便于当前的讨论，已经加上附加标号。
在图2中，显示了往回复制功能。存储单元阵列内第一页中的数据被装入页面缓冲器中。此后，把数据复制到该阵列中的另一个位置中，但是以倒置的形式。靠右的位是标志单元，指示这个数据处在倒置形式下。
现有技术在存储器件到底能变成多大方面受到限制。例如，假设页面缓冲器电路可以临时存储2048字节的信息，那么，当在100毫微秒的间隔内把1字节信息装入页面缓冲器电路中时，装载2048-字节的信息需要花费大约200微秒。因此，装载时间几乎与200到500微秒的信息存储时间(或编程时间)相当。这样，NAND型闪速存储器的信息存储特性受装载时间严重影响。
随着NAND型闪速存储器的集成度不断提高，与传统闪速存储器相比，必须越来越大量地处理数据。并且，必须在不使信息存储特性变差的情况下处理它。
原申请的技术公开主要总结在本申请的图22和23中。如图22和23所示，页面缓冲器包括两个含有锁存器的寄存器。第一寄存器含有第一锁存器LATCH1和第二寄存器含有第二锁存器LATCH2。原美国专利申请第一0/013191号详细描述了这种结构。如图22所示，在步骤F1，通过数据线把要编程的数据装入LATCH1的节点N4中。接着，在步骤F2，把数据从LATCH1中的节点N4传送(或转储)到LATCH2的节点N3。根据节点N3的数据状态，在图23中的编程步骤F3期间，把数据编程到存储单元阵列的第一页中。如果节点N3的数据是“0”(地电平和编程状态)，那么，编程存储单元。另一方面，如果节点N3的数据是“1”(Vcc电平和编程禁止状态)，那么，不编程存储单元。请注意，一页包括受一条字线控制的一组存储单元。
在编程之后，必须检查该页的存储单元，以确定存储单元是否已经得到成功编程。下文称这个检查过程为“编程核验读取”，即，图23的步骤F4。在编程核验读取过程中，如果要编程的单元没有得到编程，那么，将节点N3的状态复位成“0”，和如果要编程的单元得到编程，那么，将节点N3的状态复位成“1”。没有被编程的单元必须根据上述编程过程重新编程。
如果所有单元被编程，在步骤F5期间，将节点N3设置为“1”。这使存储单元阵列第一页的过程结束。
在存储单元阵列的第一页的编程过程中，同时把第二页的数据装入LATCH1的节点N4中。结果是，在给定页面缓冲器中同时执行两个过程。
名称为“半导体存储器件和编程它的方法(SEMICONDUCTOR MEMORYDEVICE AND METHOD OF PROGRAMMING THE SAME)”的美国专利第6,031,760号结合它的图5，描述了象征着典型传统存储器件的现有技术单锁存器存储器件。描述的电路含有只包括单锁存器电路LT的单读出放大器S/A。
发明内容
本发明的目的是解决现有技术中存在的问题。
按照本发明的一个方面，提供一种非易失性存储器，包括：存储数据的存储单元阵列；选通存储在一组存储单元中的数据的Y-门控电路；通过读出节点耦合在存储单元阵列与Y-门控电路之间的页面缓冲器，该页面缓冲器包括第一读出放大器和第二读出放大器；响应存储信号，存储第一读出放大器的数据的存储电路；和其中，第一读出放大器包括第一数据寄存器，和第二读出放大器包括第二数据寄存器，所述第二数据寄存器与第一数据寄存器一起可操作地与读出节点耦合。按照本发明的另一方面，提供一种编程存储器件的设备，用于对所选存储单元编程，之后，为了成功编程核验所选存储单元，并且，在对一个或多个这样所选存储单元的编程不成功的情况下，在逐步提高的编程电压下重复进行这样的编程，直到对所有要编程单元的编程都得到核验为止，该设备包括：高速缓冲数据寄存器；为了编程将数据从所述高速缓冲数据寄存器存储到其中的主数据寄存器；为了核验将数据从所述高速缓冲数据寄存器存储到其中的存储电路；确定主数据寄存器中的数据是否得到成功编程的有效/无效检验电路。
按照本发明的另一方面，提供一种非易失性存储器，包括：存储数据的非易失性存储单元阵列；选通存储在一组非易失性存储单元中的数据的Y-门控电路；通过读出节点耦合在非易失性存储单元阵列与Y-门控电路之间的页面缓冲器，该页面缓冲器包括第一读出放大器和第二读出放大器；其中，第一读出放大器包括第一数据寄存器；第二读出放大器包括第二数据寄存器，所述第二数据寄存器与第一数据寄存器一起可操作地与读出节点耦合；和包含所述第一数据寄存器的数据的取逆数据的存储电路；连接在第二数据寄存器和存储电路之间的恢复电路，用于响应恢复信号，根据存储电路的内容复位第二数据寄存器的内容；与第二读出放大器连接的有效/无效检验电路，用于生成指示存储器件内的数据单元是否已经被成功编程的信号。
按照本发明的另一方面，提供一种编程非易失性存储器件的方法，该方法包括步骤：把数据存储到第一数据寄存器中；把数据的逆值传送到存储电路；把数据从第一数据寄存器转储到第二数据寄存器；根据第二数据寄存器中的数据编程存储单元；核验存储第二数据寄存器的存储单元的状态的存储单元；和通过有效/无效检验电路检验第二数据寄存器，判断存储单元是否得到编程。
附图简述
图1是现有技术中含有页面缓冲器的存储器件的图形；
图2是现有技术中的往回复制操作、和由于使数据倒置而使它变得必不可少的标志位的图解；
图3是根据本发明实施例构造的半导体存储器件的方块图；
图4是图3所示的存储器的排列方案的图形；
图5是图3所示的器件的页面寄存器和Y-门控电路的详细电路图；
图6是说明根据本发明实施例的编程方法的流程图；
图7是实现图6所示的方法的信号命令的时序图；
图8是正在应用图7所示的信号命令的时候，图5所示的电路中数据流动的描绘；
图9是在图3所示的器件中实现读取方法的信号命令的时序图；
图10是正在应用图9所示的信号命令的时候，图5所示的电路中数据流动的描绘；
图11是说明根据本发明实施例的往回复制方法的流程图；
图12是在图3所示的器件中实现根据本发明实施例的往回复制方法的信号命令的时序图；
图13是遵照图12的前半部分的信号命令，已经从存储单元传送到页面缓冲器的数据的描绘；
图14是遵照图12的后半部分的信号命令，已经从存储单元传送到页面缓冲器的数据的描绘；
图15是说明根据本发明实施例的擦除方法的流程图；
图16是在图3所示的器件中实现擦除方法的信号命令的时序图；
图17是正在应用图16所示的信号命令的时候，图5所示的电路中数据流动的描绘；
图18是对于两者预备存储器件设计，如何计算大存储量的描绘；
图19是说明包括图18所示的两种在内，存储器件的各种设计选择的表格；
图20是说明1个块的排列的方块图；
图21是说明如何根据本发明装载数据，以取得更大容量的时序的图形；
图22是代表在本发明的一部分是它的延续的原申请中详细描述的双寄存器存储器件的简单总结的示意性电路图；
图23是代表在原申请中详细描述的双寄存器存储器件编程方法的简单总结的流程图；
图24是说明本发明解决的问题的典型存储器件的示意性电路图；
图25是在数个存储单元上的电压分布的曲线图，并且说明了本发明解决的问题；
图26是根据本发明的一个实施例的新发明双寄存器存储器件的示意性电路图；
图27是说明新发明双寄存器存储器件编程方法的一个实施例的流程图；
图28是说明基于新发明编程方法的各种信号和它们的相关时序的时序图；和
图29是在数个存储单元上的电压分布的曲线图，并且说明了本发明建议的解决方案。
优选实施例详述
如上所述，本发明提供了半导体存储器件，以及使用它的方法。现在对本发明作更详细描述。
现在参照图3，描述根据本发明构造的存储器件100。存储器件100可以是NAND闪速存储器。存储器件100含有存储数据的存储单元阵列110、页面寄存器和读出放大器(S/A)块120、和选通存储在一组存储单元中的数据的Y-门控电路130。页面寄存器和S/A块120耦合在存储单元阵列110和Y-门控电路130之间。
页面寄存器和S/A块120包括页面缓冲器122。正如下面将作更详细描述的那样，根据本发明，页面缓冲电路122包括双寄存器。
器件100还包括附加部件，譬如，X-缓冲器锁存器和解码器、Y-缓冲器锁存器和解码器、命令寄存器、控制逻辑和高电压发生器、和全局缓冲器。如图所示，并且，正如从下面的描述中所了解的那样，它们交换数据、地址、和命令信号。
现在参照图4，图4显示了存储单元阵列110的示范性排列。图中显示了许多位线，它们被交替命名为BLe和BLo，其中，“e”代表偶数，和“o”代表奇数。许多个存储单元(M1，M2，...，Mm)与各条位线连接。
一组存储单元(例如，M1)受单条字线(例如，WL1)控制。对于本申请来说，在那个组中的单元被称为一个页单位。
现在参照图5，更详细地描述页面寄存器和S/A块120、和Y-门控电路130。
Y-门控电路130在页面寄存器和S/A块120与数据线131之间。数据线131可以用于位D0-D7。
Y-门控电路130由两个NMOS(N型金属氧化物半导体)晶体管132和133构成。晶体管132和133受信号YA和YB控制。信号YA和YB可以从来自列地址的信息中导出。
页面寄存器和S/A块120包括单页面缓冲器122，单页面缓冲器122含有包括读出节点E的读出线125。一条或多条位线可以在节点E上与页面缓冲器1 22连接。在图5的例子中，两条位线BLe和BLo与节点E连接。
晶体管141含有与相应位线BLe连接的源极、与提供信号VIRPWR的节点连接的漏极、和连接成接收栅极控制信号VBLe的栅极。
晶体管142含有与相应位线LBo连接的源极、与提供信号VIRPWR的节点连接的漏极、和连接成接收栅极控制信号VBLo的栅极。
在第一或第二电源电压之一下对提供信号VIRPWR的节点充电。这样，响应栅极控制信号VBLe和VBLo，晶体管141和142把第一或第二电源电压供应给位线BLe和BLo。
另外，NMOS晶体管143响应BLSHFe信号，将位线BLe与节点E连接。NMOS晶体管144响应BLSHFo信号，将位线BLo与节点E连接。
因此，页面缓冲器122通过读出线125的节点E，与位线BLe和BLo耦合。PMOS(P型金属氧化物半导体)晶体管148在读取操作期间，通过读出线125把电流供应给位线BLe和BLo。PMOS晶体管148连接在电源电压与读出线之间，并且，随控制信号PLOAD而接通/断开。
重要的是，页面缓冲器122含有两个寄存器150和170。现有技术只提供一个这样的寄存器。两者都与读出线125连接。
第二寄存器150也称为主寄存器150。主寄存器150包括两个NMOS晶体管151和152、两个反相器153和154、和一个PMOS晶体管155。把数据存储在由反相器153和154构成的主锁存器156中。PMOS晶体管155构成主锁存器156的预充电电路。
第一寄存器170也称为辅助寄存器170。辅助寄存器170包括两个NMOS晶体管171和172、两个反相器173和174、和一个PMOS晶体管175。把数据存储在由反相器173和174构成的辅助锁存器176中。PMOS晶体管175构成辅助锁存器176的预充电电路。
本发明的页面缓冲器122的双寄存器(由两个寄存器150和170构成)提供了许多优点。被证明可以合理增大页面缓冲器电路的规模的、比现有技术中更好的功能得到执行。
另外，提供了附加结构，以便于和控制在两个页面缓冲器寄存器150和170、存储单元阵列110、和Y-门控电路130之间交换数据。
接通受控制信号PDUMP控制的NMOS晶体管181，以便在辅助寄存器170和主寄存器150之间传送数据。或者，将它断开，以便使辅助寄存器170与主寄存器150电隔离。在读出线125上进行这种传送是有利的。NMOS晶体管181也称为隔离开关。
NMOS晶体管182和183为把信息存储在辅助寄存器170中提供了保证。这是分别响应外部输入信号DI和nDI而执行的。
NMOS晶体管184将主寄存器150与位线BLe和BLo的所选那一条连接或断开。这在把要编程的信息从主寄存器150传送到位线的所选那一条的时候执行。
NMOS晶体管185受控制信号PBDO控制。在所选的时间间隔内，晶体管185把通过所选的位线读出的信息输出到页面缓冲器144的外界。
晶体管186是为检查编程状态而准备的，并且，在主寄存器150的节点B上提供编程有效/无效信息。
现在描述本发明的方法。
现在参照图6、图7、图8，以及图4，描述根据本发明的编程方法。编程就是把数据从器件的外部输入器件的存储单元中。
在图6中，流程图600用于说明根据本发明实施例的编程方法。流程图600的方法也可以通过图3所示的电路100来实施。
根据方块610，让第一外部数据穿过像电路130那样的Y-门控电路。将第一外部数据向前传送给像页面缓冲器122那样的页面缓冲器。它可以是单个数据或许多个数据。它甚至可以是一整页数据。
根据下一个方块620，把在方块610中传送的第一数据存储在页面缓冲器的第一寄存器中。第一寄存器可以是辅助寄存器170。
根据下一个可选方块630，可以启动开关，使第一寄存器与第二寄存器连接。第二寄存器可以是主寄存器150。开关可以是受控制信号PDUMP控制的NMOS晶体管181。
根据下一个方块640，把存储在第一寄存器中的第一数据存储在第二寄存器中。
根据下一个可选方块650，可以启动开关，使第一寄存器与第二寄存器隔离。
根据下一个方块660，把存储在第二寄存器中的第一数据存储在存储单元阵列的单元中，这个过程也称为编程。同时，在第一寄存器中接收第二外部数据，并且，将它存储在其中。因此，可以在不增加信息装载时间的情况下进行信息存储操作。
在图3的实施例中，由于第一寄存器和第二寄存器是隔离的，使得可以同时对方块660进行操作。其它方法也是可以的。
参照图7和图8，更详细地描述本发明的编程方法。图7显示了可应用于图5的电路的命令信号。水平轴被划分成分别标为1，2，...，9的9个时间段。
图8显示了由于应用了图7所示的信号命令，数据如何在图5所示的电路中传送的情况。应该与图7一起参照图8，图8使用了与图7相同的交叉参考时间段。
在第一步骤(时间段1)，使数据线131获得地电压，和通过PBSET信号接通晶体管175。这个过程也称为第一页的页面缓冲器设置。
此后(时间段2)，使辅助锁存器176的节点D处在高电平状态，并且，接通NMOS晶体管132和133。因此，通过应用DI和nDI信号的相位，把数据线中的数据“0”或“1”存储到辅助锁存器176中。这个过程也称为第一页的数据装载，并且，大体上与如上所述的方块610相对应。
然后(时间段3)，将存储的数据从辅助寄存器170传送到读出线125。这个过程通过把控制信号PDUMP转换成高逻辑电平状态来实现。在把数据传送到主寄存器150之前，通过晶体管148和155分别预充电读出线125和锁存器156的节点A。
此后(时间段4)，将信号置零。这个过程也称为HV允许。
然后(时间段5)，通过预充电，设置位线BLe和BLo的适当一条。
然后(时间段6和7)，同时发生与上面方块660相对应的两个动作。通过启动BLSLT信号，把要编程的数据从主寄存器150传送到所选的位线BLe，并且，从那里再传送到存储单元。另外，把要编程的下一个数据从存储单元的外界存储(装载)在辅助寄存器170中。
一般说来，数据装载操作是以字节为单位进行的，而编程操作是以页为单位进行的。数据装载指的是把数据从数据线传送到辅助寄存器170中，而编程操作指的是把数据从主寄存器150传送到存储单元阵列110中的存储单元中。如上所述，页单位指的是通过单条字线连接和控制的数个存储单元。
由于两个动作同时发生，即使在数据量大的情况下，也可以保持数据存储特性。因此，借助于辅助寄存器170实现页面缓冲器对于增大页面缓冲器电路的规模是相当值得的。
然后(时间段8)，核验读取操作，并且(时间段9)，再次预充电位线，供下一次装载/编程操作之用。
现在参照图9和图10，更详细地描述图3所示的器件的读取操作。假设数据是从阵列110的存储单元之一中读出的，并且，要读取的存储单元的栅极控制信号把适当的电压施加在字线上。
图9显示了可以应用于图5的电路的命令信号。水平轴被划分成分别标为1，2，...，6的6个时间段。
图10显示了由于应用了图9所示的信号命令，数据如何在图5所示的电路中传送的情况。应该与图9一起参照图10，图10使用了与图9相同的交叉参考时间段。
简要地说，读出是直接通过主寄存器150，而绕过辅助寄存器170进行的。这样，辅助寄存器170并不妨碍读取数据，同时，它有助于如上所述的数据装载和数据编程。
为了执行稳定的读取操作，首先，通过把VIRPWR信号置零，和启动处在高电平的控制信号VBLe和VBLo，通过NMOS晶体管141和142放电位线BLe和BLo(时间段1)。
同时，将PBRST信号从高逻辑电平状态转换成低逻辑电平状态，以便把主寄存器150的状态(或反相器153的输入)设置成预定状态(即，高逻辑电平状态)。
此后，PLOAD信号变成低电平，从而，接通PMOS装载晶体管148。使NMOS晶体管143的控制信号BLSHFe具有把位线预充电电压与NMOS晶体管143的阈电压加在一起的电压。在利用适当的电压预充电位线BLe之后，BLSHFe信号转成地电压的低逻辑电平状态(时间段2)。
位线的预充电电压随所选存储单元的状态而改变。例如，在所选存储单元是断开单元的情况中，位线的预充电电压继续保持不变。在所选存储单元是接通单元的情况中，位线的预充电电压降低(时间段3)。
如果BLSHFe信号的电压改变成预充电电压与前BLSHFe信号电平之间的中间电压，那么，当所选存储单元是断开单元时，通过切断NMOS晶体管143，使读出线125上的电压保持在电源电压上。但是，如果不是的话，读出线125上的电压与位线BLe电压一起降低(或者说，与位线BLe同步)。在BLSHFe信号转成地电压的低逻辑电平状态的中间点上，使PLOAD信号变成电源电压。
此后，NMOS晶体管152的栅极控制信号PBLCHM转成电源电压的高逻辑电平状态，并且，根据读出线的状态，接通或断开NMOS晶体管151。结果是，读出线125的状态被存储在主寄存器150中(时间段4)。
然后，通过受控制信号PBDO控制的NMOS晶体管185，接着，通过Y-门控电路130，把存储在主寄存器150中的数据传送到数据线(时间段6)。
现在描述根据本发明的往回复制方法。在执行读取操作期间，可能有必要通过把从处在第一地址上的存储单元的第一页中读取的数据复制到处在第二地址上的存储单元的第二页，进行页复制操作。
现在参照图11，流程图1100用于说明根据本发明实施例的往回复制方法。流程图1100的方法也可以通过图3所示的器件100实施。
根据方块1110，把第一单元的数据存储在页面缓冲器的第一寄存器中。这可以通过把数据读到辅助寄存器170中来完成。读出可以按如上所述那样进行。
根据下一个方块1120，把存储在第一寄存器中的数据存储在页面缓冲器的第二寄存器中。这可以通过在辅助寄存器170和主寄存器150之间传送读出的数据来完成。可选地，传送可能涉及到启动将第一寄存器与第二寄存器连接的开关。
根据下一个方块1130，把第二寄存器的数据存储在存储单元阵列的第二单元中。这可以像如上所述的那样，作为编程操作来执行。
现在参照图12、图13和图14，更详细地描述图3所示的器件的往回复制操作。假设数据是从阵列110的原存储单元读到页面缓冲器122中，并且，从那里往回复制到不同的单元。
图12显示了可以应用于图5所示的电路的命令信号。水平轴被划分成分别标为1，2，...，11的11个时间段。
首先将数据从单元读到页面缓冲器。应该识别到，除了数据被读入辅助寄存器170中，而不是主寄存器150中之外，前面4个时间段1，2，3，4中的信号命令基本上与图10中的那些时间段中的信号命令相同。
参照图13，图13显示了读入页面缓冲器中的数据。在图中还显示了图2所示的现有技术需要附加指示位来指示存储数据的极性(倒置与否)的空白空间。
返回到图12，然后，让数据从辅助寄存器170传送到页面缓冲器的主寄存器150。这发生在时间段5和6期间。
然后，在时间段7，8，9，10和11期间，将数据从主寄存器150编程到存储器的其它单元中。应该识别到，在时间段5-11期间的信号命令基本上与图8中的那些中的信号命令相同。
参照图14，图14显示了重新编程数据。应该明白，无需根据数据被存储在原单元中的方式对其进行倒置操作，就可以根据本发明将它们存储在不同单元中。这样，不需要包括图2的指示位，这进一步节省了空间。
现在讨论根据本发明的擦除方法。擦除一般要转储数据。在闪速存储器中，通过把高压施加在存储单元上，阈值电压变成-1V和-3V之间的一个值。转储寄存器中的数据。
现在参照图15，流程图1500用于说明根据本发明另一个实施例、擦除之前的核验读取操作。流程图1500的方法也可以通过图3所示的器件100来实施。
根据方块1510，通过页面缓冲器的第一寄存器转储第一存储单元的数据。
根据另一个方块1520，通过第二寄存器转储存储在页面缓冲器的第一寄存器中的数据。
根据可选方块1530，通过晶体管186对存储在第一寄存器中的数据进行存储单元状态的有效或无效检验。
现在参照图16和17，针对图3所示的器件，描述擦除方法。图1 6显示了可应用于图5所示的电路的命令信号。水平轴被划分成分别标为1，2，...，7的7个时间段。
图17显示了由于应用图16的命令信号，数据如何在图5的电路中被擦除的情况。应该与图16一起参照图17，图17使用了与图16相同的交叉参考时间段。
在时间段1和2中，接收擦除执行命令。在时间段3中，将位线BLe和BLo接地，以便放电。在时间段4中，对第一单元进行核验读取操作。在时间段5中，对第二单元进行核验读取操作。
在时间段6中，通过第一寄存器转储数据。数据包括存储单元的数据，以及来自页面缓冲器的主寄存器150和辅助寄存器170的数据。在时间段7中，进行线“或”运算，并且，从主寄存器150的节点B转储数据。
本发明提供了即使页的大小增加了，存储器的编程时间(或信息存储时间)也只增加一点点，或一点也不增加的优点。另外，在页面缓冲器电路上装载信息的时间与页的增幅正成比增加。
参照图18、图19、图20和图21，讨论管理存储器中的大量数据的例子。由此说明本发明的效能。
图18是对于两种情况，即，A和B，如何为存储器件的容量计算大存储量的描述。
三维方块描述了器件的总存储容量。可以把它当作许多个块，每个块由许多页组成。每一页(以及每个块)宽为1个字节(1B)。1个字节等于8个位，即，I/O0-I/O7。
在情况A中，一页长为(512+16)528B。假设32页为一块，2048个块的容量将产生264Mb的器件。
在本发明允许的情况B中，一页长为(2048+64)2112B。假设64页为一块，1024个块的容量将产生1Gb的器件。
图19显示了包括图18的器件A和B在内，存储器件的各种设计选择方案。
图20说明了通过把数据的相继页指定成“偶数”和“奇数”，可以把一个块从32页(譬如，用于图18的器件A)重构成64页(譬如，用于图18的器件B)的情况。
本发明获得了比现有技术更快的装载时间。这可以举例说明。假设：
T1＝1B装载时间＝0.1μs
F2＝1页(对于528B和2112B这两种情况)
T3＝编程时间＝200μs
F4＝1个块(这里，32页)
然后，对于数据装载、编程、数据装载、编程等序列，现有技术的器件所需的时间要求：
总时间(现有技术)＝[(T1×F2)+T3]×F4         方程(1)
这对于528B的器件，得出8089.6μs，和对于2112B的器件，得出13158.4μs。
参照图21，根据本发明，数据将得到更有效装载和编程。所需的总时间将是：
总时间(本发明)＝(T1×F2)+(T3×F4)    方程(2)
这对于211B的器件，得出6611.2μs，它大约是方程1的同等时间的一半。这意味着现在可以使用大容量(例如，超过2048B)的页面缓冲器电路。
图24到29涉及下面要详细描述的、本发明的另一个实施例。
图24显示了NAND闪速存储器件中的存储单元阵列100。存储单元阵列含有构成数个存储单元的数个元件串。每个元件串与一条位线相连接。元件串与共源极线CSL并联。共源极线CSL与地连接。
在NAND闪速存储器件中，与一条字线相连接的所有存储单元同时得到编程。换句话说，如果启用字线WL1，那么，根据位线的状态，编程所有存储单元MC1。如果位线状态是“0”，那么，编程存储单元。如果位线的状态是“1”，那么，不编程存储单元。
此后，在编程核验过程中，在数据节点(图26中LATCH2的N3)中锁存存储单元的状态。
当位线状态是“0”时，在第一编程步骤中，不编程所有存储单元。
通常，在编程过程的几个步骤之后，这些单元得到成功编程。由于存储单元的耦合比随半导体制造过程的难以预测变化而彼此不同，所以，即使位线的状态是编程状态“0”，在编程过程的单个循环或步骤期间，也未必编程了要编程的所有存储单元。一般说来，在开始编程过程之前，擦除NAND闪速存储器中的所有存储单元。这样，所有存储单元具有负阈值电压。在第一页中执行了几个编程步骤之后，所有存储单元变成在核验电压之上的正阈值电压。在包含数个存储单元的给定页中，如果第一页已知完成了第一编程步骤，那么，在编程核验过程中，检验所有存储单元，存储单元的阈值电压是否低于核验电压。核验电压显示在图25中。那时，即使一部分存储单元已经得到成功编程(变成“0”)，但由于上述原因，大多数存储单元通常低于核验电压的范围。
仍然参照图24，在编程核验过程中，共源极线CSL的电压电平随电阻R0，R1，R2，...，Rm和电流Ic0，Ic1，Ic2，...，Icm而升高。当然，这可以从欧姆定律(V＝IR)中推出来。本领域的普通技术人员应该明白，电阻R0，R1，R2，...，Rm代表共源极线的寄生电阻，和电流Ic0，Ic1，Ic2，...，Icm代表从每条位线流入共源极线中的电流。这样的电流流过保持在擦除状态下或未被充分编程的单元。
结果是，共源极线CSL的电压电平随流过元件串的电源而升高。共源极线CSL的电压电平的起伏被称为CSL噪声。
由于存储器件的状态，这种现象更容易发生在第一编程步骤之后。但是，在几个编程步骤之后，由于流入存储器的电流达到最小，这种现象也降到最低程度。
现在参照图25，由于CSL噪声，在编程核验过程中，即使存储单元的阈值电压实际上低于核验电压的电平，LATCH2也把节点3设置成编程状态“1”。结果是，未被充分编程的存储单元被虚假地和误解地指示为充分(成功)编程单元。
例如，如果在第一次编程之后，存储单元MC0具有0.3V的阈值电压，和由于CSL噪声，CSL的电平是0.7V，那么，在编程核验过程中，存储单元MC0的阈值电压变成0.7V。
如果核验电压是0.7V，那么，在页面缓冲器中，存储单元被指示成编程存储单元。这样，LATCH 2的节点N3变成“1”。
换句话说，即使存储单元(图24中的MC0)未被充分编程，LATCH 2的节点N3也处在高电平状态“1”。如果存储单元在第二步骤中得到编程，那么，由于LATCH 2的节点N3保持在状态“1”下，具有0.3V阈值电压的存储单元MC0的阈值电压没有改变。
本发明的一个目的就是解决这个问题。
本发明的另一个目的是，即使在编程核验过程中，存储单元被虚假地指示成已经实现了编程状态，也可以使不需要编程的存储单元维持在编程禁止状态，和使要编程的存储单元重新得到编程。
图26以示意性电路的形式描绘了本发明。从图26可以看出，本发明包括在原美国申请第一0/013191号中描述的、在本发明的实施例中未示出的存储电路和恢复电路。
下面通过参照图26和图27来说明本发明。
在图26中，页面缓冲器包括第一读出放大器1、第二读出放大器2、有效/无效检验电路、存储电路和恢复电路。本领域的普通技术人员应该明白，在原专利申请中，读出放大器(1或2)被称为寄存器。
在步骤F1中，把要编程的数据和要禁止编程的数据装入一个数据寄存器LATCH1的节点N4中。要编程的数据是“0”(GND)和要禁止编程的数据是“1”(VDD)。
在步骤F2中(图27中)，把数据“0”和“1”转储到节点N_DATA。在步骤F2之前，根据PRE信号，节点N_DATA被预充电成VDD电平。
在步骤F3中，通过晶体管TR12，把节点N4中的数据转储到另一个数据寄存器LATCH2的节点N3。节点N3中数据的相位与节点N4中数据的相位相同，并且，与存储电路中的节点N_DATA中的数据的相位相反。
在步骤F4中，根据其它寄存器LATCH2的节点N3的状态，编程存储单元。如果节点N3的状态是“0”，编程存储单元。如果节点N3的状态是“1”，那么，不编程存储单元。编程状态指的是存储器的阈值电压变成高于核验电压的电平，其中，核验电压具有在编程存储单元的阈值电压与擦除存储单元的阈值电压之间的中间电平。
在步骤F5中，根据存储电路的状态，恢复节点N3。如果节点N_DATA的状态是“1”，那么，把节点N3复位成“0”。如果节点N_DATA的状态是“0”，那么，节点N3保持以前的数据。
在步骤F6中，执行编程核验读取过程。在第一编程核验读取步骤中，未被充分编程的存储单元在LATCH2中被指示成处在编程状态下。但是，由于在几个编程步骤之后，CSL噪声降低了，存储单元被指示成未被编程的单元。由于根据存储电路的状态，节点N3被复位成“0”，所以，在下一个编程步骤中编程未充分编程的存储单元。
在步骤F7中，在有效/无效检验电路中检验LATCH2的节点N3的状态。如果节点N3的状态是“1”，那么，编程过程就完成了。如果不是，那么，过程返回到步骤F4。
图28是本发明的编程和核验方法的时序图。沿着水平轴表示步骤F1到F7，而沿着垂直轴表示各种控制和数据信号。控制信号包括X-解码器信号SSL、W/L(Sel.)(已选字线)、W/L(Unsel.)(未选字线)、GSL、和CSL(共源极线)。它们还包括页面缓冲器电路信号VIRPWR(电源电压)、VBLe(偶位线电压)、VBLo(奇位线电压)、BLSHFe(偶位线移位电压)、BLSHFo(奇位线移位电压)、PBLCHM(栅极控制)、PBLCHC、PLOAD、PBset、PDUMP1、BLSLT(已选位线)、DI(数据输入)、nDI(反向数据输入)、PRE(预充电)、RESET、PDUMP2和DATA LINE。这些信号大部分是约定俗成的，或者，可从原申请的技术公开中获知。
从图28可以看出，根据本发明，PDUMP2(在步骤F2期间)在PDUMP1(在步骤F3中)之前，以便如上所述，在当需要到步骤F4时，必须通过返回再次对位编程的情况下，为恢复节点N3而临时存储LATCH2的节点N3的以前状态。
下表1说明了编程这里所述的类型的存储器件的编程和核验模式的典型电压。
WL(已选) WL(未选) BL(编程) BL(禁止)
编程 18V  12V  0V  Vcc
核验 1V  4.5V  0.8V  0.8V
                        表1
字线电压递增，以及编程电压和步骤，按如下进行：
15.5V-＞VERIFY-＞16V-＞VERIFY-＞16.5V-＞...(等等)
根据本发明的一个实施例，最大递增计数(循环次数)是12，和递增电压增量是0.5V/步。本领域的普通技术人员应该明白，其它的最大递增计数和/或其它的递增电压增量也可采用，并且，在本发明的精神和范围之内。通常，在5个或6个步骤内完成编程，从而不会达到最大计数。
最后，图29是显示根据本发明，在编程之后，电压在数个存储单元上的分布的曲线图。与图25相比，可以看出，根据本发明，通过有效地把所有或基本上所有的数据“0”的编程-编程单元推到在它们的核验电压之上的更高阈值电压，成功编程的位数显著上升。图29中在所有位的数据“0”编程(在曲线图的右侧用钟形线表示)和核验电压电平(用垂直虚线表示)之间不存在任何重叠说明了这一点。
本领域的普通技术人员按照被当作一个整体出现在本文件中的描述，能够实施本发明。为了使本发明得到更全面理解，已经陈述了许多细节。为了不使本发明的重点不突出，对众所周知的特征没有作详细描述。
虽然通过本发明的优选实施例已经公开了本发明，但是，本文所公开和说明的特定实施例不应被认为是限制性的。的确，就本描述而言，对于本领域的普通技术人员来说，显而易见，可以以许多种方式修改本发明。本发明人认为，本发明的主题包括本文公开的各种要素、特征、功能和/或特性的全部组合和分组合。
所附的权利要求定义了被认为具有新颖性和非显而易见性的全部组合和分组合。与特征、功能、要素和/或特性的其它组合和分组合有关的附加权利要求可能出现在这个或相关文件中。

Claims (19)

1.一种非易失性存储器，包括：
存储数据的存储单元阵列；
选通存储在一组存储单元中的数据的Y-门控电路；
通过读出节点耦合在存储单元阵列与Y-门控电路之间的页面缓冲器，该页面缓冲器包括第一读出放大器和第二读出放大器；
响应存储信号，存储第一读出放大器的数据的存储电路；和
其中，第一读出放大器包括第一数据寄存器，和第二读出放大器包括第二数据寄存器，所述第二数据寄存器与第一数据寄存器一起可操作地与读出节点耦合。
2.根据权利要求1所述的器件，还包括：
可操作地与第二读出放大器耦合的有效/无效检验电路，用于生成指示存储单元内的数据单元是否已经被成功编程的信号。
3.根据权利要求1所述的器件，还包括：
可操作地连接在第二读出放大器和存储电路之间的恢复电路，用于响应恢复信号，根据所述存储电路的内容，复位第二数据寄存器的内容。
4.根据权利要求1所述的器件，其中，存储电路包括第一晶体管，该第一晶体管包括受存储信号驱动的栅极、与第一数据寄存器连接的源极或漏极端、和在数据节点上与第二晶体管的源极或漏极连接的相应漏极或源极，第二晶体管的相应漏极或源极与参考电压连接，第二晶体管的栅极受预充电信号驱动，数据节点是所述存储电路的输出端。
5.根据权利要求2所述的器件，其中，所述有效/无效检验电路包括其栅极与第二数据寄存器连接，相关漏极或源极与参考电压连接，和源极或漏极与反相检验信号连接的第一晶体管。
6.根据权利要求3所述的器件，其中，所述恢复电路包括其源极或漏极与第二数据寄存器的输出端连接，和其相应漏极或源极与第二晶体管的漏极或源极连接的第一晶体管，第一晶体管的栅极受恢复信号控制，第二晶体管的相应源极或漏极与参考电压连接。
7.根据权利要求1所述的器件，其中，第一数据寄存器通过其栅极受第一转储信号驱动的第一晶体管与第二数据寄存器连接，其中，第二数据寄存器用于编程页面缓冲器存储器件内的存储单元，和其中，在这样的编程之后，把第二数据寄存器恢复成存储电路的存储数据。
8.一种编程存储器件的设备，用于对所选存储单元编程，之后，为了成功编程核验所选存储单元，并且，在对一个或多个这样所选存储单元的编程不成功的情况下，在逐步提高的编程电压下重复进行这样的编程，直到对所有要编程单元的编程都得到核验为止，该设备包括：
高速缓冲数据寄存器；
为了编程将数据从所述高速缓冲数据寄存器存储到其中的主数据寄存器；
为了核验将数据从所述高速缓冲数据寄存器存储到其中的存储电路；
确定主数据寄存器中的数据是否得到成功编程的有效/无效检验电路。
9.根据权利要求8所述的设备，还包括：
根据存储电路，复位主数据寄存器内容的恢复电路。
10.根据权利要求8所述的设备，其中，存储电路包括第一晶体管，该第一晶体管包括受存储信号驱动的栅极、与高速缓冲数据寄存器的输出端连接的源极或漏极端、和在数据节点上与第二晶体管的源极或漏极连接的相应漏极或源极，第二晶体管的漏极或源极与参考电压连接，第二晶体管的栅极受预充电信号驱动，和数据节点是所述有效/无效检验电路对其响应的所述存储电路的输出端。
11.根据权利要求8所述的设备，其中，所述有效/无效检验电路包括其栅极与主数据寄存器的输出端连接，漏极或源极与参考电压连接，和相应源极或漏极与反相检验信号连接的第一晶体管。
12.根据权利要求9所述的设备，其中，所述恢复电路包括其源极或漏极与主数据寄存器的输出端连接，和其相应漏极或源极与第二晶体管的漏极或源极连接的第一晶体管，第一晶体管的栅极受恢复信号驱动，第二晶体管的相应源极或漏极与参考电压连接。
13.根据权利要求8所述的设备，其中，高速缓冲数据寄存器通过其栅极受第一转储信号驱动的第一晶体管与主数据寄存器的输入端连接，其中，主数据寄存器的输出用于编程页面缓冲器存储器件内的存储单元，和其中，在这样的编程之后，把主数据寄存器恢复成存储电路的存储数据。
14.一种非易失性存储器，包括：
存储数据的非易失性存储单元阵列；
选通存储在一组非易失性存储单元中的数据的Y-门控电路；
通过读出节点耦合在非易失性存储单元阵列与Y-门控电路之间的页面缓冲器，该页面缓冲器包括第一读出放大器和第二读出放大器；
其中，第一读出放大器包括第一数据寄存器；
第二读出放大器包括第二数据寄存器，所述第二数据寄存器与第一数据寄存器一起可操作地与读出节点耦合；和
包含所述第一数据寄存器的数据的倒置数据的存储电路；
连接在第二数据寄存器和存储电路之间的恢复电路，用于响应恢复信号，根据存储电路的内容复位第二数据寄存器的内容；
与第二读出放大器连接的有效/无效检验电路，用于生成指示存储器件内的数据单元是否已经被成功编程的信号。
15.根据权利要求14所述的器件，其中，所述有效/无效检验电路包括其栅极与第二数据寄存器的输出端连接，漏极或源极与参考电压连接，和相应源极或漏极与反相检验信号连接的第一晶体管。
16.一种编程非易失性存储器件的方法，该方法包括下列步骤：
把数据存储到第一数据寄存器中；
把数据的倒置传送到存储电路；
把数据从第一数据寄存器转储到第二数据寄存器；
根据第二数据寄存器中的数据编程存储单元；
核验存储第二数据寄存器的存储单元的状态的存储单元；和
通过有效/无效检验电路检验第二数据寄存器，判断存储单元是否得到编程。
17.根据权利要求16所述的方法，还包括在所述编程步骤之后：
根据存储电路的倒置数据，复位第二数据寄存器的内容。
18.根据权利要求17所述的方法，还包括在所述复位步骤之后：
根据第二数据寄存器中的数据，重新编程存储单元。
19.根据权利要求18所述的方法，其中，重新编程的电压电平高于编程的电压电平。
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