CN1510756A - 双栅极场效应晶体管及其制造方法 - Google Patents

双栅极场效应晶体管及其制造方法 Download PDF

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Abstract

一种双栅极场效应晶体管(DGFET)结构及其这种结构的形成方法，其中源/漏区下的寄生电容显著减少。本发明引入了两个新措施，以减小源/漏区下的寄生电容。首先，将栅极外的硅区转变成氧化物，用具有第一横向厚度的第一间隔层保护了与栅极相邻的硅凸缘。使用自对准的氧注入或其它粒种注入促进氧化。其次，除去第一间隔层，用横向厚度小于第一间隔层的横向厚度的第二间隔层代替，通过使用横向选择性外延过生长并使用现在露出的硅凸缘作为籽晶在自对准的隔离区上生长新的硅源/漏区。这样可以获得到背平面的低电容，同时可以保持控制阈值电压。

Description

双栅极场效应晶体管及其制造方法
发明领域
本发明涉及双栅极场效应晶体管(DGFET)器件，特别涉及具有自对准的隔离区和作为Si生长的籽晶层的体凸缘(body ledge)的DGFET器件。本发明还涉及具有以上特征的DGFET的制造方法。
背景技术
为了制造比目前可用的集成密度更高的集成电路，如：存储器、逻辑及其它器件，需要找到一种能进一步缩小其中存在的场效应晶体管器件尺寸的途径。而随着FET尺寸的缩小，通过常规的方式越来越难以控制短沟道效应。本领域中的技术人员公知的短沟道效应是由于栅极和源/漏区之间共享的两维静电电荷，短沟道器件，即：亚0.1微米沟道器件中阈值电压Vt的降低。
标准的单栅极金属氧化物半导体场效应晶体管(MOSFET)的进一步发展是双栅极MOSFET，其中器件沟道被限制在顶部栅极介质层和底部栅极介质层之间。与常规的单栅极MOSFET相比，具有对称栅极结构的这种结构可以缩小到沟道长度的约一半。现已公知，双栅极或两个栅极MOSFET器件具有优越于常规的单栅极MOSFET的几个优点。具体地，双栅极MOSFET器件优越于单栅极MOSFET的优点包括：较高的跨导、较低的寄生电容以及改进了短沟道效应。例如，已对30nm沟道的双栅极MOSFET器件进行了蒙特卡洛模拟，显示双栅极器件具有很高的跨导(2300mS/mm)和很快的开关速度(对于nMOSFET为1.1ps)。
此外，改进的短沟道特性可以降低到20nm沟道长度，并且沟道区中不需要掺杂。这避免了与单栅极MOSFET通常具有的沟道掺杂有关的隧道击穿、掺杂剂量子化以及掺杂剂耗尽问题有关。
现有技术的双栅极MOSFET的一些例子可以在以下参考文件中找到：
美国专利5,188,973介绍了其中底部栅极与顶部栅极不对准的双栅极结构。该现有技术的双栅极结构与这里介绍的本发明的双栅极结构完全不同，本发明的DGFET包括与前栅极对准的氧化物隔离区。在’973专利中没有公开这种自对准的氧化物隔离区。此外，在本发明中，Si本体含有与前栅极的任何一侧邻接的凸缘。在本发明中使用Si凸缘以选择性地生长外延Si区，最终这些区域将变成本发明的DGFET的源/漏区。’973专利没有公开其中存在这些凸缘。
美国专利5,140,391介绍了另一种双栅极结构。在该现有技术的双栅极结构中，没有公开与前栅极自对准的氧化物隔离区。此外，’391专利没有公开包括含有与前栅极的任何一侧邻接的凸缘的Si本体的结构，该凸缘用做自对准隔离区上选择性生长外延Si区的籽晶层。
美国专利5,349,228介绍了另一种双栅极结构，其中没有公开与前栅极自对准的氧化物隔离区。此外，’228专利没有公开包括含有与前栅极的任何一侧邻接的凸缘的Si本体的结构，该凸缘用做自对准隔离区上选择性生长外延Si区的籽晶层。
到目前为止，就参数控制而言，现有技术的双栅极MOSFET的制造方法或者很复杂或者具有严重的缺陷。此外，现有技术中已知的一些结构在背栅极和源/漏区之间具有大的寄生电容。通过增加背栅极介质厚度可以减小寄生电容，但降低了背栅极控制和较差的比例缩减性。假设为标准的布局，低电容背栅极介质应该比前栅极介质厚约20x，但为了有效地控制应为2-4x厚。
共同转让给本申请人的美国专利5,773,331描述了已解决了以上问题的双栅极MOSFET的结构的制造方法。具体地说，’331专利描述了具有侧壁源和漏触点以及自对准的底部和顶部栅极氧化物的双栅极MOSFET。在’331专利中公开的结构与其它现有技术的双栅极MOSFET相比，具有到底部栅极的低寄生电容，和低的漏和源电阻。
在’331专利中，通过以下步骤得到具有上述特性的双栅极MOSFET：形成沟道层；在沟道层上形成顶部栅极绝缘层；在顶部栅极绝缘体上形成顶部栅极；在顶部栅极上形成栅极柱；形成与顶部栅极和栅极柱邻接的绝缘侧壁层；通过引入掺杂剂在沟道层内形成整体的源/漏区；在绝缘侧壁层的任何一侧和相邻处形成导电的非晶侧壁，其中一个非晶硅侧壁连接到漏区，另一个连接到源区；以及使用顶部栅极、栅极柱、绝缘侧壁层以及非晶硅侧壁作为掩模，蚀刻沟道层，由此将掩模的横向扩展转移到沟道层内，提供了相对于支撑结构具有升高的整体源/漏区的沟道。
尽管能够提供自对准的顶部栅极和底部栅极，’331专利中公开的双栅极MOSFET没有提供与前栅极自对准的氧化物隔离区。此外，’331专利没有公开包括含有与前栅极的任何一侧邻接的凸缘的Si本体的结构，该凸缘用做自对准隔离区上选择性生长外延Si区的籽晶层。由此，’331专利中公开的现有技术结构没有提供用于背栅极的最小区域。因而，现有技术的双栅极MOSFET没有有效地提供最小可能的电容。
发明概述
本发明提供了一种DGFET结构及这种结构的形成方法，其中源/漏区下的寄生电容显著减少。本发明引入了两个新措施，以减小源/漏区下的寄生电容。首先，栅极外的硅区转变成氧化物，用具有第一横向厚度的第一间隔层保护与栅极相邻的硅凸缘。使用自对准的氧注入或一些其它粒种(species)的注入促进氧化。其次，除去第一间隔层，用其横向厚度小于第一间隔层横向厚度的第二间隔层代替，通过使用横向选择性外延过生长并使用现在露出的硅凸缘作为籽晶在自对准的隔离区上生长新的硅源/漏区。这样可以获得到背平面的低电容，同时可以保持控制阈值电压。
具有显著减小的寄生电容的本发明的DGFET包括：
掺杂的背平面区，具有邻接所述掺杂的背平面区部分设置的隔离区；
背栅极介质，位于不包括所述隔离区的所述掺杂的背平面区的表面部分上；
具有位于所述背栅极介质上的凸缘的含Si层，每个所述凸缘包括源/漏扩展区；
位于部分所述含Si层上的前栅极介质；
位于所述前栅极介质上的前栅极，所述前栅极在侧壁上具有间隔层；以及
源/漏区，邻接所述前栅极并位于所述隔离区上，所述源/漏区与所述源/漏扩展区接触。
在本发明的优选实施例中，隔离区与前栅极自对准。
本发明还提供了上述DGFET的制造方法。具体地说，本发明的方法包括以下步骤：
提供一种结构，它包括至少掺杂的背平面区、形成在所述掺杂的背平面区上的背栅极介质、形成在所述背栅极介质上的含Si层、形成在所述含Si层上的前栅极介质以及形成在所述前栅极介质上的前栅极，所述结构具有至少与所述掺杂的背平面区邻接的隔离沟槽区；
在所述前栅极的露出侧壁上形成具有第一横向宽度的第一间隔层，所述第一间隔层保护所述下面含Si层的部分不受氧化；
在邻接并与所述掺杂的背平面区的一部分重叠的所述结构的区域中形成隔离区，从而在所述第一所述间隔层下，在含Si层中形成凸缘；
除去所述第一间隔层并用第二间隔层代替，所述第二间隔层的横向宽度小于所述第一间隔层的第一横向宽度；
在所述凸缘上并接触凸缘选择性生长含Si区；以及
在所述含Si区中形成源/漏区。
在整个说明书中使用的术语“含Si”表示包括硅的半导体材料。这种含Si材料的示例性例子包括Si、SiGe、SiC、SiGeC等。优选在本发明中使用的含Si材料为Si。
附图说明
图1示出了本发明的DGFET结构(剖面图)，包括自对准的隔离区和Si凸缘；
图2A-2N示出了在制造图1所示的DGFET中使用的基本工艺步骤(剖面图)。
发明的详细说明
现在参考附图更详细地说明提供了自对准隔离DGFET及其制造方法的本发明。应该注意，下面的附图和说明中，对具有P掺杂背平面的NFET，包括与背平面的接触，以及用于PFET(未示出)的绝缘的N掺杂的背平面接触进行了说明。
虽然示出和介绍了这种结构，但本发明考虑了具有相反极性的结构，即具有N掺杂的背平面的PFET，包括与背平面的接触以及用于NFET的绝缘的P掺杂背平面接触。通过将这里介绍的掺杂剂粒种改变为相反的极性，可以制造具有相反极性的结构。
图1示出了本发明的自对准隔离双栅极FET的剖面图。具体地说，本发明的自对准隔离双栅极FET包括具有隔离区44的掺杂的背平面区32，隔离区邻接掺杂的背平面区32的部分。本发明的结构进一步包括位于掺杂的背平面区32的表面部分上的背栅极介质16以及位于背栅极介质16上面具有凸缘46的含Si层18(为本发明的DGFET的薄体区)。如图所示，每个凸缘46包括源/漏扩展区50。本发明的DGFET还包括位于含Si层18的部分上的前栅极介质34以及位于前栅极介质34上的前栅极58。绝缘间隔层(下文称做第二间隔层)48被定位在前栅极58的侧壁上以及含Si层18的表面部分上。
源/漏区60邻接前栅极58并位于隔离区44之上。如图所示，源/漏区60与源/漏扩展区50接触并且隔离区44通常与前栅极58自对准。
本发明的DGFET结构还包括掺杂的背平面区30，掺杂的背平面区30包括其上设置有硅化物区64的接触区62。硅化物64也存在于前栅极58以及源/漏区60上。
下面在图2A-2N中更详细地说明以上没有专门指出但显示和标注在图1中的其它部件。图2A-2N为从平面X-X’的左面看去的结构示意表示。
现在参照图2A-2N更详细地说明图1所示的自对准隔离的DGFET的形成方法。首先参见图2A，图中示出了可以在本发明中使用的初始叠置结构的剖面图。具体地说，图2A所示的初始叠置结构包括处理晶片(handlewafer)10、位于控制晶片10上的底部绝缘体12、位于底部绝缘体12上的多晶硅背平面区14、位于多晶硅背平面区14上的背栅极介质16、位于背栅极介质16上的含Si层18、位于含Si层18上的衬垫氧化物20以及位于衬垫氧化物20上的抛光停止层22。
在某些实施例中，可以通过首先提供转移晶片(未示出)制备图2A所示的结构，转移晶片包括形成在其表面上的含Si层18。在本发明此处使用的转移晶片可以是体Si晶片或者是采用包括绝缘体上硅的其它任何类型的半导体晶片。含Si层18可以包括以上提到的任何一种硅材料，优选的是Si。当采用Si作为含Si层18时，Si可以是非晶、单晶或多晶，优选的是单晶Si，由于这种材料提供了高性能的器件。在某些实施例中，含Si层18为转移晶片的一部分，可以用于SOI转移晶片的SOI层，其中埋置氧化物用做蚀刻终止层，或者仅是体硅晶片的顶层。
在某些实施例中，含Si层18通过常规的淀积工艺形成，包括例如化学汽相淀积(CVD)、等离子体辅助CVD、蒸镀或化学溶液淀积。当被首先加到转移晶片时，含Si层18可以具有任何厚度。通常，含Si层18具有从约50到约200nm的初始厚度，进行随后的键合工艺之后变薄。
然后，利用常规的淀积工艺含Si层18形成在背栅极介质16上，或者备选地可以通过热生长工艺形成背栅极介质16。背栅极介质16可以由氧化物、氮化物或氮氧化物组成，优选氧化物介质。可以用做背栅极介质16的氧化物的合适例子包括，但不限于：SiO2、Al2O3、ZrO2、HfO2、Ta2O3、TiO2、钙钛矿型氧化物及其组合物和多层。背栅极介质16的厚度可以改变，但通常背栅极介质16具有从约2到约20nm的厚度。
利用如CVD的常规淀积工艺在背栅极介质16的上面形成多晶硅背平面区14。多晶硅背平面区14具有从约50到约500nm的厚度。接下来，利用常规的淀积工艺或常规的热生长工艺，在多晶硅背平面区14上形成底部绝缘体12。底部绝缘体12可以是氧化物、氮化物或氮氧化物，但优选是氧化物，如：SiO2。底部绝缘体12的厚度可以改变，并切对于本发明来说，不是至关重要的。
提供包含层18、16、14和12的转移晶片之后，使用本领域技术人员熟知的常规键合工艺将底部绝缘体12的露出表面键合到处理晶片10。键合之后，从键合的结构上除去转移晶片，留下露出的含Si层18。具体地说，可以通过研磨和蚀刻除去转移晶片。研磨和蚀刻工艺期间，可以将含Si层18减薄到小于20nm的厚度。该减薄的含Si层18的一部分在本发明中用做DGFET的体区。
除去转移晶片和减薄含Si层18之后，利用常规的淀积工艺或常规的热氧化工艺，在减薄的含Si层18上形成衬垫氧化物20。无论采用什么工艺技术，沉淀氧化物通常具有从约2到约10nm的厚度，更优选从约3到约5nm的厚度。
然后，利用本领域技术人员熟知的常规淀积工艺，在衬垫氧化物20上形成由可由氮化物和/或氮氧化物组成的抛光终止层。抛光终止层22的厚度可以改变，并且对本发明不是至关重要的。
以上描述提供了图2A所示的初始结构的一种措施。这里也考虑了其它措施。同样，在某些实施例中，可以提供不包括底部绝缘体12的初始结构。此外，在某些实施例中，多晶硅背平面区14可以是控制晶片10的一部分，在这种情况下，它可以由单晶Si而不是多晶Si形成。
形成图2A所示的初始结构之后，具有宽上部区域(即，浅沟槽开口)和窄下部区域(即，深沟槽开口)的隔离沟槽开口24被形成到初始结构内，如图2B所示。在图中示出结构的右边可以形成至少一个类似的隔离沟槽开口24。隔离沟槽开口24是这样形成的：首先，利用淀积工艺，如：CVD和旋转涂覆，将常规的光致抗蚀剂(未示出)施加到抛光终止层22的表面。然后，通过常规的光刻(包括曝光和显影)对光致抗蚀剂进行构图以含有制造浅沟槽开口的图形。利用构图的光致抗蚀剂，使用反应离子蚀刻(RIE)、离子束蚀刻或等离子体蚀刻等蚀刻工艺将沟槽图形转移到图2A所示的结构内。该蚀刻期间，除去抛光终止层22、衬垫氧化物20、含Si层18以及背栅极介质16的露出部分，停止在多晶硅背平面区14的表面上。
蚀刻步骤之后，利用常规的剥离工艺，除去构图的光致抗蚀剂，施加第二光致抗蚀剂(未示出)并通过光刻构图以包含深沟槽图形。然后，通过蚀刻穿过多晶硅背平面区14和底部绝缘体12的露出部分，停止在操作晶片10的上表面上，将深沟槽图形转移到以前蚀刻的结构内。将深沟槽图形转移到结构内之后，利用常规的剥离工艺除去第二光致抗蚀剂。
将隔离沟槽开口24形成到结构内之后，借助热氧化工艺形成沟槽氧化物衬里26以覆盖至少含Si层18和多晶硅背平面区14的露出侧壁。然后，用介质沟槽材料28，如：CVD氧化物或原硅酸四乙酯(TEOS)，填充含沟槽氧化物衬里26的隔离沟槽开口24，并平面化到抛光停止层22，提供了示出的平面结构，如图2C所示。包括沟槽填充材料28和沟槽氧化物衬里26的隔离沟槽区将多晶硅背平面区14分成两个不同的区域。第二隔离沟槽区(未示出)将位于图中右侧。
然后，在结构的一部分上形成第一注入掩模(未示出)，此后，第一导电类型的离子，例如：N或P，被离子注入到不包括第一注入掩模的结构的多晶硅背平面区14内。除去第一注入掩模，而后形成覆盖至少以前的离子注入区的第二注入掩模。形成第二注入掩模之后，与第一导电类型不同的第二导电类型离子，即N或P，被离子注入到不含第二注入掩模的多晶硅背平面区14内。根据要形成的器件类型，可以改变并且可以优化注入期间使用的离子剂量。第二离子注入工艺之后，除去第二离子注入掩模，然后，对结构进行退火工艺，退火工艺利用这样的条件进行，即激活和驱动掺杂剂离子穿过每个多晶硅背平面区14直到均匀地掺杂区域。在本发明中，该退火通常是在惰性气体环境中约950℃或更高的温度进行约30分钟或更少的时间。
图2D示出了进行了以上提到的各种注入和退火工艺之后形成的结构。在图中，参考数字30表示N掺杂的多晶硅背平面区，而参考数字32表示P掺杂的多晶硅背平面区。区域30和32的掺杂剂浓度可以改变，但通常N掺杂的多晶硅背平面区30具有约1E19atoms/cm3或更大的掺杂剂浓度，更优选约为5 E19atoms/cm3的掺杂剂浓度。对于P掺杂的背平面区32，通常具有1E19atoms/cm3或更大的掺杂剂浓度，更优选约为5E19atoms/cm3的掺杂剂浓度。某些掺杂的背平面区作为本发明的DGFET的底部栅电极，即背栅极。
形成掺杂的背平面区之后，利用蚀刻工艺从结构上除去抛光停止层22，与氧化物相比，该蚀刻工艺在除去抛光停止层中是可以选择的。本发明的该蚀刻步骤从结构上除去了抛光停止层22，并露出了下面的衬垫氧化物20。例如，磷酸可以用于从结构上选择性地除去抛光停止层22。从结构上选择性地除去抛光停止层22之后，选择性地除去露出的衬垫氧化层，即层20，以露出含Si层18。可以采用与Si相比在除去氧化物中可选择的任何常规蚀刻工艺。例如，可以使用稀释的氢氟酸从结构上选择性地除去衬垫氧化物20。
选择性除去衬垫氧化物20之后，在含Si层18的露出表面上形成前(或顶部)栅极介质34。前栅极介质34可以由与背栅极介质16相同或不同的介质材料组成。此外，可以利用任何常规淀积工艺，如：CVD，形成前栅极介质34。前栅极介质34的厚度可以改变，但通常前栅极介质34的厚度从约1到约3nm。
利用常规的淀积工艺在结构上形成栅电极材料，例如多晶硅、导电金属、硅化物或它们的任何组合，包括多层的，然后，借助常规的淀积工艺在栅电极材料上形成掩模材料，如：氧化物或氮化物或氮氧化物。优选的用于栅电极材料为多晶硅。
接下来，构图掩模和栅电极材料，在位于P掺杂的背平面区32上的一部分前栅极介质34上提供构图的栅电极36和构图的掩模38。构图是利用构图的抗蚀剂和掩模(未示出)和蚀刻实现的。
具有第一横向宽度的第一间隔层40被形成在至少构图的栅电极材料36和部分构图的掩模38的露出侧壁上。第一间隔层40可以由绝缘材料组成，例如：作为氧化掩模的氮化硅。第一间隔层40是通过淀积绝缘材料和蚀刻形成的。第一间隔层40通常具有约20到约200nm的横向厚度。间隔层40的横向厚度必须足够厚，以防止构图的栅电极36下面随后氧化物的过生长。以上步骤之后形成的结构显示在图2E中。
图2F示出了本发明可选实施例，其中氧籽(seed)区42可被形成到结构内。可以通过注入氧或其它合适的氧化增强剂到结构内而形成可选的氧籽区，使氧籽区与第一间隔层40自对准。在本发明中，使用可选的氧籽区42以增强以自对准方式隔离区44随后生长到结构内。
图2G示出了对图2E或可选的2F所示结构进行热氧化工艺之后形成的结构。如图所示，热氧化工艺之后所得的结构含有自对准的隔离区44。热氧化之后，凸缘46形成到含Si层18内。含Si层18的凸缘46延伸超出构图的栅电极的外部垂直边缘，然而，凸缘46没有延伸超出第一间隔层40的外部边缘。等效的凸缘46和自对准的隔离区44可以形成到图中的右边。
形成自对准的隔离区44之后，利用选择性的蚀刻工艺从结构上除去第一间隔层40，并在第一间隔层40以前附带的区域中形成第二间隔层48。通过淀积和蚀刻形成的第二间隔层48可以由与第一间隔层40相同或不同的绝缘材料组成。第二间隔层48具有的横向厚度通常小于第一间隔层40的横向厚度。更具体地说，第二间隔层48可以具有从约10到约30nm的横向厚度，更优选从约15到约25nm的横向厚度。第二间隔层48形成在凸缘46的内部；凸缘46的外部露出。
然后将源/漏扩展注入到凸缘46的露出的外部内，以在含Si层18内提供源/漏扩展注入区50。包括源/漏扩展注入区50的露出的凸缘46作为籽层以在其上生长含Si层18。以上工艺步骤之后形成的所得结构显示在图2H中。
图2I示出了形成了源/漏接触区52之后的所得结构。源/漏接触区52是使用选择性的横向外延过生长工艺形成的。在含有源/漏扩展注入区50的横向凸缘46上以及自对准的隔离区44的一部分上形成源/漏接触区52。源/漏接触区52至少与第二间隔层48的垂直边缘接触。
形成源/漏接触区52之后，在覆盖N掺杂的背平面区30的部分结构上形成抗蚀剂掩模(未示出)，利用浅离子注入工艺，将源/漏区54形成到源/漏接触区52的露出区域内。参见图2J。需要浅注入工艺以确保掺杂剂没有注入到位于源/漏接触区52下面的任何区域。在形成PFET(未示出)的注入中，可以使用以上抗蚀剂阻挡和离子注入步骤。
然后，利用常规的淀积和蚀刻工艺在源/漏区54上形成间隔层56(为本发明中使用的第三间隔层)。部分间隔层56与第二间隔层48的露出的垂直表面接触。然后，除去位于构图的栅电极36上的掩模38，形成例如图2K所示的结构。
而后，在部分结构中形成抗蚀剂掩模(未示出)，并利用如RIE的选择性蚀刻工艺除去掺杂的背平面区上形成的自对准的隔离区44的露出部分，提供例如图2L所示的结构。进行选择性蚀刻工艺之后，从结构上剥离以上提到的抗蚀剂掩模。
形成另一抗蚀剂掩模(未示出)，而后将N型掺杂剂的深注入进行到N掺杂的背平面区30的露出部分、源/漏接触区52的露出部分以及部分栅电极36内。在图2M中，参考数字58表示N栅极区，参考数字60表示N源/漏区，参考数字62表示N掺杂的背平面接触区。除去抗蚀剂，在结构的P-FET区中重复以上步骤。
图2N示出了硅化区域58、60和62的露出部分之后形成的结构。利用常规的硅化工艺形成由参考数字64表示的硅化区，常规的硅化工艺包括在区域58、60和62上施加如Ti或Co的难熔金属、对结构进行退火以在含难熔金属的区域中形成硅化物64以及从结构上除去未反应的难熔金属。
虽然参考优选实施例说明了本发明，但本领域的技术人员应该理解，在不脱离本发明的精神和范围的情况下，可以对形式和细节作出以上和其它改变。因此，本发明不限于这里介绍和示出的确切的形式和细节，它由所附权利要求书所限定。

Claims (24)

1.一种双栅极场效应晶体管包括：
掺杂的背平面区，具有与部分所述掺杂的背平面区邻接设置的隔离区；
背栅极介质，位于不包含所述隔离区的所述掺杂的背平面区的表面部分上；
含Si层，具有位于所述背栅极介质上的凸缘，每个所述凸缘包括源/漏扩展区；
前栅极介质，位于部分所述含Si层上；
前栅极，位于所述前栅极介质上，所述前栅极在侧壁上具有间隔层；以及
源/漏区，邻接所述前栅极并在所述隔离区上，所述源/漏区与所述源/漏扩展区接触。
2.根据权利要求1的双栅极场效应晶体管，还包括位于所述源/漏区和所述前栅极上的硅化物区。
3.根据权利要求1的双栅极场效应晶体管，还包括与所述隔离区邻接的接触区。
4.根据权利要求3的双栅极场效应晶体管，其中所述接触区包含位于其上的硅化物层。
5.根据权利要求1的双栅极场效应晶体管，其中所述掺杂的背平面区包括P多晶硅，并且所述前栅极为NFET，或者所述掺杂的背平面区包括N多晶硅，所述前栅极为PFET。
6.根据权利要求1的双栅极场效应晶体管，其中所述隔离区与所述前栅极自对准。
7.根据权利要求1的双栅极场效应晶体管，其中所述掺杂的背平面区位于底部绝缘体上，所述底部绝缘体位于处理晶片之上。
8.根据权利要求1的双栅极场效应晶体管，其中所述背栅极介质和所述前栅极介质都是氧化物。
9.根据权利要求1的双栅极场效应晶体管，其中所述隔离区包括氧化物。
10.根据权利要求1的双栅极场效应晶体管，其中所述前栅极由多晶硅构成。
11.根据权利要求1的双栅极场效应晶体管，其中所述前栅极下面的部分所述含Si层用做DGFET的体区。
12.根据权利要求1的DGFET，其中所述源/漏区位于所述凸缘之上的含Si层中。
13.一种双栅极场效应晶体管的形成方法包括：
提供一种结构，它包括至少掺杂的背平面区、形成在所述掺杂的背平面区上的背栅极介质、形成在所述背栅极介质上的含Si层、形成在所述含Si层上的前栅极介质以及形成在所述前栅极介质上的前栅极，所述结构具有与至少所述掺杂的背平面区邻接的隔离沟槽区；
在所述前栅极的露出侧壁上形成具有第一横向宽度的第一间隔层，所述第一间隔层保护所述下面含Si层的部分不受氧化；
在邻接并与所述掺杂的背平面区的一部分重叠的所述结构的区域中形成隔离区，从而在所述第一所述间隔层下，在含Si层中形成凸缘；
除去所述第一间隔层并用第二间隔层代替，所述第二间隔层的横向宽度小于所述第一间隔层的第一横向宽度；
在所述凸缘上并接触凸缘选择性生长含Si区；以及
在所述含Si区中形成源/漏区。
14.根据权利要求13的方法，其中使用键合和减薄工艺提供所述结构。
15.根据权利要求13的方法，其中所述隔离区与所述前栅极自对准，并且通过氧化工艺形成。
16.根据权利要求13的方法，其中形成所述自对准隔离区之前，将氧离子或其它合适的氧化增强剂注入到结构内。
17.根据权利要求13的方法，其中所述第一间隔层具有从约20到约200nm的横向厚度。
18.根据权利要求13的方法，其中所述第二间隔层具有从约10到约30nm的横向厚度。
19.根据权利要求13的方法，还包括在所述源/漏区和所述前栅极上形成硅化物区。
20.根据权利要求13的方法，还包括形成与所述隔离区邻接的接触区。
21.根据权利要求13的方法，其中所述选择性生长包括外延的硅过生长工艺。
22.根据权利要求13的方法，其中所述掺杂的背平面区位于底部绝缘体上，所述底部绝缘体位于控制晶片之上。
23.根据权利要求13的方法，其中通过离子注入和退火形成所述掺杂的背平面区。
24.根据权利要求13的方法，其中所述掺杂的背平面区包括P多晶硅，所述前栅极为NFET，或者所述掺杂的背平面区包括N多晶硅，所述前栅极为PFET。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100464397C (zh) * 2005-11-18 2009-02-25 国际商业机器公司 场效应晶体管及其制造方法
CN100479188C (zh) * 2004-07-09 2009-04-15 北京大学 一种体硅mos晶体管的制作方法
CN105489546A (zh) * 2014-09-18 2016-04-13 中国科学院微电子研究所 一种半导体器件及其制造方法
CN108511385A (zh) * 2017-02-24 2018-09-07 格芯公司 形成具有sti区的集成电路的方法及所产生的ic结构

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078773B2 (en) * 2002-12-23 2006-07-18 International Business Machines Corporation Nitride-encapsulated FET (NNCFET)
US6808994B1 (en) * 2003-06-17 2004-10-26 Micron Technology, Inc. Transistor structures and processes for forming same
JP2005012110A (ja) * 2003-06-20 2005-01-13 Handotai Rikougaku Kenkyu Center:Kk 極微細ｍｏｓｆｅｔ
US7652330B1 (en) 2003-07-03 2010-01-26 American Semiconductor, Inc. Independently-double-gated combinational logic
US7018873B2 (en) * 2003-08-13 2006-03-28 International Business Machines Corporation Method of making a device threshold control of front-gate silicon-on-insulator MOSFET using a self-aligned back-gate
US7091566B2 (en) * 2003-11-20 2006-08-15 International Business Machines Corp. Dual gate FinFet
US7402207B1 (en) 2004-05-05 2008-07-22 Advanced Micro Devices, Inc. Method and apparatus for controlling the thickness of a selective epitaxial growth layer
US7141476B2 (en) * 2004-06-18 2006-11-28 Freescale Semiconductor, Inc. Method of forming a transistor with a bottom gate
US7279430B2 (en) * 2004-08-17 2007-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Process for fabricating a strained channel MOSFET device
US7241700B1 (en) 2004-10-20 2007-07-10 Advanced Micro Devices, Inc. Methods for post offset spacer clean for improved selective epitaxy silicon growth
US20060252191A1 (en) * 2005-05-03 2006-11-09 Advanced Micro Devices, Inc. Methodology for deposition of doped SEG for raised source/drain regions
US7387946B2 (en) * 2005-06-07 2008-06-17 Freescale Semiconductor, Inc. Method of fabricating a substrate for a planar, double-gated, transistor process
US20060281271A1 (en) * 2005-06-13 2006-12-14 Advanced Micro Devices, Inc. Method of forming a semiconductor device having an epitaxial layer and device thereof
US7553732B1 (en) * 2005-06-13 2009-06-30 Advanced Micro Devices, Inc. Integration scheme for constrained SEG growth on poly during raised S/D processing
US7572705B1 (en) 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
US20070099372A1 (en) * 2005-10-31 2007-05-03 Sailesh Chittipeddi Device having active regions of different depths
US7679125B2 (en) 2005-12-14 2010-03-16 Freescale Semiconductor, Inc. Back-gated semiconductor device with a storage layer and methods for forming thereof
KR100785019B1 (ko) * 2006-06-09 2007-12-11 삼성전자주식회사 하부 게이트 박막 트랜지스터 및 그 제조방법
US7888742B2 (en) * 2007-01-10 2011-02-15 International Business Machines Corporation Self-aligned metal-semiconductor alloy and metallization for sub-lithographic source and drain contacts
US7781278B2 (en) * 2007-01-18 2010-08-24 International Business Machines Corporation CMOS devices having channel regions with a V-shaped trench and hybrid channel orientations, and method for forming the same
US7671418B2 (en) * 2007-09-14 2010-03-02 Advanced Micro Devices, Inc. Double layer stress for multiple gate transistors
TW201100637A (en) * 2009-05-19 2011-01-01 fu-zhang Liao Wind-powered solar energy electricity generation mechanism
US20130032886A1 (en) * 2011-08-01 2013-02-07 International Business Machines Corporation Low Threshold Voltage And Inversion Oxide Thickness Scaling For A High-K Metal Gate P-Type MOSFET
US8039371B2 (en) * 2009-07-01 2011-10-18 International Business Machines Corporation Reduced defect semiconductor-on-insulator hetero-structures
US8530971B2 (en) 2009-11-12 2013-09-10 International Business Machines Corporation Borderless contacts for semiconductor devices
US8765532B2 (en) * 2010-01-11 2014-07-01 International Business Machines Corporation Fabrication of field effect devices using spacers
US8288758B2 (en) * 2010-12-02 2012-10-16 International Business Machines Corporation SOI SiGe-base lateral bipolar junction transistor
US9076817B2 (en) * 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
US8927387B2 (en) * 2012-04-09 2015-01-06 International Business Machines Corporation Robust isolation for thin-box ETSOI MOSFETS
US9219129B2 (en) 2012-05-10 2015-12-22 International Business Machines Corporation Inverted thin channel mosfet with self-aligned expanded source/drain
FR2995720B1 (fr) * 2012-09-18 2014-10-24 Commissariat Energie Atomique Procede de realisation d'un dispositif a effet de champ a double grille a grilles independantes
US8895397B1 (en) * 2013-10-15 2014-11-25 Globalfoundries Singapore Pte. Ltd. Methods for forming thin film storage memory cells
JP2017527988A (ja) * 2014-08-13 2017-09-21 インテル・コーポレーション 自己整合ゲートラストｉｉｉ−ｎトランジスタ
US10388576B2 (en) 2016-06-30 2019-08-20 International Business Machines Corporation Semiconductor device including dual trench epitaxial dual-liner contacts
US11009551B2 (en) 2018-06-25 2021-05-18 Nanya Technology Corporation Device and method of analyzing transistor and non-transitory computer readable medium
US10756205B1 (en) 2019-02-13 2020-08-25 International Business Machines Corporation Double gate two-dimensional material transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US188973A (en) * 1877-03-27 Improvement in stoves
US5140391A (en) * 1987-08-24 1992-08-18 Sony Corporation Thin film MOS transistor having pair of gate electrodes opposing across semiconductor layer
JP2603886B2 (ja) * 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法
US5273921A (en) * 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
US5733331A (en) * 1992-07-28 1998-03-31 Newcor Industrial S.A. Total mitral heterologous bioprosthesis to be used in mitral or tricuspid heat replacement
US5773331A (en) * 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
FR2829294B1 (fr) * 2001-09-03 2004-10-15 Commissariat Energie Atomique Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6580132B1 (en) * 2002-04-10 2003-06-17 International Business Machines Corporation Damascene double-gate FET
US6919647B2 (en) * 2003-07-03 2005-07-19 American Semiconductor, Inc. SRAM cell
US7442609B2 (en) * 2004-09-10 2008-10-28 Infineon Technologies Ag Method of manufacturing a transistor and a method of forming a memory device with isolation trenches
US7176481B2 (en) * 2005-01-12 2007-02-13 International Business Machines Corporation In situ doped embedded sige extension and source/drain for enhanced PFET performance

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100479188C (zh) * 2004-07-09 2009-04-15 北京大学 一种体硅mos晶体管的制作方法
CN100464397C (zh) * 2005-11-18 2009-02-25 国际商业机器公司 场效应晶体管及其制造方法
CN105489546A (zh) * 2014-09-18 2016-04-13 中国科学院微电子研究所 一种半导体器件及其制造方法
CN105489546B (zh) * 2014-09-18 2018-08-10 中国科学院微电子研究所 一种半导体器件及其制造方法
CN108511385A (zh) * 2017-02-24 2018-09-07 格芯公司 形成具有sti区的集成电路的方法及所产生的ic结构

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