CN1510841A - 编码器、解码器以及数据传送系统 - Google Patents

Abstract

一种编码器，通过减少串行数据的变化点来有效地抑制要被传送的数据的高频分量，从而抑制EMI。一种变化点计数器，对n(n：正整数)位数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变。变化点计数器在计数结果大于预定值时输出值为“真”的识别位。一种码转换器，当识别位为“真”时，转换n位数据，以致n位数据中位于预定位置的位被取反。一种并行－串行转换器，把通过把识别位加到码转换器的输出上产生的(n+1)位数据转换成(n+1)位串行码。

Description

编码器、解码器以及数据传送系统

技术领域

本发明涉及一种用于把并行数据转换成串行数据的编码器、一种用于把串行数据转换成并行数据的解码器以及一种用于传送串行数据的数据传送系统。更特别是，本发明涉及一种编码器、一种解码器，以及一种通过减少串行数据的变化点(changing point)来减少要被传送的数据的高频分量从而有效抑制电磁干扰(EMI)的数据传送系统。

背景技术

关于用于传送串行数据的数据传送系统，一个重要的问题是我们怎样有效地抑制“EMI”，即由电磁波辐射诱发的电磁效应。作为EMI的主要原因，电磁能是通过要被传送的数据的高频分量产生的。

近些年来，为了应付更高的数据传输要求，数据传送速率正变得越来越高。在这种情况下，作用于串行数据的单个位的持续时间(即串行数据的电信号的脉冲宽度)变得更窄了，结果，在数据的邻接位的值改变的变化点处，信号的曲线被锐化了。这意味着信号或数据的高频分量增大，使诱发EMI的问题更加突出。

为了抑制作为EMI的原因的、要被传送的信号或数据的高频分量，已经研究出并公开了一些用于减少要被传送的串行数据的变化点的对策。

图1显示了一种用于传送串行数据的、利用查找表减少要被传送的串行数据的变化点的现有技术数据传送系统的原理框图。以下可将图1的现有技术数据传送系统称为“第一现有技术数据传送系统”。

如图1所示，该数据传送系统包括数据发送电路210和数据接收电路220。在该系统中，识别位被加到要被传送的8(8-bit)位数据(位0到位7)上，形成了9位数据(位0′到位8′)。这样形成的9位数据作为“传送单元”用于数据传送操作。

数据发送电路210包括编码器211和输出电路212。编码器211具有查找表213和并行-串行转换电路214。在查找表213中，事先存储了9位数据。以下列方式产生这9位数据。特别是，分别修改要被传送的8位数据(即原始的8位数据)，以致减少要被传送的8位数据的变化点，从而形成修改的8位数据。此后，把一个用于指示已进行了修改的识别位加到这样形成的修改的8位数据上，从而形成9位数据。然后将这9位数据存储在查找表213中。

通过把原始的8位数据(位0到位7)用作地址访问查找表213，获得对应于原始的8位数据的、具有减少的变化点的9位数据(位0′到位8′)。通过并行-串行转换电路214把这样获得的9位数据转换成串行码。

包括输出缓冲器和用于控制数据传输的控制电路的输出电路212把发自并行-串行转换电路214的串行码输出到传输通道或传输线230。作为克服EMI的对策，可以附加地进行一个用于形成差分对信号线的过程和/或一个滤波过程。

另一方面，数据接收电路220包括输入电路221和解码器222。具有输入缓冲器和用于控制数据接收操作的控制电路的输入电路221接收经由传输线230传送的串行码。作为克服EMI的对策，可以附加地进行一个逆滤波过程和/或一个用于形成单信号线的过程。

在解码器222的查找表224中，事先存储了用于根据识别位把数据发送电路210的编码器211产生的9位数据恢复成原始的8位数据的8位数据。

通过串行-并行转换电路223把输入电路221接收的串行码转换成9位的并行数据(位0′到位8′)。通过把这样获得的9位并行数据用作地址来访问查找表224，获得原始的8位数据(位0到位7)。

于2001年公布的未审查的日本专利申请No.2001-36590公开了一种串行数据传输系统，以下可将该串行数据传输系统称为“第二现有技术数据传送系统”。

No.2001-36590公开的串行数据传输系统的目的是，即使提高了数据传送速率，也抑制作为EMI的原因的、要被传送的信号或数据的高频分量。在该系统中，通过转换装置转换要被传送的信号或数据(具体地说，改变要被传送的信号或数据的位)，以便减少信号或数据的变化点，从而形成转换的数据或信号。此后，把用于说明怎样通过转换装置转换要被传送的信号或数据的转换数据加到转换的数据或信号上。随后，通过发送装置发送附加了转换数据的转换的数据或信号。

然而，关于第一现有技术数据传送系统，分别在数据发送电路210和数据接收电路220中提供查找表213和214。因此，该第一现有技术数据传送系统的优点是，在编码器211和解码器222中的数据转换的自由度高。然而，这些查找表213和214分别需要大存储容量。因此，该第一现有技术数据传送系统的缺点是，系统的电路规模大且制造成本高。

例如，对于数据发送电路210的查找表213，需要[9(位)×256(字)(＝8位)]的存储容量。对于数据接收电路220的查找表224，需要[8(位)×512(字)(＝9位)]的存储容量。如果考虑在要被传送的邻接数据之间的边界处形成的变化点，则对于数据发送电路210的查找表213需要[9(位)×512(字)(＝9位)]的存储容量。

关于第二现有技术数据传送系统，通过转换装置执行的要被传送的信号或数据的转换是要被传送的信号或数据的位的序列改变，这是一个复杂的过程。因此，第二现有技术数据传送系统的一个缺点是编码器和解码器的负担重。

由于把用于说明怎样转换要被传送的信号或数据的转换数据加到了转换的数据或信号上，因此传送单元的位长度增大了。从而，如果串换数据很复杂，则第二现有技术数据传送系统就有另一个缺点，需要提高传送频率，结果可能阻止有效的EMI抑制。

而且，由于转换数据自身的变化点以及那些在要被发送的数据和转换数据之间的边界处产生的变化点，如果添加的转换数据特殊，则有可能与执行转换操作之前相比变化点数增加了。在这种情况下，不能够抑制作为EMI的原因的高频分量，这是第二现有技术数据传送系统的另一个缺点。

发明内容

考虑到上述的缺点和问题，提出本发明。

因此，本发明的一个目的是提供一种编码器、一种解码器，以及一种数据传送系统，用于通过减少串行数据的变化点来有效抑制要被传送的数据的高频分量，从而抑制EMI。

本发明的另一个目的是提供一种编码器、一种解码器，以及一种数据传送系统，用于通过利用更简单的处理减少串行数据的变化点来减少必需的电路组件或元件，从而以低成本抑制EMI。

本发明的另一个目的是提供一种编码器、一种解码器，以及一种数据传送系统，用于减少要被传送的数据和被加到要被传送的数据上的数据的变化点，从而确保抑制EMI。

本发明的更进一步目的是提供一种编码器、一种解码器，以及一种数据传送系统，其不仅减少要被传送的数据的变化点，而且还减少在要被传送的邻接数据之间的边界处产生的变化点，从而确保抑制EMI。

由以下的说明，对于本领域的技术人员本发明的上述目的以及其它没有特别提及的目的将变得清楚。

根据本发明的第一方面，提供了一种编码器，该编码器包括：

变化点计数器，用于对n(n：正整数)位数据的变化点计数以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

该变化点计数器在计数结果大于预定值的时候输出一个值为“真”的识别位；

码转换器，用于在识别位为“真”时转换n位数据，以致n位数据中位于预定位置的位被取反；以及

并行-串行转换器，用于将通过把识别位加到码转换器的输出上产生的(n+1)位数据转换成(n+1)位串行码。

在此，概括变化点的特性。

[特性1]

n位数据的变化点数的最大值Nmax为(n-1)，即Nmax＝(n-1)。

[特性2]

当把n位数据p的变化点数定义为Np，并且把通过交替地对n位数据p的组成位取反产生的n位数据定义为q时，通过以下方程式给出n位数据q的变化点数Nq。

Nq＝(n-1)-Np。

例如，如果n＝8，则8位数据的变化点数最大值Nmax等于7。Nmax等于7的8位数据p是“10101010”和“01010101”。对于8位数据p“01001001”，Np＝5。然而，对于通过交替地对8位数据p的组成位取反产生的8位数据q“00011100”，Nq＝(n-1)-Np＝7-5＝2。

由特性2得出以下结论。

通过交替地对具有(n-1)个变化点的n位数据的组成位取反产生的n位数据q具有变化点数(n-1)-(n-1)＝0。

通过交替地对具有(n-2)个变化点的n位数据的组成位取反产生的n位数据q具有变化点数(n-1)-(n-2)＝1。

通过交替地对具有(n-3)个变化点的n位数据的组成位取反产生的n位数据q具有变化点数(n-1)-(n-3)＝2。

类似，通过交替地对具有两个变化点的n位数据的组成位取反产生的n位数据q具有变化点数(n-1)-2＝n-3。

通过交替地对具有一个变化点的n位数据的组成位取反产生的n位数据q具有变化点数(n-1)-1＝n-2。

通过交替地对没有变化点的n位数据的组成位取反产生的n位数据q具有变化点数(n-1)-0＝n-1。

由以上关系可知，当把变化点计数器的预定值M设置为等于或小于(1/2)×(n-1)的最大整数，且n位数据的变化点计数结果大于预定值M(识别位为“真”)时，码转换器的输出(即转换的n位数据)的变化点数被减少到至多M。

因此，优选地，当识别位为“真”时，通过码转换器交替地对n位数据的偶数位或奇数位取反。优选地，预定值M为等于或小于(1/2)×(n位数据的位数-1)的最大整数。

然而，并行-串行转换器将通过把识别位加到码转换器的输出(即转换的n位数据)上产生的(n+1)位数据转换成(n+1)位串行码。从而，编码器输出的(n+1)位串行码的变化点数为至多(M+1)或(M+2)。这意味着在添加的识别位的前边界和后边界处可能附加地产生变化点。因此，如果识别位位于(n+1)位串行码中除LSB和MSB之外的位置，则(n+1)位串行码的变化点数为至多(M+2)。如果识别位位于(n+1)位串行码的LSB或MSB，则(n+1)位串行码的变化点数为至多(M+1)。

因此，为了减少(n+1)位串行码的变化点数，优选地使识别位位于(n+1)位串行码的LSB或MSB。在这种情况下，有一个附加的优点是(n+1)位串行码的变化点数被减少到至多(M+1)。另外，(n+1)位串行码的首位可以是LSB或MSB。(n+1)位串行码的末位可以是LSB或MSB。

当串行传送通过根据第一方面的编码器产生的(n+1)位串行码时，在(n+1)位串行码的前边界或后边界处可能产生变化点。因此，每个实际传送单元的(n+1)位串行码的变化点数增加1，导致变化点数为至多(M+2)。

为了避免这一缺点，优选地把变化点计数器的检测目标数据扩大一位。特别是，变化点计数器对通过把编码器前面刚处理完的n位串行码的末位加到n位串行数据上产生的(n+1)位数据进行计数操作。在这种情况下，优选地把变化点计数器的预定值M′设置为等于或小于(n/2)的最大整数。从而，将每个实际传送单元的(n+1)位串行码的变化点数抑制为至多(M′+1)。

如上所说明的，如果识别位位于(n+1)位串行码的首位或末位，则(n+1)位串行码的变化点数为至多(M+1)[或(M′+1)]。

接着，以下说明抑制在n位数据与识别位之间的边界处产生变化点的方法，其中n位数据的变化点数可以保持为至多M[或M′]。

首先，只有当变化点计数器的计数结果等于M[或M′]的时候，(n+1)位串行码的变化点数才变成(M+1)[或(M′+1)]。在这种情况下，计数结果没有超过预定值M[或M′]，因此识别位为“假”。因此，当识别位位于(n+1)位串行码的首位或末位时，只有当n位数据的首位或末位为“真”时，才在n位数据的首位或末位与识别位之间的边界处产生变化点。

另一方面，如果变化点计数器中的检测目标的位数n[或(n+1)]为奇数，且变化点计数器的计数结果等于M[或M′]，则不管码转换器是否进行码转换变化点数都不变。

因此，在n位数据的首位或末位不是码转换器的转换目标位的情况下，如果计数器的计数结果等于M[或M′]，同时n位数据的首位或末位以及识别位都为“真”，则在n位数据的首位或末位与识别位之间的边界处不产生变化点。这是因为即使通过码转换器执行码转换，n位数据的首位或末位也保持为“真”。结果，(n+1)位串行码的变化点数保持为至多M[或M′]。

换句话说，当变化点计数器中的检测目标的位数n[或(n+1)]为奇数，并且把识别位添加为(n+1)位串行码的首位，以及n位数据的首位不是码转换器的转换目标位时，优选地，如果变化点计数器的计数结果等于M[或M′]且n位数据的首位为“真”，使识别位为“真”。当变化点计数器中的检测目标的位数n[或(n+1)]为奇数，并且把识别位添加为(n+1)位串行码的末位，并且n位数据的末位不是码转换器的转换目标位，优选地，如果变化点计数器的计数结果等于M[或M′]且n位数据的末位为“真”，使识别位为“真”。

关于根据本发明第一方面的编码器，如上详细说明的，除了并行-串行转换器之外还提供变化点计数器和码转换器。变化点计数器在当计数结果大于预定值的时候输出值为“真”的识别位。当识别位为“真”时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反。因此，转换的n位数据的变化点数被抑制为至多M。结果，减少了(n+1)位串行码的变化点数，以抑制(n+1)位串行码在串行传输操作中出现的的高频分量，从而有效地抑制EMI。

而且，在第一方面的编码器的一个优选实施例中，通过把编码器前面刚处理完的n位串行码的末位加到n位串行数据的顶部产生的(n+1)位数据用作变化点计数器的检测目标。当识别位为“真”(即计数结果大于预定值M′)时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反，其中M′为等于或小于(n/2)的最大整数。因此，每个实际传送单元的(n+1)位串行码的变化点数被抑制为至多(M′+1)。这意味着不仅减少了要被传送的数据的变化点，而且还减少了在要被传送的邻接数据之间的边界处产生的变化点，这确保了对整个要被传送的数据的EMI抑制。

在第一方面的编码器的另一个优选实施例中，当检测目标数据的位数为奇数，并且n位数据的首位或末位不是码转换器的转换目标位时，将变化点计数器的计数结果设置为等于M[或M′]，同时将n位数据的首位或末位以及识别位都设置为“真”。在该实施例中，在n位数据的首位或末位与识别位之间的边界处没有产生变化点。从而，(n+1)位串行码的变化点数可以保持为至多M[或M′]，这意味着包含识别位的整个数据的变化点数减少了。结果确保了EMI抑制。

另外，附加的数据是识别位(优选地为一位)。从而，和第二现有技术数据传送系统不同，附加数据本身不可能产生变化点，并且不可能由于复杂的附加数据造成位长增大以及发送频率提高，以及阻止EMI抑制。

具体说电路配置，例如，变化点计数器可以由(n-1)个用于检测变化点的两输入端“异或”门和一个用于对这样检测的变化点计数的加法器电路组成。码转换器可以由大约(n/2)个用于位取反的非门和大约(n/2)个用于在位取反和不取反之间切换的开关组成。因此，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现根据本发明第一实施例的编码器。这意味着可以降低编码器的制造成本。

根据本发明的第二方面，提供另一种编码器。该编码器包括：

并行-串行转换器，用于把n(n：正整数)数据转换成n位串行数据；

变化点计数器，用于对n位串行数据的变化点计数以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

该变化点计数器在计数结果大于预定值的时候输出一个值为“真”的识别位；

码转换器，用于当识别位为“真”时把n位串行数据转换成(n+1)位串行码，以致n位串行数据中位于预定位置的位被取反；以及

通过把识别位加到n位串行数据上产生(n+1)位串行码。

关于上述根据本发明第一实施例的编码器，变化点计数器对n位并行数据的变化点进行计数以产生计数结果并在计数结果大于预定值的时候输出值为“真”的识别位。在通过码转换器进行转换或不进行转换之后，通过并行-串行转换器把(n+1)位数据转换成(n+1)位串行码。与此不同，关于根据本发明第二方面的编码器，变化点计数器对通过并行-串行转换器从n位数据产生的n位串行数据的变化点进行计数，并输出识别位。在通过码转换器进行转换或不进行转换之后，通过把识别位加到n位串行数据上产生(n+1)位串行码。

关于本发明第二方面的编码器，和第一方面的编码器一样，变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位。当识别位为“真”时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反。因此，转换的n位数据的变化点数被抑制为至多M。结果，减少了(n+1)位串行码的变化点数以抑制(n+1)位串行码在串行传输操作中出现的的高频分量，从而有效地抑制EMI。

而且，在第二方面的编码器的一个优选实施例中，通过把编码器前面刚处理完的n位串行码的末位加到n位串行数据的顶部产生的(n+1)位数据用作变化点计数器的检测目标。当识别位为“真”(即计数结果大于预定值M′)时，通过码转换器转换n位数据，以致n位数据中位于预定位置的位被取反，其中M′为等于或小于(n/2)的最大整数。因此，每个实际传送单元的(n+1)位串行码的变化点数被抑制为至多(M′+1)。这意味着不仅减少了要被传送的数据的变化点，而且还减少了在要被传送的邻接数据之间的边界处产生的变化点，这确保了对整个要被传送的数据的EMI抑制。

在第二方面的编码器的另一个优选实施例中，当检测目标数据的位数为奇数，并且n位数据的首位或末位不是码转换器的转换目标位时，将变化点计数器的计数结果设置为等于M[或M′]，同时将n位数据的首位或末位以及识别位都设置为“真”。在该实施例中，在n位数据的首位或末位与识别位之间的边界处没有产生变化点。从而，(n+1)位串行码的变化点数可以保持为至多M[或M′]，这意味着包含识别位的整个数据的变化点数减少了。结果确保了EMI抑制。

具体地说电路配置，和第一方面的编码器不同，第二方面的编码器是对n位串行数据进行处理。因此，需要在两个时间上不同的阶段执行变化点计数器的处理和码转换器的处理。在这两个阶段的各个阶段需要进行基于位的定时控制。

例如，除用于定时控制的电路之外，变化点计数器包括由多个用于保持邻接位的触发器、多个用于检测变化点的两输入端“异或”门以及一个用于对这样检测的变化点进行计数的计数器。码转换器包括一个用于连续输出n位串行数据的移位寄存器、一个用于保持识别位的触发器、多个用于位取反的非门、多个用于在位取反和不取反之间切换的开关以及多个用于把识别位加到n位数据上的门电路。

关于根据本发明第二方面的编码器，与根据第一方面的编码器相比电路组件或元件的数量增加了。然而，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现第二方面的编码器。这意味着可以降低编码器的制造成本。

根据本发明的第三方面，提供一种解码器，包括：

串行-并行转换器，用于把根据本发明第一或第二方面的编码器产生的(n+1)位串行码转换成(n+1)位并行数据；以及

码解转换器(code deconverter)，用于在识别位为“真”时对(n+1)并行数据进行解转换(deconverting)，以致位于(n+1)位并行数据中除识别位之外的n位数据中的预定位置的位被取反。

关于根据本发明第三方面的解码器，通过码解转换器解转换的位的位置必须与通过根据本发明第一或第二方面的编码器中的码转换器转换的位的位置相同。从而，可以把通过根据本发明第一或第二方面的编码器传送的(n+1)位串行码解码成原始的n位并行数据。

具体地说电路配置，例如，码解转换器可以包括大约(n/2)个用于位取反的非门和大约(n/2)个用于在位取反和不取反之间切换的开关。因此，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现根据本发明第三方面的解码器。这意味着可以降低解码器的制造成本。

根据本发明的第四方面，提供另一种解码器，包括：

码解转换器，用于在识别位为“真”时对根据本发明第一或第二方面的编码器产生的(n+1)位串行码进行解转换，以致位于(n+1)位串行码中除识别位之外的n位数据中的预定位置的位被取反，从而输出n位串行数据；以及

串行-并行转换器，用于把n位串行数据转换位n位并行数据。

关于根据本发明第四方面的解码器，通过码解转换器取反的位的位置必须与根据本发明第一或第二方面的编码器中的码转换器转换的位的位置相同。从而，可以把根据本发明第一或第二方面的编码器传送的(n+1)位串行码解码成原始的n位并行数据。

具体地说电路配置，和第三方面的解码器不同，根据第四方面的解码器是对(n+1)位串行码进行处理。因此，除用于定时控制的电路之外，例如，码解转换器可以包括多个用于从(n+1)位串行码分离出n位数据和识别位的门电路、一个用于连续输出n位串行数据的移位寄存器、一个用于保持识别位的触发器以及多个用于在位取反和不取反之间切换的开关。

虽然与第三方面的解码器相比本发明第四方面的解码器的电路组件或元件有些增加了，但是可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现根据本发明第四方面的解码器。这意味着可以降低解码器的制造成本。

根据本发明的第五方面，提供一种数据传送系统，包括：

(a)位于数据发送端中的根据本发明第一或第二方面的编码器；以及

(b)位于数据接收端中的根据本发明第三或第四方面的解码器；

其中将(n+1)位串行码从数据发送端串行传送给数据接收端。

关于根据本发明第五方面的数据传送系统，当根据本发明第一方面的编码器位于数据发送端中的时候，任何一个根据本发明第三和第四方面的解码器都可以位于数据接收端中。类似，当根据本发明第二方面的编码器位于数据发送端中的时候，任何一个根据本发明第三和第四方面的解码器都可以位于数据接收端中。

关于根据本发明第五方面的数据传送系统，通过位于数据发送端中的编码器输出具有减少的变化点的(n+1)位串行码，并且通过位于数据接收端中的解码器对该(n+1)位串行码解码。因此减少了(n+1)位串行码的变化点数，以抑制(n+1)位串行码在串行传输操作中出现的高频分量，从而有效地抑制EMI。

另外，可以利用比使用查找表的第一现有技术的系统少得多的电路组件或元件实现第一或第二方面的编码器和第三或第四方面的解码器。这意味着可以降低系统的制造成本。

根据本发明的第六方面，提供另一种数据传送系统，包括：

(a)位于数据发送端中的变化点计数器和码转换器；

变化点计数器对n(n：正整数)位数据的变化点进行计数以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

当识别位为“真”时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反，从而产生被取反的n位数据；以及

码转换器输出通过把识别位加到被取反的n位数据上产生的(n+1)位串行码；

(b)位于数据接收端中的码解转换器；

当识别位为“真”时，码解转换器对码转换器输出的(n+1)位串行码进行解转换，以致位于(n+1)位串行码中除识别位之外的n位数据中的预定位置的位被取反；

其中，将(n+1)位串行码从数据发送端串行传送给数据接收端。

根据本发明第六方面的数据传送系统包括变化点计数器和用于根据第二方面的编码器中的码转换器以及用于根据第四方面的解码器中的码解转换器。

关于第六方面的数据传送系统，和第二方面的编码器一样，变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位。当识别位为“真”时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反。因此转换的n位数据的变化点数被抑制为至多M。结果，减少了(n+1)位串行码的变化点数，以抑制(n+1)位串行码在串行传输操作中出现的高频分量，从而有效地抑制EMI。

而且，在第六方面的数据传送系统的一个优选实施例中，在编码器中，通过把编码器前面刚处理完的n位串行码的末位加到n位串行数据的顶部产生的(n+1)位数据被用作变化点计数器的检测目标。当识别位为“真”(即计数结果大于预定值M′)时，通过码转换器转换n位数据，以致n位数据中位于预定位置的位被取反，其中M′为等于或小于(n/2)的最大整数。因此，每个实际传送单元的(n+1)位串行码的变化点数被抑制为至多(M′+1)。这意味着不仅减少了要被传送的数据的变化点，而且还减少了在要被传送的邻接数据之间的边界处产生的变化点，这确保了对整个要被传送的数据的EMI抑制。

在第六方面的数据传送系统的另一个优选实施例中，在编码器中，当检测目标数据的位数为奇数，并且n位数据的首位或末位不是码转换器的转换目标位时，将变化点计数器的计数结果设置为等于M[或M′]，同时将n位数据的首位或末位以及识别位设置为“真”。在该实施例中，在n位数据的首位或末位与识别位之间的边界处没有产生变化点。从而，(n+1)位串行码的变化点数可以保持为至多M[或M′]，这意味着包含识别位的整个数据的变化点数减少了。结果确保了EMI抑制。

如上所述，关于根据本发明第六方面的数据传送系统，通过位于数据发送端中的编码器输出具有减少的变化点的(n+1)位串行码，并且通过位于数据接收端中的解码器对该(n+1)位串行码解码。因此减少了(n+1)位串行码的变化点数，以抑制(n+1)位串行码在串行传输操作中出现的高频分量，从而有效地抑制EMI。

具体地说电路配置，可以利用与第二方面的编码器相同的配置以及与第四方面的解码器相同的配置组成第六方面的数据传送系统。从而，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现第六方面的数据传送系统。这意味着可以降低数据传送系统的制造成本。

附图说明

为了使本发明更容易实现，以下将参照附图说明本发明。

图1是显示了一种现有技术的数据传送系统的电路配置的功能框图。

图2是显示了根据本发明第一实施例的编码器的电路配置的功能框图。

图3A和图3B是分别说明了由本发明第一实施例的编码器产生的9位串行码的具体实例的概念图。

图4A和图4B是说明了“可控的变化点”和“不可控的变化点”的概念图，其中图4A显示了包含位于最高有效位(MSB)的识别位的串行码，图4B显示了包含位于除MSB和最低有效位(LSB)以外的位置的识别位的串行码。

图5是显示了没有进行处理的普通8位数据的变化点的频数和累积频数的图表。

图6是显示了没有进行处理的普通9位数据的变化点的频数和累积频数的图表。

图7是显示了本发明第一实施例的编码器产生的9位数据的变化点的频数和累积频数的图表。

图8是显示了本发明第一实施例的编码器产生的9位数据的变化点的频数和累积频数的图表，其中不仅考虑了9位数据的变化点，而且还考虑了在邻接的9位数据之间的边界处产生的变化点。

图9是显示了本发明第二实施例的解码器的电路配置的功能框图。

图10是显示了本发明第三实施例的数据传送系统的电路配置的功能框图。

图11是显示了本发明第四实施例的编码器的电路配置的功能框图。

图12A和图12B是分别说明了由本发明第四实施例的编码器产生的9位串行码的具体实例的概念图。

图13是显示了本发明第四实施例的编码器产生的9位串行码的变化点的频数和累积频数的图表，其中不仅考虑了9位串行码的变化点，而且还考虑了在邻接的9位串行码之间的边界处产生的变化点。

图14是显示了没有进行处理的普通10位数据的变化点的频数和累积频数的图表。

图15是显示了本发明第五实施例的编码器的电路配置的功能框图。

图16是显示了本发明第六实施例的解码器的电路配置的框图。

图17是显示了本发明第七实施例的数据传送系统的电路配置的框图。

图18是显示了本发明第八实施例的编码器的电路配置的框图。

图19是显示了本发明第九实施例的数据传送系统的电路配置的框图。

具体实施方式

以下将参照附图对本发明的优选实施例进行详细说明。

在以下的说明中使用正逻辑表示，特别是逻辑“真”值表示为“1”，而逻辑“假”值表示为“0”。然而，不必说，也可使用负逻辑表示。

第一实施例

图2是显示了本发明第一实施例的编码器的电路配置的功能框图，其中输入具有从0到7的变化点数的8位并行数据，输出具有从0到4的变化点数的9位串行码，其中n＝8。包含识别位的9位串行码受到了EMI抑制。添加识别位以说明是否对8位并行数据进行码转换。

图2所示的根据第一实施例的编码器包括变化点计数电路1、码转换电路3以及并行-串行转换电路5。

变化点计数电路1对8位数据(位0到位7)的变化点计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变。变化点计数电路1在计数结果大于预定值3时输出值为“真”的识别位(位8′)。

当识别位(位8′)为“真”时，码转换电路3转换8位数据(位0到位7)，以致8位数据(位0到位7)中位于偶数位置的位(即位0、位2、位4和位6)被取反。

并行-串行转换电路5把9位数据(位0′到位8′)转换成9位串行码。通过把识别位(位8′)作为最高有效位(MSB)加到码转换电路3的输出即8位数据(位0′到位7′)上，产生这9位数据(位0′到位8′)。

变化点计数电路1包括具有七个两输入端“异或”(EXOR)门的变化点检测电路11和计数器电路12。

在变化点检测电路11中，分别把8位数据的两个邻接位(即位0和位1，位1和位2，位2和位3，位3和位4，位4和位5，位5和位6，以及位6和位7)输入到七个两输入端EXOR门中，从而检测两个邻接位是否具有不同的值。因为当两个邻接位具有不同的值时，各个EXOR门输出“真”值“1”，因此能够检测8位数据(位0到位7)的变化点。

计数器电路12接收七个EXOR门的输出，然后对8位数据(位0到位7)的变化点计数以输出计数结果。计数器电路12根据该计数结果输出识别位(位8′)。如果计数结果的值大于预定值3，则识别位(位8′)具有“真”值“1”。如果计数结果的值没有超过预定值3，则识别位(位8′)具有“假”值“0”。如果，例如提供一个(未显示的)加法器电路用于对七个EXOR门的输出的“真”值进行计数，并且把加法器电路的第三位输出赋值给识别位(位8′)，则可以容易地实现识别位(位8′)的赋值操作。

码转换电路3包括具有四个非(NOT)门的取反电路31和具有四个两输入端开关的切换电路32。取反电路31利用四个非门对8位数据(位0到位7)中位于偶数位置的四个位(即位0、位2、位4和位6)取反。

切换电路32进行切换操作，以致(i)当识别位(位8′)具有“假”值“0”时，偶数位(即位0、位2、位4和位6)不通过相应的非门，以及(ii)当识别位(位8′)具有“真”值“1”时，偶数位(即位0、位2、位4和位6)通过相应的非门。因此，当识别位(位8′)具有“假”值“0”(即变化点计数结果的值没有超过3)时，所有的8位数据(位0到位7)没有经过变换或取反就被施加到并行-串行转换电路5。另一方面，当识别位(位8′)具有“真”值“1”(即变化点计数结果的值大于3)时，偶数位(即位0、位2、位4和位6)在取反后被施加到并行-串行转换电路5，而奇数位(即位1、位3、位5和位7)没有经过取反就施加到并行-串行转换电路5。

在此，从0到7对8位数据(位0到位7)的位的位置进行计数。从而，第一数位是位0。然而，本发明并不局限于这种计数方式。其它任何计数方法也可用于此目的。

并行-串行转换电路5接收通过把识别位(位8′)(变化点计数电路1的输出)作为MSB加到码转换电路3的8位输出数据(即位0′到位7′)上产生的9位并行数据(位0′到位8′)。并行-串行转换电路5把这9位并行数据(位0′到位8′)转换成9位串行码并输出该9位串行码。

接下来，以下说明根据本发明第一实施例的编码器的工作原理(例如，产生识别位(位8′)的条件以及9位串行码的排列顺序)。另外，将根据统计分析说明9位串行码中变化点的减少效果。

由上述的特性2，当把8位数据(位0到位7)的变化点数定义为Np，并把通过交替地对数据(位0到位7)的组成位取反产生的取反的8位数据的变化点数定义为Nq时，通过以下方程式给出变化点数Nq。

Nq＝(8-1)-Np＝7-Np。

因此，由Nq＝7-Np给出取反的8位数据的变化点数Nq。从而，如果交替地对具有七个变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为0。类似，如果交替地对具有六个变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为1。如果交替地对具有五个变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为2。如果交替地对具有四个变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为3。如果交替地对具有三个变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为4。如果交替地对具有两个变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为5。如果交替地对具有一个变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为6。如果交替地对没有变化点的8位数据(位0到位7)取反，则取反的8位数据的Nq为7。

在第一实施例的编码器中，优选地，8位数据(位0到位7)中对相应的位取反的位置是奇数位或偶数位。而且，优选地将用于变化点计数电路1的预定值M设置为等于或小于(1/2)×(n-1)的最大整数。在此，n＝8，因此(1/2)×(n-1)＝3.5。从而，将M设置为等于或小于3.5的最大整数3。在码转换电路3中，如上所述，对8位数据中的偶数位(即位0、位2、位4和位6)取反，而不对8位数据中的奇数位(即位1、位3、位5和位7)取反。

特别是，当8位数据(位0到位7)的变化点数在范围0到3中的时候，码转换电路3不进行转换操作。在这种情况下，8位数据(位0到位7)的变化点数保持不变。另一方面，当8位数据(位0到位7)的变化点数在范围4到7中的时候，码转换电路3进行转换操作。从而，将8位数据的变化点数减少到范围0到3。因此，在这种情况下，将8位数据的变化点数减少到至多M。

图3A和图3B显示了由第一实施例的编码器产生的9位串行码的具体实例。在以下的说明中，使用单词“传送”，因为通过第一实施例的编码器产生的9位串行码将通常作为发送端子系统用于数据传送系统。

图3A显示了通过简单的并行-串行转换产生的四个8位串行码位0到位7单元，其中传送单元为8位。图3B显示了由第一实施例的编码器产生的四个9位串行码(位0′到位8′)单元，其中传送单元为9位。这些码都是从相同的输入数据(即位0到位7)产生的，并且从图3A和图3B的右端(即LSB端)连续地输出。位于数据位序列之上的向下箭头表示变化点(即邻接位的值不同的位置)。

比较这两个数据的变化点的计数，从图3A中的第一到第四传送单元可看出分别有0、1、7和3个变化点。在从第一到第四传送单元的边界处附加地产生了2个变化点。结果，图3A中的8位数据的变化点的计数值总共为13。另一方面，从图3B中的第一到第四传送单元可看出分别有0、1、0和4个变化点。在从第一到第四传送单元的边界处附加地产生了3个变化点。结果，图3B中的9位数据的变化点数总共为8。从而，在本发明第一实施例的编码器中，变化点计数数值从13减少到8。

9位串行码的变化点数被减少到至多4，4不等于M而等于M+1。这是因为识别位(位8′)作为MSB被加到码转换电路3输出的8位数据(位0′到位7′)上。在识别位(位8′)与数据位(位7′)之间的边界处可能附加地产生变化点。

关于本发明第一实施例的编码器，如上所说明的，识别位(位8′)作为MSB被加到从码转换电路3输出的8位数据(位0′到位7′)上。以下参照图4A和图4B来说明这种配置的有效性。图4A显示了由第一实施例的编码器产生的9位串行码(位0′到位8′)，其中识别位(位8′)作为MSB被加到8位数据(位0′到位7′)上。图4B也显示了由第一实施例的编码器产生的9位串行码(位0′到位8′)，其中识别位(位8′)被加到8位数据(位0′到位7′)中除MSB和LSB之外的位置。

在第一实施例的编码器中，通过变化点计数电路1的变化点检测电路11检测8位数据(位0到位7)的变化点。关于除识别位(位8′)之外的8位数据(位0′到位7′)，在码转换电路3的转换操作后在位边界处形成变化点的可能性减小到50％或更小。从而，以下把在位边界处形成的变化点称为“可控制的变化点”，如图4A和4B中的空心箭头所示。

另一方面，通过变化点计数电路1的变化点检测电路11不能检测出在邻接的传送单元的边界处的变化点。这意味着在邻接的传送单元的边界处有没有变化点不影响识别位的值(即通过码转换电路3的转换或不转换)。另外，在邻接的传送单元之间的邻接数据位相互独立。因此，在传送单元边界处形成变化点的可能性为50％。从而，以下把在传送单元边界处形成的变化点称为“不可控制的变化点”，如图4A和4B中的实心箭头所示。

此外，通过变化点计数电路1的变化点检测电路11不能检测出在识别位的前端和后端的位边界处的变化点。识别位和它的邻接位相互独立。因此，在识别位的前端或后端的位边界处形成变化点的可能性为50％。从而，把在识别位的前端和后端的位边界处形成的变化点也称为“不可控制的变化点”。

因此，如图4B所示，一个传送单元的9位串行码包括在传送单元边界处和识别位的前端和后端的两个位边界处产生的3个不可控制的变化点。如果不可控制的变化点太多，则一个传送单元的总的变化点可能性将达到50％，导致变化点的减少速率或减少效果的降低。

为了避免这种缺点，在第一实施例的编码器中，识别位以这样一种方式位于9位串行码的MSB，即传送数据的边界与识别位的前端的位边界重叠，如图4A所示。从而，为传送单元消除了两个不可控制的变化点。正如由此所看到的那样，识别位可以以这样一种方式位于9位串行码的LSB，即传送数据的边界与识别位的后端的位边界重叠。在这种情况下，可以为传送单元消除两个不可控制的变化点。

总之，关于第一实施例的编码器，将变化点计数电路1的预定值M设置为3，并且对8位数据(位0到位7)的偶数位(即位0、位2、位4和位6)取反，而不对8位数据的奇数位(即位1、位3、位5和位7)取反。因此，码转换电路3输出的8位数据(位0′到位7′)的变化点数被减少到至多M＝3。

而且，因为把识别位(位8′)作为MSB加到码转换电路3输出的8位数据(位0′到7′)上，因此9位串行码(位0′到位8′)的变化点数被减少到至多(M+1)＝4，且用于传送单元的9位串行码的变化点数被减少到至多(M+2)＝5。

随后，将根据统计分析对第一实施例的编码器中的9位串行码中的变化点的减少效果进行说明。

图5所示的图表显示了没有进行处理(象第一实施例中的码转换)的普通8位数据的变化点的频数和累积频数。以柱状图的形式显示变化点的频数，而以线图的形式显示变化点的累积频数。

在此，定义数据的位长为n，定义n位数据的变化点数为m。在这种情况下，由于先前说明的特性1，可以形成变化点的位边界的数量为(n-1)，且变化点数m为在从0到(n-1)范围内变化的整数。由于在任何位边界处都可独立地形成变化点，因此可以通过以下二项式系数

                      (n-1)Cm。

计算变化点数m的频数。

而且，在位“01”之间和“10”之间的边界产生变化点。因此，通过以下表达式

                    2×(n-1)Cm。

给出n位数据产生变化点数m的频数。

正如图5所看到的，具有变化点数0的8位数据有两个(即“00000000”和“11111111”)，具有变化点数1的8位数据有14个(例如“00000001”和“11110000”，具有变化点数2的8位数据有42个，以及具有变化点数7的8位数据有2个(即“10101010”和“01010101”)。累积频数是从0到特定数的变化点的频数的总和。如果8位数据作为传送单元被传送，则累积频数为256。

图6所示的图表显示了没有进行处理(象第一实施例中的码转换)的普通9位数据的变化点的频数和累积频数。以柱状图的形式显示变化点的频数，而以线图的形式显示变化点的累积频数。

在第一实施例的编码器中，把8位数据转换成9位数据。图5和图6说明了利用9位数据减少变化点的可能性。特别是，8位数据的累积频数是256，在图6中当变化点数为4时累积频数等于或大于256。因此，从图6可知，应该把用于变化点计数电路1的预定数设置为3，以致在转换之后的9位数据具有至多4个变化点。

图7所示的图表显示了在第一实施例中使用的9位数据的变化点的频数和累积频数。以柱状图的形式显示变化点的频数，而以线图的形式显示变化点的累积频数。

关于第一实施例的编码器，将用于变化点计数电路1的预定值M设置为3，并且对8位数据位0到位7的偶数位(即位0、位2、位4和位6)取反，而不对8位数据的奇数位(即位1、位3、位5和位7)取反。因此，码转换电路3输出的8位数据(位0′到位7′)的变化点数被减少到至多M＝3。而且，因为把识别位(位8′)作为MSB加到码转换电路3输出的8位数据(位0′到位7′)上，因此9位串行码(位0′到位8′)的变化点数被减少到至多(M+1)＝4。由图5和图7可知，具有从0到7的变化点数的8位数据被转换成具有从0到4的变化点数的9位串行码。

图8所示的图表显示了在第一实施例中使用的9位串行码的变化点的频数和累积频数，在图8中不仅考虑了9位码的变化点，而且还考虑了在邻接的9位码之间的边界处产生的变化点。以柱状图的形式显示变化点的频数，而以线图的形式显示变化点的累积频数。

在第一实施例的编码器中，传送单元的9位串行码的变化点数被减少到至多(M+2)＝5。从图8可看出这一点，在图8中9位串行码的变化点数在从0到5的范围中。

随后，计算各个数据的变化点数的平均值，然后相互比较平均值，阐明第一实施例中的9位串行码的变化点的减少效果。

关于没有进行处理的普通8位数据，位边界的数量为7，同时变化点的产生的可能性为50％。因此，普通8位数据的变化点数的平均值为0.5×7＝3.5。另一方面，关于在第一实施例中使用的9位串行码，利用图7中的频数分布得出变化点数的平均值为

(16+56×2+112×3+70×4)×(1/256)＝2.90625≈2.91。

这意味着，与使用普通8位数据相比，第一实施例的变化点数的平均值减小了约16.96％。

如果不仅考虑9位串行码的变化点，而且还考虑在邻接的9位串行码之间的边界处产生的变化点，得出普通的9位串行码的变化点数的平均值为(0.5×8)＝4.0。另一方面，关于在第一实施例中使用的9位串行码，利用图8中的频数分布得出变化点数的平均值为

(18+72×2+168×3+182×4+70×5)×(1/512)＝3.40625≈3.41

这意味着，与使用普通9位数据相比，第一实施例的变化点数的平均值减小了约14.84％。

最后，说明第一实施例的编码器的具体电路配置。

变化点计数电路1由七个用于检测变化点的两输入端EXOR门和一个用于对变化点进行计数的加法器电路组成。码转换电路3由四个用于位取反的非门和四个用于在位取反和不取反之间切换的两输入端开关组成。因此，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现根据第一实施例的、输出抑制了EMI的9位串行码的编码器。这意味着可以降低编码器的制造成本。

另外，因为由于减少的变化点(即减少的电信号变化)使功耗降低了，因此包括第一实施例的编码器的电路的功耗也降低了。

第二实施例

图9所示的功能框图显示了根据本发明第二实施例、对根据第一实施例的编码器输出的9位串行码进行解码的解码器的电路配置。

如图9所示，第二实施例的解码器包括串行-并行转换电路7和码解转换电路9。串行-并行转换电路7把由第一实施例的编码器产生和输出的9位串行码转换成9位并行数据。当识别位(位8′)为“真”时，码解转换电路9对串行-并行转换电路7输出的9位并行数据进行解转换，以致9位并行数据(位0′到位8′)中除识别位(位8′)之外的位于偶数位置的位(即位0′、位2′、位4′和位6′)被取反。

码解转换电路9包括具有四个”非”门的取反电路91以及具有四个两输入端开关的切换电路92。取反电路91利用四个”非”门对8位数据(位0′到位7′)中位于偶数位置的四个位(即位0′、位2′、位4′和位6′)取反。

切换电路92进行切换操作，使得(i)当识别位(位8′)具有“假”值“0”时，偶数位(即位0′、位2′、位4′和位6′)不通过相应的“非”门，以及(ii)当识别位(位8′)具有“真”值“1”时，偶数位(即位0′、位2′、位4′和位6′)通过相应的”非”门。

关于根据第二实施例解码器，串行-并行转换电路7把由图2的第一实施例的编码器输出的9位串行码转换成9位并行数据(位0′到位8′)。当识别位(位8′)具有“假”值“0”时，除识别位(位8′)之外的所有8位并行数据(位0′到位7′)没有经过变换或取反就作为8位并行数据(位0到位7)从码解转换电路9输出。另一方面，当识别位(位8′)具有“真”值“1”时，对除识别位(位8′)之外的偶数位(即位0′、位2′、位4′和位6′)取反，而不对除识别位(位8′)之外的奇数位(即位1′、位3′、位5′和位7′)取反，从而产生8位并行数据(位0到位7)。

通过码解转换电路9取反的位的位置必须和根据图2的第一实施例编码器中的码转换电路3转换的位的位置相同。从而，可以把从根据图2的第一实施例的编码器传送的9位串行码转换成原始的8位并行数据(位0到位7)。

具体地说电路配置，例如，码解转换电路9可以由四个用于位取反的“非”门和四个用于在位取反和不取反之间切换的两输入端开关组成。因此，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现根据本发明第二方面的解码器。这意味着可以降低解码器的制造成本。

第三实施例

图10所示的功能框图显示了根据本发明第三实施例的数据传送系统的电路配置。

如图10所示，该数据传送系统包括数据发送电路110、数据接收电路120和传输通道或传输线130。数据发送电路110包括具有与上述根据图2的第一实施例的编码器相同的电路配置的编码器111。数据接收电路120包括具有与上述根据图9的第二实施例的解码器相同的电路配置的解码器122。

在数据发送电路110的编码器111中，变化点计数电路1对8位数据(位0到位7)的变化点进行计数以产生计数结果，其中在各个变化点处，邻接位的值发生了改变。电路1在计数结果大于预定值3的时候输出值为“真”的识别位(位8′)。当识别位(位8′)为“真”时，码转换电路3转换8位数据(位0到位7)，以致8位数据(位0到位7)中位于偶数位置的位(即位0、位2、位4和位6)被取反。并行-串行转换电路5通过把识别位(位8′)作为MSB加到码转换电路3的输出[即8位数据(位0′到位7′)]上产生9位数据(位0′到位8′)。电路5把这样产生的9位数据(位0′到位8′)转换成9位串行码。通过输出电路1 12把这样产生的9位串行码输出到传输线130上。输出电路112包括一个输出缓冲器和一个用于控制数据发送操作的控制电路。

在数据接收电路120中，解码器122通过输入电路121从传输线130接收9位串行码。解码器122的串行-并行转换电路7把这样收到的9位串行码转换成9位并行数据。当识别位(位8′)为“真”时，码解转换电路9对串行-并行转换电路7输出的9位并行数据进行解转换，以致9位并行数据(位0′到位8′)中除识别位(位8′)之外的位于偶数位置的位(即位0′、位2′、位4′和位6′)被取反。这样，产生了原始的8位并行数据(位0到位7)，换句话说，接收的9位串行码被解码为原始的8位并行数据(位0到位7)。

关于根据第三实施例的数据传送系统，如上所说明的，数据发送电路110输出(从原始的8位并行数据产生的)具有减少的变化点的9位串行码，且数据接收电路120接收该9位串行码并将该9位串行码解码成原始的8位并行数据。因此，减少了9位串行码在串行传输操作中出现的高频分量，从而有效地抑制EMI。

而且，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现数据发送电路110的编码器111和数据接收电路120的解码器122。从而，可以降低根据第三实施例的数据传送系统的制造成本。

虽然在第一实施例的编码器、第二实施例的解码器以及第三实施例的数据传送系统中，把识别位(位8′)作为MSB加到码转换电路3输出的8位数据(位0′到位7′)上，但是本发明并不局限于此。可以把识别位(位8′)作为LSB加到8位数据(位0′到位7′)上。

第四实施例

图11所示的功能框图显示了根据本发明第四实施例的编码器的电路配置。

如图11所示，该编码器包括变化点计数电路2、码转换电路3以及并行-串行电路5。由于码转换电路3和并行-串行转换电路5的电路配置及操作与根据图2的第一实施例的编码器的码转换电路3和并行-串行转换电路5相同，因此为简明起见省略对它们的说明。这样，以下将详细说明变化点计数电路2。

变化点计数电路2对8位数据(位0到位7)和延迟的识别位(位8″)(可被称为“检测目标数据”)的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变。电路2输出识别位(位8′)，当检测目标数据的变化点计数结果大于预定值4时或者当计数结果等于预定值4且8位数据(位0到位7)的MSB具有“真”值“1”时，识别位(位8′)为“真”。

如图11所示，变化点计数电路2包括具有八个两输入端“异或”(EXOR)门的变化点检测电路21、计数器电路22、两输入端“与”门23、两输入端“或”门24以及延迟电路25。

在变化点检测电路21的七个“异或”门中，分别输入8位数据的两个邻接位(即位0和位1、位1和位2、位2和位3、位3和位4、位4和位5、位5和位6以及位6和位7)，从而检测两个邻接位是否具有不同的值。在图11中，在电路21中位于最低位置的附加的“异或”门中，在通过延迟电路25附加预定的时间延迟之后输入8位数据的LSB(即位0)和识别位(位8″)，从而检测这两个位是否具有不同的值。

换句话说，变化点检测电路21对通过把紧前面的9位串行码(在紧前面的传送单元中，被所述编码器前刚刚处理完且被输出到传输线130)的MSB[即识别位(位8′)]作为LSB加到输入的8位数据(位0到位7)上产生的9位数据进行检测操作。这意味着变化点检测电路21的检测目标数据是由输入的8位数据(位0到位7)和延迟的识别位8″构成的9位数据。从而，可以通过具有延时功能的延迟电路实现延迟电路25，以便应用从所述编码器接收8位数据(位0到位7)到所述编码器输出9位串行码的单一时间段。

计数器电路22接收八个“异或”门的数据，然后对9位检测目标数据[即数据(位0到位7)和延迟的识别位(位8″)]的变化点进行计数，从而根据计数结果输出两种计数结果信号∑＞4和∑＝4。当计数结果具有大于预定值4的值时，计数结果信号∑＞4具有“真”值“1”。当计数结果具有等于预定值4的值时，计数结果信号∑＝4具有“真”值“1”。

例如，如果八个1位值相加，则相加的结果可能为九个值，即“0000”、“0001”、“0010”、“0011”、“0100”、“0101”、“0110”、“0111”和“1000”。因此通过与值“0100”相比可获得计数器电路22的计数结果信号∑＝4。通过在位2(第三数位)和位3(第四数位)的逻辑“或”操作的结果与计数结果信号∑＝4的“非”操作结果之间的逻辑“与”操作，可获得计数器电路22的计数结果信号∑＞4。

两输入端“与”门23输出在8位数据的MSB(即位7)和计数器电路22的计数结果信号∑＝4之间的逻辑“与”操作的结果。

两输入端“或”门24输出在“与”门23的输出和计数电路22的计数结果信号∑＞4之间的逻辑“或”操作的结果。“或”门24的输出是作为变化点计数电路2的输出的识别位(位8′)。

如上所说明的，当9位检测目标数据的计数结果大于预定值4，或者当计数结果等于预定值4且8位数据(位0到位7)的MSB(即位7)具有“真”值“1”的时候，识别位(位8′)为“真”。

接着，以下说明根据第四实施例的编码器的工作原理(例如，产生识别位(位8′)的条件以及9位串行码的排列)。另外，将根据统计分析说明9位串行码中的变化点的减少效果。

在第四实施例的编码器中，如上所述，变化点计数电路2的检测目标数据是由8位数据(位0到位7)和延迟的识别位(位8′)构成的9位数据。因此，由上述的特性2，如果交替地对具有八个变化点的9位数据取反，则取反后的变化点数为0。类似，如果交替地对具有七个变化点的9位数据取反，则取反后的变化点数为1。如果交替地对具有六个变化点的9位数据取反，则取反后的变化点数为2。如果交替地对具有五个变化点的9位数据取反，则取反后的变化点数为3。如果交替地对具有四个变化点的9位数据取反，则取反后的变化点数为4。如果交替对具有三个、两个、一个或零个变化点的9位数据取反，则取反后的变化点数分别为5、6、7或8。

在第四实施例的编码器中，n＝8。然而，将检测目标数据扩大一位变成9位数据。从而，因为(1/2)×(n+1)＝4.0，因此将用于变化点计数电路2的预定值M′设置位4。对8位数据(位0到位7)的偶数位(即位0、位2、位4和位6)取反，而不对8位数据(位0到位7)的奇数位(即位1、位3、位5和位7)取反。

应该注意到，在码转换电路3中对9位数据(即位0到位7以及位8″)的偶数位取反，并且不对紧前面的9位串行码的MSB(即位8″)和输入的8位数据的MSB取反。特别是，当9位数据(即位0到位7以及位8″)的变化点数在范围0到4中时，码转换电路3不进行转换操作，从而8位数据(位0′到位7′)的变化点数保持不变。另一方面，当9位数据(即位0到位7以及位8″)的变化点数在范围5到8中时，码转换电路3进行转换操作，从而将8位数据(位0′到位7′)的变化点数减少到范围0到3。因此，8位数据(位0′到位7′)的变化点数被减少到至多M′＝4。

图12A和图12B中显示了通过图11的第四实施例的编码器产生的9位串行码的具体实例。在以下的说明中，使用单词“传送”，因为通过所述编码器产生的9位串行码将通常作为发送端的子系统用于数据传送系统。

图12A显示了通过简单的并行-串行转换产生的四个8位串行码(位0到位7)传送单元，其中传送单元为8位。图12B显示了通过第四实施例的编码器产生的四个9位串行码(位0′到位7′)传送单元，其中传送单元为9位。

比较这两个数据的变化点的数目。从图12A中的第一到第四传送单元可看出分别有0、1、7和3个变化点。在从第一到第四传送单元的边界处附加地产生了2个变化点。结果，图12A中的8位数据的变化点数总共为13。另一方面，从图12B中的第一到第四传送单元可看出分别有0、1、0和4个变化点。在从第一到第四传送单元的边界处附加地产生了2个变化点。结果，图12B中的9位数据的变化点数总共为7。从而，在本发明第四实施例的编码器中，变化点数从13减少到7。

关于图2的第一实施例的编码器，如上所说明的，将用于变化点计数电路1的预定值M设置为3，并且对8位数据(位0到位7)的偶数位(即位0、位2、位4和位6)取反，而不对8位数据(位0到位7)的奇数位(即位1、位3、位5和位7)取反。因此，码转换电路3输出的8位数据(位0′到位7′)的变化点数被减少到至多M＝3。而且，因为把识别位(位8′)作为MSB加到码转换电路3输出的8位数据(位0′到位7′)上，因此9位串行码(位0′到位8′)的变化点数被减少到至多(M+1)＝4，并且用于传送单元的9位串行码的变化点数被减少到至多(M+2)＝5。

另一方面，关于图11的第四实施例的编码器，由8位数据(位0到位7)和延迟的识别位(位8″)构成的9位数据用作变化点计数电路2的检测目标数据。将用于变化点计数电路2的预定值M′设置为等于或小于(n/2)的最大整数4。而且，当9位检测目标数据的变化点计数结果大于预定值4，或者当计数结果等于预定值4并且8位数据(位0到位7)的MSB(即位7)具有“真”值“1”时，将识别位(位8′)设置为“真”。当识别位被设置为“真”时，对8位数据(位0到位7)的偶数位(即位0、位2、位4和位6)取反，而不对8位数据(位0到位7)的奇数位(即位1、位3、位5和位7)取反，从而把8位数据(位0′到位7′)的变化点数减少到至多M′＝4。则9位串行码(位0′到位8′)的变化点数被减少到至多M′＝4，并且传送单元的9位串行码的变化点数被减少到至多M′＝4。

在第四实施例的编码器中，和第一实施例不同，与9位串行码(位0′到位8′)的变化点数相比，传送单元的9位串行码的变化点数并没有增加1。这是因为由8位数据(位0到位7)和延迟的识别位(位8″)构成的9位数据被用作了变化点计数电路2的检测目标数据。换句话说，在第一实施例中，在传送单元边界处产生的变化点是不可控制的变化点；与此不同，在第四实施例中，在传送单元边界处产生的变化点被包括在检测目标数据中，因此可以把这种变化点变成可控的变化点。

更进一步，在第四实施例的编码器中，和第一实施例不同，与9位数据(位0′到位7′)的变化点数相比，传送单元的9位串行码的变化点数并没有增加1。这是因为附加了下列条件。

“当计数结果等于预定值M′＝4并且8位数据(位0到位7)的MSB(即位7)具有‘真’值‘1’时，将识别位(位8′)设置为‘真’。”

特别是，在第一实施例中，在8位数据(位0′到位7′)与识别位(位8′)之间的边界处产生的变化点是不可控制的变化点。与此不同，在第四实施例中，将电路配置设计成在这种位边界处不产生变化点，以及由此在这种位边界处产生可控制的变化点。

用下列方式逆向导出上述的附加条件。

首先，只有当变化点计数电路2的计数结果等于预定值M′时，9位串行码(位0′到位8′)的变化点数才等于(M′+1)。此时，计数结果没有超过M′，因此识别位(位8′)应该为“假”，即“0”。在第四实施例中，识别位(位8′)位于9位数据(位0′到位8′)的MSB。因此，在8位数据(位0′到位7′)的MSB(位7′)具有“真”值“1”的条件下，在8位数据的MSB(位7′)与识别位(位8′)之间的位边界处产生一个变化点[因为识别位(位8′)的值为“假”]。另一方面，检测目标数据(位0到位7以及位8″)的位数是奇数9(＝n+1)。因此，当变化点计数电路2的计数结果等于预定值M′＝4时，不管是否通过码转换电路进行转换操作变化点数都保持为4。

因此，在8位数据(位0到位7)的MSB(位7)不包括在通过码转换电路3的位取反目标中的情况下，如果当计数结果等于预定值M′＝4并且8位数据(位0到位7)的MSB(位7)具有“真”值“1”的时候将识别位(位8′)设置为“真”，则在8位数据(位0′到位7′)的MSB(位7′)与识别位(位8′)之间将不产生变化点。(这是因为即使通过码转换电路3进行位取反，8位数据(位0′到位7′)的MSB(位7′)的值也保持为“真”)。结果，9位串行码(位0′到位8′)的变化点数可以减少到至多M′＝4。

以下利用一个具体实例更详细地说明该原因。

设具有变化点数4的9位数据为“001100110”[MSB(位7)＝0]，通过码转换电路3不进行位取反，以及因此经过转换电路之后的9位数据与原始的9位数据相同，即“001100110”。这意味着即使把识别位(位8′)(＝0)加到MSB端，也没有附加地产生变化点，以及因此变化点数4保持不变。同样，设具有变化点数4的9位数据为“101100111”[MSB(位7)＝1]，通过码转换电路3进行位取反，从而产生取反后的9位数据“111001101”。这意味着即使把识别位(位8′)(＝1)加到MSB端，也没有附加地产生变化点，以及因此变化点数4保持不变。

另外，如上所说明的，为了在8位数据(位0′到位7′)与识别位(位8′)之间的位边界处形成可控制的变化点，对于“当计数结果等于预定值M′＝4并且8位数据(位0到位7)的MSB(即位7)具有‘真’值‘1’时将识别位设置为‘真’”的附加条件，下列前提是必需的。

[前提1]

识别位(位8′)位于9位数据(位0′到位8′)的MSB。

[前提2]

变化点检测电路21的检测目标数据的位数是奇数。

[前提3]

8位数据(位0到位7)的MSB(位7)不包括在码转换电路3的位取反目标中。

关于前提2，应该注意到，如果变化点检测电路21的检测目标数据的位数是偶数，则不存在不管是否通过码转换电路3进行码取反8位数据(位0到位7)的变化点数都不变的这种状态。

接着，将根据统计分析来说明第四实施例的编码器中的9位串行码中的变化点的减少效果。

图13所示的图表显示了由本发明第四实施例的编码器产生的9位串行码的变化点的频数和累积频数，其中不仅考虑了9位串行码的变化点，而且还考虑了那些在邻接的9位串行码之间的边界处产生的变化点。以柱状图的形式显示变化点的频数，而以线图的形式显示变化点的累积频数。

在第四实施例的编码器中，如上所述，传送单元的9位串行码的变化点数被减少到至多M′＝4。从图13中可看出这一点，在图13中9位串行码的变化点数在范围0到4中。

随后，计算各个数据的变化点数的平均值，然后相互比较平均值，阐明第四实施例中的9位串行码的变化点的减少效果。

关于没有进行处理的普通8位数据，当不仅考虑8位数据的变化点而且还考虑那些在邻接的8位数据之间的边界处产生的变化点时，普通8位数据的变化点数的平均值为0.5×8＝4.0。另一方面，关于在第四实施例中使用的9位串行码，使用图13中的频数分布，得出变化点数的平均值为

(18+72×2+168×3+252×4)×(1/512)＝3.2695≈3.27

这意味着与使用包括在邻接的8位数据之间的边界处产生的变化点的普通8位数据相比，第四实施例的变化点数的平均值减小了大约18.26％。

图14所示的图表显示了在第四实施例的编码器中使用的码转换器未进行处理的的普通10位数据的变化点的频数和累积频数。以柱状图的形式显示变化点的频数，而以线图的形式显示变化点的累积频数。

从图14可以看出，通过根据第四实施例的编码器产生的9位串行码的变化点分布(图13)与图14中的普通10位数据的分布的左半部分一致。因此，可以说第四实施例的配置通过把8位数据转换成9位数据形成了减少变化点的方法的界限。

最后，说明第四实施例的编码器的具体电路配置。

如图11所示，变化点计数电路2由八个用于变化点检测的两输入端“异或”门、一个用于对变化点进行计数的加法器电路、一个两输入端“与”门以及一个两输入端“或”门组成。码转换电路3由四个用于位取反的“非”门和四个用于在位取反和不取反之间切换的两输入端开关组成。因此，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现根据第四实施例的、输出抑制了EMI的9位串行码的编码器。这意味着可以降低编码器的制造成本。

另外，因为由于减少的变化点(即减少的电信号变化)使功耗降低了，因此包括第四实施例的编码器的电路的功耗也降低了。

在上述的第一和第四实施例的编码器中，当识别位(位8′)为“真”时，码转换电路3对8位数据(位0到位7)取反，以致8位数据中位于偶数位置的位(即位0、位2、位4和位6)被取反。然而，当识别位(位8′)为“真”时，码转换电路3对8位数据(位0到位7)取反，以致8位数据中位于奇数位置的位(即位1、位3、位5和位7)被取反。

类似，在上述的第二实施例的解码器中，当识别位(位8′)为“真”时，码解转换电路9对9位数据(位0′到位8′)进行解转换，以致除识别位(位8′)之外的8位数据中位于偶数位置的位(即位0′、位2′、位4′和位6′)被取反。然而，码解转换电路9可以对9位数据(位0′到位8′)进行解转换，以致除识别位(位8′)之外的8位数据中位于奇数位置的位(即位1′、位3′、位5′和位7′)被取反。

更进一步，当这些编码器和解码器组合使用时，和第三实施例的数据传送系统一样，在编码器和解码器之间的位取反位置必须一致。

第五实施例

图15所示的功能框图显示了根据本发明第五实施例的编码器的电路配置。

如图15所示，该编码器包括并行-串行转换电路5a、变化点计数电路1a以及码转换电路3a。

在上述的第一和第四实施例的编码器中，通过变化点计数电路1或2对8位并行数据的变化点进行计数，以产生识别位(位8′)，然后通过码转换电路3对该并行数据进行码转换操作，从而输出9位串行码。与此不同，在图15的第五实施例编码器中，首先，通过并行-串行转换电路5a对8位并行数据进行并行-串行转换，以形成8位串行码。此后，通过变化点计数电路1a对这样形成的8位串行数据的变化点进行计数，以产生识别位(位8′)，然后通过码转换电路3a对该8位串行数据进行码转换操作，从而输出附加了识别位(位8′)的9位串行码。

这样，在第五实施例的编码器中，操作被施加于8位“串行”数据，因此需要在两个不同的阶段即第一和第二时间段执行这些操作。在第一时间段，执行通过并行-串行转换电路5a的并行-串行转换、通过变化点计数电路1a的变化点计数以及识别位(位8′)的形成。在第二时间段，执行通过码转换电路3a的位取反以及码输出。在这两个时间段的各个时间段中必须对各个位进行定时控制。

因此，在此，“传送周期时钟(TCLK)”用作确定第一时间段或第二时间段的定时信号，并且“位时钟(BCLK)”用作确定每一位的位处理时间的定时信号。在第五实施例中，9个位时钟BCLK对应于一个传送周期时钟TCLK。而且，还应用了表示在一个时间段中9位数据的LSB的处理时间的信号TLSB，以及表示在一个时间段中9位数据的MSB的处理时间的信号TMSB。例如，第五实施例的编码器输出的9位串行码的数据传送需要这些定时信号。因为通常是在数据传送系统的输出电路或此类电路中产生这些定时信号，因此不需要其它任何用于产生这些信号的专用电路。

并行-串行转换电路5a把输入的8位并行数据转换成8位串行数据，其中附加了一个(未显示的)相当于识别位的虚位(dummy bit)，以确保用于插入识别位的时间。因此，电路5a的输出是包含8位串行数据(对应于输入的8位并行数据)和虚位的9位数据。

变化点计数电路1a包括：两个触发器11a和12a，用于检测变化点的两输入端“异或”门13a，用于对变化点进行计数的计数器电路16a，以及用于禁止在LSB处理时间内的计数操作的“非”门14a和两输入端“与”门15a。

在变化点计数电路1a中，根据位时钟BCLK把8位串行数据(位0到位7)和虚位连续提供给位触发器11a和12a。因此，在除LSB处理时间之外的各个位处理时间中，9位数据的两个邻接位(即位0和位1、位1和位2、位2和位3、位3和位4、位4和位5、位5和位6、位6和位7以及位7和位8)被连续地保持在触发器11a和12a中。通过利用“异或”门13a在两个触发器11a和12a的输出之间进行“异或”操作，检测在邻接位之间的变化点。

计数器电路12通过根据位时钟BCLK对在除LSB处理时间之外的各个位处理时间中“异或”门13a的输出进行计数来获得8位串行码(位0到位7)的变化点数，从而输出识别位(位8′)。如果计数器电路12的计数结果具有大于预定值3的值，则识别位(位8′)具有真值“1”。

码转换电路3a包括：移位寄存器31a，用于连续输出8位串行码(位0′到位7′)和虚位；两个触发器32a和33a，用于保持识别位(位8′)；计数器34a，用于输出奇偶校验信号；两输入端“与”门35a；“非”门36a，用于位取反；两输入端开关37a，用于在位取反和不取反之间切换；以及一组门电路(“非”门38a、两个两输入端“与”门39a和40a以及两输入端“或”门41a)，用于输出通过把识别位(位8′)加到8位数据(位0′到位7′)上替代虚位而产生的串行码。

在码转换电路3a中，在当前时间段的初始计时时刻，把在前一时间段中通过变化点计数电路1a处理的8位串行数据(位0′到位7′)保持在移位寄存器31a中。在当前时间段的初始计时时刻，把在前一时间段的MSB处理时间中被保持在触发器32a中的识别位(位8′)保持在触发器33a中。这意味着移位寄存器31a以及触发器31a和32a用作为实现在两个时间段的数据处理所需的“数据保持装置”。

计数器34a对位时钟BCLK进行计数，并保持关于通过码转换电路3a处理了8位串行数据(位0′到位7′)的哪一个数位的信息。因此，计数器34a的输出的第一数位可以用作指示8位串行数据的偶数或奇数位置的信号。在第五实施例中，和第一实施例一样，对8位串行数据的偶数位(位0、位2、位4和位6)取反，以及因此，计数器34a的输出的第一数位的负逻辑信号用作“偶数信号”。(如先前所说明的，在本说明书中，n位数据的第一数位被定义为位0。)

两输入端“与”门35a在识别位(位8′)与偶数信号之间进行逻辑“与”操作。根据门35a的输出，控制开关37a的操作，以致移位寄存器31a的输出进行了位取反或没有进行位取反。因此，如果识别位(位8′)具有“真”值“1”，则开关37a在对8位串行数据的偶数位(位0、位2、位4和位6)取反后输出8位串行数据(位0′到位7′)。如果识别位(位8′)具有“假”值“0”，则开关37a输出没有经过位取反的8位串行数据(位0′到位7′)。

通过两输入端“与”门40a，把8位串行数据(位0′到位7′)的输出时间限制在除MSB处理时间之外的时段中。然后通过两输入端“或”门把8位串行数据(位0′到位7′)输出为9位串行码的第一到第八数位。另一方面，通过两输入端“与”门40a，把识别位(位8′)的输出时间限制在MSB处理时间中。然后通过两输入端“或”门41a把识别位(位8′)输出为9位串行码的第九数位(即MSB)。这样，通过结合8位串行数据(位0′到位7′)和识别位(位8′)形成了作为第五实施例的编码器的输出的9位串行码。

关于图15的第五实施例的编码器，和第一实施例的编码器一样，变化点计数电路1a对8位数据(位0到位7)的变化点进行计数，以产生计数结果。当计数结果大于预定值M＝3时，通过码转换电路3a交替地对8位数据取反。因此，8位数据的变化点数被减少到至多M＝3。结果，可以利用比使用查照表的第一现有技术系统少得多的电路组件或元件实现根据第五实施例的、输出抑制了EMI的9位串行码的编码器。这意味着可以降低编码器的制造成本。

关于第五实施例的编码器的具体电路配置，和图2的第一实施例的编码器不同，第五实施例的编码器是对8位串行数据进行处理。因此，需要在两个不同的阶段(即第一时间段和第二时间段)执行通过变化点计数电路1a的操作和通过码转换电路3a的操作，而且，在这两个阶段的各个阶段需要对各个位进行定时控制。因此，所需的电路组件或元件将比第一实施例多。尽管如此，可以利用比使用查照表的第一现有技术系统少得多的电路组件或元件实现根据第五实施例的、输出抑制了EMI的9位串行码的编码器。这意味着可以降低编码器的制造成本。

另外，因为由于减少的变化点(即减少的电信号变化)使功耗降低了，因此包括第五实施例的编码器的电路的功耗也降低了。

第六实施例

图16所示的功能框图显示了根据本发明第六实施例的、对根据第一、第四或第五实施例的编码器输出的9位串行码进行解码的解码器的电路配置。

如图16所示，第六实施例的解码器包括码解转换电路9a和串行-并行转换电路7a。当识别位(位8′)为“真”时，码解转换电路9a对编码器输出的9位串行数据(位0′到位8′)进行解转换，以致9位串行数据中除识别位(位8′)之外的偶数位(即位0′、位2′、位4′和位6′)被取反。串行-并行转换电路7a把通过电路9a产生和输出的8位串行数据转换成8位并行数据。

在上述的第二实施例的解码器中，通过码解转换电路9对由串行-并行转换电路7转换的8位并行数据进行码解转换操作，输出8位并行数据。与此不同，在图16的第六实施例的解码器中，通过码解转换电路9a对9位串行数据中除识别位之外的8位串行数据进行码解转换操作，并且随后通过串行-并行转换电路7a对解转换的8位串行数据进行串行-并行转换操作，输出8位并行数据。

更进一步，在第六实施例的解码器中，操作被施加于包括8位数据和附加为MSB的识别位(位8′)的9位“串行”码，以及因此，需要在两个不同的阶段即第一时间段和第二时间段执行这些操作。在第一时间段，把9位串行码中的8位数据和识别位(位8′)相互分离开，并保持在数据保持装置中。在第二时间段，执行通过码解转换电路9a的位取反操作和通过串行-并行转换电路7a的转换操作。

因此，和上述的第五实施例的编码器一样，“传送周期时钟(TCLK)”用作确定第一时间段或第二时间段的定时信号，并且“位时钟(BCLK)”用作确定每一位的位处理时间的定时信号，以及还使用了用于显示在一个时间段中9位数据的MSB的处理时间的信号TMSB。

码解转换电路9a包括一组用于从输入的9位串行码分离并输出8位串行数据(位0′到位7′)和识别位(位8′)的门电路(“非”门91a以及两个两输入端“与”门92a和93a)。电路9a进一步包括：移位寄存器94a，用于连续输出8位串行数据；两个触发器95a和96a，用于保持识别位；计数器97a，用于输出奇偶校验信号；两输入端“与”门98a；“非”门，用于位取反；以及两输入端开关100a，用于在位取反和不取反之间切换。

在第一时间段，当通过两输入端“与”门92a把输入的9位串行码(位0′到位8′)的输出时间限制在除MSB处理时间之外的时段中时，通过移位寄存器94a接收9位串行码的8位串行数据(位0′到位7′)。另一方面，当通过两输入端“与”门92a把识别位(位8′)的输出时间限制在MSB处理时间中时，通过触发器95a接收识别位(位8′)。

正如从图16所看到的那样，信号“TMSB′”用作设置识别位(位8′)的定时信号。信号“TMSB′”是通过把一段相当于两输入端“与”门93a的信号传输延迟的延迟加到信号TMSB上产生的延迟的信号。使用信号“TMSB′”是为了应付定时的设计。

在第二时间段，在当前时间段的初始计时时刻，把在前一时间段输入的9位串行码的8位串行数据(位0′到位7′)保持在移位寄存器94a中。在当前时间段的初始计时时刻，把在前一时间段的MSB处理时间中被保持在触发器95a中的识别位(位8′)保持在触发器96a中。

计数器97a对位时钟BCLK计数，并保持关于通过码解转换电路9a处理了8位串行数据(位0′到位7′)的哪一个数位的信息。因此，计数器97a的输出的第一位可以用作指示8位串行数据的偶数或奇数位置的信号。在第六实施例中，对应于第一、第四或第五实施例的编码器，对8位串行数据的偶数位(位0、位2、位4和位6)取反，以及因此，计数器97a的输出的第一数位的负逻辑信号用作“偶数信号”。

两输入端“与”门98a在识别位(位8′)与偶数信号之间进行逻辑与操作。根据“与”门98a的输出，控制开关100的操作，以致移位寄存器94a的输出进行了或没有进行位取反。因此，如果识别位具有“真”值“1”，则开关100在对8位串行数据的偶数位(位0、位2、位4和位6)取反之后输出8位串行数据(位0′到位7′)。如果识别位(位8′)具有“假”值“0”，则开关100输出没有经过位取反的8位串行数据(位0′到位7′)。

串行-并行转换电路7a接收8位串行数据(位0′到位7′)，并把收到的8位串行数据(位0′到位7′)转换成8位并行数据(位0到位7)。

关于第六实施例的解码器，接收从根据第一、第四或第五实施例的编码器输出的9位串行码。此后，当包括在9位串行码中的识别位(位8′)为“真”时，码解转换电路9a对除识别位(位8′)之外的8位数据(位0′到位7′)进行解转换，以致偶数位(即位0′、位2′、位4′和位6′)被取反。串行-并行转换电路7a从电路9a输出的8位串行数据(位0′到位7′)，并把收到的8位串行数据(位0′到位7′)转换成8位并行数据(位0到位7)。

通过码解转换电路9a被取反的位的位置必须与通过第一、第四或第五实施例的编码器中的码转换电路3或3a转换的位的位置相同。因此，可以把通过第一、第四或第五实施例的编码器传送的9位串行码解码成原始的8位并行数据。

关于根据图16的第六实施例的解码器的具体电路配置，除定时控制电路之外，码解转换电路9a可以由以下元件组成：一组门电路，用于从输入的9位串行码分离出8位串行数据和识别位；一个移位寄存器，用于连续输出8位串行数据；两个触发器，用于保持识别位；一个计数器，用于输出奇偶校验信号；一个两输入“与”门；一个“非”门，用于位取反；以及一个两输入端开关，用于在取反和不取反之间切换。

这样，和第二实施例的解码器不同，第六实施例的解码器是对9位串行码进行处理。因此，所需的电路组件或元件将比第二实施例多。尽管如此，可以利用比使用查照表的第一现有技术系统少得多的电路组件或元件实现根据第六实施例的、对抑制了EMI的9位串行码解码的解码器。这意味着可以降低解码器的制造成本。

第七实施例

图17所示的功能框图显示了根据本发明第七实施例的数据传送系统的电路配置。

如图17所示，该数据传送系统包括数据发送电路110a、数据接收电路120a以及传输通道或传输线130。数据发送电路110a包括具有与上述的根据图15的第五实施例的编码器相同的电路配置的编码器111a。数据接收电路120a包括具有与上述的根据图16的解码器相同的电路配置的解码器122a。

在数据发送电路110a的编码器111a中，变化点计数电路1a对8位串行数据(位0到位7)的变化点进行计数，以产生计数结果。电路1a在计数结果大于预定值3时输出值为“真”的识别位(位8′)。当识别位(位8′)为“真”时，码转换电路3a转换8位串行数据(位0到位7)，以致偶数位(即位0、位2、位4和位6)被取反。而且，电路3a把识别位(位8′)作为MSB加到码取反的8位串行数据(位0′到位7′)上，从而产生并输出9位串行数据(位0′到位8′)。

通过输出电路112把这样产生的9位串行码(位0′到位8′)输出到传输线130上。输出电路112包括一个输出缓冲器和一个用于控制数据发送操作的控制电路。

在数据接收电路120a中，解码器122a通过输入电路121从传输线130接收9位串行码(位0′到位8′)。当识别位(位8′)为“真”时，码解转换电路9a对这样收到的9位串行码进行解转换，以致除识别位(位8′)之外的偶数位(即位0′、位2′、位4′和位6′)被取反。因此，电路9a把8位串行数据(位0到位7)输出到串行-并行转换电路7a。电路7a把该8位串行码(位0到位7)转换成8位并行数据，产生原始的8位数据。

关于根据图17的第七实施例的数据传送系统，如上所说明的，数据发送电路110a输出(从原始的8位并行数据产生的)具有减少的变化点的9位串行码，数据接收电路120a接收该9位串行码并把收到的9位串行码解码成原始的8位并行数据。因此，减少了9位串行码在串行传送操作中出现的高频分量，从而有效地抑制EMI。

而且，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现数据发送电路110a的编码器111a和数据接收电路120a的解码器122a。因此，可以降低根据第七实施例的数据传送系统的制造成本。

在分别根据第五到第七实施例的编码器、解码器和数据传送系统中，识别位(位8′)位于9位串行码的MSB。然而，识别位可以位于9位串行码的LSB。

第八实施例

图18所示的功能框图显示了根据本发明第八实施例的编码器的电路配置。如上所说明的，在图11的第四实施例的编码器中，对图2的第一实施例的编码器作了特殊的改进。在图15的第五实施例中作了和第一实施例的改进相同的改进，从而产生第八实施例的编码器。

如图18所示，第八实施例包括变化点计数电路2a、码转换电路3a以及并行-串行转换电路5a。因为这里使用的码转换电路3a和并行-串行转换电路5a的电路配置和操作与根据图15的第五实施例的编码器的码转换电路3a和并行-串行转换电路5a相同，因此为了简明起见省略对这些电路的说明。因此，以下将详细说明变化点计数电路2a。

在第八实施例的编码器中，和第五实施例一样，操作被施加于8位“串行码”，以及因此，需要在两个不同的阶段即第一时间段和第二时间段执行这些操作。

因此，“传送周期时钟(TCLK)”用作确定第一时间段或第二时间段的定时信号，“位时钟(BCLK)”用作确定每一位的位处理时间的定时信号，应用了用于显示在一个时间段中8位数据的LSB的处理时间的信号TLSB，还应用了用于显示在一个时间段中8位数据的MSB的处理时间的信号TMSB。

变化点计数电路2a包括：两个触发器21a和22a，用于保持邻接位；两输入端“与”门23a和两输入端“或”门24a，用于在LSB处理时间中把前一时间段中的识别位(位8″)输入到触发器22a中；两输入端“异或”门25a，用于变化点检测；计数器电路26a，用于对变化点进行计数；以及两个两输入端“与”门27a和28a以及一个两输入端“或”门29a，用于当计数结果等于预定值4且8位串行数据(位0到位7)的MSB(即位7)具有“真”值“1”时把识别位(位8′)设置为“真”。

在变化点计数电路2a中，和第五实施例一样，触发器21a和22a根据位时钟BCLK连续接收8位串行数据(位0到位7)和虚位。因此，在除LSB处理时间之外的位处理时间中，8位数据的两个邻接位(即位0和位1、位1和位2、位2和位3、位3和位4、位4和位5、位5和位6以及位6和位7)分别被保持，从而从而检测两个邻接位是否具有不同的值。“异或”门25a在触发器21a的输出和22a的输出之间进行“异或”操作，从而检测8位串行数据(位0到位7)的变化点数。

另一方面，在LSB处理时间中，当通过“与”门23a和“或”门24a把在前一时间段中使用的识别位(位8″)(即码转换电路3a的触发器33a的输出)输入到触发器22a中的时候，把8位串行数据的LSB(位0)输入到触发器21a中。然后，对触发器21a和22a的输出执行“异或”门25a的“异或”操作。因此，可以检测出在LSB(位0)与识别位(位8″)之间的位边界处是否存在变化点。

计数器电路26a根据位时钟BCLK在各个位处理时间中对“异或”门25a的输出进行计数。换句话说，电路26a接收9位串行数据作为检测目标数据，并对所述数据的变化点进行计数，从而根据计数结果输出两种计数结果信号∑＞4和∑＝4。当计数结果具有大于预定值4的值的时候，计数结果信号∑＞4具有“真”值“1”。当计数结果具有等于预定值4的值的时候，计数结果信号∑＝4具有“真”值“1”。可以容易地实现这一点，例如，把计数器26a的输出的第三数位定义为信号∑＝4，同时把计数器26a的输出的第三数位和第四数位的逻辑和定义为信号∑＞4。

“与”门27a在触发器21a的输出和表示MSB处理时间的信号之间进行逻辑“与”操作，以产生8位串行数据的MSB(位7)。“与”门28a在8位串行数据的MSB(位7)和计数器26a的计数结果信号∑＝4之间进行逻辑“与”操作。“或”门29a在“与”门28a的输出和计数器26a的计数结果信号∑＞4之间进行逻辑“或”操作。

这样，当检测目标数据(即9位串行数据)的变化点计数结果具有大于预定值4的值，或者当变化点计数结果具有等于预定值4的值且8位串行数据的MSB(位7)为“真”的时候，识别位(位8′)为“真”。

关于根据图18的第八实施例的编码器，由8位数据(位0到位7)和识别位(位8″)构成的9位数据被用作变化点计数电路2a的检测目标数据。将变化点计数电路2a的预定值M′设置为等于或小于4.0[＝(n/2)]的最大整数4。而且，当9位检测目标数据的计数结果大于预定值4，或者当计数结果等于预定值4且8位数据(位0到位7)的MSB(即位7)具有“真”值“1”的时候，将识别位(位8′)设置为“真”。当识别位(位8′)被设置为“真”的时候，对8位数据(位0到到7)的偶数位(即位0、位2、位4和位6)取反，而不对8位数据(位0到位7)的奇数位(即位1、位3、位5和位7)取反。

因此，和第四实施例一样，8位串行数据(位0′到位7′)(即码转换电路3a的输出)的变化点数被减少到至多M′＝4。传送单元的9位串行码(位0′到位8′)的变化点数被减少到至多M′＝4。结果，因为出现在传送数据边界处的变化点被包括在用于变化点检测的检测目标数据中，因此通过减少数据本身和附加的信息(即识别位)的变化点数，必定能够实现对整个传输数据的EMI抑制。

关于图18的第八实施例的编码器的具体电路配置，和图11的第四实施例的编码器不同，第八实施例的编码器是对8位串行码进行处理。因此，需要在两个不同的阶段(即第一时间段和第二时间段)执行通过变化点计数电路2a的操作和通过码转换电路3a的操作，而且在这两个阶段的各个阶段需要对各个位进行定时控制。因此，所需的电路组件或元件将比第四实施例多。尽管如此，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现第八实施例的编码器。这意味着可以降低编码器的制造成本。

在上述的第五和第八实施例的编码器中。当识别位(位8′)为“真”时，码转换电路3a对8位数据(位0到位7)中的偶数位(即位0、位2、位4和位6)取反。然而，电路3a可以对8位数据(位0到位7)中的奇数位(即位1、位3、位5和位7)取反。

在上述的第二实施例的解码器中，当识别位(位8′)为“真”时，码解转换电路9a对除识别位(位8′)之外的8位数据(位0′到位7′)中的偶数位(即位0′、位2′、位4′和位6′)取反。然而，电路9a可以对9位数据(位0′到位8′)中的奇数位(即位1′、位3′、位5′和位7′)取反。

当以与根据图17的第七实施例的数据传送系统相似的方式组合使用这些编码器和解码器时，在使用的编码器和解码器之间位取反的位置必须一致。

在根据图10的第三实施例的数据传送系统中，数据发送电路110包括具有与上述的第一或第四实施例的编码器相同的电路配置的编码器111。数据接收电路120包括具有与上述的第二实施例的解码器相同的电路配置的解码器122。在根据图17的第七实施例的数据传送系统中，数据发送电路110a包括具有与上述的第五或第八实施例的编码器相同的电路配置的编码器111a。数据接收电路120a包括具有与上述的第六实施例的解码器相同的电路配置的解码器122a。然而，本发明并不局限于这些实例。可以把第一、第四、第五和第八实施例的编码器中的任何一个编码器与第二或第六实施例的解码器中的任何一个解码器组合使用。这意味着编码器和解码器的组合是随意的。

第九实施例

图19所示的功能框图显示了根据本发明第九实施例的数据传送系统的电路配置。

如图19所示，该数据传送系统包括数据发送电路150、数据接收电路160以及传输通道或传输线170。数据发送电路150包括编码器151和输出电路152。数据接收电路160包括输入电路161和解码器162。

数据发送电路150的编码器包括变化点计数电路1a和码转换电路3a。该电路配置与通过从根据图15的第五实施例的编码器中去除并行-串行转换电路5a获得的电路配置相同。由于在第九实施例中使用的编码器151与第五实施例中使用的编码器之间的差异是输入8位“串行”数据而非8位“并行”数据，因而在此省略对编码器151的电路配置和操作的详细说明。

数据接收电路160的解码器162包括码解转换电路9a。该电路配置与通过从上述的根据图16的第六实施例的解码器中去除串行-并行转换电路7a获得的电路配置相同。由于在第九实施例中使用的解码器与第六实施例的解码器之间的差异是输出8位“串行”输出而非8位“并行”数据，因此在此省略对解码器162的电路配置和操作的详细说明。

在数据发送电路150的编码器151中，变化点计数电路1a对8位串行数据(位0到位7)的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变。电路1a输出当计数结果大于预定值3时值为“真”的识别位(为8′)。当识别位(位8′)为“真”时，码转换电路3a转换8位串行数据(位0到位7)，以致8位数据(位0到位7)中的偶数位(即位0、位2、位4和位6)被取反。电路3a通过把识别位作为MSB加到码转换电路3a的输出[即8位串行数据(位0′到位7′)]上产生并输出9位串行码(位0′到位8′)。通过输出电路152把该9位串行码(位0′到位8′)输出到传输线170。输出电路152包括一个输出缓冲器和一个用于控制数据发送操作的控制电路。

另一方面，在数据接收电路160中，解码器162通过输入电路161从传输线170接收9位串行码(位0′到位8′)。当附加的识别位(位8′)为“真”时，解码器162的码解转换电路9a对该9位串行码(位0′到位8′)进行解转换，以致该9位串行码(位0′到位8′)中除识别位(位8′)之外的偶数位(即位0′、位2′、位4′和位6′)被取反。从而产生原始的8位串行数据(位0到位7)，换句话说，接收的9位串行码(位0′到位8′)被解码成原始的8位串行数据(位0到位7)。

关于根据图19的第九实施例的数据传送系统，如上所说明的，数据发送电路150输出具有减少的变化点的9位串行码(位0′到位8′)，数据接收电路160接收该9位串行码(位0′到位8′)并将该9位串行码(位0′到位8′)解码成原始的8位数据(位0到位7)。因此，减少了9位串行码(位0′到位8′)在串行传送操作中出现的高频分量，从而有效地抑制EMI。

而且，可以利用比使用查找表的第一现有技术系统少得多的电路组件或元件实现数据发送电路150的编码器151和数据接收电路160的解码器162。因此，可以降低根据第九实施例的数据传送系统的制造成本。

虽然在编码器151中把识别位(位8′)作为MSB加到码转换电路3a输出的8位数据(位0′到位7′)上，本发明并不局限于此。可以把识别位(位8′)作为LSB加到8位数据(位0′到位7′)上。

在根据图19的第九实施例的数据传送系统中，数据发送电路150的编码器151包括在上述的图15的第五实施例中使用的变化点计数电路1a和码转换电路3a。然而，在上述的图17的第七实施例中使用的变化点计数电路2a和码转换电路3a也可用于此目的。在这种情况下，因为在传送单元边界处出现的变化点被包括在用于变化点检测的检测目标数据中，因此通过减少数据本身和附加的信息(即识别位)的变化点数，必定能够实现对整个传输数据的EMI抑制。

其它实施例

不必说，本发明并不局限于上述的第一到第九实施例。任何改进都可应用于这些实施例。

虽然说明了本发明的优选形式，但是应该理解对于本领域的技术人员在不脱离本发明的精神的情况下对本发明的改进将是明显的。因此，通过下列权利要求唯一确定本发明的范围。

Claims (24)

1.一种编码器，包括：

变化点计数器，用于对n(n：正整数)位数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

该变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

码转换器，用于当识别位为“真”时转换n位数据，以致n位数据中位于预定位置的位被取反；以及

并行-串行转换器，用于将通过把识别位加到码转换器的输出上产生的(n+1)位数据转换成(n+1)位串行码。

2.根据权利要求1所述的编码器，其中识别位作为(n+1)位数据的首位或末位被加到该(n+1)位数据上。

3.根据权利要求1所述的编码器，其中当识别位为“真”时对n位串行数据的偶数或奇数位取反。

4.根据权利要求1所述的编码器，其中变化点计数器对通过把编码器前面刚处理的n位串行码的末位加到n位串行数据上产生的(n+1)位数据进行计数操作。

5.根据权利要求2所述的编码器，其中n位串行数据具有奇数位数，并且识别位作为(n+1)位串行码的末位被加到该(n+1)位串行码上；

以及，其中当n位串行数据的末位不是码转换器的转换位，计数结果等于预定值，并且n位串行数据的末位为“真”时，识别位被设置为“真”。

6.根据权利要求1所述的编码器，其中预定值是等于或小于(1/2)×(n位串行数据的位数-1)的最大整数。

7.一种编码器，包括：

并行-串行转换器，用于把n(n：正整数)位数据转换成n位串行数据；

变化点计数器，用于对n位串行数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

该变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

码转换器，用于当识别位为“真”时把n位串行数据转换成(n+1)位串行码，以致n位串行数据中位于预定位置的位被取反；以及

通过把识别位加到n位串行数据上产生(n+1)位串行码。

8.根据权利要求7所述的编码器，其中识别位作为(n+1)位数据的首位或末位被加到该(n+1)位数据上。

9.根据权利要求7所述的编码器，其中当识别位为“真”时对n位串行数据的偶数位或奇数位取反。

10.根据权利要求7所述的编码器，其中变化点计数器对通过把编码器前面刚处理的n位串行码的末位加到n位串行数据上产生的(n+1)位数据进行计数操作。

11.根据权利要求8所述的编码器，其中n位串行数据具有奇数位数，并且识别位作为(n+1)位串行码的末位被加到该(n+1)位串行码上；

以及，其中当n位串行数据的末位不是码转换器的转换位，计数结果等于预定值，并且n位串行数据的末位为“真”时，识别位被设置为“真”。

12.根据权利要求7所述的编码器，其中预定值是等于或小于(1/2)×(n位串行数据的位数-1)的最大整数。

13.一种解码器，包括：

串行-并行转换器，用于把由根据权利要求1或7所述的编码器产生的(n+1)位串行码转换成(n+1)位并行数据；以及

码解转换器，用于在识别位为“真”时对(n+1)位并行数据进行解转换，以致(n+1)位并行数据中除识别位之外的n位数据中位于预定位置的位被取反。

14.一种解码器，包括：

码解转换器，用于在识别位为“真”时对由根据权利要求1或7所述的编码器产生(n+1)位串行码进行解转换，以致(n+1)位串行码中除识别位之外的n位数据中的位于预定位置的位被取反，从而输出n位串行数据；以及

串行-并行转换器，用于把n位串行数据转换成n位并行数据。

15.一种数据传送系统，包括：

(a)一个包括变化点计数器、码转换器以及并行-串行转换器的编码器；

变化点计数器对n(n：正整数)位数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

当识别位为“真”时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反；以及

并行-串行转换器将通过把识别位加到码转换器的输出上产生的(n+1)位数据转换成(n+1)位串行码；以及

(b)一个包括串行-并行转换器和码解转换器的解码器；

串行-并行转换器把由根据权利要求1或7所述的编码器产生的(n+1)位串行码转换成(n+1)位并行数据；以及

当识别位为“真”时，码解转换器对(n+1)位并行数据进行解转换，以致(n+1)位并行数据中除识别位之外的n位数据中的位于预定位置的位被取反；

其中把(n+1)位串行码从编码器串行传送给解码器。

16.一种数据传送系统，包括：

(a)一个包括并行-串行转换器、变化点计数器以及码转换器的编码器；

并行-串行转换器把n(n：正整数)位数据转换成n位串行数据；

变化点计数器对n位串行数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

当识别位为“真”时，码转换器把n位串行数据转换成(n+1)位串行码，以致n为串行数据中位于预定位置的位被取反；以及

通过把识别位加到n位串行数据上产生(n+1)位串行码；以及

(b)一个包括串行-并行转换器和码解转换器的解码器；

串行-并行转换器把由根据权利要求1或7的编码器产生的(n+1)位串行码转换成(n+1)位并行数据；以及

当识别位为“真”时，码解转换器对(n+1)位并行数据进行解转换，以致(n+1)位并行数据中除识别位之外的n位数据中位于预定位置的位被取反；

其中把(n+1)位串行码从编码器串行传送给解码器。

17.一种数据传送系统，包括：

(a)一个包括变化点计数器、码转换器以及并行-串行转换器的编码器；

变化点计数器对n(n：正整数)位数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

当识别位为“真”时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反；以及

并行-串行转换器将通过把识别位加到码转换器的输出上产生的(n+1)位数据转换成(n+1)位串行码；以及

(b)一个包括码解转换器和串行-并行转换器的解码器；

当识别位为“真”时，码解转换器对由根据权利要求1或7所述的编码器产生的(n+1)位串行码进行解转换，以致(n+1)位串行码中除识别位之外的n位数据中位于预定位置的位被取反，从而输出n位数据；以及

串行-并行转换器把n位串行数据转换成n位并行数据；

其中把(n+1)位串行码从编码器串行传送给解码器。

18.一种数据传送系统，包括：

(a)一个包括并行-串行转换器、变化点计数器以及码转换器的编码器；

并行-串行转换器把n(n：正整数)位数据转换成n位串行数据；

变化点计数器对n位串行数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

当识别位为“真”时，码转换器把n位串行数据转换成(n+1)位串行码，以致n为串行数据中位于预定位置的位被取反；以及

通过把识别位加到n位串行数据上产生(n+1)位串行码；以及

(b)一个包括码解转换器和串行-并行转换器的解码器；

当识别位为“真”时，码解转换器对由根据权利要求1或7所述的编码器产生的(n+1)位串行码进行解转换，以致(n+1)位串行码中除识别位之外的n位数据中位于预定位置的位被取反，从而输出n位数据；以及

串行-并行转换器把n位串行数据转换成n位并行数据；

其中把(n+1)位串行码从编码器串行传送给解码器。

19.一种数据传送系统，包括：

(a)位于数据发送端中的变化点计数器和码转换器；

变化点计数器对n(n：正整数)位数据的变化点进行计数，以产生计数结果，其中在各个变化点处，邻接位的值发生了改变；

变化点计数器在计数结果大于预定值的时候输出值为“真”的识别位；

当识别位为“真”时，码转换器转换n位数据，以致n位数据中位于预定位置的位被取反，从而产生取反的n位数据；以及

码转换器输出通过把识别位加到取反的n位数据上产生的(n+1)位串行码；

(b)位于数据接收端中的码解转换器；

当识别位为“真”时，码解转换器对码转换器输出的(n+1)位串行码进行解转换，以致(n+1)位串行码中除识别位之外的n位数据中位于预定位置的位被取反；

其中把(n+1)位串行码从编码器串行传送给解码器。

20.根据权利要求19所述的数据传送系统，其中识别位作为(n+1)位串行码的首位或末位被加到该(n+1)位串行码上。

21.根据权利要求19所述的数据传送系统，其中当识别位为“真”时对(n+1)为串行码中除识别位之外的n位数据的偶数或奇数位取反。

22.根据权利要求19所述的数据传送系统，其中变化点计数器对通过把数据发送端前面刚处理完的(n+1)位串行码的末位加到(n+1)位串行码中除识别位之外的n位数据上产生的(n+1)位串行码进行计数操作。

23.根据权利要求19所述的数据传送系统，其中(n+1)位串行码中除识别位之外的n位是奇数；

以及，其中识别位作为(n+1)位串行码的末位被加到该(n+1)位串行码上；

以及，其中当(n+1)位串行码中除识别位之外的n位数据的末位不是码转换器的转换目标位，计数结果等于预定值，并且(n+1)位串行码中除识别位之外的n位数据的末位为“真”时，识别位被设置为“真”。

24.根据权利要求19所述的数据传送系统，其中预定值是等于或小于(1/2)×(n位串行数据的位数-1)的最大整数。

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