CN1524289A - 降低表面粗糙度的方法 - Google Patents

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Abstract

本发明提供了一种降低半导体材料晶片自由表面粗糙度的方法,该方法包括为使所述自由表面平滑而进行的退火阶段,其特征是降低自由表面粗糙度的阶段包括一个简单的平滑退火操作,该操作是在唯一由纯氩气组成的环境中以快速加温退火的方式进行的。本发明还提供了通过此种方法所制备的一种结构。

Description

降低表面粗糙度的方法
技术领域
本发明涉及到材料表面处理的综合方法,特别涉及对用于制造微电子和/或光电子产品的元器件的底材进行处理。
更准确地说,本发明涉及到一种降低半导体材料晶片自由表面粗糙度的方法,该方法包括一个退火操作以使所述自由表面平滑。
术语“自由表面”意指晶片暴露于外部环境的表面(以区别于与另一个晶片或其它元器件相接触的界面)。
正如下面所述,本发明可以很好地与法国专利NO.2,681,472中描述的半导体材料类型的薄膜或薄层的制备方法结合使用,但并非仅限于此。
背景技术
一种实现上面所引用文献所述方法的是公知的Smartcut方法。概况地讲,它的主要步骤如下:
·在底材的植入区里,在半导体材料(尤其是硅)的表面下植入原子;
·将植入的底材与一种硬化剂紧密接触;和
·将植入区里植入的底材进行裂化以将位于接受植入的表面与植入区之间的底材部分转移到硬化剂上,从而在其上面形成一层半导体薄膜或薄层。
术语“植入”原子包括对适合引入所述的晶片材料的任何原子或离子种类的轰击,该植入种类的最大浓度由相对于轰击表面而进入薄片的深度决定,因此定义了一个弱区。
弱区的深度是植入种类的自然功能,与之相联系的能量用于植入。
在本文中,普通术语“薄片”指的是通过Smartcut方法转换的薄膜或薄层。
晶片(由半导体材料制成的)可以联接在硬化剂上,也可以联接在其它的介质层上。
本文中术语“晶片”也包含例如的硅半导体材料的任何晶片、薄层或薄膜,而不管晶片是不是通过Smartcut方法制备的,所有实例中的目的都是为了降低晶片自由表面的粗糙度。
对本文开头所提及的产品类型来说,对晶片自由表面粗糙度规格的要求是非常严格的,晶片自由表面的质量是一个参数,它决定着在该晶片上制造的元器件的质量。
因此,粗糙度规格在均方根(rms)值上必须不超过5埃()是正常的。
粗糙度通常是用原子力显微镜(AFM)进行测量的。
使用这一类型的仪器,粗糙度是通过AFM显微镜的探针扫描表面进行测量的,所扫描的面积在1μm×1μm-10μm×10μm的范围内,极少数时候在50μm×50μm,甚至100μm×100μm的范围内。
特别地,粗糙度可以用两种方式进行表示。
其中的一种是,粗糙度形成所谓的“高频”粗糙度,相应的扫描面积大约为1μm×1μm。
其中的另一种,粗糙度称为“低频”粗糙度,相应的扫描面积大约为10μm×10μm或更大。上面给出的5规格用这种方法则对应于10μm×10μm的扫描面积。
通过公知方法(Smartcut法或其它的方法)制备的晶片所表现出的表面粗糙度值大于上面列出的许多规格值,除非晶片表面经过了特殊处理,例如抛光。
第一种公知的用以降低晶片表面粗糙度的方法类型是把晶片进行“传统的”热处理(例如牺牲氧化)。
然而,进行这种类型方法的处理并不能够把晶片的粗糙度降低到上面所列规格的水平上。
虽然,为了进一步降低粗糙度,可以考虑增加这种传统热处理方法的使用次数,和/或与其它公知的方法结合使用,但这样会导致方法冗长而复杂。
例如,欧洲专利NO.1,061,565就公布了这样一种方法,它是在高温下进行长时间(大约60分钟)的退火,接着在氢气气氛中进行冷却。
第二种公知的方法是把晶片的自由表面进行化学-机械抛光。
这种类型的方法能够真正降低晶片自由表面的粗糙度。
当存在能够增加晶片的自由表面的缺陷密度梯度时,这第二种类型的方法能够打磨该晶片到一个可接受的缺陷程度范围内。
然而,第二种公知方法的缺点是它损害了晶片自由表面的均一性。
当在晶片表面进行多次的抛光时,这种缺陷会更加严重,而要达到上面所列的粗糙度水平这种多次抛光又是必要的。
第三种公知的方法是把晶片在可控的环境中进行快速退火,如公知的快速加温退火(RTA)。
在下文中,这种形式的退火用简称“RTA”或者用全称“快速加温退火”表示。
在第三类方法中,晶片是在高温下进行退火的,温度在1100-1300℃的范围内,时间是1s-6s。
第三类方法的第一种实施方法的一个例子是在美国专利NO.6,171,965中找到的,在其中,晶片自由表面是通过对晶片在通常由氢气和试剂气体(HCl,HF,HBr,SF6,CF4,NF3,CCl2F2……)组成的混合气体气氛中实施RT A来使其平滑的。
在第三类方法的第一种实施方法中,组成退火气氛的混合气体的侵蚀性能够使晶片的自由表面受到“蚀刻”,从而降低其粗糙度。
第一种实施方法表现出了一些优点。
然而,它的限制是用在此方法中组成退火气氛的混合气体的侵蚀性,而且除去晶片自由表面以外的其他部件也暴露在此操作环境中(远离所述的晶片自由表面的晶片表面或它所结合的结构,有时候也包括退火室)。
因此,采取另外的措施来保护这些部件是必要的,但这就会使此方法更加复杂。
所使用的混合气体的侵蚀性在一些情况下也能够使晶片的缺陷恶化,这就同样需要另外的处理。
而且,这种实施方法是用不同的气体组成退火环境的,其中一些气体是可以反应的,这就需要提供一种装置来实施这一方法,因此就相对复杂了(添加不同的气体、安全措施……)。
欧洲专利NO.1,061,565公布了相应于第三类方法的第一种实施方法。在此方法中RTA是在通常含有氢气的环境中进行的。
在第三类方法的第二种实施方法中,晶片是在一个没有侵蚀晶片材料功能的环境中进行RTA的。
在此方法中,平滑不是通过蚀刻晶片自由表面,而是通过整修晶片表面来达到的。
在实例中,典型的退火环境是由氢气中混合氩气或氮气组成的。
申请号为No.99/10667的法国专利中以申请人的名义公布了第三种类型方法第二种实施方法的一个实施例。
欧洲专利NO.1,158,581公布了包括两个退火操作的全处理,其中包括一个RTA,该退火操作是在含有氢气或氩气的环境中进行的。
此文献中描述的这两个退火操作都是用来使晶片的自由表面平滑的。这种低频粗糙度的降低在文献表2的最后一栏进行了举例说明,它突出表明了紧接RTA操作进行第二个退火操作的影响。
在进行单独的RTA处理条件下(“对比实施例1”),处理后的低频粗糙度是1.60纳米(nm)rms。通过实施此文献中的这两个退火操作,低频粗糙度可以得到显著的改善,达到0.28nm和0.30nm。
EP 1,158,581因而将重点放在通过退火进行平滑的这两次连续操作上(其中平滑的特征是低频粗糙度的降低),其中两次退火操作中的第一次是RTA。
然而,EP 1,158,581所描述方法的实施是相对冗长和较昂贵的,因为它总是需要两个退火操作来进行平滑。
发明内容
本发明寻求提供对上述方法的一种改进。
有利的是,它可以进一步简化这些方法。
另外,它对于减少可能在晶片材料的结晶结构中出现的滑移线也是有利的,尤其是作为热处理的结果(例如当使用Smartcut类型的方法时,为了使其裂开而对晶片进行热处理)。
众所周知,这类滑移线是由于晶片的不同区域受热不均匀造成的(当炉子内存在冷点时,它是尤其麻烦的)。
而且,在以前方法的实施过程中使用的氢气是一种气体,它相对比较昂贵,因而,寻求降低晶片热处理成本的努力一直在进行。
最终,找到了一种方法,它与Smartcut类型的方法结合使用能够很好地达到上面提出的目标。
本发明的目的就是找到一种能够满足这些需要的方法。
为了达到这一目的,首先,本发明提供了降低半导体材料晶片自由表面粗糙度的一种方法,该方法包含一个退火阶段以使所述自由表面平滑,其特征在于降低自由表面粗糙度的阶段包括一个单一的平滑退火操作,该操作是在纯氩气环境下以快速加温退火的形式进行的。
本发明所述方法的突出的但并不限于此的特征如下:
·本发明也包括如下的预先步骤:
√在底材的植入区里的底材表面下植入原子,通过这一步制作成了晶片;
√将进行了植入的底材与一种硬化剂紧密接触;和
√将植入区里接受了植入的底材进行裂化以使晶片离开位于接受植入的表面与植入区之间的底材部分,并将该晶片转移到硬化剂上。
·快速加温退火是在高温下进行的,温度在1100-1250℃的范围内,时间是5-30s;
·在纯氩气下的快速加温退火阶段后接着进行抛光阶段;
·抛光阶段后接着进行牺牲氧化阶段;
·下列阶段是连续进行的:
√牺牲氧化;
√纯氩气下的快速加温退火;
√抛光;和
√牺牲氧化;
·纯氩气下的快速加温退火阶段后接着进行下列阶段:
√牺牲氧化;
√抛光:和
√牺牲氧化;
·下列阶段是连续进行的:
√纯氩气下快速加温退火;
√抛光;和
√纯氩气下快速加温退火;
·纯氩气下的快速加温退火是在牺牲氧化阶段之前进行的;
·纯氩气下的快速加温退火阶段后接着进行牺牲氧化阶段;和
·纯氩气下的快速加温退火阶段是在牺牲氧化阶段之前进行的;该纯氩气下的快速加温退火阶段后接着进行另外一个牺牲氧化阶段;
其次,本发明提供了一种通过此种方法进行制备的绝缘体上的硅(SOI)结构。
附图说明
本发明的目的和优点在阅读了本发明下面优选的实施方法后会显得更加明显,它是通过示意图进行描述的,其中:
·图1是一个使本发明得以实施的退火室的纵切面的全面和概略示意图;和
·图2是通过在硅晶片上实施本发明以降低粗糙度的示意图。
实施例
首先,通过图1,可以看到使本发明得以实施的退火室1的一个不受限的实例。
该室使用RTA技术用以实施纯氩气下的退火阶段。
室1是由外壳2、反应器4、底材载体盘6、两排卤素灯8、10和两对侧灯组成的。
外壳2又包含一个底盘12、一个顶壁14和分别位于外壳2纵向末端的两个侧壁16、18,侧壁16、18之一包含一个门20。
反应器4是通过一根石英管在侧壁16和18之间纵向延伸形成的。在侧壁16和18处分别有一个气体进口21和气体出口22。气体出口22位于含有门20的侧壁18处。
两排卤素灯8、10分别位于反应器4的上面和下面,在反应器与顶壁12和地盘14之间。
每一排卤素灯8、10都包含了17盏位于反应器4纵轴的垂直线上的灯26。
两对侧灯(在图1中没有标出)平行于反应器4的纵轴,一边一对,一般在8、10两排卤素灯26的纵向末端。
底材载体盘6在反应器4中滑行。它支撑着在含氢环境100下进行退火阶段的晶片50,并使晶片能够进入或移出室1。Steag公司销售室1类型的产品,其商品名为“SHS AST 2800”。
需要指出的是,“晶片”50通常的组成是任何单层或多层的具有半导体材料(例如优选的是硅材料,但并不限于此)表面层的结构。
本发明的目的就是要降低这种表面层的自由表面粗糙度的。
本发明的实施能够降低晶片50自由表面的粗糙度,该晶片既可以是没有进行任何预先处理,也可以是进行了一些特定的处理。
特别地,本发明的各种不同实施方法以特别有利的方式降低了SOI结构和/或半导体材料底材的表面粗糙度,SOI结构就是由半导体材料材料制备的,特别是通过使用Smartcut类型的方法得到的。
因此,在Smartcut方法中,实施本发明能够有利地达到降低半导体材料两个表面中任一个表面的粗糙度的目的,这两个表面是植入过程中通过裂分弱区形成的,或同时降低这两个表面的粗糙度。
下面通过实施例描述的本发明不同的实施方法是应用于处理具有有用的半导体材料层52(例如由硅组成的)的晶片50的,该层本身具有自由表面54。
层52之所以称为“有用”是因为它是晶片50上能够用来制造电子、光学或光电子元器件的部分。
正如上面所述,自由表面54可以是一个通过实施Smartcut方法得到的分裂表面。
当晶片50是通过Smartcut方法得到的SOI底材时,晶片50包含一个在其有用层52下面隐藏的氧化层,它本身就包含一种底材。
可以理解,图1中晶片50的厚度是夸大的以显示出有用层52和它的自由表面54。
通过对晶片50进行纯氩气环境下的RTA阶段,可以单独实施本发明。
纯氩气下的退火阶段包括以下步骤:
·在室1冷却的情况下把晶片50放入室1中;
·将纯氩气的退火气氛引入室内,其压力等于或接近于大气压。也可以理解,这个压力值可以更低,在几十微米汞柱(mTorr)到大气压的范围内。
·打开卤素灯26以使室内温度以大约每秒50℃的速率上升直到操作温度。
·维持室1内的晶片50持续时间内始终处于高温状态;和
·关闭卤素灯26并通过空气流动以每秒几十摄氏度的速率冷却晶片50,可以根据任一期望的速率来设定温度的改变。
在这一方面,保持所用氩气尽可能的纯净是非常重要的,因为申请人已经发现其他元素(特别是氧气)少量的存在就能导致有用层材料遭受侵袭(例如,如果有硅的表面暴露在含有小量氧气的退火环境中,就会形成高挥发性的SiO而侵袭有用层材料)。
申请人发现在纯氩气环境下进行的退火阶段能够使自由表面50的粗糙度显著地降低。
特别地,得到的结果比起单独进行传统的处理方法如牺牲氧化类型的热处理得到的结果,其质量要好得多。
有用层的均一性比起晶片进行抛光操作的得到结果也要好得多。
例如,纯氩气下的RTA阶段包括一个时间为5-30s的高温持续段,并且其操作温度在1100-1250℃的范围内。
图2是通过该方法得到的粗糙度降低的示意图。更准确地说,该图显示了通过本发明上面所述的方法得到的在“混浊度”方面的改善。
在此图中,横坐标表示不同的晶片,其混浊度在进行本发明所述的退火之前(顶测量)和之后(底测量)进行了测量。
图2中,上部曲线对应的混浊度是SOI结构表面进行裂化后测定的,底部曲线对应的是在氩气下并且温度在1230℃的高温上持续30s进行RTA后测量的。
术语“混浊度”指的是底材50的表面用光激发后所散发出来的光信号。它是表面粗糙度的有代表性的参数。
本实例中代表底材表面粗糙度的特征是用KLA Tencor型号和Surfscan 6220型号的仪器测定的,测定的混浊度参照“混浊度6220”进行标示。
可以看出,混浊度6220表示的降低是一个数量,它与通过其它RTA技术,例如在氢气与氩气的混合气体环境下进行的RTA,得到的结果可以进行比较。
更准确地说,与混浊改善相对应的混浊度由大约从6到10的参数所区分。
有利的是,实施本方法使获得高质量的结果成为可能,同时避免了上面提及的关于预先进行RTA技术的限制。
特别是由于氩气是一种优良的热导体,使用纯氩气气氛能够使热量在室1内以尽可能均匀的方式扩散,因此就减少了实施以前那些方法时所出现的滑移线。
正如上面所述,通过纯氩气下的RTA阶段可以单独实施本发明:这一阶段使获得晶片50的表面状态得到显著改善成为可能。
另外,改善是在实际上没有材料从晶片上除去,但另一方面表面54又得到整修和平滑的情况下获得的。
下面描述了本发明的几种不同的实施方法,不仅包括纯氩气环境下的RTA阶段,也包括其它的处理阶段。
在第一种实施方法中,在纯氩气下的RTA阶段后接着进行对晶片50表面的抛光阶段。
抛光阶段是采用传统的化学—机械抛光法进行的。
它负责从靠近自由表面54的加工层52上除去材料,其中仍可能存在一些表面缺陷。
在第二种实施方法中,在纯氩气下的RTA阶段后接着进行的不仅是一个抛光阶段,还有紧接着的结合热处理的牺牲氧化。
牺牲氧化是用来减少下列阶段后仍然可能存在的缺陷。在Smartcut方法后实施本发明,缺陷可能与植入操作或裂分操作有关系。
牺牲氧化阶段包括一个氧化步骤和一个去氧化步骤。
热处理是在氧化步骤和去氧化步骤之间进行的。
氧化操作优选地在700-1100℃的温度范围内进行。
氧化操作可以通过干态技术或湿态技术进行。
在干态技术中,氧化操作是在例如气态氧的环境中加热晶片50的。
在湿态技术中,氧化操作是在例如充满蒸汽的环境中加热晶片50的。
在干态或湿态技术中,在本领域技术人员公知的传统方法中,氧化气氛也可以是充满了盐酸。
氧化步骤导致了氧化物60生成并覆盖在有用层52的表面54上。
热处理阶段是通过能够改善有用层52材料的质量的任何热处理操作进行的。
热处理可以在恒温或变温中进行。
在变温下,热处理可以通过例如在两个温度间逐渐升高温度中进行,也可以在温度在两个值之间来回循环中进行。
热处理阶段优选地在至少部分温度超过1000℃的条件下进行,更优选地,在1100-1200℃左右的温度下进行。
这种热处理优选地在含有氩气、氮气、氢气等,或者它们的混合气体的非氧化环境中进行,也可以在真空下进行。
氧化步骤优选地在热处理阶段之前进行。
这种方式下的热处理过程中,氧化物60保护着有用层的剩余部分,并避免点状腐蚀现象的出现。
点状腐蚀对于本领域技术人员来说是一种非常熟悉的现象,当一些半导体在例如氮气、氩气、真空等的非氧化环境下进行退火时,它就会出现在半导体表面上。在硅裸露的情况下,例如硅没有完全被氧化物覆盖,它尤其会出现。
在一种优选的实施方法中,氧化步骤是在热处理温度开始上升时开始的,并终止于热处理结束之前。
热处理在制备和处理晶片50的方法中,担负着修复至少部分在前述阶段中产生的各种缺陷的任务。
更特别的是,热处理可以在能使它修复例如堆积缺陷、“HF”缺陷等晶体缺陷的温度中持续进行,这些缺陷是在氧化操作中在有用层52上产生的。
术语“HF”缺陷是指在晶片经过盐酸浴处理后,通过隐藏在有用层52下面氧化物中的花色晕圈而显示出来的任何缺陷(当晶片50是通过Smartcut方法制备的SOI晶片时)。
热处理也表现出加强界面结合力的优点,例如,在Smartcut方法的转移过程中转移界面与底材之间的结合力。
去氧化操作优选地在溶液中进行。
作为一个实施例,溶液是浓度可以是10%或20%的氢氟酸。当晶片50浸入到这种溶液中时,在几分钟的时间里就能够除去一千到几千埃的氧化物60。
在第三种实施方法中,上面第二种实施方法所描述的阶段之前是在晶片50表面进行另外一个牺牲氧化阶段,这个牺牲氧化阶段(与上面所述的相同)优选地与热处理结合进行。
在本实施方法中,纯氩气下的RTA阶段和化学—机械抛光阶段与上面其它实施方法所描述的过程是相同的。
至于上面所述的牺牲氧化阶段,第一个和第二个牺牲氧化阶段都包含一个氧化阶段和一个去氧化阶段。
根据本发明,第一个和第二个牺牲氧化阶段和热处理阶段与上面第二种实施方法所描述相应阶段是相似的。
在本发明的第四种实施方法中,纯氩气下的牺牲氧化阶段后接着是晶片50自由表面的两个牺牲氧化阶段。
这些牺牲氧化阶段与上面所述的过程是相同的,并且优选地与上面所述的热处理结合进行。
在本实施方法中,另外一个化学—机械抛光阶段在两个牺牲氧化阶段之间进行。
在本发明的第五种实施方法中,晶片50进行纯氩气下的两个RTA阶段,并且在这两个阶段之间有一个化学—机械抛光阶段。
在本发明的第六种实施方法中,晶片50表面在进行一个牺牲氧化阶段后(该阶段与上述的阶段相同,并且优选地与热处理结合进行),接着进行一个纯氩气下的RTA阶段。
在本发明的第七种实施方法中,将第六种实施方法中两个主要阶段颠倒过来进行,即纯氩气下的RTA在牺牲氧化阶段之前进行。
在本发明的第八种实施方法中,在晶片50表面的两个牺牲氧化阶段之间(该阶段与上述的阶段相同,并且优选地与热处理结合进行)有一个晶片在纯氩气下的RTA。
应该看到,本发明上面所述的各种不同实施方法都使用了单一的退火操作以达到平滑的目的。
这种单一的平滑退火操作就是在单一的由纯氩气组成的环境中进行的快速加温退火操作。
有些实施方法也应用了其它类型的退火操作,这些退火操作是不承担平滑晶片自由表面的任务的。
特别地,与牺牲氧化操作相结合进行的热处理承担着回收材料和加强界面结合力的任务,但不能使晶片的自由表面平滑。
尽管牺牲氧化操作对晶片自由表面的粗糙度有一定的影响,但应该知道,这种影响根本达不到在“平滑”过程中所期望的影响,如上面所述,该“平滑”过程寻求能够显著地降低晶片自由表面的低频粗糙度。
因此,典型地,应用牺牲氧化技术,晶片自由表面低频粗糙度的降低可以达到参数1到2的水平,而当进行RTA时,这种降低可以达到参数10水平(这一方面可以参考法国专利No.2,797,713第19页中的表格)。
尤其要说明的是与牺牲氧化相结合进行的热处理技术要满足不同平滑目标的需要。
特别地,法国专利No.2,777,115中关于包含在牺牲氧化阶段中进行的热处理技术和使用氩气气氛的可能性并不适合本发明的情况,本发明的一个基本因素是位于RTA中的热处理模式。
上面所描述的所有的实施方法的基本的和共同的特征是降低自由表面粗糙度的方法只有一个单一的平滑退火操作,该平滑退火操作是在唯一由纯氩气组成的气氛中以快速加温退火的方式进行的。

Claims (12)

1.一种用以降低晶片半导体材料自由表面粗糙度的方法,该方法包括一个使自由表面平滑所述的退火阶段,其特征在于在降低自由表面粗糙度的阶段里包括单一的平滑退火操作,它是在纯氩气的气氛下以快速加温退火的形式进行的。
2.如前述权利要求所述的方法,其特征在于它包括以下的预先步骤:
·在底材的植入区里,在底材的表面下植入原子的步骤,通过这一步制作成了晶片;
·将植入的底材与一种硬化剂紧密接触的步骤;和
·将植入区里植入的底材进行裂化以使晶片离开位于接受植入的表面与植入区之间的底材区域,并将该晶片转移到硬化剂上。
3.如前述任一权利要求所述的方法,其特征在于快速加温退火技术是在高温下进行的,温度在1100-1250℃的范围内,时间是5-30s。
4.如前述权利要求所述的方法,其特征在于在纯氩气环境下进行的快速加温退火操作后接着进行抛光操作。
5.如前述权利要求所述的方法,其特征在于抛光操作后接着进行牺牲氧化阶段。
6.如权利要求1-3任一项所述的方法,其特征在于下列阶段是连续进行的:
·牺牲氧化;
·纯氩气下的快速加温退火;
·抛光;和
·牺牲氧化。
7.如权利要求1-3任一项所述的方法,其特征在于在纯氩气下快速加温退火阶段后接着进行以下阶段:
·牺牲氧化;
·抛光;
·牺牲氧化。
8.如权利要求1-3任一项所述的方法,其特征在于下列阶段是连续进行的:
·纯氩气下的快速加温退火;
·抛光;和
·纯氩气下的快速加温退火。
9.如权利要求1-3任一项所述的方法,其特征在于在纯氩气下的快速加温退火阶段之前进行牺牲氧化阶段。
10.如权利要求1-3任一项所述的方法,其特征在于纯氩气下的快速加温退火阶段后接着进行牺牲氧化阶段。
11.如权利要求1-3任一项所述的方法,其特征在于在纯氩气下的快速加温退火阶段之前进行牺牲氧化阶段,并且该纯氩气下的快速加温退火阶段后接着进行另一个牺牲氧化阶段。
12.通过前述任一权利要求所述的方法制备的一种SOI结构。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103065956A (zh) * 2012-12-27 2013-04-24 南京大学 一种实现硅表面结构平滑的方法与设备
CN103835000A (zh) * 2012-11-20 2014-06-04 上海华虹宏力半导体制造有限公司 一种高温改善多晶硅表面粗糙度的方法
CN107039269A (zh) * 2016-01-14 2017-08-11 索泰克公司 用于平滑结构体表面的方法
CN109346562A (zh) * 2018-08-30 2019-02-15 华灿光电(浙江)有限公司 一种发光二极管外延片的制备方法及发光二极管外延片
CN109706421A (zh) * 2019-03-07 2019-05-03 苏州微创关节医疗科技有限公司 制备锆及锆合金表面氧化陶瓷层的方法及应用

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749910B2 (en) 2001-07-04 2010-07-06 S.O.I.Tec Silicon On Insulator Technologies Method of reducing the surface roughness of a semiconductor wafer
US7883628B2 (en) 2001-07-04 2011-02-08 S.O.I.Tec Silicon On Insulator Technologies Method of reducing the surface roughness of a semiconductor wafer
FR2852143B1 (fr) 2003-03-04 2005-10-14 Soitec Silicon On Insulator Procede de traitement preventif de la couronne d'une tranche multicouche
EP1652230A2 (fr) * 2003-07-29 2006-05-03 S.O.I.Tec Silicon on Insulator Technologies Procede d' obtention d' une couche mince de qualite accrue par co-implantation et recuit thermique
WO2005024925A1 (ja) * 2003-09-05 2005-03-17 Sumco Corporation Soiウェーハの作製方法
WO2005024918A1 (ja) * 2003-09-08 2005-03-17 Sumco Corporation Soiウェーハおよびその製造方法
ATE498904T1 (de) * 2003-12-03 2011-03-15 Soitec Silicon On Insulator Verfahren zur verbesserung der öberflächenrauhigkeit eines halbleiterwafers
FR2863771B1 (fr) * 2003-12-10 2007-03-02 Soitec Silicon On Insulator Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques
JP4285244B2 (ja) 2004-01-08 2009-06-24 株式会社Sumco Soiウェーハの作製方法
FR2867607B1 (fr) * 2004-03-10 2006-07-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la microelectronique, l'opto-electronique et l'optique avec limitaton des lignes de glissement et substrat correspondant
US7772088B2 (en) * 2005-02-28 2010-08-10 Silicon Genesis Corporation Method for manufacturing devices on a multi-layered substrate utilizing a stiffening backing substrate
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US20070029043A1 (en) * 2005-08-08 2007-02-08 Silicon Genesis Corporation Pre-made cleavable substrate method and structure of fabricating devices using one or more films provided by a layer transfer process
US7166520B1 (en) * 2005-08-08 2007-01-23 Silicon Genesis Corporation Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process
US7427554B2 (en) * 2005-08-12 2008-09-23 Silicon Genesis Corporation Manufacturing strained silicon substrates using a backing material
WO2007080013A1 (en) * 2006-01-09 2007-07-19 International Business Machines Corporation Method and apparatus for treating bonded wafer semiconductor substrates
CN100490860C (zh) * 2006-01-25 2009-05-27 余内逊 一种微米松花珍珠四女子益肝养颜口服液制备方法
US7863157B2 (en) 2006-03-17 2011-01-04 Silicon Genesis Corporation Method and structure for fabricating solar cells using a layer transfer process
US7598153B2 (en) * 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
JP2009532918A (ja) 2006-04-05 2009-09-10 シリコン ジェネシス コーポレーション レイヤトランスファプロセスを使用する太陽電池の製造方法および構造
FR2903809B1 (fr) * 2006-07-13 2008-10-17 Soitec Silicon On Insulator Traitement thermique de stabilisation d'interface e collage.
US8153513B2 (en) 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
JP5231449B2 (ja) * 2006-12-28 2013-07-10 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 平滑なウェハの製造方法
JP5143477B2 (ja) * 2007-05-31 2013-02-13 信越化学工業株式会社 Soiウエーハの製造方法
JP5466410B2 (ja) * 2008-02-14 2014-04-09 信越化学工業株式会社 Soi基板の表面処理方法
EP2368264A1 (en) * 2008-11-26 2011-09-28 MEMC Electronic Materials, Inc. Method for processing a silicon-on-insulator structure
FR2943458B1 (fr) * 2009-03-18 2011-06-10 Soitec Silicon On Insulator Procede de finition d'un substrat de type "silicium sur isolant" soi
US9560953B2 (en) 2010-09-20 2017-02-07 Endochoice, Inc. Operational interface in a multi-viewing element endoscope

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1242014B (it) * 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
CA2172233C (en) * 1995-03-20 2001-01-02 Lei Zhong Slant-surface silicon wafer having a reconstructed atomic-level stepped surface structure
US5716720A (en) * 1995-03-21 1998-02-10 Howmet Corporation Thermal barrier coating system with intermediate phase bondcoat
US5738909A (en) * 1996-01-10 1998-04-14 Micron Technology, Inc. Method of forming high-integrity ultrathin oxides
CA2294306A1 (en) * 1997-06-19 1998-12-23 Asahi Kasei Kabushiki Kaisha Soi substrate and process for preparing the same, and semiconductor device and process for preparing the same
CA2278578A1 (en) * 1997-11-28 1999-06-10 Tsuneo Mitsuyu Method and device for activating semiconductor impurities
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
KR20010083771A (ko) * 1998-12-28 2001-09-01 와다 다다시 실리콘 웨이퍼의 열처리 방법 및 실리콘 웨이퍼
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Soiウエーハおよびsoiウエーハの製造方法
US6171965B1 (en) 1999-04-21 2001-01-09 Silicon Genesis Corporation Treatment method of cleaved film for the manufacture of substrates
US6589609B1 (en) * 1999-07-15 2003-07-08 Seagate Technology Llc Crystal zone texture of glass-ceramic substrates for magnetic recording disks
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ
EP2259299A1 (en) * 1999-10-14 2010-12-08 Shin-Etsu Handotai Co., Ltd. Method for manufacturing SOI wafer, and SOI wafer
KR100549257B1 (ko) * 1999-12-08 2006-02-03 주식회사 실트론 에스오아이 웨이퍼의 표면 정밀 가공 방법
JP2002164520A (ja) * 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103835000A (zh) * 2012-11-20 2014-06-04 上海华虹宏力半导体制造有限公司 一种高温改善多晶硅表面粗糙度的方法
CN103065956A (zh) * 2012-12-27 2013-04-24 南京大学 一种实现硅表面结构平滑的方法与设备
CN103065956B (zh) * 2012-12-27 2015-02-25 南京大学 一种实现硅表面结构平滑的方法与设备
CN107039269A (zh) * 2016-01-14 2017-08-11 索泰克公司 用于平滑结构体表面的方法
CN109346562A (zh) * 2018-08-30 2019-02-15 华灿光电(浙江)有限公司 一种发光二极管外延片的制备方法及发光二极管外延片
CN109706421A (zh) * 2019-03-07 2019-05-03 苏州微创关节医疗科技有限公司 制备锆及锆合金表面氧化陶瓷层的方法及应用

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