CN1527325A - 难以发生熔断器的切断的误识别的半导体装置 - Google Patents

Abstract

通过切换模式信号(TMSIG)，与通常模式相比，可以增大锁存器电路(50，84)的驱动器电路(56，96)的能力。从而，即使在熔断器元件(FUSESCE，FUSECA1～FUSECA7)的切断部分发生微小泄漏时，也可正确识别切断。这样，通过提高锁存器电路(50，84)的驱动能力，可以消除熔断器的切断的误识别。从而，可提供难以发生熔断器的切断的误识别的半导体装置。

Description

难以发生熔断器的切断的误识别的半导体装置

技术领域

本发明涉及半导体装置，更具体地说，涉及例如大容量的动态随机存取存储器(DRAM)中，具备用以指定不良存储单元和预备单元的置换等所采用的熔断器元件的半导体装置。

背景技术

大容量的DRAM中，很难获得所有存储单元中完全无缺陷的的合格品。因而，一般地说，采用在存储单元阵列中设置预备存储单元以置换缺陷部分，形成合格品的冗余结构。

特开2001-210093号公报中，记载了通过用激光光线切断与不良部分的地址对应的熔断器部来分离不良部分的电路、代之以预备部分进行动作的激光修剪方式中采用的修复信号发生电路。

有激光光线进行的熔断器的切断不充分的场合，这会产生以下缺点，即，内部电路误识别成熔断器未切断而不进行置换预备部分的置换动作，或进行完全与无关的地址对应的存储单元的置换。

熔断器的切断状态不完全并流过一定值以上的电流时，由于通常稳定地进行误动作，因而可以容易地通过出货前的测试去除。但是，切断部仅仅有微小的残留部分时，有可能会受到动作定时、动作温度等复杂的动作因素的影响，将熔断器识别成切断或未切断，因而会进行不稳定的动作。而排除这样的不稳定动作的芯片很困难，在测试条件等中有较高的要求。

另外，微小的残留部分引起的误置换会导致制造成品率恶化的问题。

本发明的目的是提供难以发生熔断器的切断的误识别的半导体装置。

本发明是一种半导体装置，具备：第1连接电路、第1熔断器元件以及第1锁存器电路。第1连接电路根据第1控制信号，将第1内部结点与施加了第1电源电位的第1电源结点连接。第1熔断器元件设置在连接被施加了不同于第1电源电位的第2电源电位的第2电源结点和第1内部结点的通路上，不挥发性地存储导通状态。第1锁存器电路保持对应于第1内部结点的电位的逻辑值。第1锁存器电路包括：输入与第1内部结点连接的第1反相电路；根据第1反相电路的输出将第1内部结点驱动到第1电源电位的第1驱动器电路。第1驱动器电路根据第2控制信号改变驱动力。

根据本发明的其他方面的半导体装置，包括：第1连接电路；第1锁存器电路；第1熔断器元件；以及第2连接电路。第1连接电路根据第1控制信号，将第1内部结点与施加了第1电源电位的第1电源结点连接。第1锁存器电路保持对应于第1内部结点的电位的逻辑值。第1熔断器元件设置在连接被施加了不同于第1电源电位的第2电源电位的第2电源结点和第1内部结点的通路上，不挥发性地存储导通状态。第2连接电路设置在第1内部结点和第2电源结点之间，与第1熔断器元件串联，根据第2控制信号改变电阻值。

根据本发明又一其他方面的半导体装置，包括：锁存器电路；熔断器元件；连接电路；以及脉冲发生电路。锁存器电路保持对应于初始设定成第1电源电位的输入结点的电位的逻辑值。熔断器元件设置在连接被施加了不同于第1电源电位的第2电源电位的电源结点和内部结点的通路上，不挥发性地存储导通状态。连接电路在由窗脉冲指定的期间连接内部结点和输入结点。脉冲发生电路根据控制信号，改变窗脉冲的脉冲宽度。

本发明的主要优点为，在熔断器元件未完全切断时，可调节切断识别的状态。从而，熔断器元件的切断部分即使有漏电流流过，也可避免切断状态的误识别。

本发明的上述及其他目的、特征、方面及优点通过参照附图面所理解的本发明相关的详细说明可变得清楚。

附图说明

图1是本发明的半导体装置2的结构的示意方框图。

图2是图1中的编程&比较电路的结构的示意方框图。

图3是图2中的编程部的构成的示意电路图。

图4是图2中的比较器的构成的示意电路图。

图5是说明与本发明的半导体装置的通常动作模式中的CA1-CA7对应的熔断器的切断检测动作的动作波形图。

图6是说明与本发明的半导体装置的通常动作模式中的块选择对应的熔断器的切断检测动作的动作波形图。

图7是说明与本发明的半导体装置的补救模式中的块选择对应的熔断器的切断检测动作的动作波形图。

图8是表示响应熔断器的切断而使模式信号TMSIG变化的模式信号发生电路的构成的电路图。

图9是表示块编程电路的其他例的电路图。

图10是说明图9所示块编程电路的动作的动作波形图。

图11是用于实施例3的块编程电路的构成的示意电路图。

图12是用于实施例4的块编程电路342的构成的示意电路图。

图13是实施例5中的熔断器电路部的构成的示意电路图。

图14是用于实施例6的熔断器电路部的构成的示意电路图。

图15是用于实施例7的熔断器电路的构成的示意电路图。

图16是说明图15所示电路的动作的动作波形图。

图17是图15所示构成的变形例的示意电路图。

图18是说明图17所示电路的动作的动作波形图。

具体实施方式

以下，参照图面详细说明本发明的实施例。另外，图中同一符号表示同一或相当部分。

[实施例1]

图1是本发明的半导体装置2的构成的概略方框图。本说明书中，作为本发明的半导体装置的例示，说明具备存储阵列的半导体存储装置。

参照图1，半导体装置2具备包含有行列状排列的多个存储单元MC的存储块16.0～16.3。存储块16.0～16.3是将存储单元阵列分割成4份的区域，从行地址中的RA0～RA8也可以由上位的规定的2比特来选择其中之一。

图1中，为了便于说明，各存储块16.0～16.3中表示了成512行、128列排列的正常存储单元以及1列用以提高合格率的预备存储单元的构成。但是，实际上，往往排列更多行及列的正常存储单元以及多列的预备存储单元。另外，图1中，表示了1个输入输出端子，但是实际上可设置4、8、16个输入输出端子，对输入输出端子设置如图示的构成。

半导体装置2还包括：接受地址信号ADD、时钟信号CLK、控制信号EXTZRAS、EXTZCAS、/WE、/CS、CKE并输出内部控制信号CDE、CADE、列地址CA0～CA7、行地址RA0～RA8、信号RASORX及模式信号TMSIG的控制电路8。控制电路8包含保持半导体装置2的动作模式的模式寄存器9。另外，这里信号名所附的＂Z＂和＂/＂表示反相。

存储块16.0～16.3各包括：行列状配置的存储单元MC；与存储单元MC的行对应设置的字线WL0～WL511；与存储单元MC的列对应设置的列线对CSL0～CSL127。

半导体装置2还包括：对来自控制电路8的行地址信号RA0～RA8解码，选择驱动字线WL0～WL511的X解码器10。X解码器10包括：用以将存储块16.0～16.3的内部地址指定的行(字线)驱动到选择状态的未图示的字驱动器。

半导体装置2还包括：编程&比较电路24，根据响应地址信号的输入而激活的信号RASORX和列地址CA1～CA7，输出表示是否选择了预备存储单元行的信号SCHIT；Y解码器12，响应控制信号CDE及信号SCHIT而激活，对列地址CA0～CA7解码，选择列选择线CSL0～CSL127之一；备用Y解码器28，根据信号SCHIT选择备用列选择线SCSL。

半导体装置2还包括：复用器18，选择由列选择线CSL0～CSL127及备用列选择线SCSL指定的比特线对，以和外部进行数据收发；输入电路22，接受从端子提供的信号DQ并传输到复用器18；输出电路20，将从存储块16.0～16.3经由复用器18读出的数据作为信号DQ输出到端子。

接着，说明动作的概略。

访问正常存储单元中的不良存储单元时，用预备的存储单元代替不良存储单元，进行访问。

X解码器10通过9比特的地址信号，从512行中选择一行。Y解码器12通过7比特的地址信号CA1～CA7，从127列中选择1列。编程&比较电路24中对不良列地址编程。编程&比较电路24比较输入的地址信号和编程的不良列地址。输入的地址信号若与不良列地址一致，信号SCHIT成为H电平，Y解码器12的动作禁止，备用Y解码器28激活备用列选择线SCSL。

另一方面，输入的地址信号若与不良列地址不一致，Y解码器12根据地址信号CA0～CA7来选择列。此时，备用Y解码器28禁止动作。

图2是表示图1中的编程&比较电路的构成的方框图。

参照图2，编程&比较电路24包括编程&比较电路30～33。编程&比较电路30～33分别与图1的存储块16.0～16.3对应设置。

编程&比较电路30包括编程部40和比较器45。编程部40根据信号RASORX，将内置的熔断器的设定信息作为信号FCA<7:1>读出。信号RASORX是通过识别指示行激活的ACT指令和输入的地址来激活的信号，在从指令ACT的输入到指令PRE(预充电)的输入为止的期间维持激活。

编程部40包括：块编程电路42，包含有在对应的存储块中使用预备列时切断的熔断器元件FUSESCE，输出块选择信号SCL<0>；地址编程电路44，包含有用以指定应置换成预备列的不良列的地址的熔断器元件FUSECA1～FUSECA7，输出与不良列对应的地址信号FCA<7:1>。

比较器45比较与不良列对应的地址信号FCA<7:1>和输入的列地址信号CA<7:1>的各比特，地址若一致，则激活用以选择预备列的信号SCHIT<0>。

另外，编程&比较电路31～33与编程&比较电路30的不同在于，输出与存储块16.1～16.3分别对应的信号SCHIT<1>～SCHIT<8>。但是，编程&比较电路31～33的内部的构成与编程&比较电路30同样，不重复说明。

图3是表示图2中的编程部的构成的电路图。

参照图3，编程部40包括：块编程电路42，包含有对应的存储块中使用预备列时切断的熔断器元件FUSESCE，输出块选择信号SCL<0>；地址编程电路44，包含有用以指定应置换成预备列的不良列的地址的熔断器元件FUSECA1～FUSECA7，输出与不良列对应的地址信号FCA<1>～<7>。

块编程电路42包括：P沟道MOS晶体管46，连接于电源结点和结点N1之间，其栅极接受信号RASORX；熔断器元件FUSESCE，其一端与接地结点连接；N沟道MOS晶体管48，连接于熔断器元件FUSESCE的另一端和结点N1之间，其栅极接受信号RASORX。

块编程电路42还包括：锁存器电路50，锁存与结点N1的电位对应的信息；NOR电路52，接受锁存器电路50的输出和信号ZRAD<0>，输出信号SCL<0>。

锁存器电路50包括：反相器58，其输入与结点N1连接；驱动电路56，根据反相器58的输出将结点N1驱动到电源电位；NAND电路54，接受信号RASORX和模式信号TMSIG。NAND电路54的输出是用以改变驱动电路56的驱动能力的信号。

驱动电路56包括：P沟道MOS晶体管60，连接于电源结点和结点N1之间，其栅极接受反相器58的输出；P沟道MOS晶体管62、64，串联连接于电源结点和结点N1之间。P沟道MOS晶体管62、64的各栅极分别接受NAND电路54的输出、反相器58的输出。

地址编程电路44包括比特编程电路71～77。比特编程电路71～77分别包含熔断器元件FUSECA1～FUSECA7。熔断器元件FUSECA1～FUSECA7分别对应地址比特CA1～CA7。

比特编程电路71包括：连接电路82，根据信号RASORX连接结点N2和电源结点；熔断器元件FUSECA1，其一端连接到接地结点；N沟道MOS晶体管86，连接于熔断器元件FUSECA1的另一端和结点N2之间，其栅极接受信号SCL<0>。

连接电路82包括：NOR电路88，一个输入固定为L电平，另一个输入接受信号RASORX；反相器90，接受NOR电路88的输出并使之反相；P沟道MOS晶体管92，连接于电源结点和结点N2之间，其栅极接受反相器90的输出。

比特编程电路71还包括：锁存器电路84，锁存与结点N2的电位对应的信息；反相器106，接受锁存器电路84的输出并反相，输出信号FCA<1>。

锁存器电路84包括：反相器98，其输入连接到结点N2；驱动电路96，根据反相器98的输出将结点N2驱动到电源电位；NAND电路94，接受信号RASORX和模式信号TMSIG。NAND电路94的输出是使驱动电路96的驱动能力变化的信号。

驱动电路96包括：P沟道MOS晶体管100，连接于电源结点和结点N2之间，其栅极接受反相器98的输出；P沟道MOS晶体管102、104，在电源结点和结点N2之间串联连接。P沟道MOS晶体管102、104的各栅极分别接受NAND电路94的输出和反相器98的输出。

比特编程电路72～77与比特编程电路71的不同在于：用FUSECA2～FUSECA7代替了FUSECA1，输出对应的信号FCA<2>～FCA<7>。但是，比特编程电路72～77的其他内部的构成与比特编程电路71同样，不重复说明。

以下简单说明动作。在对应的存储块使用冗余电路时，切断熔断器元件FUSESCE。例如，熔断器元件的切断用激光光线进行。而且，与置换对象的地址对应，切断熔断器元件FUSECA1～FUSECA7中的几个。置换对象的地址的对应比特若为＂H＂，则进行熔断器元件的切断。

熔断器元件FUSESCE若切断，则结点N1由锁存器电路50锁存为H电平。结果，信号SCL<0>成为H电平。从而，比特编程电路71中，N沟道MOS晶体管86导通，熔断器元件FUSECA1是否切断的情况被读入锁存器电路84。根据锁存器电路84的锁存结果，输出信号FCA<1>。

另外，其他比特编程电路72～77中也同样进行熔断器元件的切断状况的检测，输出信号FCA<2>～FCA<7>。

图4是表示图2中的比较器的构成的电路图。

参照图4，比较器45包括：与地址信号CA<1>～CA<7>分别对应的比特比较电路111～117；七输入的NAND电路130，接受比特比较电路111～117的输出；反相器132，接受NAND电路130的输出并反相，输出信号SCHIT<0>。

比特比较电路111包括：反相器122，接受信号SCL<0>并反相；反相器124，接受反相器122的输出并反相，输出信号SCEA；NAND电路126，接受信号SCEA和地址信号CA<1>；钟控反相器128，在信号FCA<1>为H电平时激活，接受NAND电路126的输出并反相，输出信号SCSF<1>；钟控反相器120，在信号FCA<1>为L电平时激活，接受地址信号CA<1>并反相，输出信号SCSF<1>。

比特比较电路112～117具有与比特比较电路111同样的构成，不重复其说明。

简单说明比特比较电路111的动作。

未使用块0的预备存储单元列时，即信号SCL<0>为L电平时，信号SCEA为L电平，NAND电路126的输出为H电平。

此时，由于图3的N沟道MOS晶体管86保持非导通状态，因而不管熔断器元件是否切断，信号FCA<1>～FCA<7>都成为H电平。

比特比较电路111中，钟控反相器120被去激活，钟控反相器128被激活。由钟控反相器128将NAND电路126的输出的H电平反相，信号SCSF<1>成为L电平。

由于信号SCSF<2>～SCSF<7>也同样成为L电平，因而NAND电路130输出H电平，该结果信号SCHIT<0>成为L电平。从而，不进行存储块16.0中的置换动作。

接着，在块0的预备存储单元列被使用的场合，即信号SCL<0>为H电平时，信号SCEA为H电平，NAND电路126的输出为信号CA<1>的反相值。

此时，由于图3的N沟道MOS晶体管86成为导通状态，因而若熔断器元件切断，则信号FCA<1>成为H电平。另一方面，若熔断器元件未切断，则信号FCA<1>成为L电平。不良地址的对应比特若为＂1＂，则切断熔断器，因而，结果信号FCA<1>在不良地址的对应比特CA为＂1＂时成为H电平，在对应比特为＂0＂时成为L电平。

若不良地址的对应比特为＂1＂，信号FCA<1>为H电平，则钟控反相器128被激活。从而，若信号CA<1>为H电平，则信号SCSF<1>成为H电平，另一方面，若信号CA<1>为L电平，则信号SCSF<1>成为L电平。结果，当信号CA<1>与不良地址的对应比特＂1＂一致时，信号SCSF<1>成为H电平，不一致时成为L电平。

反之，若不良地址的对应比特为＂0＂，信号FCA<1>为L电平，则钟控反相器120被激活。从而，信号CA<1>若为H电平，则信号SCSF<1>成为L电平，另一方面，信号CA<1>若为L电平，则信号SCSF<1>成为H电平。结果，当信号CA<1>与不良地址的对应比特＂0＂一致时，信号SCSF<1>成为H电平，不一致时成为L电平。

同样，比特比较电路112～117中也进行输入地址的对应比特和不良地址的对应比特的比较，输出信号SCSF<2>～SCSF<7>。

通过NAND电路130、反相器132，所有的输入地址比特与不良地址比特一致时，信号SCHIT<0>激活成H电平，进行不良列和预备列的置换。

图5是说明本发明的半导体装置的通常动作模式中的CA1-CA7所对应的熔断器的切断检测动作的动作波形图。

参照图3、5，在时刻t0输入指令ACT，进行行的激活。通常动作模式中，模式信号TMSIG设定成L电平。另外，熔断器元件FUSECA1虽然用激光光线切断，但是切断不完全，有微小的残留部分。

例如，在时刻t1输入写指令WT，令此时列地址信号CA<1>为H电平。熔断器若切断，则图3的结点N2维持H电平，信号FCA<1>也成为H电平。由于信号CA<1>和信号FCA<1>一致，因而其他比特若完全一致，则激活备用列选择线SCSL，以选择备用列。

另外，如时刻t2以后所示，输入写指令WT，令此时列地址信号CA<1>为L电平。若熔断器切断，则图3的结点N2维持H电平，信号FCA<1>成为H电平。由于信号CA<1>和信号FCA<1>不一致，因而不选择备用列，正常列选择线NCSL被激活。

但是，从指令ACT进行的行的激活到输入写指令WT为止的时间tRCD虽然规定有最小值，但是未规定最大值，因而不限于总是以相同定时输入写指令WT。从而，有进行时间tRCD长的读出动作和写入动作的场合。

熔断器若切断，图3的结点N2应该维持H电平，但是若熔断器元件的切断不完全，则结点N2的电位低下。通过预充电晶体管92已经预充电的结点N2的寄生电容的电荷缓缓流到接地电位，结点N2的电位成为由P沟道MOS晶体管100的导通电阻与N沟道MOS晶体管86及熔断器元件FUSECA1的残留部分的合成电阻之比所确定的分压电位。

结点N2的电位若变得小于反相器98的阈值电压，则反相器98的输出反相，P沟道MOS晶体管100成为截止状态，结点N2的电位通过N沟道MOS晶体管86及熔断器元件FUSECA1的残留部分而最终变成接地电位。此时，应该为H电平的信号FCA<1>变化成L电平。

在时刻t5中，表示在进行这样的时间tRCD长的写入动作时输入的列地址信号CA<1>为H电平的情况。表示本来应该为H电平的不良地址比特的信号FCA<1>变成L电平。由于信号CA<1>和信号FCA<1>不一致，因而不选择备用列，正常列选择线NCSL被激活。

另外，在时刻t6中，表示在进行这样的时间tRCD长的写入动作时输入的列地址信号CA<1>为L电平的情况。表示本来应该为H电平的不良地址比特的信号FCA<1>变成L电平。由于信号CA<1>和信号FCA<1>一致，因而若其他比特完全一致，则激活备用列选择线SCSL，以选择备用列。

图6是说明本发明的半导体装置的通常动作模式中的块选择所对应的熔断器的切断检测动作的动作波形图。

参照图3、图6，在时刻t0输入指令ACT，进行行的激活。通常动作模式中模式信号TMSIG设定成L电平。另外，熔断器元件FUSESCE虽然由激光光线切断，但是切断不完全，有微小的残留部分。

例如，在时刻t1输入写指令WT。熔断器若切断，则图3的结点N1维持H电平，以信号ZRAD<0>为L电平作为前提，信号SCL<0>也成为H电平。此时信号CA<1>～CA<7>和信号FCA<1>～FCA<7>若分别一致，则激活备用列选择线SCSL，以选择备用列。

但是，从指令ACT进行的行的激活到输入写指令WT为止的时间tRCD虽然规定有最小值，但是未规定最大值，因而不限于总是以相同定时输入写指令WT。从而，有进行时间tRCD长的读出动作和写入动作的场合。

熔断器若切断，图3的结点N1应该维持H电平，但是由于熔断器元件的切断不完全时，结点N1的电位低下。通过预充电晶体管46已经预充电的结点N1的寄生电容的电荷缓缓流到接地电位，结点N1的电位成为由P沟道MOS晶体管60的导通电阻与N沟道MOS晶体管48及熔断器元件FUSESCE的残留部分的合成电阻之比所确定的分压电位。

结点N1的电位若变得小于反相器58的阈值电压，则反相器58的输出反相，P沟道MOS晶体管60成为截止状态，结点N1的电位通过N沟道MOS晶体管48及熔断器元件FUSESCE的残留部分而最终成为接地电位。此时，应该为H电平的信号SCL<0>变化成L电平。

时刻t4中，表示了进行这样的时间tRCD长的写入动作的情况。时刻t4中若输入写入指令WT，则本来应该为H电平的信号SCL<0>变成L电平。信号SCL<0>若为L电平，则图8的比特程序电路71～77中不进行熔断器元件的状态的读出，信号FCA<1>～FCA<7>都成为H电平。

信号SCL<0>为L电平，信号FCA<1>～FCA<7>都成为H电平，结果，图4的比较器45将信号SCHIT<0>设定成L电平。从而，不选择备用列，正常列选择线NCSL被激活。

图7是说明本发明的半导体装置的补救模式中的块选择所对应的熔断器的切断检测动作的动作波形图。

参照图3、图7，在时刻t0中，输入指令ACT，进行行的激活。补救模式中模式信号TMSIG设定成H电平。另外，熔断器元件FUSESCE虽然用激光光线切断，但是切断不完全，有微小的残留部分。

例如，在时刻t1输入写指令WT。熔断器若切断，则图3的结点N1维持H电平，以信号ZRAD<0>为L电平作为前提，信号SCL<0>也成为H电平。此时信号CA<1>～CA<7>和信号FCA<1>～FCA<7>若分别一致，则激活备用列选择线SCSL，以选择备用列。

说明时刻t3以后执行时间tRCD长的写入动作的情况。

熔断器若切断，图3的结点N1应该维持在H电平。图6中，说明熔断器元件的切断不完全时，结点N1的电位低下，信号SCE<0>成为L电平的情况。相对地，补救模式中，信号TMSIG设定成H电平。

通过预充电晶体管46已经预充电的结点N1的寄生电容的电荷缓缓地流到接地电位，虽然结点N1的电位成为分压电位，但是通过使P沟道MOS晶体管62、64导通，可以使分压电位为比反相器58的阈值电压高很多的值。由于反相器58的输出未反相，因而信号SCL<0>保持H电平，不会反相成L电平。

从而，在时刻t4即使输入写入指令WT，信号SCL<0>也保持H电平。通常动作模式中由切断部分的微小泄漏导致如虚线所示地误动作的置换电路，如实线所示地正常动作，在时刻t4选择备用列。

另外，对于图5说明的CA1-CA7所对应的熔断器的切断检测动作，通过切换模式信号TMSIG，执行与块选择所对应的熔断器的切断检测动作相同的动作。即，通过切换模式信号TMSIG，增大锁存器电路的驱动器的能力，即使熔断器切断部分发生微小泄漏，也可以正确识别切断。这样，通过提高锁存器电路的驱动能力，可确认是否可以消除不良。

以上的说明中，模式信号TMSIG根据图1的模式寄存器9的设定，从控制电路8提供。但是，也可以根据熔断器元件的切断来改变模式信号TMSIG。这样，则可以不改制掩模，在成品率低时，可在以后补救判定为不良的芯片。

图8是表示根据熔断器的切断改变模式信号TMSIG的模式信号发生电路的构成电路图。

参照图8，模式信号发生电路140包括：P沟道MOS晶体管142，连接于电源结点和结点N4之间，其栅极接受信号/POR；熔断器元件FUSETM，其一端连接到接地结点；N沟道MOS晶体管144，连接于熔断器元件FUSETM的另一端和结点N4之间，其栅极接受信号/POR。

模式信号发生电路140还包括锁存与结点N4的电位对应的信息的锁存器电路146。

锁存器电路146包括：反相器148，其输入连接到结点N4；P沟道MOS晶体管150，连接于结点N4和电源结点之间，其栅极接受反相器148的输出；反相器152，接受反相器148的输出并反相，输出模式信号TMSIG。

未图示的电源导通复位电路若向半导体装置投入电源，则将信号/POR暂时保持在L电平，然后令其为H电平，从而进行复位的解除。

复位解除后，若熔断器元件FUSETM未切断，则结点N4的电平成为L电平，信号TMSIG也成为L电平。

另一方面，复位解除后，若熔断器元件FUSETM切断，则结点N4的电平成为H电平，信号TMSIG也成为H电平。

若设置图8所示的电路，在成品率低时，可在以后补救芯片。

以上实施例1中，通过设定规定的模式，使锁存器电路内部的驱动器的能力比通常动作模式时增大，可以降低熔断器切断的识别电阻。从而，补救模式中锁存器电路的内部的驱动器能力若增大，可确认是否可消除熔断器的误识别。另外，可以在以后补救发生熔断器的误识别的芯片。

[实施例2]

实施例1中，说明了通过在测试时追加锁存熔断器元件的状态的锁存器电路内部的反馈环的P沟道MOS晶体管来增大驱动能力的示例。也可以切换使用锁存器电路内部的反馈环的P沟道MOS晶体管。

图9表示块编程电路的其他例的电路图。

参照图9，块编程电路202是在图3所示块编程电路42的构成中，用锁存器电路50A取代锁存器电路50。锁存器电路50A的输入结点是结点N1A，在图3所示锁存器电路50的构成中用驱动电路56A取代驱动电路56。块编程电路202的其他构成与图3所示块编程电路42的构成同样，因而不重复其说明。

驱动电路56A包括：NAND电路204，其一个输入与结点N1A连接，另一个输入接受信号ZTMSIG；P沟道MOS晶体管206，连接于电源结点和结点N1A之间，其栅极接受NAND电路204的输出；NAND电路208，其一个输入与结点N1A连接，另一个输入接受模式信号TMSIG；P沟道M0S晶体管210，连接于电源结点和结点N1A之间，其栅极接受NAND电路208的输出。

信号ZTMSIG是模式信号TMSIG的反相值，在通常动作模式中设定成H电平。从而，驱动电路56A中，在通常动作模式中，P沟道MOS晶体管206将结点N1A驱动到电源电位，在补救模式中，P沟道MOS晶体管210将结点N1A驱动到电源电位。

通过将P沟道MOS晶体管210的驱动能力设计得比P沟道MOS晶体管206大，可以改善补救模式中熔断器的状态的误识别。

图10是说明图9所示块编程电路的动作的动作波形图。

参照图9、图10，通过将信号TMSIG从L电平切换到H电平，时刻t4中的tRCD长的场合的写入时，可以将结点N1A的波形从W1切换到W2。从而，可以改善补救模式中熔断器的状态的误识别。

反之，若将P沟道MOS晶体管210的驱动能力设计得比P沟道MOS晶体管206小，通过将信号TMSIG从L电平切换到H电平，在时刻t4中的tRCD长的场合的写入时，可以将结点N1A的波形从W2切换到W1。从而，可以严格检出熔断器的切断部分的泄漏。

另外，虽然说明了应用于发生信号SCL<0>的块编程电路的示例，但是也可以将采用驱动器切换的构成应用于图3的比特编程电路71～77。

如以上说明，通过不仅追加锁存器电路的驱动器且可以切换，可以将熔断器切断部分的电阻值的识别切换到任一方向。从而，可进行具有不引起熔断器切断的误识别的适当的容限的最佳驱动器大小调节。

[实施例3]

图11是表示实施例3中采用的块编程电路的构成的电路图。

参照图11，块编程电路302包括：P沟道MOS晶体管316，连接于电源结点和结点N5之间，其栅极接受信号RASORX；N沟道MOS晶体管318，连接于结点N5和结点N6之间，其栅极接受信号RASORX；熔断器元件FUSESCEA，连接于结点N6和结点N7之间；连接电路330，根据信号TMSIG0～TMSIG2连接结点N7和接地结点。

块编程电路302还包括：锁存器电路320，保持结点N5的电位；NOR电路322，接受锁存器电路320的输出和信号ZRAD<0>并输出信号SCL<0>。

连接电路330包括并联于结点N7和接地结点之间的N沟道MOS晶体管332、334、336。N沟道MOS晶体管332的栅极接受信号TMSIG0，导通时的电阻值为R0。N沟道MOS晶体管334的栅极接受信号TMSIG1，导通时的电阻值为R1。N沟道MOS晶体管336的栅极接受信号TMSIG2，导通时的电阻值为R2。另外，电阻值R0～R2间有R0＜R1＜R2的关系。

对于信号TMSIG0～TMSIG2的设定，例如，在通常动作模式中，信号TMSIG1设定成H电平，信号TMSIG0、TMSIG2设定成L电平。若通过选择动作模式改变信号TMSIG0～TMSIG2的激活的组合，可以将熔断器切断部分的电阻值的识别调节成严格或宽松。

例如，若激活信号TMSIG0，去激活信号TMSIG1、TMSIG2，则结点N7经由电阻小的N沟道MOS晶体管332与接地结点连接。此时，成为连接电路330流过比通常动作模式多的电流的状态，因而结点N5下拉到L电平。从而可严格检查熔断器的切断。

相对地，若激活信号TMSIG2，去激活信号TMSIG0、TMSIG1，结点N7经由电阻大的N沟道MOS晶体管336与接地结点连接。此时，成为连接电路330流过比通常动作模式少的电流的状态。从而可以宽松地检查熔断器的切断的判断。

这样，通过插入在熔断器部和接地结点之间调节电流值的连接电路，可以调节在熔断器元件未完全切断时的切断的识别情况。可以根据信号TMSIG0～TMSIG2的激活的组合增大调节幅度。例如，可以在某模式下激活信号TMSIG0～TMSIG2中的多个。

[实施例4]

图12是表示实施例4采用的块编程电路342的构成的电路图。

参照图12，块编程电路342是在图11说明的块编程电路302的构成中，用连接电路330A取代连接电路330。块编程电路342的其他部分的构成与图11说明的块编程电路302同样，不重复说明。

连接电路330A包括：电压发生电路344，向结点N8输出中间电压；N沟道MOS晶体管346，连接于结点N7和接地结点之间，其栅极与结点N8连接。

电压发生电路344包括：N沟道MOS晶体管348，连接于电源结点和结点N8之间，其栅极接受信号TMSIG0；N沟道MOS晶体管350，连接于结点N8和结点N9之间，其栅极接受信号TMSIG1；N沟道MOS晶体管352，连接于结点N9和接地结点之间，其栅极接受信号TMSIG2。

电压发生电路344还包括：电阻元件354，连接于电源结点和结点N8之间；电阻元件356，连接于结点N8和结点N9之间；电阻元件358，连接于结点N9和接地结点之间。

电压发生电路344中，通过使N沟道M05晶体管348、350、352选择性地为导通状态，可以变更结点N8的分压电位。从而，可以控制N沟道MOS晶体管346的栅极电位，调节将结点N5驱动到接地电位的能力。

例如，通常动作模式中，信号TMSIG0～TMSIG2都去激活成L电平。从而，N沟道MOS晶体管346的栅极施加了由电阻元件354～358分压的中间电压。

若激活信号TMSIG0，去激活信号TMSIG1、TMSIG2，则结点N8经由N沟道MOS晶体管348与电源电位连接。此时，由于成为N沟道MOS晶体管346中流过大的电流的状态，因而结点N5下拉到L电平。从而，可以严格检查熔断器的切断。

相对地，若激活信号TMSIG1，去激活信号TMSIG0、TMSIG2，则电阻元件356的两端连接，电阻元件的分压比变化，结点N8的中间电位低于通常动作模式时。此时，N沟道MOS晶体管346中流过的电流成为比通常动作模式时少的状态。从而可以宽松地检查熔断器的切断的判断。

实施例4所示构成也可获得与实施例3同样的效果。

[实施例5]

进行实施例3说明的电流调节的连接电路可以在多个熔断器电路部中共用。

图13是表示实施例5中的熔断器电路部的构成的电路图。

参照图13，熔断器电路402、404、406、408、410连接到共同的结点N10。结点N10和接地结点之间设有连接电路412。

连接电路412包括并联于结点N10和接地结点之间的N沟道MOS晶体管432、434、436。N沟道MOS晶体管432的栅极接受信号TMSIG0，导通时的电阻值为R0。N沟道MOS晶体管434的栅极接受信号TMSIG1，导通时的电阻值为R1。N沟道MOS晶体管436的栅极接受信号TMSIG2，导通时的电阻值为R2。另外，电阻值R0～R2间有R0＜R1＜R2的关系。

熔断器电路402包括：P沟道MOS晶体管416，连接于电源结点和结点N11之间，其栅极接受信号RASORX；N沟道MOS晶体管418，连接于结点N11和结点N12之间，其栅极接受信号RASORX；熔断器元件FUSESCEB，连接于结点N12和结点N10之间；锁存器电路420，锁存结点N11的电位；NOR电路422，接受锁存器电路420的输出和信号ZRAD<0>，输出信号SCL<0>。锁存器电路420包括：反相器424，其输入连接到结点N11；P沟道MOS晶体管426，连接于电源结点和结点N11，其栅极接受反相器424的输出。

熔断器电路402包括第1熔断器元件。熔断器电路404、406、408、410分别包括第2、第3、第4、第N熔断器元件。熔断器电路404、406、408、410所包含的熔断器元件可以是图3的熔断器元件FUSECA1～FUSECA7，也可以是完全无关系的熔断器元件。

通过这样的方法，可以将整个冗余电路形成紧凑的结构。

[实施例6]

图14是实施例6采用的熔断器电路部的构成的电路图。

参照图14，实施例6的熔断器电路部包括：NAND电路502，接受信号RASORX和信号TMSIG；P沟道MOS晶体管500，连接于电源结点和结点N12之间，其栅极接受NAND电路502的输出；共同连接到结点N12的熔断器电路504、506、508、510、512。

熔断器电路504包括：P沟道MOS晶体管546，连接于电源结点和结点N13之间，其栅极接受信号RASORX；熔断器元件FUSESCEC，其一端与接地结点连接；N沟道MOS晶体管548，连接于熔断器元件FUSESCEC的另一端和结点N13之间，其栅极接受信号RASORX；锁存器电路550，锁存结点N13的电位；NOR电路552，接受锁存器电路550的输出和信号ZRAD<0>，输出信号SCL<0>。锁存器电路550包括：P沟道MOS晶体管560，连接于电源结点和结点N13之间，其栅极接受反相器558的输出；P沟道MOS晶体管564，连接于结点N12和结点N13之间，其栅极接受反相器558的输出。反相器558的输出作为锁存器电路550的输出提供给NOR电路552。

熔断器电路506～512可以包含图3所示熔断器元件FUSECA1～FUSECA7，也可以包含其他无关系的熔断器元件。

这样的构成也可将全体的冗余电路形成紧凑的结构。

[实施例7]

熔断器的切断状态的判定，可通过使判定期间可变来调节。

图15是实施例7中采用的熔断器电路的构成的电路图。

参照图15，实施例7的熔断器电路包括：脉冲发生电路600，根据控制信号TM1～TM3改变表示判定期间的信号WINDOW的脉冲宽度；熔断器电路602，判定用信号WINDOW表示的期间中熔断器元件的切断的状态。

熔断器电路602包括：P沟道MOS晶体管606，连接于电源结点和结点N14之间，其栅极接受信号RASORX；熔断器元件FUSESCED，其一端与接地结点连接；N沟道MOS晶体管608，连接于熔断器元件FUSESCED的另一端和结点N14之间，其栅极接受信号RASORX。

熔断器电路602还包括：连接电路609，根据信号WINDOW连接结点N14和结点N15；锁存器电路610，锁存结点N15的电位；NOR电路612，接受锁存器电路610的输出和信号ZRAD<0>，输出信号SCL<0>。

连接电路609包括：反相器624，接受信号WINDOW并反相；P沟道MOS晶体管628，连接于结点N14和结点N15之间，其栅极接受反相器624的输出；N沟道MOS晶体管626，连接于结点N14和结点N15之间，其栅极接受信号WINDOW。

锁存器电路610包括：反相器630，其输入与结点N15连接；P沟道MOS晶体管632，连接于电源结点和结点N15之间，其栅极接受反相器630的输出。

脉冲发生电路600包括：反相延迟电路614，根据信号TM1激活，以规定的短延迟时间反相延迟信号WINDOW_ORG并输出；反相延迟电路616，根据控制信号TM2激活，以比反相延迟电路614长的中等反相时间反相延迟并输出信号WINDOW_ORG；反相延迟电路618，根据控制信号TM3激活，以比反相延迟电路616更长的延迟时间反相延迟并输出信号WIMDOW_ORG。

脉冲发生电路600还包括：NAND电路620；反相器622，接受NAND电路620的输出并反相，输出信号WINDOW。NAND电路620的一个输入施加信号WINDOW_ORG。NAND电路620的另一个输入连接到与反相延迟电路614、616、618的输出之一连接的结点N19。反相延迟电路614、616、618的输入都与结点N16连接。结点N16施加了信号WINDOW_ORG。

反相延迟电路614包括：反相器634，接受控制信号TM1并反相；P沟道MOS晶体管636，连接于结点N16和结点N17之间，其栅极接受反相器634的输出；N沟道MOS晶体管638，连接于结点N16和结点N17之间，其栅极接受控制信号TM1；N沟道MOS晶体管640，连接于结点N17和接地结点之间，其栅极接受反相器634的输出。

反相延迟电路614还包括：奇数级的反相器链642，其初级的输入与结点N17连接，最终级的输出与结点N18连接；P沟道MOS晶体管644，连接于结点N18和结点N19之间，其栅极接受反相器634的输出；N沟道MOS晶体管646，连接于结点N18和结点N19之间，其栅极接受控制信号TM1。

反相延迟电路616、618中，取代控制信号TM1而分别施加控制信号TM2、TM3。另外，反相器链642的长度设定成按照反相延迟电路614、616、618的顺序其长度变长。其他部分的反相延迟电路616、618的构成与反相延迟电路614同样，不重复说明。

图16是说明图15所示电路的动作的动作波形图。

参照图15、图16，若在时刻t0输入指令ACT，则与之响应，信号WINDOW_ORG上升，由于来自该上升的延迟时间，信号WINDOW的脉冲宽度在激活各个控制信号TM1、TM2、TM3时不同，如图示。从而，可以改变结点N14和结点N15连接的期间。

通过使用控制信号TM1～TM3，即使存在由于熔断器的切断状态导致结点N14的电位变化的定时象场合A、场合B一样的不同的装置，也可通过控制窗脉冲宽度来识别不良，反之，通过使用控制信号TM1可识别非不良。

图17表示图15所示构成的变形例的电路图。

图17是在图15的构成中，用脉冲发生电路600A取代脉冲发生电路600。脉冲发生电路600A包括：NAND电路652，接受信号WINDOW_ORG和信号RAS；P沟道MOS晶体管654，连接于电源结点和结点N20之间，其栅极接受NAND电路652的输出；NAND电路656，接受信号RASORX和从外部端子输入的信号EXTWIN；反相器658，接受NAND电路656的输出；N沟道MOS晶体管660，连接于结点N20和接地结点之间，其栅极接受反相器658的输出。

脉冲发生电路600A还包括：反相器661，其输入与结点N20连接；反相器662，使反相器661的输出反相，向结点N20输出；反相器663，使反相器661的输出反相，输出信号WINDOW。反相器661、662形成保持结点N20的电位的锁存器电路。

图18是说明图17所示电路的动作的动作波形图。参照图17、图18，在时刻t0输入指令ACT，与之响应，信号WINDOW_ORG激活成脉冲状。在施加指令ACT时，从外部端子提供的信号EXTWIN设定成L电平。响应信号WINDOW_ORG的上升，信号WINDOW从L电平激活到H电平。

在时刻t4～t5，信号EXTWIN若从L电平上升到H电平，则与之响应，信号WINDOW从H电平下降到L电平。通过改变信号EXTWIN的上升定时，可以控制信号WINDOW的激活期间。

如上所述，采用实施例7的结构也可以调节在熔断器元件未完全切断时的切断的识别情况。

虽然详细说明了本发明，但是仅仅是进行例示而不是限定，应当明白本发明的精神和范围仅仅由权利要求的范围限定。

Claims (10)

1.一种半导体装置，包括：

第1连接电路，根据第1控制信号将第1内部结点与提供第1电源电位的第1电源结点连接；

第1熔断器元件，设置在连接提供不同于上述第1电源电位的第2电源电位的第2电源结点和上述第1内部结点的通路上，不挥发性地存储导通状态；

第1锁存器电路，保持与上述第1内部结点的电位对应的逻辑值，

上述第1锁存器电路包括：

第1反相电路，其输入与上述第1内部结点连接；

第1驱动器电路，根据上述第1反相电路的输出，将上述第1内部结点驱动到上述第1电源电位，

上述第1驱动器电路根据第2控制信号改变驱动力。

2.权利要求1所述的半导体装置，其特征在于，

上述第1驱动器电路包括：

第1场效应型晶体管，根据上述第1反相电路的输出，将上述第1内部结点与上述第1电源电位连接；

追加连接电路，在上述第2控制信号被激活且上述第1场效应型晶体管导通时，将上述第1内部结点与上述第1电源电位连接。

3.权利要求1所述的半导体装置，其特征在于，

上述第1驱动器电路包括：

第1场效应型晶体管，根据上述第2控制信号而被选择，根据上述第1反相电路的输出，将上述第1内部结点与上述第1电源电位连接；

第2场效应型晶体管，根据上述第2控制信号与上述第1场效应型晶体管互补地被选择，根据上述第1反相电路的输出，将上述第1内部结点与上述第1电源电位连接。

4.权利要求1所述的半导体装置，其特征在于还包括：

第2连接电路，将第2内部结点1暂时与第1电源结点连接；

第2熔断器元件，设置在连接上述第2电源结点和上述第2内部结点的通路上，不挥发性地存储导通状态；

第2锁存器电路，保持与上述第2内部结点的电位对应的逻辑值，

上述第2锁存器电路包括：

第2反相电路，其输入与上述第2内部结点连接；

第2驱动器电路，根据上述第2反相电路的输出，将上述第2内部结点驱动到上述第1电源电位，

上述第2驱动器电路根据第2控制信号改变驱动力，

上述半导体装置还包括：

电流供给电路，根据上述第2控制信号，向上述第1、第2驱动器电路追加供给驱动电流。

5.一种半导体装置，包括：

第1连接电路，根据第1控制信号将第1内部结点与提供第1电源电位的第1电源结点连接；

第1锁存器电路，保持与上述第1内部结点的电位对应的逻辑值；

第1熔断器元件，设置在连接提供不同于上述第1电源电位的第2电源电位的第2电源结点和上述第1内部结点的通路上，不挥发性地存储导通状态；

第2连接电路，设置在上述第1内部结点和上述第2电源结点之间，与上述第1熔断器元件串联，根据第2控制信号改变电阻值。

6.权利要求5所述的半导体装置，其特征在于，

上述第2连接电路包含相互并联的多个场效应型晶体管，

根据上述第2控制信号，上述多个场效应型晶体管中的至少1个栅极控制成与上述多个场效应型晶体管中的其他栅极不同的电位。

7.权利要求5所述的半导体装置，其特征在于，

上述第2连接电路包括：

电压发生电路，根据上述第2控制信号改变输出电压；

场效应型晶体管，其栅极接受上述电压发生电路的输出，设置在上述第1内部结点和上述第2电源结点之间，与上述第1熔断器元件串联。

8.权利要求5所述的半导体装置，其特征在于，

上述第2连接电路连接在上述第2内部结点和上述第2电源结点之间，

上述半导体装置还包括：

第3连接电路，将第3内部结点暂时与第1电源结点连接；

第2锁存器电路，保持与上述第3内部结点的电位对应的逻辑值；

第2熔断器元件，设置在连接上述第2内部结点和上述第3内部结点的通路上，不挥发性地存储导通状态。

9.一种半导体装置，包括：

锁存器电路，保持与初始设定成第1电源电位的输入结点的电位对应的逻辑值；

熔断器元件，设置在连接提供不同于上述第1电源电位的第2电源电位的电源结点和内部结点的通路上，不挥发性地存储导通状态；

连接电路，在由窗脉冲指定期间，将上述内部结点与上述输入结点连接；

脉冲发生电路，根据控制信号改变上述窗脉冲的脉冲宽度。

10.权利要求9所述的半导体装置，其特征在于还包括输入上述控制信号的端子。

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