CN1531096A - 半导体基板中增加储存电容之电容器排列 - Google Patents
半导体基板中增加储存电容之电容器排列 Download PDFInfo
- Publication number
- CN1531096A CN1531096A CNA2004100082544A CN200410008254A CN1531096A CN 1531096 A CN1531096 A CN 1531096A CN A2004100082544 A CNA2004100082544 A CN A2004100082544A CN 200410008254 A CN200410008254 A CN 200410008254A CN 1531096 A CN1531096 A CN 1531096A
- Authority
- CN
- China
- Prior art keywords
- layer
- electrode
- capacitor
- electrode layer
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 311
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 174
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000012212 insulator Substances 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 238000009413 insulation Methods 0.000 claims description 21
- 230000004888 barrier function Effects 0.000 claims description 20
- 239000007772 electrode material Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 11
- 238000010884 ion-beam technique Methods 0.000 claims description 9
- 238000012856 packing Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000010276 construction Methods 0.000 claims description 5
- 238000003801 milling Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 344
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 10
- 150000003376 silicon Chemical class 0.000 description 8
- 238000000059 patterning Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 239000000376 reactant Substances 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000003631 wet chemical etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
Abstract
与在DRAM内存胞元的习知电容器相较，本电容器排列不需占据在半导体基板(2)的额外面积，即具增加电容。根据本发明电容器(8、9)的排列系基于于该基板(2)的二或更多个别排列个别电容器以形成一在另一内或一在另一上的二或更多电容器。在此情况下，外部电容器(8)围绕至少一或许多内部电容器(9)或是相当部分的上方电容器位于下方电容器上。根据本发明电容器排列的制造方法被叙述。
Description
技术领域
本发明系关于在半导体基板内或上的至少二电容器之排列及关于制造电容器之方法。
背景技术
DRAM(动态随机存取存储器)模块大量被制造及被使用于许多领域，新一代的DRAM模块在一方面需要具较小的尺寸及，在另一方面，需要较大数目的内存胞元以储存资料，亦即增加的储存密度，此造成进一步减少该个别内存胞元(包括储存电容及选择晶体管)的胞元尺寸之需求。依据该储存电容排列于硅基板中或用于驱动目的的晶体管下方或在基板表面上方或在晶体管上方而定，“沟槽电容器”型式及“堆栈电容器”型式的内存胞元被区别。
在“沟槽电容器”型式的内存胞元之情况下，沟槽形成于单晶质半导体基板，电容器被逐步引入该沟槽中。藉由外扩散，例如，经掺杂区域先被形成于相邻该沟槽壁的该半导体基板的区域，于该完成电容器中，该区域形成第一、外部电极，介电体的薄层，如氮化物/氧化物层系统接着沿该沟槽壁沉积，第二、内部电极接着由高掺杂多晶硅于该沟槽的剩余空穴之沉积以平衡电极形成。之后，在接近该表面的半导体基板区域，亦即该电容器上方，晶体管及亦该相关中间连接被产生，其可被使用以控制该电容器的电荷状态。
在“堆栈电容器”型式的内存胞元之情况下，该控制电极，亦即驱动该内存胞元的选择晶体管及中间连接，先建构于单晶质半导体基板内或上，之后，介电体层被施用于该半导体基板表面，该介电体层在垂直于该半导体基板表面的方向具对应于至少至该电容器程度的厚度。以沟槽型式的空穴接着被引入于该介电体层，该空穴尽可能到达先前建构的控制电子或相对应连接。以可与沟槽电容器的制造相比的方式，电容器接着以外部电极、介电体及内部电极的逐步沉积于该空穴被建构。不消说如此处所说明的堆栈电容器的制造仅被认为是实例，存在堆栈电容器的许多不同观念，然而，其系基于一共同特征，控制该堆栈电容器的电荷状态之晶体管排列于该堆栈电容器下方，与该沟槽电容器相反，因而沟槽电容器及堆栈电容器在其制造方面皆依循类似的原则，皆使用垂直于该半导体基板表面的程度及藉由如同被“折叠”的电容器达到该电极面积的放大。
减少胞元尺寸产生具较小截面积的电容器，基于此原因，该电极面积亦减少，其最终产生具较低电容的电容器。为补偿电容的损失，必须藉由复杂的新方法技术以不同方式再次增加电容，其实例为具电极的较高掺杂之电容器以减少电荷载体消失或者具高介电常数之介电体之使用。电极表面可藉由施用额外结构(HSG，半球型晶粒) 于该沟槽壁而被加大。在沟槽电容器的情况下，增加电容的进一步可能性在于藉由在沟槽下方区段的瓶状延伸增加沟槽表面之可能性。该沟槽因而在该半导体基板的深度延伸亦部份进入该半导体基板的区域(其位于形成于该半导体基板的表面之选择晶体管下方)。当减少该电容器的截面积时，堆栈电容器原则上显现相同的困难。在此情况下，该电极面积及因而该电容器的电容亦随截面区段减少而减少。
已知小于100纳米的特征尺寸，对已预先决定截面区段，目前使用于商用微芯片的电容器之电容仅可由上述方法增加典型低于50％的值。然而，为满足未来芯片世代所造成的要求，在电容的更大增加是必要的，或者，以另外一种方式说，当整合于微芯片的电容器之特征尺寸减少时，维持每内存胞元约略相同的电容必需要能被提供。
发明内容
所以，本发明系基于提供一种电容器排列，使对与习知电容器排列相同的空间或基本面积要求可得到增加电容。
此目的可根据本发明特征之电容器排列达到。
在基板中或上的至少二电容器之本发明排列之特征在于该电容器被排列为一在另一内，外部电容器至少部分围绕至少一内部电容器。
本发明使用特别的电容器排列，取代将个别电容器一邻接另一地排列于在半导体基板内(沟槽电容器)或上(堆栈电容器)，本发明电容器被排列为一在另一内。在此情况下，外部电容器至少部分围绕至少一内部电容器。
在替代解决方案中，该电容器被排列为至少部分一在另一上方。
根据本发明装置的优点为与个别邻接另一排列的个别电容器相较，对相同基本面积要求，该电容器的周围及结构高度可被显著增加，该基本面积要求系由在半导体基板表面的平面视图上由包含至少二电容器且无相邻内存胞元的相互作用发生的排列所围绕的面积决定。换言之，该电容器排列的基本面积要求系由在与基板表面平行的平面上该电容器的最大程度决定，在每一情况下，由至相邻内存胞元的距离之一半补足，此必需被依从以避免在内存胞元间的相互作用。在基板表面电容器排列的面积要求与此有区别，此面积要求由在基板顶部侧的电容器排列所占据的面积决定，此面积一般对应于如被引入该半导体基板以制造沟槽电容器的沟槽的开孔面积。当个别电容器一邻接另一地习知地排列时至少约略由该个别电容器所占据的基本面积之总合被提供于外部电容器的截面区段。若迄今邻接另一的习知电容器排列与一在另一内或一在另一上的本发明电容器排列相较，则对该电容器的介电体层及电极层的相同厚度，因为增加的电容器周围，根据本发明电容器排列的内部(或下方)及外部(或上方)电容器的电容皆增加，且纵横比维持相同，纵横比为结构的深度(沟槽电容器)或高度(堆栈电容器)与宽度之比值，因为增加的电容器周围，可能额外得到甚至更高或更深的电容器结构，其产生表面的进一步加大及因而产生电容器电容的进一步增加，因而在电容器电容的显著增加可由根据本发明排列达到，且DRAM内存胞元的尺寸不须因此目的被增加。而且，由微影及蚀刻方法所产生的要求可因该结构的放大尺寸而缓和，所以，现有装设亦可被用于新世代的小型化内存胞元。
根据本发明电容器排列的较佳细节叙述于下。
一般，电容器被同心地一在另一内或一在另一上地排列，该电容器的电极或介电体层一般具约略中空圆柱型式，或者在最内部电极的情况下，具椭圆、圆形、或长方形截面区段的实心圆柱型式，中空圆柱具均匀的层厚度。形成电极或介电体层的个别圆柱接着沿共同轴延伸。在该根据本发明电容器排列制造期间，在每一情况，该个别层以尽可能均匀层厚度沉积于被引入半导体基板的沟槽壁，或者在堆栈电容器制造期间，于引入该介电体层的相对应沟槽壁，或更清楚地说，在相对应向上突出的圆柱结构。
较佳为，该电容器至少在基板表面具椭圆或圆形截面区段，具椭圆或圆形截面区段的沟槽或开孔可藉由习知蚀刻方法以简单方式产生。长方形截面区段接着可如藉由湿化学蚀刻被得到，其较佳为产生在硅上的特定表面。而且，在此种沟槽的情况下，具均匀层厚度的层沉积可藉由合适方法以相当简单的方式达到。
较佳为，根据本发明电容器排列包括二电容器，内部或下方电容器，及亦包括围绕该内部电容器的外部或上方电容器或是分别被排列于下方电容器上方。较佳为外部及内部或下方及上方电容器包括共享电极，该电极一般为在参考电压及被排列于内部及外部电容器之间。
在较佳电容器排列中，外部及内部电容器被同心地一排列于另一内及由外向内包括具厚度d1的第一介电体层、具厚度d2的第一电极层(其被指定为外部电容器及用做第一电极)、具厚度d4的第二介电体层、具厚度d5+d7的第二电极层(其用做第二电极)、具厚度d8的第三介电体层、及第三电极层(其被指定为内部电容器及用做第三电极)。在此情况下，第二电极层形成关于被指定为外部电容器的第一电极及关于被指定为内部电容器的第三电极的平衡电极。该第二电极层系在参考电位及将内部及外部电容器彼此隔离。
若上述电容器排列被具体化为堆栈电容器，第一介电体层亦可由先被沉积在半导体基板上的介电体层形成及接着电容器结构的沟槽被引入，因在此情况下，该第一介电体层对应于该沟槽壁。做为替代方案，在该第一介电体层形成前，薄电极层先被沉积。
然而，较佳为，该电容器排列以在半导体基板中的沟槽电容器排列形成。
在较佳具体实施例中，在沟槽电容器排列中，第一电极层沿沟槽壁在结构深度T1上方延伸及第二电极层在结构深度T1下方被导引至低于在半导体基板上。
基板深度T被了解为在基板表面及在平行于该基板表面排列的基板之平面间的距离。基板顶部侧被了解为在电子组件被整合至该基板的基板侧。所以引入基板的沟槽为朝向基板顶部侧开启的。
引入该半导体基板的沟槽由以结构深度T1所定义的平面区分为在该结构深度T1上方尽可能延伸至在该半导体基板表面的沟槽开孔的上方区段，及在该结构深度T1下方尽可能延伸至在该沟槽下方终端的下方区段。第一电极层沿沟槽壁在结构深度T1上方延伸，其藉由第二介电体层与第二电极层电绝缘。第一介电体层、第一电极层、第二介电体层及第二电极层因而以似三明治的方式在沟槽壁排列于该结构深度T1上方。该第一电极层在由该结构深度T1决定的沟槽深度结束。在该结构深度T1下方，该第二电极层被导至该半导体基板上，其较佳为形成沟槽壁，因而，其可能制造在半导体基板及第二电极层间的电连接。在完成电容器排列中，该第二电极层因而被置于参考电位。
在特佳具体实施例中，该第二电极层至少在沿沟槽壁的区段在该结构深度T1下方运行及被直接排列于该半导体基板上。在此情况下，该第二电极以一种方式使得其与该第一电极电绝缘被导引。
结构深度T2较佳为被指定用于此目的，由该结构深度T2所订定的平面位于由该结构深度T1所订定的平面下方的沟槽内，接着该第二介电体层尽可能延伸至在该结构深度T2。在该结构深度T2下方，半导体基板在沟槽壁为未被覆盖的。排列于该第二介电体层的第二电极层因而与在该结构深度T2上方的第一电极层绝缘，及在该结构深度T2下方被导至进入该半导体基板，该第二电极层因而形成与该半导体基板的接触点，在下文中此接触点被指定为第二接触点。
首先，第二及第三介电体层较佳为具相同厚度，亦即，d1＝d4＝d8为真。
个别层的厚度较佳为被选择尽可能小以达到电容器的高电容及进一步整个电容器排列的最小可能尺寸以藉由此方式产生良好的扩充能力至甚至更小的胞元尺寸。在另一方面，该介电体层的厚度不可被选择为太小使得电容器因穿隧作用而被过早地分开。一般，层厚度被选择为在2至20纳米的范围，在3至8纳米范围的层厚度合适用于DRAM内存胞元的应用，其中该介电体由如Al2O3制造。
在特佳具体实施例中，内部电容器及外部电容器具相同电容，已知在电极间的相同距离，亦即介电体层的相同层厚度，电容系由该电极面积决定。可提供用于产生电容的第一或第二电极层的面积因而被选择使得该内部或外部电容器的电容为相同的，亦固有地可能藉由第二或第三介电体层的不同层厚度或藉由使用不同介电体以符合该内部及外部电容器的电容，然而，这些可能性在实际应用上仅具些为重要意义。
根据本发明电容器排列的电极之接触连接较佳为以一种方式被进行使得至该第一电极层的第一接触点及至该第三电极层的第三接触点被提供，第一及第三接触点被排列于该沟槽周围的相对侧。
基于此目的，该第三电极，其形成根据本发明电容器排列的内部电极，的接触点被导引朝向进一步向外排列的该第一及第二电极上方的外部。该第二电极一般系在参考电位，至该基板的接触连接经由第二接触点在该沟槽的下方区段产生。在沟槽电容器的情况下，至该第一及第三电极的接触点在该沟槽的上方区段，较佳为相邻于该基板表面，被具体化，因个别驱动该电容器的选择晶体管一般亦排列在此区域。上方区段被了解为其基本上邻接该沟槽开孔的沟槽区段，下方区段被相对应地了解为基本上排列于与该沟槽开孔相对的沟槽端之区段。
第一及第三电极必须彼此电绝缘以能够个别地驱动该电容器。所以，在第三电极的接触连接，步骤一般为使得该第一电极层的上方端点于与在该沟槽周围的第一接触点的相对侧被回缩回到沟槽，未由该第一电极层覆盖的区段因而在接近于该沟槽壁的上方端点产生。在此区段，该第三接触点可被自该第一电极层的上方端点上的该电容器排列的内部向外导引，藉由该第三接触点该第三电极被接触连接。由此排列所达到的是至该第一电极的第一接触点及至该第三电极的第三接触点为在该沟槽周围彼此相对的，此种接触连接的进一步优点为与迄今所使用的彼此相邻排列的二电容器之排列相较，根据本发明电容器排列不需在关于选择晶体管及其接触连接的配置上的变化之排列，所以迄今所使用的大部份配置可被采用于使用根据本发明电容器排列的DRAM内存胞元之制造。
根据本发明电容器排列的制造需要复杂的制造步骤顺序。所以，本发明亦相关于制造上述电容器排列的方法。
根据本发明电容器排列系由下列步骤制造：
首先，基板被提供，依据排列意欲被制造为堆栈电容器或沟槽电容器，相对应基板被选择。硅晶圆一般被用于堆栈电容器的制造，驱动该电容器的必要组件已被整合为该硅晶圆，由介电体如二氧化硅所制造的或由多晶硅所制造的厚层被施用于该晶圆表面，根据本发明电容器排列被整合进入该层。硅晶圆被用于沟槽电容器的制造，此硅晶圆可在其顶部以介电体层覆盖，此介电体层包括如氧化硅/氮化硅。被高度掺杂的及因而电传导的层可被排列于距该硅晶圆表面的某一距离，此层用做将该电容器排列的个别电极置于参考电位。然而，简单的硅晶圆可被固有地用做在以沟槽电容器型式的电容器排列制造中的基础。
首先，对该基板顶部侧为未遮盖的沟槽被引入该基板，习知微影及蚀刻技术被用来产生该沟槽，该沟槽具高纵横比，亦即，垂直于该基板顶部侧的其程度显著大于其直径，该纵横比一般被选择为大于20，在此时，在30至50的范围之纵横比一般可用于内存芯片，在超过60的区域之甚至更高纵横比为进一步芯片世代所预期。首先，第一介电体层成形于沟槽壁。在沟槽电容器的情况下，于完整电容器排列，该第一介电体层用于绝缘该第一电极与围绕该电容器排列的半导体基板。在堆栈电容器的情况下，该第一介电体层亦可由围绕该沟槽的厚介电体层形成且被施用于该半导体基板。做为替代方案，首先薄电极层被沉积，该第一介电体层接着被沉积于此，第一电极层被施用于该第一介电体层，于完整电容器排列，该第一电极层形成第一电极。该第一电极层以一种至少部份覆盖该第一介电体层的方式被施用，若该第一电极层仅部份覆盖该第一介电体层，至该第二电极的(第二)接触点可被排列于未由该第一电极层覆盖的区域。第二介电体层接着被施用，使得该第一电极层由该第二介电体层覆盖，该第一电极层接着由介电体层在两侧包覆。第二电极层接着沉积于该第二介电体层及该第二电极层至该基板的接触点被产生。为进行此目的，步骤可为使得首先该第二介电体层的区段被移除，在这些区段该基板再次为未被覆盖的。此步骤合适用于在沟槽电容器的具体实施例中该电容器排列的制造，该第二电极层接着连接至该(半导体)基板，此确保在完成电容器排列中，该第二电极系在参考电位，外部(上方)电容器已在先前进行的工作步骤中被制造。为图案化该内部(下方)电容器，该第二电极层由该第三介电体层覆盖且仍保留的空穴由该第三电极层填充，至该第一电极层的第一接触点及至该第三电极层的第三接触点亦被制造，藉由此个别电极可被驱动。
该方法特别合适用于制造以沟槽电容器的排列具体化之该电容器排列。在此情况下，在该基板的沟槽被具体化为在该半导体基板的沟槽。如已说明，较佳为使用硅晶圆做为半导体基板，此硅晶圆亦已通过各种不同加工步骤。在以沟槽电容器的排列之具体实施例的情况下，该第一电极仅尽可能到达预先决定的结构深度T1，以能够具体化至在该沟槽下方区段的第二电极之接触点。为进行此目的，必须以此种方式图案化在该沟槽的第一电极层使得其仅到达该结构深度T1。而且，必需移除在意欲制造至该第二电极层的(第二)接触点的区段之该第一介电体层。该第一介电体层及该第一电极层特佳为以下列方式图案化。
首先，该第一介电体层以一种覆盖所有沟槽壁的方式被沉积，沉积一般为由气相产生，例如藉由ALD(ALD＝原子层沉积)或CVD方法(CVD＝化学气相沉积)，第一电极层接着被施用，现在该第一电极层完全覆盖该第一介电体层。为能够在低于结构深度T1的区段再次移除该第一电极层，用作第一蚀刻屏蔽的层接着被沉积，此第一蚀刻屏蔽自沟槽的上方终点沿沟槽壁延伸至尽可能至预先决定的结构深度T1。熟知本技艺者已知的方法被用于制造此种第一蚀刻屏蔽，如此该蚀刻屏蔽可藉由如非保形ALD方法被制造，其中脉冲长度被选择使得沟槽壁以用做蚀刻屏蔽的层被不完全地覆盖，亦即至预先决定的结构深度T1。然而，多阶段方法亦为可能的，其中，例如沟槽先以抗蚀剂填充，其接着回蚀至预先决定的结构深度T1，之后，该蚀刻屏蔽被沉积及余留抗蚀剂被自下方沟槽区段移除。
一旦该第一蚀刻屏蔽已被施用于所欲的结构，该第一电极层及该第一介电体层在未由该第一蚀刻屏蔽覆盖的区段被移除，故在这些区段基板再次为未被覆盖的，最后，该第一蚀刻屏蔽被移除。若该第二介电体层及该第二电极层被接着施用于该沟槽壁，在第二电极层及半导体基板间的(第二)接触点可于沟槽的下方区段形成。
该第二电极层形成在经完成电容器排列的第二电极。在以沟槽电容器为具体实施例的情况下，该第二电极在该第一电极下方被导至该基板上。在此情况下，该第一及第二电极必须彼此电绝缘。为进行此目的，电绝缘该第一电极区段及该第二电极区段的该第二介电体层可被相对应地图案化。
较佳为，在此情况的步骤如下，以沟槽做为基础，其中该第一介电体层及该第一电极层已使用上述方式被图案化。首先，该第二介电体层被沉积于沟槽及现在覆盖所有沟槽壁，在此情况下较佳为亦使用由气相的沉积方法如ALD或CVD方法。该第二电极层的第一部份被沉积于该第二介电体层上，及完全覆盖该第二介电体层。该第二电极层的第一部份具层厚度d5，其小于该第二电极层的最后层厚度。用做第二蚀刻屏蔽的层接着被沉积于该第二电极层的第一部份，该第二蚀刻屏蔽自该沟槽的上方终点沿沟槽壁延伸远至结构深度T2。该结构深度T2被定义为在沟槽中在该结构深度T1下方的沟槽及对应于该第二电极被导至该基板上的沟槽深度，该第二蚀刻屏蔽的沉积可由与用于制造该第一蚀刻屏蔽的相同方法进行，之后，藉由该第二介电体层相对应区段的移除，该半导体基板在未由该第二蚀刻屏蔽覆盖的区段为未被覆盖的。之后，该第二蚀刻屏蔽被移除及该第二电极层的第二部份被沉积，该第二电极层的第二部份具层厚度d7。在结构深度T2上方，该第二部份承载于该第二电极层的第一部份且与该第二电极层的第一部份成为一体。所以，在结构深度T2上方，该第二电极层具层厚度d5+d7。在结构深度T2下方，该第二电极层的第二部份与半导体基板直接接触及以本发明形成第二接触点。
之后，如已叙述，第三介电体层被施用于该第二电极层及剩余的空穴以电极材料填充以得到第三电极层。
用做第一及第二蚀刻屏蔽的层较佳为使用非保形原子层沉积(ALD)而被沉积，在该ALD方法中，各个反应物的单分子层被沉积。若反应物的量由短时间脉冲限制，藉由此，反应物被引入反应室，该沟槽壁未完全地被覆盖，在沟槽壁由相邻该基板顶部侧的上方边缘向下进行持续以反应物覆盖后，该层进入沟槽深度的程度可由短时间脉冲的长度控制，故用做第一或第二蚀刻屏蔽的层仅延伸远至预先决定的结构深度T1或T2。
第一、第二及第三电极层一般藉由习知保形沉积方法，如藉由ALD或CVD方法产生。
取代以非保形经沉积蚀刻屏蔽的协助图案化该介电体层或该电极层，该层本身亦藉由非保形ALD方法直接沉积使得该层延伸远至结构深度T1或T2，此避免蚀刻屏蔽的沉积及蚀刻方法。
在此情况下，该步骤为使得该第二接触点藉由下列步骤在该第二电极层及基板间产生，其中
-该第一介电体层藉由非保形方法被沉积，使得该沟槽壁被覆盖远至结构深度T1，
-该第一电极层藉由非保形方法沉积于该第一介电体层上，使得该第一电极层基本上延伸至结构深度T1，该第一电极层未触及该沟槽壁的区段，其由于该结构深度T1下方的半导体基板形成，
-该第二介电体层藉由非保形方法被沉积，使得该沟槽壁被覆盖远至结构深度T2且低于该结构深度T2的该沟槽壁区段系由该半导体基板形成，及
-第二电极层被施用于该沟槽壁。
为制造至各个电极层的接触点，在相邻该基板顶部侧的沟槽上方区段的电容器排列之结构以一种方式被改良使得至该第三电极(其被排列于该电容器排列的内部)的接触点可以电绝缘的方式被导引至该排列的外侧。
为进行此目的，较佳为首先该第三电极层、该第三介电体层及该第二电极层被移除至结构深度T3。该结构深度T3被定义为在该基板顶部侧的沟槽开孔及该结构深度T1之间。至该基板顶部侧的空穴开孔于沟槽上方区段得到，此空穴的侧壁由排列于具介电体层位于其上的该第一电极层-侧壁-区段形成且此空穴的较低区域由对应于该第三电极层、该第三介电体层及该第二电极层的上方终点的区域形成。接着第一绝缘层被施用于该空穴的区域，该第一绝缘层由合适介电体组成，其层厚度一般被选择为大于第一、第二及第三介电体层的厚度。
该第一绝缘层可藉由保形沉积方法如CVD或ALD方法被施用。
该第一绝缘层、该第二介电体层及该第一电极层接着以区段被移除以在空穴的侧边区域提供该半导体基板未被覆盖的区段。在此情况下，区域在该第一电极层上方终点为未被覆盖的区域，此区域接着由第二绝缘层的沉积被再次电绝缘。为进行此目的，该第二绝缘层被施用于所有该空穴区域。
为能够产生至第三电极的接触点，第一及第二绝缘层的区段先在相对于该空穴开孔的空穴下方区域上移除，由此得到该第三电极层未被覆盖的区段。
接着该空穴以电极材料填充，若合适，过多的材料可在该半导体基板的表面被再次移除，此可藉由如CMP方法(CMP＝化学机械光)完成。该第三电极层由经填入电极材料尽可能加长至该基板表面。
为制造至该第一电极的第一接触点及亦制造至该第三电极的第三接触点，排列于个别电极层及该半导体基板间的该介电体层区段被移除且在第一或该第三电极层及该半导体基板间的电传导连接皆被制造。
为进行此目的，较佳为该第一或该第三电极层被再次部份回蚀，由此得到触及远至该结构深度T4的凹陷且其侧壁由介电体层形成，该结构深度T4被定义为在该结构深度T3及该基板顶部侧之间，在侧壁未被覆盖的介电体层以区段被移除，因而得到该半导体基板为未被覆盖的区域。之后，由电极材料制造的层再次被施用，此层产生在半导体基板及第一或第三电极间的接触点。
之后，平面化步骤亦被进行以移除在该基板顶部侧的过多电极材料。该第一及第三电极层亦被回蚀以提供填充空间，其以介电体填充以朝向该基板顶部侧绝缘该电容器排列。为进行此目的，由电极材料所制做的先前施用层被回蚀远至结构深度T5，其被定义为在该结构深度T4及该基板表面之间，得到一种填充空间，其以介电体填充。最后，进一步的平面化步骤亦可被进行。
如上所述，为制造至该第一电极层的第一接触点及至该第三电极层的第三接触点，在该空穴的侧部区域，一区段被提供，于此区段该半导体基板为未被覆盖的，为进行此目的，较佳为，首先该第一绝缘层及该第二介电体层在此区段被移除。
为进行此目的，较佳为，该步骤为使得覆盖在该空穴内部的该第一绝缘层及用做蚀刻屏蔽的层被沉积，用做蚀刻屏蔽的该层被接着以区段在该空穴的侧部区域被移除。硅较佳为被用做该蚀刻屏蔽的材料。该第一绝缘层及该第二介电体层接着在未由该蚀刻屏蔽覆盖的此区段被移除，最后，该蚀刻屏蔽亦再次被移除。
当硅被用做该蚀刻屏蔽的材料，可能藉由指引离子束于要被移除的区段而移除在该空穴的侧部区域区段的硅层。该离子束移除在这些区段的硅层(离子束蚀刻，IBE)。然而，例如氧化铝亦可被用做一种屏蔽，在沉积后该氧化铝层先进行热处理，若离子束接着被指引至要被移除的区段，氧化物层的结构因离子植入而以一种该离子束撞击的区段可被选择性地后续移除的方式被改变，该选择性移除可藉由湿化学蚀刻方法被进行，此种蚀刻方法为熟知本技艺者已知。
本发明参考图式更详细说明于下，相同参考符号被用于交互相对应组件。
附图说明
图1A-1C显示穿过各种基板的区段之图式说明，习知电容器排列及根据本发明电容器排列被分别整合于该基板；
图2显示半导体基板、以被整合于该半导体基板的习知排列之电容器及以根据本发明排列之电容器的图式平面视图；
图3显示穿过根据本发明电容器排列之图式纵向区段；
图4显示穿过根据本发明电容器排列接近该基板表面的区域之图式纵向区段；
图5A-5G显示制造根据本发明电容器排列的图标方法顺序；
图6A-6N显示根据本发明电容器排列的接触连接的图标方法顺序。
附图中的参考标号表述的元件为：
1 电容器
2 基板
3 基板表面
4 距离
5 直径
6 面积
7 面积要求
8 外部电容器
9 内部电容器
10 直径
11 直径
12 沟槽
13 周围
14 外部电容器
15 内部电容器
16 沟槽
17 第一介电体层
18 第一电极层
19 第二电极层
20 第二介电体层
21 第三电极层
22 第三介电体层
23 传导区段
24 第二绝缘体层
25 传导区段
26 传导区段
27 第一绝缘体层
28 绝缘层
29 第一接触点
30 第三接触点
31 第一蚀刻屏蔽
32 第二蚀刻屏蔽
33 空穴
34 硅层
35 离子束
36 电极材料
37 凹陷
38 凹陷
39 接触区域
40 接触区域
41 填充空间
42 填充空间
43 覆盖氧化物
具体实施方式
图1A-1C显示在半导体基板2的二电容器1的排列，在此情况下，该电容器1被具体化为沟槽电容器，亦即，它们延伸低于基板表面3进入基板2深度。为清楚说明，该说明未示出驱动该电容器1所需的组件，如选择晶体管及相对应中间连接。同样地，没有该电容器1的个别层，如电极层及介电体层之详细说明，该电容器1具距离4及亦具直径5，此表示至少由二电容器1所占据的面积6产生于该基板2的表面3上。为得到二电容器1排列的面积要求，与相邻电容器或内存胞元的最小距离亦必须被列入考量，故得到该面积7做为面积要求，若此面积7要被减少，可减少该电容器1的距离4或直径5，然而，此亦减少该电容器1的结构尺寸，及因该电极面积的减少，该电容器1的电容亦减少。第1B图图标地说明根据本发明电容器排列，于此，该说明亦不显示驱动该电容器的组件及亦无该电容器个别构成部件的详细说明，该排列包括外部电容器8及亦包括内部电容器9，该二电容器8、9皆被具体化为在该基板2的沟槽电容器。在基板表面3下方，该外部电容器8围绕该内部电容器9，故该电容器8、9以本发明方式被排列为“一在另一内”。该二电容器8、9再次占据在基板表面3的面积7，在所示排列情况下，此面积7对应于在第1A图所示的面积7。在第1A及1B图所示的电容器排列皆具在该基板2的表面3的相同面积要求7。与相邻电容器的距离为必需的以使在电容器间没有相互作用，在第1A及1B图所示的排列中，此距离被假设为相同的。在如第1B图所示的根据本发明电容器排列中，该外部电容器8具对应于该面积6的直径之直径10，及该内部电容器9具直径11。在此情况下，该外部电容器8的直径10及该内部电容器9的直径11大于在第1A图所说明的该电容器1的直径5。该电容器8、9的较大直径亦产生更大的电极面积及因而对该电极层或介电体层的相同厚度，与说明于第1A图的电容器相较，该电容器8、9的较大直径产生较高电容。与直径5相较，藉由该外部电容器8的较大直径10，被引入该基板2以建构该电容器8、9的沟槽12亦可被具体化为较在第1A图所说明的该电容器1之情况下所可能深度为显著更大的深度。结果，对相同纵横比，与在第1A图所说明的电容器相较，该电容器8、9的电极面积可被进一步增加，其结果为该电容可被进一步增加。本发明的一置于另一内的该电容器8、9的排列产生更大的结构宽度且该面积10的要求仍维持相同，且因而，对相同纵横比，产生更深的沟槽图案化。此使得制造具显著加大的电极面积的电容器为可行及结果为具显著增加的电容。
第1C图标出根据本发明电容器排列，于此，该电容器被排列为一在另一上方，该排列可被解释为在第1B图所示排列的极端变化，该内部电容器9，及外部电容器8在他们的纵轴方向被凸出至一程度使得它们被排列为一在另一上。接着该排列包括下方电容器90及亦包括上方电容器80。在此情况下，由在第1A图二电容器1所占据的相同基本面积被提供用于电容器80、90。
图2显示对应于第1A及1B图的-该半导体基板2表面-平面视图，在一方面，成对排列的沟槽电容器1被整合至该半导体基板2，此对应于在第1A图所说明的排列。面积10的外部周围13，其由根据本发明电容器排列所占据，被说明以进行比较用途。对两种排列，排除在相邻电容器间的相互作用之该最小面积要求7以断线说明。显然的对在基板表面的相同面积要求7，与电容器1相较，根据本发明电容器排列的电极具显著较大的周围及因而亦具显著较大的电极区域。被排列为一在另一内及被排列于在该周围13内的该二电容器-该相互相对的侧边接触连接-于下进一部叙述使得持续使用中间连接及选择晶体管的习知配置为可能。
在第1B图中，根据本发明电容器排列被排列于沟槽内，其侧壁基本上自上方沟槽开孔垂直地至该沟槽的下方端点。排列于该基板表面的沟槽开孔之面积因而基本上对应于穿过该沟槽的截面区段之面积，该沟槽垂直于该沟槽纵轴排列，亦即，平行于该基板表面3。然而，该沟槽可以瓶状方式在该基板2的深度延伸，在此情况下，该沟槽可在该基板表面下方被延伸(未说明)如远至在第1B图所说明的面积要求7。在图2中，该断线7接着对应于被引入该基板的瓶状延伸之周围。在该基板2的深度的沟槽之扩张可藉由如在特定位准下方的均向蚀刻(瓶状蚀刻)而达到。
如于下文所解释，在该半导体基板的面积要求维持相同，与个别排列的电容器相较，电容增加约2的倍数在一在另一内排列的二电容器的情况下为可能的。
在可能的均向扩张后，具椭圆截面区段面积的个别成对排列的习知电容器1典型上具椭圆短轴为1.6F及长轴为2.4F的尺寸之椭圆，此处F表示要被图案化的最小结构宽度。在低于经保护区域的均向扩张后，一种容纳被根据本发明同心地一在另一内地排列的该电容器之沟槽可具椭圆短轴为3.2F及长轴为4.0F的约略尺寸。在此情况下，此沟槽的该椭圆截面区域10约略对应于个别成对排列的二电容器1所占据的总面积。与习知个别排列的电容器1相较，于基板深度的经扩张部份的沟槽周围7因而加大1.8倍数。纵横比维持相同，容纳一在另一内地排列的该电容器之沟槽的较大程度使得该沟槽深度增加约1.5倍数。放大约2.7倍的电极面积可由根据本发明排列得到。然而，平均言之，根据本发明一在另一内排列的电容器皆仅达约70％的沟槽总深度做为可用深度，此表示与二个别排列的电容器相较，对根据本发明电容器排列得到约1.9倍数的电容增加。
一在另一内排列的二电容器的根据本发明结构被说明于图3。二电容器，外部电容器14及内部电容器15，被同心地一在另一内地排列于引入该基板2的沟槽16。在上方区段，该沟槽16被提供为具第一介电体层17，其被排列于该沟槽16壁，在每一情况下，该外部电容器14包含第一及第二电极层18及19，在其间第二介电体层20被排列。在此情况下，该第一电极层18延伸至结构深度T1。该内部电容器15包括第二及第三电极层19及21，在其间第三介电体层22被排列。外部电容器14及内部电容器15共同地包括该第二电极层19，其系在该基板2的电位。为进行此目的，该第二电极层19被导至在结构深度T2的该基板2且负载于在低于该结构深度T2的沟槽16下方区段由该半导体基板2所形成的沟槽壁。详细而言，说明于图3的电容器排列由外侧向内包括具厚度d1的第一介电体层17，其绝缘该电容器及该基板2，该第一介电体层17由具厚度d2的第一电极层18相邻，其被指定为该外部电容器14及用做第一电极，该第一电极层18由具厚度d4的第二介电体层20朝向该电容器排列中央及亦向下围绕，其绝缘该第一电极层18及该第一介电体层17与周围。该第二介电体层20接着为第二电极层19，在图3中，第二电极层19被图标地区分为具厚度d5的第二电极层之第一部份19a及亦包括具厚度d7的第二电极层之第一部份19b区段19a、19b的说明被进一步讨论如下。该第二电极层19在其下方区段被导入该基板2，在其内部区域，该第二电极层19由具厚度d8的第三介电体层22覆盖。其于空穴以内部第三电极层21填充。
为清楚目的，该说明未示出在该沟槽的环管区域的额外绝缘层，其为必要的以绝缘一在另一内排列的电容器连接与在该深度的参考电压，此种环管氧化物系类似于已使用于习知沟槽电容器。
内部及外部电容器14、15较佳为具相同电容，在此情况下，该电容由该电极层进入该沟槽16的深度之程度而被控制，第一、第二及第三电极层18、19、21的含量被详细解释于下。
外部及内部电容器14、15于具深度t于半径r的圆筒沟槽16被图案化，该外部电容器14进入该沟槽16至深度xt，于此x为提供给该外部电容器的该沟槽16深度之比例即可假设为介于零及一之间的值。该内部电容器15进入该沟槽16至深度t，在此情况下，该第二电极层19直接位于该半导体基板2上，所叙述排列确保二电容器14、15由在参考电位的该第二电极层19彼此绝缘。
电容器的电容系正比于其电极面积，对该外部电容器14，存在被指定为该第一电极层18的二圆柱侧面积，具个别半径r1＝r-1/2*d1及r2＝r-d1-d2-1/2*d4及具长度xt之外部及内部圆柱侧面积。所以该外部电容器14的电容约略为Ca＝(C/A)*(2π*r1*xt+2π*r2*xt)，其中C/A表示比电容(电容每单位面积)。被指定为该内部电容器15的电极面积系由被指定为该第三电极层21的二圆柱侧面积组成。在长度xt的一区域，其具半径r3＝r-d1-d2-d4-d5-d7-1/2*d8及，在长度t-xt的第二区域，其具平均半径r4＝r-1/2*d4-1/2*d5-d7-1/2*d8，则该内部电容器15的电容约略为
Ci＝(C/A)*(2π*(r3)*(xt)+2π*(r4)*(1-x)*t)。
假设第一(17)、第二(20)及第三(22)介电体层具相同厚度d且该外部电容器14及该内部电容器15具相同电容，由该第一电容器进入该沟槽16所到达的该沟槽16的深度或高度t之比例x可订定为
x＝((r-1/2*d5-d7-d)/(2r+1/2*d5-1/2*d))。
为驱动说明于图3的电容器14及15的排列，该个别电及必须被连接至经指定选择晶体管或该字符线路及位线路。
图4图标地说明根据本发明电容器排列的电极之不对称接触连接，说明于图4的接触连接被具体化于说明于图3的排列之上方区段，所以对应于图3说明的下方区段之下方区段未说明于图4。
该第二电极层19系在参考电位，如图3所说明，该电连接被具体化为在该沟槽16的下方区段的第二接触。至该第一电极层18及至该第二电极层19的电连接被具体化为于基板顶部侧的方向的在该沟槽16的上方区段。因向外排列的第一电极层18圆柱地围绕该向内排列的第三电极层21，至个别电极层的电连接必须被导引使得该电极层或其导线彼此电绝缘。所以，该第一电极层18及该第三电极层21的连接以一种方式被具体化使得在说明于图4的排列之情况下，该第一电极层18的连接被向右手侧导出，所以该内部第三电极层21的电连接可在向外排列的第一电极层18上方被导向外界及与该外部第一电极层18或其连接电绝缘。
详细言之，于图4所说明的排列，该第一电极层18的连接经由该传导区段23在于图4说明的上方右手区段开始，其形成第一接触。该传导区段23仅覆盖该第一电极层18的上方周围的一区段，在该第一电极层18的上方周围的其余部份，该第一电极层18由该第二绝缘体层23绝缘。在由该第二绝缘体层24a所指定的区域，至该向内排列的第三电极层21的电连接可朝外部被指引。该向内排列的第三电极层21的电连接经由该传导区段25及26被作动，其形成第三接触。于图4所说明的排列，该传导区段26被导向在第二绝缘体层24a的上方右手侧，使得该第三电极层21及该传导区段25及26与该第一电极层18电绝缘。另一方面，该第二电极层19及该第三电极层21由该第二绝缘体层24a及第一绝缘体层27电绝缘。最后，该排列由该绝缘层28朝向该基板顶部侧结束。
至该外部第一电极层18及至该内部第三电极层21的连接之空间要求，于图3所说明的该第二电极层19、第三介电体层22及亦第三电极层21之上方终点相对应地往回距离h。该第三介电体层22及该第三电极层21现在不再具长度t，而是基本上仅具长度t-h。该第一电极层18及该第一介电体层17基本上具长度xt-h/i。在于图4所说明排列的右手侧，该第一电极层18更进一部减少及基本上具长度xt-h/j，于此j大于1及少于i，对被指定至该内部电容器15的该第三电极层21的接触连接，此为必需的。在相反侧，由电极材料制造的传导层23被施用于该第一电极层18及被施用于该第一介电体层17及该第二介电体层20，该传导层产生至该第一电极层18的第一接触，其朝向说明的左手侧为开放的，其于空穴部份以第一及第二绝缘体层27、24填充。以上方朝下的L的型式之传导区段25(用于该第三电极层21的接触连接)被引入该绝缘体层27及24，此以一种方式被进行使得该第一电极层18侧边排列的第一接触点29及该第三电极层21的第三接触点30在该沟槽16开孔得周围基本上彼此相对地排列。
为清楚说明，该说明未示出在该环管区域以环管氧化物或STI隔离型式的其它绝缘层，可能的环管绝缘包括特别是埋藏的环管氧化物，但原则为SOI。该环管绝缘为必要的以绝缘该连接29及30与在该基板深度的参考电压。其它侧边隔离由STI结构确保。
于图4所说明的接触连接之优点为根据本发明电容器排列可进一步被用于电容器及晶体管的排列之习知配置以制造DRAM内存胞元。
制造根据本发明二电容器之排列(被排列为一在另一内)的基本方法步骤被说明于第5A至5G图。首先，沟槽16藉由习知蚀刻方法被引入半导体基板2，之后，覆盖所有该沟槽16壁的第一介电体层17藉由保形沉积而被沉积，例如藉由CVD(CVD＝化学气相沉积)或ALD方法(ALD＝原子层沉积)。该第一电极层18藉由保形沉积方法在整个区域施用于该第一介电体层17。为图案化该第一电极层18及该第一介电体层17，用做第一蚀刻屏蔽31及到达结构深度T1的第一层接着被施用于该第一电极层18。该第一蚀刻屏蔽31可由使用非保形ALD方法以短时间脉冲产生。之后，如第5B图所示，该第一电极层18及该第一介电体层17在排列于低于该结构深度T1的该沟槽16的下方区域，在未由该该第一蚀刻屏蔽31覆盖的区段被移除，如此，该基板2在该沟槽16的下方区段现在为未被覆盖的，接着该第一蚀刻屏蔽31再次被移除，做为替代方案，该蚀刻屏蔽亦可与该介电体层17一起被移除。
如第5C图所说明，第二介电体层20接着被沉积于该第一电极层18及在该沟槽16的下方区段为未被覆盖的该基板2的区域，该第一电极层18接着由该介电体层17及20包覆。同样地，在该沟槽16的下方区段所有未被覆盖的该基板区域由该介电体层20覆盖。
该第二电极层19的第一部份19a(第一部份完全覆盖该第二介电体层20)接着被沉积做为薄层。为进一步图案化，用做第二蚀刻屏蔽32的层被沉积于形成该第二电极层19的第一部份19a的薄层。该第二蚀刻屏蔽32同样地由使用非保形ALD沉积以短时间脉冲产生，该第二蚀刻屏蔽32自该沟槽16的上方边缘延伸至低于该第一电极层18(其被排列于该结构深度T1)的下方终点的该结构深度T2。
之后，未由该该第一蚀刻屏蔽31覆盖的该第二介电体层20及该第二电极层19的第一部份19a的区段再次被移除，故该半导体基板2的表面在该沟槽16的下方区段再次为未被覆盖的。之后，如第5D图所说明，用做第二蚀刻屏蔽32的层再次被移除。做为替代方案，该蚀刻屏蔽亦可与该介电体层20一起被移除。
该第二电极层19的第二部份19b接着被沉积于在该沟槽16的所有未被覆盖区域。如第5E图所说明，在该沟槽16的上方区段，该第二部份19b补充该第一部份19a以形成该第二电极层19。在该沟槽16的下方区段，该第二电极层19的第二部份19b直接被排列于该半导体基板2的表面上。在该完成电容器排列中，因而该第二电极层19系在该基板2的电位。该外部电容器系藉由先前所进行的工作步骤被建构。
为以一种方式形成该层17、18、20使得他们仅覆盖该沟槽侧壁至经订定结构深度T1、T2，相关层亦可藉由非保形ALD方法被直接沉积，以此种方式可免除蚀刻屏蔽。
为得到内部电容器，如第5F图所说明，该第二电极层19可以第三介电体层22覆盖于整个区域。最后，如第5G图所说明，仍留在该沟槽16的空穴以第三电极层21填充。
所有电极层可藉由保形沉积方法被施用，合适方法为如LPCVD(低压化学气相沉积)及ALD。
用做蚀刻屏蔽31、32的层可由如Al2O3组成，除了藉由短时间脉冲的非保形沉积，这些层亦可以一种方式被图案化使得该沟槽16在下方区段以如抗蚀剂填充，之后，该层在低温方法的协助下被保形地沉积且后续被图案化以藉由非均向蚀刻形成该第一蚀刻屏蔽31或第二蚀刻屏蔽32，最后，该抗蚀剂亦再次自该沟槽的下方区域被移除。
根据本发明如上所述所制造的根据本发明电容器排列的接触连接的基本方法步骤被说明于第6A至6N图。
第6A图显示如在制造根据本发明电容器排列的的上述方法步骤后所得到的排列之上方区段，所以第6A图的说明对应于第5G图的说明之上方区段。引入该沟槽16的个别层在该基板2的表面连续，所以第一介电体层17、第一电极层18、第二介电体层20、第二电极层19、第三介电体层22及第三电极层21被排列于该沟槽16及在该基板2的表面上。在此说明中，该基板2包括由半导体基板(一般为硅)所制造的层2a，及由氧化硅或氮化物所制造的层2b。
首先，该内部第三电极层21被自该沟槽16移除至特定结构深度T3，由此得到对该基板顶部侧为打开的空穴33，此系藉由如选择均向蚀刻方法完成，例如由使用均向氟电浆蚀刻。该第三介电体层22的未被覆盖区段接着被移除，如由使用合适蚀刻剂溶液的均向蚀刻。在下一工作步骤，该第二电极层19的未被覆盖区段被移除，由使用均向氟电浆。如第6B图所说明，空穴33再次产生于该沟槽16的上方区段，此空穴的侧壁由该第二介电体层20形成及其空穴的下方终点基本上由该第三电极层21及该第二电极层19的未被覆盖区域形成。
如第6C图所说明，相当厚的第一绝缘体层27接着藉由保形沉积方法施用于在该空穴33的所有未被覆盖区域，该第一绝缘体层27藉由如CVD方法沉积。
为图案化该第一绝缘体层27及该第二介电体层20，如硅层34被沉积于该第一绝缘体层27。如第6D图所说明，该硅层34接着在离子辅助蚀刻方法中(IBE)，该空穴33的一侧再次被移除。藉由关于该基板表面的离子束35的斜角入射，该入射离子仅以区段撞击该硅层34，且该硅层仅在被撞击处移除。
该第一绝缘体层27的未被覆盖区段及该第二介电体层20的相对应区段被接着由均向蚀刻移除，结果为得到如第6E图所说明的结构。该绝缘体层27在该空穴33内被不对称地回蚀，亦即，其在沿该空穴33的相对侧壁具不同的程度。该绝缘体层27的不对称地回蚀的结果为部份该第一电极层18于该空穴33的上方区段再次为未被覆盖的。
该硅层34及该第一电极层18接着藉由均向蚀刻方法于该未被覆盖区域被移除，得到于第6F图所说明的排列。于该沟槽16，沿该侧壁，该第一电极层18在垂直于该基板表面的方向显现不同程度。朝向该基板2的侧边，该第一电极层18皆由该第一介电体层17绝缘。在该空穴33的方向，该第一电极层18系由该第二介电体层20绝缘，及在方沟槽区段，系由该第一绝缘体层27绝缘。该第一电极层18仅在于该基板表面的方向之其上方端点为未被覆盖的。
如第6G图所示，该第二绝缘体层24被保形地沉积于在该空穴33的所有未被覆盖的区域，结果在该空穴33开孔的方向仍为未被覆盖的该第一电极层18之区段被关闭，该第一电极层18的上方端点在该沟槽16的二侧壁被回缩回到该沟槽内的不同程度且由该介电体层17、20及24绝缘。
在下一方法步骤，该第三电极层21再次被打开。因此目的，该第一及第二绝缘体层24、27的区段(其被排列于在该第三电极层21的该空穴33的下方区域)在单单垂直进入该深度的蚀刻之非均向蚀刻方法的协助下被移除。第6H图所说明的排列以此方式得到。该空穴33被回缩回到该第三电极层21，亦即该第三电极层21在该空穴33底部为未被覆盖的。该第一电极层18及该第二电极层19的上方端点对该空穴33藉由该介电体层21、27、24及22仍为电绝缘的。
该空穴33接着以电极材料36填充，结果为该第三电极层21被加长至所说明结构的表面及可被导置在该第二电极层19的右手区段的在图中的右手侧。过多的材料于化学机械光CMP步骤之协助在该半导体基板2的表面被移除，其结果为得到于第6I图所说明的结构。
在该基板顶部侧，该第一电极层18的表面18a为未被覆盖的且该电极材料36在该基板表面亦为未被覆盖的，至该第三电极层21的电连接经由该电极材料被作动。如在图5A-5G的情况于上所述，该第二电极层19的连接在该沟槽16的下方区段或沟槽电容器被作动。
在进一步方法步骤，该第一电极层18及该第三电极层21被电连接至该半导体基板2的电活性区域。为进行此目的，必须移除分别被排列于电极层18、21或36及半导体基板2b间的该第一介电体层17的相对应区段。
为揭露该第一介电体层17及该第二绝缘体层24的相对应区段，首先，如于第6J图所说明，该第一电极层18的材料及被指定为该第三电极层21的电极材料36被再次回蚀至结构深度T4，如使用氟电浆。得到凹陷37及38，在凹陷37的情况下其侧壁由该第一介电体层17及该第二介电体层20的区段形成，及在凹陷38的情况下其侧壁由该第二绝缘体层24a、24c的区段形成。该凹陷37及38的下方终点分别由该第一电极层18的区域及被指定为该第三电极层21的电极材料36的区域形成。
该介电体层17、20及24a、24c的未被覆盖区段接着由蚀刻移除，如于第6K图所说明。在此情况下，该半导体基板2的个别接触区域39及40在凹陷37及38为未被覆盖的。该第一绝缘体层27的区段27a保留在该凹陷37、38间。
由电极材料，较佳为多晶硅，所制造的层接着被施用，由此填充该凹陷37、38，过多的材料于藉由CMP的平面化步骤自该基板表面被移除，如于第6L图所说明，在平面化后，得到传导区段23，其被排列于该第一电极层18的上方终点上，及得到传导区段26，其被排列于被指定为该第三电极层21的电极材料36上。该区段23、26再其一侧分别相邻该基板2的接触区域39及40，经由接触区域39及40可作动至如被指定为个别电容器的选择晶体管之电连接。首先传导区段23及第二传导区段26由该第一绝缘体层27的区段27a彼此电绝缘。
为绝缘该第一电极层18及该第三电极层21与该基板表面，该传导区段23及26先被回蚀至结构深度T5，如于氟电浆中。得到如于第6M图所说明填充空间41及42。
该填充空间41及42以介电体较佳为覆盖氧化物43填充，最后，进一步平面化步骤被执行。说明于第6N图的根据本发明电容器排列具被排列于相互相对侧的接触点39及40及经由此其能够产生分别至该第一电极层18及该第三电极层21的电连接。排列于内部的至该第三电极层21的接触点40在此情况下被导至排列于第6N图右手侧的该第一电极层18的调回区段上方的右手侧。在该沟槽的相对侧，至该第一电极层18的接触点40被导引出于第6N图的左手侧。所以根据本发明电容器排列的内部及外部电容器可彼此独立地被驱动。
不消说，说明于第5及6图的工作步骤仅显示根据本发明电容器装置的制造之基本特性，因而，其它绝缘层亦可被提供于该沟槽的上方区段如沟槽电容器所惯常使用，以绝缘至该第一电极层18及至该第三电极层21的上方连接与该参考电位。特别是经埋藏环管氧化物被考虑做为环管绝缘，SOI(绝缘体上晶硅)亦可被使用，其中由介电体制做的绝缘层被提供于距该基板表面一距离，该层由根据本发明电容器穿过，故至该第一电极层18及至该第三电极层21的连接被排列于该介电体层上方，然而至该第二电极层19(其系位于参考电位)被排列于低于该绝缘层。
Claims (24)
1.一种在基板(2)内或上的至少二电容器(14、15)之排列，其中该电容器(14、15)被排列为一在另一内，一外部电容器(14)至少部分围绕至少一内部电容器(15)。
2.一种在基板(2)内或上的至少二电容器(80、90)之排列，其中该电容器(80、90)被排列为至少部份一在另一上。
3.根据权利要求1或2的排列，其中该电容器(14、15)被同心地排列。
4.根据权利要求1、2或3的电容器排列，其中该电容器(14、15)具椭圆或圆形截面区段。
5.根据权利要求1、3或4的电容器排列，其中：
-该电容器排列包括二电容器，一外部电容器(14)及一内部电容器(15)被同心地一在另一内地排列及由外向内包括具厚度d1的第一介电体层(17)、具厚度d2的第一电极层(18)、具厚度d4的第二介电体层(20)、具厚度d5+d7的第二电极层(19)、具厚度d8的第三介电体层(22)及一内部第三电极层(21)，及
-该第二电极层(19)系在参考电位。
6.根据权利要求1至5中任一权利要求所述的电容器排列，其中该电容器排列形成为沟槽电容器排列。
7.根据权利要求6的电容器排列，其中该第一电极层(18)沿该沟槽(16)壁延伸超过结构深度T1及该第二电极层(19)被导引至低于在该半导体基板(2)上的该结构深度T1。
8.根据权利要求5至7中任一权利要求所述的电容器排列，其中该第一、第二及第三介电体层(17、20、22)具相同厚度。
9.根据权利要求1至7中任一权利要求所述的电容器排列，其中该外部电容器(14)及该内部电容器(15)或该下方电容器(90)及该上方电容器(80)具相同电容。
10.根据权利要求5至9中任一权利要求所述的电容器排列，其中至该第一电极层(18)的一第一接触(39)及至该第三电极层(21)的一第三接触点(40)被提供，第一及第三接触点(39、40)被排列于该沟槽周围的相对侧。
11.根据权利要求5至10中任一权利要求所述的电容器排列，其中至该第一电极层(18)的该第一接触(39)被排列于该第一电极层(18)的上方端点，该第一电极层(18)的该上方端点于相对于该第一接触点(39)的该沟槽周围的一侧关于该基板表面被回缩，故未由该第一电极(18)覆盖的区段因而在接近于该沟槽壁的上方端点产生，及至该第三电极层(21)的第三接触点(40)被导引穿过在该第一电极层(18)的上方端点的该区段至该电容器排列的外侧。
12.根据权利要求1至11中任一权利要求所述的电容器排列之制造方法，其中：
-基板(2)被提供，
-一沟槽(16)被引入该基板(2)，其形成相关于该基板(2)的沟槽壁，
-一第一介电体层(17)成形于该沟槽壁，
-一第一电极层(18)被施用于该第一介电体层(17)，该第一电极层至少部份覆盖该第一介电体层(17)，
-一第二介电体层(20)被施用于该沟槽壁，该第一电极层(18)由该第二介电体层(20)覆盖，
-一第二电极层(19)被施用于该沟槽壁及一第二接触点于第二电极层(19)及基板(2)间形成，
-该第二电极层(19)由该第三介电体层(22)完全覆盖，
-仍保留的空穴由该第三电极层(21)填充，及
-至该第一电极层(18)的一第一接触(39)及至该第三电极层(21)的一第三接触点(40)亦被制造。
13.根据权利要求12的方法，其中该沟槽(16)被引入该基板做为在该半导体基板(2)的沟槽。
14.根据权利要求12或13的方法，其中第二接触点于第二电极层(19)及基板(2)间形成系藉由下列步骤，其中：
-该第一介电体层(17)被沉积，故所有该沟槽(16)壁被覆盖，
-该第一电极层(18)被施用，使得该第一介电体层(17)完全被覆盖，
-用作第一蚀刻屏蔽(31)的一层被施用于该第一电极层(18)，该层自该沟槽开孔延伸远至结构深度T1，
-该第一电极层(18)及该第一介电体层(17)在未由该第一蚀刻屏蔽(31)覆盖的区段被移除，故在半导体基板(2)为未被覆盖的，
-该第一蚀刻屏蔽(31)被移除，且该第二介电体层(20)及该第二电极层(19)被施用于该沟槽壁。
15.根据权利要求14的方法，其中该第二电极层(19)藉由下列步骤被施用于该沟槽壁，其中
-该第二介电体层(20)被沉积使得所有该沟槽(16)壁被覆盖，
-该第二电极层的一第一部份(19a)被沉积，其完全覆盖该第二介电体层(20)，
-用做一第二蚀刻屏蔽(32)的一层被沉积于该第二电极层的第一部份(19a)，该层自该沟槽开孔延伸远至一结构深度T2，
-该半导体基板(2)在未由该第二蚀刻屏蔽(32)覆盖的区段为未被覆盖的，
-该第二蚀刻屏蔽(32)被移除，及
-该第二电极层的一第二部份(19b)被沉积，其完全覆盖该沟槽壁。
16.根据权利要求12至15中任一权利要求所述的方法，其中用做蚀刻屏蔽(31、32)的层藉由原子层沉积ALD短时间脉冲的非保形沉积被施用。
17.根据权利要求12或13的方法，其中该第二接触点系藉由下列步骤于第二电极层(19)及基板(2)间形成，其中
-该第一介电体层(17)藉由非保形方法被沉积，使得该沟槽壁被覆盖远至一结构深度T1，
-该第一电极层(18)藉由非保形方法沉积于该第一介电体层(17)上，使得该第一电极层(18)基本上延伸至结构深度T1，该第一电极层(18)未触及该沟槽壁的区段，其由该半导体基板于该结构深度T1下方形成，
-该第二介电体层藉由非保形方法被沉积，使得沟槽壁被覆盖远至一结构深度T2且低于该结构深度T2的该沟槽壁区段系由该半导体基板形成，及
-该第二电极层(19)被施用于该沟槽壁。
18.根据权利要求12至17中任一权利要求所述的方法，其中至该第一电极层(18)的第一接触及至该第三电极层(21)的第三接触点系藉由下列步骤被制造，其中
-该第三电极层(21)被尽可能移除至一结构深度T3，及
-该第三介电体层(22)及该第二电极层(19)被尽可能移除至结构深度T3，使得至该基板表面为开放的空穴(33)于该沟槽(16)上方区段得到，
-一第一绝缘体层(27)被施用于该空穴(33)的区域，
-该第一绝缘层(27)、该第二介电体层(20)及该第一电极层(18)以区段在排列于在空穴的侧边区域的区段被移除，
-第二绝缘层(24)被施用于该空穴(33)，其覆盖所有该空穴(33)区域，
--该第一绝缘层(27)及第二绝缘层(24)在相对于该空穴(33)开孔的该空穴(33)下方区域的区段被移除，使得该第三电极层(21)为未被覆盖的区段，
-该空穴(33)以电极材料(36)填充，由此加长该第三电极层(21)，及
-排列于第一电极层(18)及半导体基板(2)间及在第三电极层(21)及半导体基板(2)间的该介电体层的区段被移除，及在该第一电极层(18)及半导体基板(2)间及在第三电极层(21)及半导体基板(2)间的电传导连接被制造以得到至该第一电极层(18)的第一接触点(39)及至该第三电极层(21)的第三接触点(40)。
19.根据权利要求18的方法，其中为制造在该第一电极层(18)及半导体基板(2)间的第一接触点(39)，及在第三电极层(21)及半导体基板(2)间的第三接触点(40)，该第一电极层(18)及该第三电极层(21)被回蚀至一结构深度T4，使得得到凹陷(37、38)，其侧边区域系由介电体层的区段形成，
-在该凹陷(37、38)的侧壁为自由的介电体层以区段被移除，因而得到该半导体基板(2)为未被覆盖的区域，及
-由电极材料(23、26)制造的层被施用。
20.根据权利要求19的方法，其中，在由电极材料(23、26)所制造的层之沉积后，由电极材料(23、26)所制造的层被回蚀至一结构深度T5，由此得到一种填充空间(41、42)，及该填充空间(41、42)以介电体(43)填充。
21.根据权利要求18的方法，其中该第一绝缘(27)及该第二介电体层(20)在排列于在空穴(33)的侧边区域的区段被移除，其系藉由下列步骤，其中
-覆盖在该空穴(33)的内部的该第一绝缘体层(27)及用做蚀刻屏蔽的层被沉积，
-用做蚀刻屏蔽的该层(34)在该空穴(33)的侧部区域的区段被移除，
-该第一绝缘(27)及该第二介电体层(20)被移除于该区段，及
-用做蚀刻屏蔽的该层(34)被移除。
22.根据权利要求21的方法，其中，为在该空穴(33)的侧部区域的区段移除用做蚀刻屏蔽的该层(34)，指引于该区段的离子束被使用及用做蚀刻屏蔽的该层(34)的区段由离子束蚀刻(IBE)移除。
23.根据权利要求21或22的方法，其中用做蚀刻屏蔽的该层系由硅建构。
24.一种在基板(2)的二电容器(14、15)之排列，其中一外部电容器(14)及一内部电容器(15)被排列为一在另一内及下列由外向内被提供：一第一介电体层(17)、一第一电极层(18)、一第二介电体层(20)、一第二电极层(19)、一第三介电体层(22)及一内部第三电极层(21)，其中该第一电极层(18)沿提供于该基板(2)的沟槽(16)壁在一结构深度T1上方延伸及该第二电极层(19)被导引低于该结构深度T1至该半导体基板(2)上且位于参考电位。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10308888A DE10308888B4 (de) | 2003-02-28 | 2003-02-28 | Anordnung von Kondensatoren zur Erhöhung der Speicherkapazität in einem Halbleitersubstrat und Verfahren zur Herstellung einer Anordnung |
| DE10308888.1 | 2003-02-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1531096A true CN1531096A (zh) | 2004-09-22 |
| CN100369256C CN100369256C (zh) | 2008-02-13 |
Family
ID=32842044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100082544A Expired - Fee Related CN100369256C (zh) | 2003-02-28 | 2004-02-28 | 半导体基板中增加储存电容之电容器排列 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7138677B2 (zh) |
| CN (1) | CN100369256C (zh) |
| DE (1) | DE10308888B4 (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004052626B3 (de) * | 2004-10-29 | 2006-08-03 | Infineon Technologies Ag | Verfahren zum Bestimmen einer Kantenabdeckung bei Beschichtungsprozessen und Vorrichtung zur Durchführung des Verfahrens |
| DE102004060569A1 (de) * | 2004-12-16 | 2006-06-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines Doppelkondensators, welcher aus einem inneren und einem äußeren Kondensator besteht, in einem einzigen Graben und ein solcher Doppelkondensator |
| WO2007054858A2 (en) * | 2005-11-08 | 2007-05-18 | Nxp B.V. | Integrated capacitor arrangement for ultrahigh capacitance values |
| KR100843711B1 (ko) * | 2007-02-23 | 2008-07-04 | 삼성전자주식회사 | 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법 |
| WO2008139392A2 (en) * | 2007-05-10 | 2008-11-20 | Nxp B.V. | Dc-to-dc converter comprising a reconfigurable capacitor unit |
| US20090141426A1 (en) * | 2007-11-29 | 2009-06-04 | Cheol-Seong Hwang | Thin film multi-layered ceramic capacitor and method of fabricating the same |
| US7888723B2 (en) * | 2008-01-18 | 2011-02-15 | International Business Machines Corporation | Deep trench capacitor in a SOI substrate having a laterally protruding buried strap |
| US7943474B2 (en) * | 2009-02-24 | 2011-05-17 | International Business Machines Corporation | EDRAM including metal plates |
| JP2011035108A (ja) * | 2009-07-31 | 2011-02-17 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8492818B2 (en) | 2010-09-14 | 2013-07-23 | International Business Machines Corporation | High capacitance trench capacitor |
| US10297459B2 (en) | 2013-09-20 | 2019-05-21 | Lam Research Corporation | Technique to deposit sidewall passivation for high aspect ratio cylinder etch |
| US9887097B2 (en) | 2014-12-04 | 2018-02-06 | Lam Research Corporation | Technique to deposit sidewall passivation for high aspect ratio cylinder etch |
| US9620377B2 (en) | 2014-12-04 | 2017-04-11 | Lab Research Corporation | Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch |
| US10170324B2 (en) | 2014-12-04 | 2019-01-01 | Lam Research Corporation | Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch |
| US9384998B2 (en) | 2014-12-04 | 2016-07-05 | Lam Research Corporation | Technique to deposit sidewall passivation for high aspect ratio cylinder etch |
| US9543148B1 (en) | 2015-09-01 | 2017-01-10 | Lam Research Corporation | Mask shrink layer for high aspect ratio dielectric etch |
| US10276398B2 (en) * | 2017-08-02 | 2019-04-30 | Lam Research Corporation | High aspect ratio selective lateral etch using cyclic passivation and etching |
| US10658174B2 (en) | 2017-11-21 | 2020-05-19 | Lam Research Corporation | Atomic layer deposition and etch for reducing roughness |
| WO2020025995A1 (ja) * | 2018-08-01 | 2020-02-06 | 日産自動車株式会社 | 半導体装置、パワーモジュール及び半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3793475A (en) * | 1972-07-10 | 1974-02-19 | Nuclear Chicago Corp | Dielectric system for a high voltage power transmission cable and termination |
| US5354701A (en) * | 1991-04-18 | 1994-10-11 | Industrial Technology Research Institute | Doubled stacked trench capacitor DRAM and method of fabricating |
| JP2906807B2 (ja) * | 1992-03-04 | 1999-06-21 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
| FR2705492B1 (fr) * | 1993-05-13 | 1995-06-30 | Gec Alsthom T & D Sa | Condensateur à haute stabilité thermique. |
| TW297948B (en) * | 1996-08-16 | 1997-02-11 | United Microelectronics Corp | Memory cell structure of DRAM |
| TW427012B (en) * | 1996-08-16 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of double-combined capacitor DRAM cells |
| JP3183243B2 (ja) | 1998-02-25 | 2001-07-09 | 日本電気株式会社 | 薄膜キャパシタ及びその製造方法 |
| EP0954030A1 (de) * | 1998-04-30 | 1999-11-03 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Kondensators für eine Halbleiter-Speicheranordnung |
| US6261895B1 (en) * | 1999-01-04 | 2001-07-17 | International Business Machines Corporation | Polysilicon capacitor having large capacitance and low resistance and process for forming the capacitor |
-
2003
- 2003-02-28 DE DE10308888A patent/DE10308888B4/de not_active Expired - Fee Related
-
2004
- 2004-02-27 US US10/787,934 patent/US7138677B2/en not_active Expired - Fee Related
- 2004-02-28 CN CNB2004100082544A patent/CN100369256C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10308888A1 (de) | 2004-09-09 |
| CN100369256C (zh) | 2008-02-13 |
| DE10308888B4 (de) | 2006-12-28 |
| US20040228067A1 (en) | 2004-11-18 |
| US7138677B2 (en) | 2006-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1531096A (zh) | 半导体基板中增加储存电容之电容器排列 | |
| CN1152433C (zh) | 半导体器件及其制造方法 | |
| CN100336227C (zh) | 存储单元阵列位线的制法、存储单元阵列及其制造方法 | |
| CN1045349C (zh) | 具有覆埋位线元件的半导体器件及其制备方法 | |
| CN1290195C (zh) | 半导体装置及其制造方法 | |
| CN1292483C (zh) | 半导体器件及其制造方法 | |
| CN1197161C (zh) | 带有竖直晶体管和掩埋字线的半导体器件 | |
| CN1278384C (zh) | 制造半导体器件的方法 | |
| CN1655364A (zh) | 晶体管结构、存储单元及其阵列、及存储器制造方法 | |
| CN1819205A (zh) | 晶体管阵列及制造垂直沟道晶体管阵列的方法 | |
| CN101044615A (zh) | 具有垂直u形晶体管的dram单元 | |
| CN1945829A (zh) | 单一电晶体型和巨集电晶体型的半导体装置的制造方法与结构 | |
| CN1893082A (zh) | 存储单元阵列及其形成方法 | |
| CN1638131A (zh) | 具有阶梯状柱形结构的电容器的半导体器件及其制造方法 | |
| CN1181534C (zh) | 半导体装置的制造方法 | |
| CN1858900A (zh) | 在存储器件中制造三沟道晶体管的方法 | |
| CN1767205A (zh) | 包括高k－介质材料的半导体器件及其形成方法 | |
| CN1705128A (zh) | 半导体器件及制造该半导体器件的方法 | |
| CN1909211A (zh) | 非易失性存储器件及其制造方法 | |
| CN1812107A (zh) | 半导体器件和半导体器件的制造方法 | |
| CN1812106A (zh) | 半导体存储装置及其制造方法 | |
| CN1498424A (zh) | 半导体存储器件及其制造方法 | |
| CN1913161A (zh) | 连接结构及用于制造其的方法 | |
| CN101075618A (zh) | 非易失性存储器单元阵列 | |
| CN1184690C (zh) | 用于存储单元的圆柱形存储电容器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080213 |