CN1538527A - 浮栅存储器单元的半导体存储器阵列 - Google Patents

浮栅存储器单元的半导体存储器阵列 Download PDF

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Abstract

一种浮栅存储器单元阵列，其中沟渠是形成于半导体基板的表面内。源极及漏极区域分别于沟渠下方，沿著基板的表面形成，在源极区域及漏极区域之间具有非线性通道区域。浮栅具有位在沟渠内的下部，以及位在基板上方的上部，且具有与基板表面平行延伸的侧向突出物。侧向突出物是藉由将一空穴蚀刻入牺牲层之暴露端内，并充填多晶硅所形成。控制栅是围绕著侧向突出物形成并与其绝缘。沟渠侧壁与基板表面以一锐角相接合，形成一指向浮栅且在与侧向突出物相对之方向上的尖锐边缘。

Description

浮栅存储器单元的半导体存储器阵列
技术领域
本发明关于一种形成浮栅存储器单元之半导体存储器阵列的自行对准方法。本发明亦关于前述形式之浮栅存储器单元的半导体存储器阵列。
背景技术
利用浮栅以储存该浮栅上的电荷的非挥发性半导体存储器单元，以及形成于半导体基板中之此类非挥发性存储器单元的存储器阵列为习知技术领域中已知者。一般而言，此类浮栅存储器单元已制成分裂栅形式或堆叠栅形式。
半导体浮栅存储器单元阵列之可制造性已面临的问题之一为例如源极、漏极、控制栅及浮栅等不同元件的对准。因为半导体积体化的设计规则减少，减小最小的平版印刷组件，对于精确对准的需求变得更重要。各种不同部件的对准亦决定半导体产品制造的产率。
自行对准为习知技术中众所皆知的技术。自行对准意指加工涉及一或多种材料之一者或多个步骤的作用，以致于在该步骤加工中组件彼此自动对准。因此，本发明使用自行对准的技术，以达成制造浮栅存储器单元形式的半导体存储器阵列。
对于缩小存储器单元阵列之尺寸的需求仍持续不断，以致能使单一晶圆上存储器单元数目最大化。已知形成成对的存储器单元，利用每一对共享一单一源极区域，以及邻近对的单元共享一共同的漏极区域，减小存储器单元阵列的尺寸。然而，阵列的大面积一般是留给位元线连接至漏极区域。位元线区域一般由界于存储器单元对之间的接触开口，以及接触点至字线之间的间距所占据，该间距是强硬地依平版印刷世代，接触对准，以及接触完整性而定。此外，字线电晶体是保留显著的空间，该空间的尺寸是由平版印刷世代及接合比例描绘所设定。
传统上，所形成之浮栅具有面对控制栅之尖锐边缘，以增进Fowler-Nordheim穿隧效应，其是在抹除操作期间，用于使电子离开浮栅。尖锐边缘一般是藉由以不均匀的方法，氧化或部分蚀刻多晶硅浮栅的上部表面所形成。为了增进氧化处理，多晶硅浮栅一般是经过稍微掺杂，以避免形成大颗粒。然而，因为浮栅的尺寸愈来愈小，与浮栅的整体尺寸相较，多晶硅的颗粒(其由于氧化处理的热循环而变大)在尺寸上变得显著。相对于浮栅尺寸的大颗粒尺寸造成尖锐边缘不均一地形成，其危及浮栅的操作及功能性。
习知技术对于改良存储器单元阵列的编程效率亦有需求。第1图例示说明一众所周知之分裂栅非挥发性存储器单元设计，其包括一浮栅1及一控制栅2，其藉由绝缘材料3而彼此绝缘且形成在基板基板4上。源极区域5及漏极区域6是形成基板4中，具有位于此源极区域5及此漏极区域6之间的通道区域。在习用的编程方法中，通道区域中的电子以与浮栅1平行的路径，自漏极6流向源极5，其中相对少数的经加热电子射入至浮栅。估计的编程效率(经射入之电子数与电子总数的比值)据估计为约1/1000。
习知技术对于增加存储器单元阵列之抹除效率及可信赖性亦有需求。对抹除存储器单元而言，如第1图所示，增加控制栅2之电子电位直至浮栅1上的电子自浮栅1之尖锐尖端7经由绝缘材料3穿隧，经由Fowler-Nordheim穿隧作用至控制栅2上。
然而，界于浮栅尖端7及邻近控制栅表面9的电场线8是不对称的，与接近控制栅表面9处相较，接近浮栅尖端7处的电场线密度较强。由于过大的电场产生的缺陷及氧化物降解倾向发生在电场线密度最大的绝缘材料3中。因此，接近浮栅尖端7的不对称电场线限制可使用于抹除存储器单元的最大电压，且限制存储器单元尺寸的可扩展性。
习知技术对于具有显著减小之单元尺寸，同时可提供增进之编程及抹除效率及存储器单元的可信赖性的非挥发性、浮栅型存储器单元阵列仍有需求。
发明内容
本发明藉由提供形成具有减小尺寸及新颖结构之存储器单元的自行对准方法，以及由该存储器单元形成的存储器单元阵列，以解决上述问题。
本发明为一种电气地可编程以及可抹除的存储器装置，其包括一半导体材料基板，该基板具有第一导电性形式及一表面；一沟渠，其形成于该基板之该表面中；第一隔开区域及第二隔开区域，其形成于基板内并具有第二导电性形式，在第一隔开区域及第二隔开区域之间，具有形成于基板内的通道区域，其中该第一隔开区域是形成在该沟渠下方，以及该通道区域包括实质上沿著沟渠侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；导电性浮栅，其具有上部及下部，其中该下部是位在邻近且与通道区域第一部分绝缘的沟渠内，以及其中该上部是在基板表面上方延伸并包括一侧向突出物，该侧向突出物在一与基板表面实质平行之方向上延伸；以及导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘，且为侧向地邻近该浮栅之侧向突出物而设置并与其绝缘。
于本发明之另一方面，本发明为一种电气地可编程以及可抹除的存储器装置的阵列，其包括一半导体材料基板，该基板具有第一导电性形式及一表面；隔开的隔离区域，其是形成在基板上，其是实质上彼此平行且在第一方向上延伸，具有界于每对邻近隔离区域之间的有源区域，以及每一有源区域包括多数存储器单元。每一存储器单元包括形成于基板表面内的沟渠；第一及第二隔开区域，其形成于基板内并具有第二导电形式，在该第一及第二隔开区域之间，具有形成于基板内的通道区域，其中该第一隔开区域是形成在该沟渠下方，以及该通道区域包括实质上沿著沟渠侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；导电性浮栅，其具有上部及下部，其中该下部是位在邻近且与通道区域第一部分绝缘的沟渠内，以及其中该上部是在基板表面上方延伸并包括一侧向突出物，该侧向突出物在一与基板表面呈实质平行之方向上延伸；以及导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘，且为侧向地邻近该浮栅之侧向突出物而设置并与其绝缘。
本发明之其他目的及特征将藉由回顾说明书、权利要求书及後附图式而彰显。
附图说明
第1图为习知非挥发性存储器单元的截面图。
第2A图为使用于本发明之方法之第一步骤以形成隔离区域的半导体基板的顶视图；
第2B图为沿著线2B-2B所得第2A图之结构的截面图，显示本发明的最初加工步骤；
第2C图为显示加工第2B图之结构的下一步骤的结构顶视图，其中已界定隔离区域；
第2D图为沿著线2D-2D所得第2C图之结构的截面图，显示形成于结构中的隔离沟渠；
第2E图为第2D图中结构的截面图，显示在隔离沟渠中材料之隔离部分组件单元的形成；
第2F图为第2E图中结构的截面图，显示隔离区域的最终结构；
第3A-3N图为沿著线3A-3A所得之第2F图中半导体结构的截面图，依序显示加工本发明之浮栅存储器单元之非挥发性存储器阵列之半导体结构的步骤；
第4图为本发明之存储器单元阵列的顶部平面图；
第5A图为例示说明浮栅之顶部表面的部分截面图；以及
第5B图为例示说明可由定时的多晶硅蚀刻方法所得之浮栅顶部表面的各种不同可能形状的部分截面图。
具体实施方式
本发明之方法是例示说明于第2A至2F图及第3A至3N图(其显示制造本发明之存储器单元阵列的加工步骤)。此方法以半导体基板10开始，该基板较佳为P型且为习知技术中众所皆知者。下文中所描述之层厚度将视设计规则及工艺技术世代而定。在本文中所描述者为0.10微米工艺。然而，熟习该项技术者应了解到，本发明并不拘限于任何特定的工艺技术世代，也不受限于任何下文中所描述之工艺参数的任何特定数值。
隔离区域的形成
第2A至2F图例示说明众所周知之在基板上形成隔离区域的STI方法。参考第2A图，其中显示出半导体基板10(或半导体井)的顶部平面图，其较佳为P型且为习知技术领域中众所皆知者。第一材料层12及第二材料层14是形成(例如生长或沉积)在基板上。举例而言，第一材料层12可为二氧化硅(在下文中称为″氧化物″)，其藉由任何例如氧化作用或氧化物沉积作用(例如化学汽相沉积法或CVD)等众所皆知的技术，形成在基板10上，以达到约85之厚度。第二材料层14可为氮化硅(在下文中称为″氮化物″)，其是形成在氧化物层12上，较佳是藉由CVD形成(例如达到约1400之厚度)。第2B图例示说明所得结构的截面图。
一旦第一材料层12及第二材料层14已形成，将适当的光阻材料16施用在氮化物层14上并进行掩模步骤，以选择性地自如第2C图所示之延伸于Y方向或纵向的特定区域(条带18)移除光阻材料。当移除光阻材料16时，利用标准蚀刻技术(亦即各向异性氮化物及氧化物蚀刻方法)，蚀刻去除条带18中暴露的氮化物层14及氧化物层12，以形成结构中的沟渠20。界于邻近条带18之间的距离W可小至如同所使用之方法的最小平版印刷元件一般。接著使用硅蚀刻方法使沟渠20向下延伸至硅基板10内(例如达到约0.3μm的深度)，如第2D图所示。该处未移除光阻16，保有氮化物层14及氧化物层12。目前例示说明于第2D图的所得结果，界定交错有隔离区域24之有源区域22。
将此结构进一步加工以去除余留的光阻16。接著，藉由沉积厚氧化物层，使例如二氧化硅之隔离材料形成于沟渠20中，接著藉由化学机械抛光或CMP蚀刻(使用氮化物层14作为蚀刻终止层)，以去除除了沟渠20中的氧化物部分组件单元26之外的氧化物层，如第2E图所示。接著利用氮化物/氧化物蚀刻方法，去除余留的氮化物及氧化物层14/12，留下沿著隔离区域24延伸的STI氧化物部分组件单元26，如第2F图所示。
上述之STI隔离方法为形成隔离区域24的较佳方法。然而，众所周知的LOCOS隔离方法(例如凹陷式LOCOS(recessed LOCOS)，多缓冲LOCOS(poly buffered LOCOS)等)，可替换使用，其中沟渠20可未延伸至基板内，以及隔离材料可形成在基板表面之条带区域18中(例如使用氧化方法)。
第2A至2F图例示说明基板之存储器单元阵列区域，其中存储器单元之行列将形成在由隔离区域24所分隔的有源区域22中。应注意的是，基板10亦包括至少一周围区域，其中形成将用于操作形成于存储器单元阵列区域中的存储器单元的控制电路。较佳地，在进行与上述相同之STI或LOCOS方法期间，隔离部分组件单元26亦形成在周围区域中。
存储器单元的形成
依下文所述进一步加工第2F图所显示的结构。第3A至3N图显示有源区域22之结构的截面，其是以与第2F图呈直角的观察角度观之(沿著如第2C及2F图所示之线3A-3A观之)，因为本发明之方法中的下述步骤是同时对此二区域进行。
在基板上形成一对牺牲材料层28及30，如第3A图所示。较佳地，层28为氮化物，其可藉由例如LPCVD(低压化学汽相沉积法)来形成，具有厚度T1(例如60至80)。较佳地，层30为氧化物，其可藉由例如TEOS(四乙基邻硅酸盐)或BSG(硼硅酸盐玻璃)或BPSG(磷/硼磷-硅酸盐)来形成，具有厚度T2(例如50至100)。基板10之有源区域部分可于层28(以及可能的话在层30)形成後掺杂，使存储器装置之单元阵列部分，相对于周围区域28，能达到更好的独立控制。此类掺杂一般是称为Vt注入或单元井注入，且为习知技术领域中众所皆周知者。在注入期间，周围区域是由光阻保护，该光阻层是沉积在整个结构上且只有自基板之存储器单元阵列区域去除。于此任择之Vt注入後，在氧化物层30上形成厚层之硬质掩模材料32(例如厚度2000至3100的氮化物)。所得有源区域结构如第3A图所示。
多数平行的第二沟渠34是藉由在氮化物层32上施用一光阻(掩模)材料，并接著进行掩模步骤以自所选择之平行条带区域(其与隔离区域24垂直)移除光阻，以形成在氮化物层32内。各向异性氮化物蚀刻是用于移除条带区域中氮化物层32的暴露部分，留下向下延伸至氧化物层30且暴露该氧化物层30的第二沟渠34。接著进行各向异性氧化物及氮化物蚀刻以去除位在第二沟渠34底部的氧化物层30及氮化物层28之暴露部分，使基板10之部分暴露。接著使用硅各向异性蚀刻方法，使第二沟渠34向下延伸入基板10(举例而言，向下深度约一元件尺寸深度，例如利用0.15um技术至约0.15um深度)。第3B图显示移除光阻後所得的结构。
接著使用热氧化方法，沿著第二沟渠34中基板10之暴露部分，形成牺牲氧化物层36(例如厚度200-600)。此氧化方法使基板边缘38锐化(此时第二沟渠基板侧壁与基板的上表面呈锐角接合-小于90度)，因为氮化物层28使氧化方法对接近基板上表面之基板侧壁的影响减小。所得结构如第3C图所示。
进行选择性、各向同性氧化物蚀刻，例如湿式氧化物蚀刻，以移除任何蚀刻损害及来自第二沟渠34之暴露基板材料的污染。此氧化物蚀刻亦移除氧化物层30的暴露末端部分(与第二沟渠34接合处)，形成侧向远离第二沟渠34延伸的凹穴40，如第3D图所示。凹穴40的形成为自限性方法，其中氧化物蚀刻仅侧向地延伸入氧化物层30一特定距离(依氧化物层30的厚度而定)并接著主要停止移除氧化物。凹穴40在氧化物层30中的尺寸及深度是以氧化物层30的厚度T2表示(亦即厚度T2愈大，凹穴40的尺寸及深度愈大)。因此可藉由选择具有所欲厚度T2之氧化物层30来精确地且可重覆地控制凹穴40的尺寸及深度。
利用第二热氧化方法，沿著基板10中的第二沟渠34的暴露侧壁及底壁形成另一氧化物层42(例如厚度60-80)。此接续的氧化方法进一步增进尖锐边缘38的尖锐度及尺寸，其中第二沟渠基板侧壁较佳与基板的上表面呈显著小于90度的角度接合(例如70-85度)。另一Vt注入或单元井注入可在此时进行，因为只有基板未受到氮化物层32保护的部分为第二沟渠34中的此等部分。所得结构如第3E图所示。应注意的是，若有需要的话，尖锐边缘38的尖锐度可藉由进行额外的氧化物蚀刻及氧化方法来进一步增进。
接著在结构(例如As或P之原位杂掺杂，厚度200至500)进行掺杂之多晶硅层44(在下文中称为″多晶″)，其沿著第二沟渠34的壁及底部表面排列并充填凹穴40，如第3F图所示。接著在结构上沉积未掺杂之多晶硅厚层，接著平坦化多晶蚀刻(例如CMP，使用氮化物层32作为蚀刻挡止层)，其利用多晶部分组件单元46充填第二沟渠34。所得结果如第3G图所示。
接下来在结构上进行多晶蚀刻方法，以使多晶层44及多晶部分组件单元66的顶部凹入每一第二沟渠34中。多晶蚀刻较佳为一定时的蚀刻方法，其降低位在氮化物层32之顶部下方之多晶部分组件单元46的高度，但较佳地在氧化物层30之上部表面上具有至少300。因为蚀刻掺杂之多晶硅比蚀刻未掺杂之多晶硅快，多晶层44之上部表面44a是向下蚀刻至低于多晶部分组件单元46的上部表面46a(例如当上部表面44a延伸远离上部表面46a时向下倾斜)，如第3H图所示。利用热氧化方法增进上部表面44a的倾斜度，其在多晶层44及多晶部分组件单元46上的形成氧化物层48。因为蚀刻掺杂之多晶硅氧化物比蚀刻未掺杂之多晶硅快，增进上部表面44a的倾斜度。所得结构如第3I图所示。
接著沿著第二沟渠34中的氮化物层32形成间隙壁50。间隙壁的形成为习知技术领域中众所皆知者，且涉及在一结构之轮廓上形成材料的沉积，接著进行各向异性蚀刻方法，藉此自结构之水平表面上移除材料，同时使材料大部分完整地保持在结构之垂直位向表面上。在此具体实施例中，间隙壁50是藉由在整个结构上沉积一材料层(例如氧化物)，接著进行各向异性氧化物蚀刻方法，例如众所皆知之反应性离子蚀刻(RIE)，移除除了间隙壁50之外的沉积氧化物层。氧化物蚀刻亦移除氧化物层48之中心部分，以暴露每一第二沟渠34中多晶部分组件单元46的中心部分。接著进行各向异性多晶蚀刻，其移除多晶部分组件单元46之暴露的中心部分以及未受氧化物间隙壁50保护的多晶层44，在每一第二沟渠34中留下成对相对的多晶部分组件单元46b，以及在第一第二沟渠34中留下氧化物层42之暴露的中心部分。所得结构如第3J图所示。
接著利用绝缘沉积及各向异性回蚀方法，沿著多晶部分组件单元46b之暴露侧及多晶层44之暴露末端部分，形成绝缘层52(例如厚度150)。绝缘层52可利用任何适当的绝缘材料来形成(例如ONO-氧化物/氮化物/氧化物，或其他高介电材料)。较佳地，绝缘材料为氧化物，以致于氧化物沉积/蚀刻方法亦使每一第二沟渠34之底部的氧化物层42的暴露部分的部分或完全移除。接著横越结构的表面进行适当的离子注入作用(以及可能的退火)，以在第二沟渠34之底部的暴露基板部分形成第一(源极)区域54。源极区域54是与第二沟渠34自行对准，且具有与基板或基板井(例如P型)的第一导电形式不同的第二导电形式(例如N型)。离子对于氮化物层32无显著影响。若有需要的话，进行各向异性氧化物蚀刻，移除任何在第二沟渠34之底部上的暴露氧化物，以确保暴露基板。利用一多晶沉积步骤(较佳为原位掺杂)，接著利用多晶CMP蚀刻(使用氮化物层32是为蚀刻挡止层)，以多晶部分组件单元56充填第二沟渠34。所得结构如第3K图所示。
接著进行氮化物及氧化物蚀刻，其移除氮化物层32/28及氧化物层30。接著藉由热氧化方法、氧化物沉积法或二者兼施，在多晶层44上及基板10之暴露部分上形成穿隧氧化物层58。此氧化物形成步骤亦在多晶部分组件单元56之暴露的顶部表面上形成氧化物层60(例如厚度大于400)。利用多晶沉积步骤，在整个结构上形成多晶层62(例如厚度约500，较佳为原位掺杂)，其接着藉由另一沉积步骤，在整个多晶层62上形成金属化多晶硅层64。接著在整个结构上沉积光阻，并回蚀留下光阻层66(例如厚度800-1200)，该光阻所沉积的上部表面较佳不高于氧化物层60，使此等多晶层62/64的部分暴露向上延伸并在多晶部分组件单元56上。接著利用多晶蚀刻方法移除设置在多晶部分组件单元56上的多晶层62/64之暴露部分，以及邻近氧化物间隙壁50之向下低于多晶部分组件单元56之顶部的此等多晶层的凹入部分，但较佳为高于氧化物层58的顶部。所得结构如第3L图所示。
于移除光阻66之後，藉由在结构上沉积一氮化物层(例如厚度1300至1500)，接着进行留下氮化物间隙壁68(例如～1300宽度)之各向异性氮化物蚀刻，形成靠抵氧化物间隙壁50(以及在多晶层62/64部分上的)氮化物间隙壁68。接著利用各向异性多晶蚀刻，移除多晶层62/64的暴露部分(亦即未受到氮化物间隙壁68保护的部分)。接著藉由沉积一氮化物层(例如经由CVD形成200-300之厚度)，以及接着进行各向异性氮化物蚀刻，形成靠抵氮化物间隙壁68及多晶层62/64之暴露末端部分的绝缘(例如氮化物)间隙壁70。使用适当之离子注入(及退火)，在邻接氮化物间隙壁70之暴露基板中形成第二(漏极)区域72。可利用任择的金属化步骤(未显示)，藉由在结构上沉积例如钨、钴、钛、镍、铂或钼等金属，并将结构退火以容许在基板10之表面进行硅化反应，在漏极区域72上形成导电性金属化硅(硅化物)。接著在整个结构上形成绝缘材料74，例如ILD(中间层介电物)，接著进行回流及平坦化蚀刻方法(例如利用氮化物间隙壁68作为蚀刻终止层之CMP蚀刻)。接著使用氧化物蚀刻以移除多晶部分组件单元56上的氧化物层60。接著利用多晶蚀刻，以及利用沉积在结构上的钨/钛-氮化物88(例如藉由CVD)来取代，以及回蚀(较佳地凹入低于氧化物间隙壁50之顶部)，以移除多晶部分组件单元56之暴露上部(界于氧化物间隙壁50之间)。所得结果如第3M图所示。
接著在结构上形成另一绝缘材料层(例如ILD)78。较佳地利用双镶嵌金属化反应法，其包括应用仅使漏极区域72暴露的第一接触掩模，接著利用ILD蚀刻，形成通过绝缘层78/74之接触开口以暴露漏极区域72。接著利用金属沉积作用及回蚀方法，以导体金属(例如钨及钼等)充填接触开口，形成电气地连接至漏极区域72的金属接触点80，以及将每一有源区域22中所有金属接触点80连接在一起的金属接触线82。最後的有源区域存储器单元结构是例示说明于第3N图中。
如第3N图所示，本发明之方法形成彼此成镜像反射的成对存储器单元，具有形成在多晶部分组件单元56之每一侧上的存储器单元。对每一存储器单元而言，第一及第二区域54/72分别形成源极及漏极区域(虽然熟习该项技术者已知在操作中源极及漏极可转换)。每一存储器单元中的通道区域84是界定于基板之界于源极及漏极54/72中间的表面部分中。每一通道区域84包括二个以约呈直角之角度接合的部分，具有沿著经充填之第二沟渠34的垂直壁延伸的第一(垂直)部分84a，以及延伸于经充填之第二沟渠34的侧壁及漏极区域72之间延伸的第二(水平)部分84b。在此情况下，源极区域54未完全占据第二沟渠34下方的基板，通道区域包括第三部分84c，其自通道区域垂直部分84a延伸至源极区域54。每对存储器单元共享一共同的源极区域54，其位在经充填之第二沟渠34的下方，且与多晶部分组件单元56电气接触。类似地，每一漏极区域72在来自不同之镜像反射的存储器单元组的邻近存储器单元之间被共享。
对每一存储器单元而言，多晶层44及多晶部分组件单元46b构成浮栅，其是设置于邻近通道区域部分84a/84c以及藉由氧化物层42与该通道区域部分绝缘，以及设置于邻近(源极)多晶部分组件单元56且藉由氧化物层52与该部分组件单元绝缘。多晶部分组件单元62/64构成每一存储器单元的控制栅，该等组件单元设置在通道区域部分84b上且邻近浮栅44/46a，并藉由氧化物层58与该通道区域及浮栅绝缘。
每一浮栅44/46a包括延伸直至基板表面(以及基板10之相对锐化边缘38)的下部，以及在基板表面上方延伸的上部。每一浮栅上部包括一侧向突出物44b(其藉由充填牺牲氧化物层30中的凹穴40所形成)，其在平行基板表面之方向上侧向延伸且平行用于编程存储器单元的通道区域84b。对每一存储器单元而言，侧向突出物44b之尖端44c所指方向与基板边缘38所指方向相对。控制栅62/64包括环绕浮栅侧向突出物44b且均一地与其绝缘的侧向凹穴62a。使控制栅侧向凹穴62a与浮栅侧向突出物44b绝缘的氧化物层58是提供二者之间的Fowler-Nordheim穿隧效应的路径。多晶部分组件单元56各自沿著二浮栅44/46b延伸并藉由(氧化物层52)与该等浮栅44/46b绝缘，以增进之间的电压耦合。
第4图为所得结构之顶视图。接触点80及接触线82形成导电性漏极(位元)线，其在每一有源区域22中将所有漏极区域72电气连接在一起。控制栅62/64是以导电性控制栅(字元)线的方式连续地形成，其各自延伸横越该有源及隔离区域22/24，以供电气地连接每一排存储器单元中的所有控制栅。上述方法不会产生延伸横越隔离区域24的源极区域54(其可藉由在离子注入之前，自第二沟渠34之隔离区域部分移除STI绝缘材料而容易地形成)。然而，多晶部分组件单元56(其与源极区域54电气接触)是以横越隔离区域至邻近有源区域的方式连续地形成，且形成导电性源极线，其各自将每一排成对存储器单元中所有源极区域54电气地连接在一起。
存储器单元的操作
现在将描述存储器单元的操作。此类存储器单元的操作及操作理论亦描述于美国专利第5,572,054号中，其关于非挥发性存储器单元之操作及操作理论的揭露内容是并入本文中以供参考，该非挥发性存储器单元具有浮栅及控制栅、浮栅至控制栅的穿隧作用，以及藉此形成之存储器单元阵列。
为了最初抹除在任何选定之有源区域22内的选择之存储器单元，对源极54及漏极72同时施予一接地电位。″源极″及″漏极″二词在MOS操作中是可相互交换的。在下述操作中，不管电子操作，″源极″特别意指区域54及″漏极″特别意指区域72。对控制栅62/64施予高正电压(例如+8伏特)。在浮栅44/46b上的电子是透过Fowler-Nordheim穿隧机制自浮栅侧向突出物44b，经由氧化物层58，穿隧至控制栅62/64之凹穴62a部分，留下带正电的浮栅44/46b。藉由突出物44b之尖端44c的尖锐度(以及因此凹穴62a形状的对应尖锐度)来增进穿隧作用。横越氧化物层58电场线密度比习知设计更均一，使氧化物层58具有均一的厚度以及侧向突出物/凹穴具有相配合的形状。应注意到的是，因为每一控制栅62/64以连续字元线的方式延伸横越有源及隔离区域，在每一有源区去中的一存储器单元是同时″抹除″。
当欲将选择之存储器单元编程时，将一小电压(例如0.5至1.0V)施予至漏极区域72。将接近MOS结构之阈值电压之一者正电压(约+1.4伏特)施予至其控制栅62/64。将正高电压(例如约5或6伏特)施予至其源极区域54。藉由漏极区域72产生之电子将由该漏极区域，经由深入消耗通道区域84之水平部分84b，流向源极区域54。当电子达到通道区域104之垂直部分84a时，将看到浮栅44/46b之高电压(因为浮栅是强力地电容(电压)耦合至带正电的源极区域54及多晶部分组件单元56)。电子将加速且被加热，大部分的电子是射入并通过绝缘层42并到达浮栅44/46b上。编程效率进一步藉由基板尖锐边缘38所形成之射入器尖端来增进，该射入器尖端集中且更有效率地使电子朝向浮栅44/46b射入，因此减少使编程存储器单元之所需时间及源极电压，以及改良藉由降低介电材料42之体积内的平均电场电压来改良介电完整性寿命。将低或接地电位施予不包含选择之存储器单元之存储器单元列/行的源极/漏极区域54/72及控制栅62/64。因此，仅有选择之列及行中的存储器单元被编程。
电子至浮栅44/46b的射入作用将持续至使浮栅上的电荷减低至可不再沿著垂直通道区域部分84a维持高表面电位以产生热电子。在此时，浮栅44/46b中的电子或负电荷将降低自漏极区域72至浮栅上的电子流。
最後，为了读取选择之存储器单元，将接地电位施予至其源极区域54。将读取电压(例如～1伏特)施予至其漏极区域72且将约1.5至3.3伏特(依装置之电源电压而定)施予至其控制栅62/64。若浮栅44/46b带有正电荷(亦即浮栅放出电子)，则开启通道区域部分84a/84c(直接与浮栅44/46b相邻)。当控制栅62/64升高至读取电位时，水平通道区域部分84b(直接与控制栅62/64相邻)亦开启。因此，整个通道区域84将开启，造成电子自源极区域54流至漏极区域72。此时感测到的电子流将为″1″状态。
另一方面，若浮栅44/46b带负电，通道区域部分84a/84c为微弱地开启或整个关闭。因此，当控制栅62/64及漏极区域72升高至读取电位时，极少或没有电流将流经通道区域部分84a/94c。在此例子中，相对于″1″状态，电流非常小，或完全没有电流。在此方式中，所感测之存储器单元是在″0″状态下编程。接地电位仅施予至未选择之行及列的源极/漏极区域54/72及控制栅62/64，因此只有读取选择的存储器单元。
存储器单元阵列包括周围电路，该电路包括习知的列位址解码电路、行位址解码电路、感测放大器电路、输出缓冲电路及输入缓冲电路，其等为习知技术领域中众所周知者。
本发明提供具有减小尺寸及优异编程及抹除效率的存储器单元阵列。存储器单元尺寸是显著地减小，因为源极区域54是埋入基板10内侧，且自行对准第二沟渠34，其中由于平版印刷世代、接触对准及接触整体性的限制，空间不会浪费。每一浮栅44/46b具有位在形成于基板中之第二沟渠34的下部，以供在编程操作期间用于接收穿隧电子，并供在读取操作期间用于开启通道区域部分84a/84c。再者，垂直地及水平地分隔的源极区域54及漏极区域72，容许在不影响单元尺寸下，较容易将可信赖性参数最适化。
编程效应藉由″瞄准″浮栅44/46b处之通道区域84的水平部分84b以及基板10的射入器尖端(尖锐边缘)38而大辐增进。在习知的编程反应法中，通道区域中的电子是以与浮栅平行的路径流动，其中相当少数的加热电子射至浮栅上。此习知编程反应法之估算编程效率(射入电子数与总电子数的比值)估计为约1/1000。然而，因为水平通道区域部分84b及射入器尖端(尖锐边缘)38定义一聚焦的电子路径，其直接瞄准浮栅，本发明之编程效率估算为接近1/1，甚至降低编程电压。编程效率亦藉由经由多晶部分组件单元56(与源极区域54电气连接)的每一浮栅44/46b与对应之源极区域54之间的电容耦合来增进。同时，在浮栅44/46b及控制栅62/64之间具有相当低的电容耦合(其将阻碍抹除操作)。
抹除效率是藉由在浮栅44/46b及控制栅62/64之间，并横越穿隧氧化物层58，提供一更均一的电场而大幅增进。此更均一的电场是由延伸入控制栅侧向凹穴62a中并具有与该侧向凹穴相同之形状的浮栅侧向突出物44b所造成。使侧向突出物44b与侧向凹穴62a绝缘的氧化物层58具有均一的厚度。因此，无论突出物/凹穴44b/62a是否具有更圆的形状，或具有更尖头形的边缘及更凹陷的形状，其形状彼此配合且藉由均匀厚度之绝缘层隔开，以供在抹除操作期间，在该突出物及凹穴之间进行Fowler Nordheim穿隧作用。此存储器单元设计容许按比例地应用至较小的元件及单元尺寸，但未损及性能及可信赖性。
本发明之存储器单元设计的一重要特征为浮栅及控制栅之间的电容耦合可最小化且可重覆，同时浮栅及源极区域之间的电容耦合可最大化。因为浮栅44/46b在第二沟渠34之底部的源极区域上延伸，且因为多晶部分组件单元56(电气耦合至该源极区域54)沿著浮栅44/46b的整个长度延伸，使浮栅/源极区域之间的电容耦合最大化。
相对地，仅有浮栅侧向突出物44b及界于侧向突出物44b及基板表面之间的浮栅部分紧邻控制栅(藉由氧化物层58与其绝缘)。因此，侧向突出物44b的尺寸及其高于基板表面的高度(亦即其高于基板尖锐边缘38)，指示浮栅及控制栅之间电容耦合的量。此等变数皆相当可控制的，因为其皆藉由氧化物层30及氮化物层28的厚度所指示(参见第3A-3K图)。特别地，侧向突出物44b是藉由充填形成于氧化物层30之凹穴40来形成。如上所述，关于第3D图，凹穴40之尺寸及形状是藉由氧化物层30之厚度T2所指示。同样地，侧向突出物44b高于基板表面的高度(以及基板尖锐边缘38)是藉由氮化物层28的厚度T1所指示。因为材料沉积厚度可以显著的精密度来控制，浮栅44/46b及控制栅62/64之间的电容耦合也可如此。
第5A图显示浮栅44/46b的上部表面86，其延伸于侧向突出物44b之上。然而，因为浮栅上部表面86是倾斜远离控制栅62/64，且不与该控制栅紧邻，实质上不影响浮栅及控制栅之间的电容耦合。上述参考第3H图，浮栅上部表面86是利用定时的多晶蚀刻形成，其无自然的终点或蚀刻挡止层；接著进行热氧化作用，其亦无自然的终点。然而，即使此定时的蚀刻方法没有可信赖的深度控制，浮栅及控制栅之间的电容耦合实质上不会受到多晶层/部分组件单元44/46之稍微过度或不及之蚀刻的影响。第5B图例示说明浮栅上部表面86的各种不同形状，其是由各种不同程度之多晶蚀刻层/部分组件单元44/46所造成。无论多晶层/部分组件单元44/46b向下蚀刻多深，浮栅上部表面86是与控制栅远离地隔开，以使其等之间的电容耦合最小化。
应了解到，本发明不仅不受限于上文中所描述及本说明书中所例示的具体实施例，且涵括任何及所有落在後附权利要求书范畴内的改变。举例而言，沟渠20/34可具有延伸至基板之任何形状的尾端，而并非只有如图式所示之伸长之矩形。再者，虽然前述方法描述使用经适当掺杂的多晶硅作为用于形成存储器单元的导电性材料，对于在习知技术领域具有一般技能的人而言，应很清楚在本案说明书及後附权利要求书的揭露内容中，″多晶硅″意指任何适当的导电性材料，其可用于形成非挥发性存储器单元之元件。再者，任何适当的绝缘体可用于取代二氧化硅或氮化硅。再者，任何蚀刻性质与二氧化硅(或任何绝缘体)以及与多晶硅(或任何导体)不同的适当材料，可用于取代氮化硅。再者，由权利要求书之内容可知，并非所有的方法步骤必须依照说明书所例示说明或权利要求书所界定的精确顺序来进行，而是以任何容许适当地形成本发明之存储器单元的顺序来进行即可。此外，上述发明是显示形成在均匀掺杂之基板中，但由本发明可知且可预期到，存储器单元元件可形成在基板之井区域中，与基板的其他部分相较，其为掺杂至具有不同导电性形式的区域。最後，单层绝缘或导电材料可以此等材料之多层形式来形成，反之亦然。
附图标记
1    浮栅            42   氧化物层
2    控制栅          44   多晶硅层
3    绝缘材料        44a  上部表面
4    基板            44b  侧向突出物
5    源极            44c  尖端
6    漏极            46   多晶部分组件单元
7    尖锐尖端        46a  上部表面
8    电场线          46b  多晶部分组件单元
9    控制栅表面      48   氧化物层
10   基板            50   间隙壁
12   氧化物层        52   绝缘层
14   氮化物层        54   源极区域
16   光阻材料        56   多晶部分组件单元
18   条带            58   氧化物层
20   沟渠            60   氧化物层
22   有源区域        62   控制栅
24   隔离区域        62a  凹穴
26   部分组件单元    64   控制栅
28   氮化物层        66   多晶部分组件单元
30   氧化物层        68   氮化物间隙壁
32   氮化物层        70   氮化物间隙壁
34   第二沟渠        72   漏极区域
36   氧化物层        74   绝缘材料
38   边缘            78   绝缘材料层
40   凹穴            80   金属接触点
82   金属接触线      84   通道区域
84a  垂直部分        84b  水平部分
84c  第三部分        86   上部表面
88   钨/钛-氮化物
W    距离
2B-2B  线
2D-2D  线
3A-3A  线

Claims (39)

1.一种电气地可编程以及可抹除之存储器装置，包含：
一半导体材料基板，其具有第一导电性形式及一表面；
一沟渠，其形成于该基板之该表面中；
第一隔开区域及第二隔开区域，其形成于基板内并具有第二导电性形式，在该第一隔开区域及第二隔开区域之间，具有形成于基板内的通道区域，其中该第一隔开区域是形成在该沟渠下方，以及该通道区域包括实质上沿著沟渠侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；
导电性浮栅，其具有上部及下部，其中该下部是位在邻近且与通道区域第一部分绝缘的沟渠内，以及其中该上部是在基板表面上方延伸并包括一侧向突出物，该侧向突出物在一与基板表面实质平行之方向上延伸；以及
导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘，且为侧向地邻近该浮栅之侧向突出物而设置并与其绝缘。
2.如权利要求书第1项之存储器装置，其中该控制栅包括形成于该控制栅内之凹穴，以及其中该浮栅之侧向突出物延伸入该控制栅之凹穴中。
3.如权利要求书第2项之存储器装置，其中该控制栅之凹穴及该浮栅之侧向突出物是藉由具有均一厚度之一或多绝缘材料层来彼此绝缘。
4.如权利要求书第3项之存储器装置，其中该控制栅之凹穴的形状与该浮栅之侧向突出物的形状相配合。
5.如权利要求书第1项之存储器装置，其中该浮栅之侧向突出物是藉由下述步骤形成：
在基板上形成具有一暴露端之一牺牲材料层；
进行蚀刻加工，在该暴露端中形成一侧向凹穴；以及
沿著暴露端形成第一导电性材料层，其利用导电性材料充填该侧向凹穴以形成该侧向突出物。
6.如权利要求书第5项之存储器装置，其中该控制栅是藉由下述步骤形成：
移除该牺牲材料层；
沿著侧向突出物形成一或多绝缘材料层；以及
沿著该一或多绝缘材料层形成第二导电性材料层。
7.如权利要求书第1项之存储器装置，其中该沟渠侧壁与基板表面以一锐角接合，以形成指向该浮栅及与该浮栅绝缘的尖锐边缘。
8.如权利要求书第7项之存储器装置，其中该沟渠侧壁与该基板表面以实质上小于90度之角度接合。
9.如权利要求书第7项之存储器装置，其中该通道区域第一部分及通道区域第二部分彼此为非线性关系，该通道区域第二部分以朝向尖锐边缘及浮栅的方向，自该第二隔开区域延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
10.如权利要求书第7项之存储器装置，其中该尖锐边缘是藉由下述步骤形成：
在沟渠侧壁上经由硅氧化作用形成第一氧化物层；
移除该第一氧化物层；以及
在沟渠侧壁上经由硅氧化作用形成第二氧化物层。
11.如权利要求书第7项之存储器装置，其中该浮栅之侧向突出物终止于指向第一方向的尖端，以及其中该尖锐边缘指向与该第一方向相对的第二方向。
12.如权利要求书第1项之存储器装置，进一步包含：
一导电性材料的部分组件单元，具有至少一设置在邻近该浮栅并与该浮栅绝缘之沟渠内的下部。
13.如权利要求书第12项之存储器装置，其中该导电性材料之部分组件单元是电气地连接至该第一区域。
14.如权利要求书第1项之存储器装置，其中该通道区域包括实质上沿著该沟渠之底部表面之至少一部分延伸的第三部分，以及其中至少一部分该浮栅是设置在该通道区域之第三部分上并与其绝缘。
15.如权利要求书第1项之存储器装置，其中该控制栅包括：
一多晶硅层，其设置在该通道区域第二部分上并与其绝缘且设置在侧向地邻接至少一部分该浮栅处并与其绝缘；以及
一金属化多晶硅层，其设置在该多晶硅层上。
16.如权利要求书第1项之存储器装置，其中该浮栅包括：
一掺杂之多晶硅层；以及
一未掺杂之多晶硅的部分组件单元，其是沿著该掺杂之多晶硅层设置。
17.如权利要求书第16项之存储器装置，其中该浮栅包括：
一上部表面，远离该控制栅地倾斜，以降低该浮栅及该控制栅之间的电容耦合。
18.如权利要求书第16项之存储器装置，其中该浮栅之倾斜的上部表面是藉由蚀刻及氧化该掺杂之多晶硅层，以及该未掺杂之多晶硅的部分组件单元来形成，该未掺杂之多晶硅的部分组件单元的蚀刻及氧化是远较该掺杂之多晶硅层的蚀刻及氧化缓慢。
19.一种电气地可编程以及可抹除的存储器装置的阵列，包含：
一半导体材料基板，其具有第一导电性形式及一表面；
隔开的隔离区域，其是形成在基板上，其是实质上彼此平行且在第一方向上延伸，具有界于每对邻近隔离区域之间的有源区域；以及
每一有源区域包括多数存储器单元，其中每一存储器单元包括：
形成于基板表面内的沟渠；
第一及第二隔开区域，其形成于基板内并具有第二导电形式，在该第一及第二隔开区域之间，具有形成于基板内的通道区域，其中该第一隔开区域是形成在该沟渠下方，以及该通道区域包括实质上沿著沟渠侧壁延伸的第一部分，以及实质上沿著基板表面延伸的第二部分；
导电性浮栅，其具有上部及下部，其中该下部是位在邻近且与通道区域第一部分绝缘的沟渠内，以及其中该上部是在基板表面上方延伸并包括一侧向突出物，该侧向突出物在一与基板表面呈实质平行之方向上延伸；以及
导电性控制栅，其是设置在该通道区域第二部分上且与该通道区域第二部分绝缘，且为侧向地邻近该浮栅之侧向突出物而设置并与其绝缘。
20.如权利要求书第19项之阵列，其中每一控制栅包括形成于该控制栅内之凹穴，以及其中每一浮栅之侧向突出物延伸入该控制栅之凹穴中之一。
21.如权利要求书第20项之阵列，其中每一控制栅之凹穴及该浮栅之侧向突出物中之一是藉由具有均一厚度之一或多绝缘材料层来绝缘。
22.如权利要求书第21项之阵列，其中该控制栅之凹穴的形状各自与延伸于该凹穴中之该浮栅之侧向突出物的形状相配合。
23.如权利要求书第19项之阵列，其中该浮栅之侧向突出物是藉由下述步骤形成：
在基板上形成具有暴露端之牺牲材料层；
进行蚀刻加工，在每一暴露端中形成一侧向凹穴；以及
沿著暴露端形成第一导电性材料层，其利用导电性材料充填该侧向凹穴以形成该侧向突出物。
24.如权利要求书第23项之阵列，其中该控制栅是藉由下述步骤形成：
移除该牺牲材料层；
沿著每一侧向突出物形成一或多绝缘材料层；以及
沿著该一或多绝缘材料层形成第二导电性材料层。
25.如权利要求书第19项之阵列，其中每一沟渠具有与基板表面以一锐角接合之侧壁，以形成指向该浮栅之一及与该浮栅之一绝缘的尖锐边缘。
26.如权利要求书第25项之阵列，其中每一沟渠侧壁与该基板表面以实质上小于90度之角度接合。
27.如权利要求书第25项之阵列，其中对每一存储器单元而言，该通道区域第一部分及通道区域第二部分彼此为非线性关系，该通道区域第二部分以朝向尖锐边缘中之一及浮栅中之一的方向，自该第二隔开区域中之一延伸，以界定利用电子经由热电子射入以编程该浮栅的路径。
28.如权利要求书第25项之阵列，其中该尖锐边缘中之一是藉由下述步骤形成：
在沟渠侧壁中之一上经由硅氧化作用形成第一氧化物层；
移除该第一氧化物层；以及
在该沟渠侧壁中之一上经由硅氧化作用形成第二氧化物层。
29.如权利要求书第25项之阵列，其中对每一存储器单元而言，该浮栅之侧向突出物终止于指向第一方向的尖端，以及其中该尖锐边缘指向与该第一方向相对的第二方向。
30.如权利要求书第19项之阵列，进一步包含：
多数导电性材料的部分组件单元，各自具有至少一设置在邻近该浮栅并与该浮栅绝缘之沟渠中之一内的下部。
31.如权利要求书第12项之阵列，其中每一导电性材料之部分组件单元是电气地连接至该第一区域中之一。
32.如权利要求书第1项之阵列，其中每一通道区域包括实质上沿著该沟渠中之一之底部表面之至少一部分延伸的第三部分，以及其中该浮栅中之一的至少一部分是设置在该通道区域之第三部分上并与其绝缘。
33.如权利要求书第19项之阵列，其中每一控制栅包括：
一多晶硅层，其设置在该通道区域之第二部分中之一上并与其绝缘，且设置在侧向地邻接该浮栅中之一的至少一部分处并与其绝缘；以及
一金属化多晶硅层，其设置在该多晶硅层上。
34.如权利要求书第19项之阵列，其中每一浮栅包括：
一掺杂之多晶硅层；以及
一未掺杂之多晶硅的部分组件单元，其是沿著该掺杂之多晶硅层设置。
35.如权利要求书第34项之阵列，其中每一浮栅包括：
一上部表面，远离该控制栅中之一地倾斜，以降低该浮栅及该控制栅之间的电容耦合。
36.如权利要求书第35项之阵列，其中该浮栅之倾斜的上部表面是藉由蚀刻及氧化该掺杂之多晶硅层，以及该未掺杂之多晶硅的部分组件单元来形成，该未掺杂之多晶硅的部分组件单元的蚀刻及氧化是远较该掺杂之多晶硅层的蚀刻及氧化缓慢。
37.如权利要求书第19项之阵列，进一步包含：
多数导电性材料之控制线，其各自以与该第一方向垂直的方向，延伸横越该有源及隔离区域，以及各自地自每一有源区域电气地与该控制栅中之一者连接在一起。
38.如权利要求书第31项之阵列，进一步包含：
多数导电性材料之源极线，其各自以与该第一方向垂直的方向，延伸横越该有源及隔离区域，以及各自地自每一有源区域电气地与该导电性部分组件单元中之一者连接在一起。
39.如权利要求书第19项之阵列，进一步包含：
多数导电性材料之漏极线，其各自沿著该有源区域中之一延伸并将该有源区域中之一的所有第二区域电气地连接在一起。
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