CN1540762B - 具有沟槽型选择栅极的快闪存储器及制造方法 - Google Patents

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Abstract

本发明公开一种快闪存储器及制造方法，其中存储单元在叠置且自对准的浮置和控制栅极之间的沟槽中形成有选择栅极，埋置的源和漏极区通过选择栅极选通。擦除路径形成在浮置栅极的凸出的圆化边缘和选择栅极之间，编程路径从选择栅极和浮置栅极之间的中间沟道区延伸穿过栅极氧化物抵达浮置栅极的边缘。根据阵列结构，沟槽型选择栅极可以提供在浮置和控制栅极的一侧或两侧上，且叠置的栅极和覆盖它们的电介质用作蚀刻衬底和其它材料以形成沟槽时使用的自对准掩模。

Description

具有沟槽型选择栅极的快闪存储器及制造方法
技术领域
本发明涉及半导体存储器件，特别涉及自对准分裂栅极快闪存储器及其制造方法。
背景技术
目前可用的非易失存储器有几种形式，包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)以及快闪EEPROM。快闪存储器已广泛用在如存储器卡、个人数字助手(PDA’s)以及MP3播放器等的装置中进行大容量数据存储。这些应用需要高密度的存储器，存储器具有较小的单元尺寸以及较低的制造成本。
通常，有两种基本类型的非易失性存储单元(memory cell)结构：叠置栅极和分裂栅极(split-gate)。叠置栅极存储单元通常具有浮置栅极(floating gate)和控制栅极，控制栅极设置在浮置栅极的正上方。在分裂栅极单元中，控制栅极仍然设置在浮置栅极的上面，但相对浮置栅极横向地偏移。用于叠置栅极单元的制造工艺通常比用于分裂栅极单元的制造工艺简单。然而，叠置栅极单元具有分裂栅极单元所没有的过擦除问题。通常通过擦除周期之后将单元的阈值电压保持在约1.0-2.0伏的范围内来解决该问题，然而这增加了电路设计的复杂性。
虽然分裂栅极存储单元不存在过擦除问题，但它通常包括称做选择栅极的附加栅极。这种单元通常在双多晶(poly)或三多晶工艺中制造，而这些工艺涉及较复杂的工艺步骤。此外，分裂栅极单元通常比叠置栅极单元大。尽管如此，由于不存在过擦除问题时可以实现相对简单的电路设计，因此分裂栅极单元被广泛使用，特别是用在嵌入式非易失存储器应用中。
美国专利第6,091,104号和第6,291,297号公开了一种较小尺寸的分裂栅极存储单元，具有有效的擦除性能和小的编程电流，这种单元的一部分阵列显示在图1中。每个单元具有垂直叠置的浮置栅极21和控制栅极22，控制栅极位于浮置栅极上面。选择栅极23设置在叠置栅极的一侧。源极区 24形成在单元的相邻对中的浮置栅极之间的衬底26内，漏极区27形成在选择栅极之间的衬底内。位线28通过位线接触29连接到漏极区。
在编程模式中，控制栅极在约10伏的电压下偏置，选择栅极在-2伏的电压下偏置，源极在6伏的电压下偏置。较高的正电压从控制栅极耦合到浮置栅极，且在选择栅极23和浮置栅极21之间的中间沟道(mid-channel)栅极氧化物31上建立了强电场。该电场使电子加速并注入到浮置栅极内。
在擦除模式中，约-9伏的负电压施加到控制栅极，约6伏的正电压施加到选择栅极。这在选择栅极和浮置栅极的圆边之间的多晶间氧化物(inter-poly oxide)32上产生了强电场，这引发了富勒-诺德海姆隧穿，电子从浮置栅极迁移到选择栅极。
虽然该措施与广泛使用的ETOX技术相比允许更小的单元尺寸，但是随着单元尺寸朝几百纳米持续减小，除了叠置的控制和浮置栅极之外对选择栅极的需要限制了它的应用。
发明内容
总的来说本发明的一个目的是提供一种新颖和改进的快闪存储器及其制造方法。
本发明的另一个目的是提供了一种克服了现有技术的局限和不足的快闪存储器及其制造方法。
根据本发明通过提供以下快闪存储器及其制造方法可以实现这些和其它目的，其中存储单元形成有位于叠置且自对准的浮置和控制栅极之间的沟槽中的选择栅极，具有由选择栅极选通(gate)的埋置的源极区和漏极区。在浮置栅极的凸出的圆化边缘(rounded edge)和选择栅极之间形成擦除路径，编程路径从选择栅极和浮置栅极之间的中间沟道区延伸穿过栅极氧化物到达浮置栅极的边缘。根据阵列结构，沟槽式选择栅极可以提供在浮置和控制栅极的一侧或两侧上，且叠置的栅极和覆盖它们的电介质用作蚀刻衬底和其它材料以形成沟槽时使用的自对准掩模。
根据本发明，提供一种快闪存储器，包括：
衬底；
浮置栅极；
叠置在浮置栅极之上的控制栅极；
浮置栅极一侧的衬底中的沟槽；
部分在沟槽内且部分沿浮置栅极和控制栅极的该侧设置的选择栅极；以及
浮置栅极的两侧衬底中的源极区和漏极区。
根据本发明，提供一种制造快闪存储器的方法，包括步骤：
在衬底上形成控制栅极和浮置栅极，控制栅极叠置在浮置栅极顶部；
在浮置栅极一侧的衬底中形成沟槽；
在沟槽中并沿浮置栅极和控制栅极的该侧形成选择栅极；以及
在浮置栅极的两侧的衬底中形成源极区和漏极区。
根据本发明，提供一种快闪存储器，包括：衬底；
浮置栅极；
叠置在浮置栅极之上的控制栅极；
浮置栅极的对立侧的衬底中的沟槽；
部分在沟槽中且部分沿浮置栅极和控制栅极的该对立侧设置的选择栅极；以及
选择栅极之下衬底中的源极区和漏极区。
根据本发明，提供一种制造快闪存储器的方法，包括步骤：在衬底上形成控制栅极和浮置栅极，控制栅极叠置在浮置栅极顶部；在浮置栅极的对立侧的衬底中形成沟槽；在沟槽中且沿浮置栅极和控制栅极的该对立侧形成选择栅极；以及在选择栅极之下的衬底中形成源极区和漏极区。
根据本发明，提供一种快闪存储器，包括：衬底；多个存储单元，每个存储单元具有浮置栅极和控制栅极；位于相邻单元的面对侧之间衬底中的沟槽；设置在沟槽内并沿着浮置栅极和控制栅极的该面对侧的选择栅极；选择栅极之下的衬底中的源极区；以及位于浮置栅极的与该沟槽背对的该侧上的衬底中的漏极区。
根据本发明，提供一种制造快闪存储器的方法，包括步骤：在衬底上形成多个存储单元，每个单元具有浮置栅极和控制栅极；在相邻单元的面对侧之间的衬底中形成沟槽；形成在沟槽内并沿浮置栅极和控制栅极的该面对侧延伸的选择栅极；在选择栅极之下的衬底中形成源极区；以及在浮置栅极的与沟槽背对的该侧的衬底中形成漏极区。
根据本发明，提供一种制造快闪存储器的方法，包括步骤：在衬底上 形成poly-1层和poly-2层；除去部分poly-2层以形成用于多个存储单元的控制栅极；在交替对单元中的控制栅极之间除去poly-1层；在已除去poly-1层的衬底中形成漏极区；除去单元的与漏极区背对的该侧于控制栅极之间的poly-1层，以在控制栅极下方形成浮置栅极；在与漏极区背对的该侧在单元之间的衬底中形成沟槽；在沟槽下面的衬底中形成源极区；以及在沟槽中沉积导电材料，形成沿控制栅极和浮置栅极的面对沟槽的该侧延伸的选择栅极。
根据本发明，提供一种快闪存储器，包括：衬底；多个存储单元，每个存储单元具有浮置栅极和控制栅极；单元之间的衬底中的沟槽；在沟槽内并沿浮置栅极和控制栅极的侧部设置的选择栅极；以及选择栅极之下衬底中的源极区和漏极区。
根据本发明，提供一种制造快闪存储器的方法，包括步骤：在衬底上形成多个存储单元，每个单元具有浮置栅极和控制栅极；在单元之间的衬底中形成沟槽；在沟槽之下形成源极区和在沟槽之间的衬底中形成漏极区；以及在沟槽中并沿浮置栅极和控制栅极的侧面形成选择栅极。
根据本发明，提供一种快闪存储器，包括：具有有源极区的硅衬底；形成在衬底上有源层上方的氧化层；位于氧化层上方的浮置栅极，该浮置栅极具有带圆拱曲度的侧壁；位于浮置栅极上方并与浮置栅极垂直对准的控制栅极，该控制栅极垂直尺寸比浮置栅极厚；控制栅极和浮置栅极之间的介电层；控制栅极上的介电盖层；控制栅极两侧上的介电间隔壁；形成在浮置栅极至少一侧的衬底中的沟槽；覆盖控制栅极和浮置栅极的至少一侧并延伸到沟槽内的选择栅极；衬底中的源极区；衬底中的作为位线扩散区的漏极区；浮置栅极的圆化的侧壁和选择栅极之间的隧道氧化物；在控制栅极和选择栅极之间的比隧道氧化物厚的电介质；擦除操作期间从浮置栅极的圆化的侧壁延伸穿过隧道氧化物到达选择栅极的电子隧穿路径；以及编程操作期间从选择栅极和浮置栅极之间的垂直沟道区延伸穿过栅极氧化物到达浮置栅极的侧壁的用于电子的热载流子注入路径。
附图说明
图1为现有技术的分裂栅极快闪存储器阵列的局部剖面图；
图2A为根据本发明的快闪存储单元的一个实施例的剖面图；
图2B为根据本发明的快闪存储单元的另一个实施例的剖面图；
图3A为根据本发明的快闪存储器阵列的一个实施例的沿图4A中的线3A-3A截取的剖面图；
图3B为根据本发明的快闪存储器阵列的另一个实施例的沿图4B中的线3B-3B截取的剖面图；
图3C为根据本发明的快闪存储器阵列的另一个实施例的沿图4C中的线3C-3C截取的剖面图；
图4A-4C为图3A-3C的实施例的俯视平面图；
图5A-5F为示意性剖面图，示出了图3A的快闪存储器阵列的制造工艺的一个实施例中的各步骤；
图6A-6F为示意性剖面图，示出了图3B的快闪存储器阵列的制造工艺的一个实施例中的各步骤；
图7A-7E和7F-7J为示意性剖面图和立体图，示出了图3C的快闪存储器阵列的制造工艺的一个实施例；以及
图8A-8C为图3A-3C的存储阵列的电路图。
具体实施方式
如图2A所示，存储单元具有浮置栅极31和控制栅极32，控制栅极设置在浮置栅极上方并与浮置栅极垂直对准。
浮置栅极由如多晶硅或非晶硅的导电材料制成，优选厚度约为100
Figure RE-10003_0
到1000，并具有急剧弯曲的侧壁33。通常为热氧化物的薄栅极绝缘体34将浮置栅极与其下的硅衬底36隔开。
与浮置栅极相比，控制栅极的水平尺寸更窄，垂直尺寸更厚，浮置栅极的边缘横向地延伸超出控制栅极的边缘。控制栅极由如掺杂多晶硅或多晶硅化物(polycide)的导电材料制成，它通过介电膜(dielectric film)37与其下的浮置栅极绝缘。该膜可以是纯氧化物、或者氧化物、氮化物和氧化物的组合物(ONO)，在一个目前的优选实施例中，它由两层氧化物之间的氮化物层组成。
如氧化物或氮化物的较厚介电盖层(dielectric cap)38覆盖了控制栅极的上表面和侧壁。
浅沟槽39形成在叠置栅极一侧的衬底上部内。选择栅极41延伸到沟 槽内，栅极氧化物42位于选择栅极和沟槽的侧壁43之间。选择栅极由如掺杂多晶硅或多晶硅化物的导电材料制成，较薄的隧道氧化物44将选择栅极与浮置栅极隔开。介电膜和隧道氧化物二者可以是纯的热氧化物或是热氧化物和CVD氧化物的组合物。
沟槽的侧壁可以垂直于衬底的表面，或者可以相对于表面以约90°到120°的角度向下且向内倾斜。
沟槽具有约1000到6000的深度，其中选择栅极水平地设置在浮置栅极和控制栅极旁边。选择栅极从沟槽的下部延伸到浮置栅极之上的一高度，但不高于控制栅极上的介电盖层。
在本实施例中，位线漏极区46形成在沟槽底壁下面的衬底中，源极区47形成在叠置栅极的与沟槽相反的侧面的衬底表面中。薄氧化层48将选择栅极与漏极区绝缘。
通过延伸到沟槽内的选择栅极，单元尺寸显著降低，并且与具有共平面的源极区和漏极区的单元相比，将漏极区埋置在沟槽下面进一步节约了芯片面积。
垂直延伸的沟槽型选择栅极(trench select gate)的另一优点是与现有技术的存储单元相比，编程和擦除性能显著提高。在擦除模式中，此结构由于浮置栅极的侧壁的氧化，使选择栅极底部角落附近的凹角(re-entrant angle)最小。这消除了从选择栅极的凹角到浮置栅极的反向隧穿的可能性。在擦除操作中，控制栅极32反向偏置到-9伏，垂直延伸的沟槽型选择栅极正向地偏置到6伏。控制栅极32和浮置栅极31之间的强耦合和选择栅极与浮置栅极的圆化边缘(rounded edge)33的很弱耦合导致从浮置栅极到选择栅极的沟槽部分的很强电子耦合。通过将控制栅极接地和使选择栅极更正向偏置也可以实现类似的擦除隧穿。
在编程模式中，控制栅极在约10伏的电压下偏置，沟槽型选择栅极在约2伏的电压下偏置，漏极区为接地电位，源极节点(source node)在约6伏的电压下偏置。采用这些偏置条件，大部分的漏极对源极电压(drain-to-sourcevoltage)在浅沟槽肩部附近的中间沟道区(mid-channel region)49上下降，于是在此建立了强电场。由于浮置栅极被紧密耦合到控制栅极，因此浮置栅极的电压电平高于中间沟道区的电压电平，由此形成了垂直电场。电子朝浮置栅极圆化的边缘的垂直移动使到浮置栅极内的电子注入增强，从而允 许编程操作期间使用更低的源极节点电压。
图2B的实施例与图2A的实施例的不同之处在于第二沟槽39形成在叠置栅极的与第一沟槽相反的一侧的衬底中，源极区47埋置在第二沟槽下的衬底中，附加的选择栅极41形成在叠置栅极的该侧并延伸到第二沟槽内。
第二沟槽型选择栅极允许两侧擦除操作，这使单元的擦除效率倍增。
对于编程，通过将源极侧选择栅极连接到源极节点，该源侧选择栅极偏置到6-7伏的电平，或者它被独立地偏置到6.5-7.7伏的电平，以允许6-7伏的源极节点电压通过浮置栅极。和图2A的实施例中一样，大部分的漏极对源极电压在浅沟槽肩部附近的中间沟道区上下降，并在该处建立了强电场。同样，浮置栅极的电压高于中间沟道区的电压，形成了使到浮置栅极内的电子注入增强的垂直电场。
在读取操作期间，源极节点接地，源极选择栅极被偏置得比源极电压稍高，在其它实施例中源极选择栅极可连接到源极节点。类似地，漏极区偏置在-2伏，漏极侧选择栅极偏置到VCC以允许足够的导电沟道。
图3A和4A示出了具有沟槽型选择栅极的NOR快闪存储器阵列。此阵列与图2B的类似之处在于选择栅极41位于每个浮置和控制栅极31、32叠置对的两侧，漏极区46和源极区47都埋置在沟槽39的底壁下面。
叠置栅极的漏极侧的沟槽比源极侧的沟槽宽，位线51通过延伸到漏极侧沟槽内的位线接触52连接到漏极区，如氮化硅的介电间隔壁(spacer)53将位线接触与漏极侧选择栅极绝缘。
通过沟槽型选择栅极，该沟道的横向尺寸比图1所示的NOR快闪单元中的沟道的横向尺寸小得多，大幅减小了单元尺寸。此外，采用高度增加的沟槽型选择栅极，更易于制造将介电间隔壁用作接触蚀刻终止层的自对准位线接触，并且单元尺寸可以进一步减小。
具有沟槽型选择栅极的NOR快闪存储器阵列的另一个实施例显示在图3B和4B中。在本实施例中，源极节点被沟槽选通(trench-gated)，但和ETOX技术中一样，相邻的单元共享位线接触，漏极区46形成在衬底表面附近而不是沟槽下面。选择栅极41仅设置在浮置栅极和控制栅极的源极侧，并且如图3A的实施例中一样合并在一起。用于这些栅极的沟槽比图3实施例中的深得多，以便具有源极连续性(source continuity)，这允许选择栅极更高。
图3B阵列的操作与图3A阵列操作的不同之处在于编程自源极侧沟槽栅极发生，而不是漏极侧选择栅极，尽管在两个实施例中使用了相同的中间沟道注入。同样，在图3B的单元中，在擦除操作期间，通过使用负控制栅极电压使未选定的单元截止或者通过使用智能算法(smart algorithm)使阈值电压保持在1伏附近的窄范围内，可以防止过度擦除问题。
图3C和4C示出了具有埋置的位线漏极(buried bit line drain)、埋置的源极和沟槽型选择栅极的高密度快闪阵列。本实施例改进了美国专利第6,426,896号中公开的无接触位线阵列。在该阵列中，平行于控制栅极的埋置的源极和漏极条用作垂直于多晶硅选择栅极条的位线，该多晶硅选择栅极条越过埋置的位线源极、埋置的位线漏极以及控制栅极延伸。
在图3C的实施例中，埋置的漏极46和埋置的源极节点47与沟槽型选择栅极41自对准，并用作位线以用于存取通过控制栅极解码的地址中的数据。埋置的位线因而平行于选择栅极，而不是如美国专利第6,426,896号中所示的阵列中那样垂直于选择栅极。相邻单元之间共享选择栅极，且被共享的沟槽与埋置的位线一起进一步将单元和阵列的尺寸减至最小，也提高了擦除和编程效率。
通过用于中间沟道注入的浮置和控制栅极的一侧(例如源极侧)的选择栅极进行编程，且另一侧的选择栅极将6伏电压传递到浮置栅极的漏极侧边缘。在擦除操作期间，电子从浮置栅极隧穿到两个沟槽型选择栅极。要从单元读取数据，两个选择栅极都偏置到VCC，且埋置的源极接地并且漏极偏置到-2伏。为了防止沿埋置的位线对的未选定的单元的过度擦除，可以使用负控制栅极电压或智能算法。
通过图5A-5F所示的工艺可以制造图3A的存储单元阵列。在本工艺中，在硅衬底36上热生长厚度约为70到250
Figure RE-10003_5
的氧化层56，硅衬底36可以为P阱、P衬底或N阱材料的形式。衬底的有源区57被场隔离(field isolation)隔开，场隔离优选为浅隔离槽58的形式。
在热氧化物上沉积厚度约为100到1000
Figure RE-10003_7
的多晶硅或非晶硅导电层59(poly-1)。首先在平行于位线和场隔离(field isolation)的方向上预构图poly-1，然后在其上形成介电膜61(多晶间电介质(inter-poly dielectric))。该硅优选掺杂有约1017到1020cm-3量级的磷、砷或硼。该掺杂可以在沉积硅的过程中原位地进行，或者通过将离子直接或穿过硅上面的介质61注入到硅 内来进行。
多晶间电介质可以是纯氧化物或是氧化物、氮化物和氧化物的组合(ONO)，在示出的实施例中，它由厚度约为30-100
Figure RE-10003_8
的下氧化物层、厚度约为60-300的中间氮化物层以、以及厚度约为30-100的上氧化物层组成。
第二层多晶硅62(poly-2)沉积在介电膜61上，并随后被蚀刻以形成控制栅极32。此层具有约1500
Figure RE-10003_11
-3500的厚度，并掺杂有1020到1021cm-3量级的磷、砷或硼。
厚度约为300-1000
Figure RE-10003_14
的CVD氧化物或氮化物层63沉积在poly-2层上，并用作掩模以防止在随后的干蚀刻步骤期间poly-2材料被蚀刻掉。
光刻掩模(未示出)形成在层63上以定义控制栅极，且该层和poly-2层的未掩蔽部分被各向异性地蚀刻掉，仅留下形成控制栅极32的那部分poly-2，如图5B所示。
薄热氧化物64生长在控制栅极32的露出的侧壁上，以保护它们在随后的CVD操作期间不受可能的损伤。此后，厚度约为300-500的如氧化物或氮化物的介电膜沉积在晶片上。然后各向异性地蚀刻掉该膜以从平坦区域除去该介电材料，在控制栅极的侧面周围留下介电间隔壁66。
各向异性地蚀刻多晶间电介质61、poly-1层59的下面部分和硅衬底36的露出部分，形成各控制和浮置栅极叠层以及衬底中的沟槽39。本实施例中的沟槽深度优选小于浅隔离槽58的深度，以便保持漏极和隔离沟槽之间足够的隔离。
用作掩模的介电层63优选足够厚以允许硅和氧化物的非选择性各向异性蚀刻，而没有尖锐的沟槽角部，如果采用选择性的硅蚀刻则可能产生这样的尖锐的沟槽角部。硅和氧化物的非选择性蚀刻还导致沟槽的侧壁43倾斜约60°到90°角，如图5C所示，这有助于随后源极区和漏极区的注入。
然后沉积厚度约200-300的薄CVD氧化物，并对其进行各向异性蚀刻从而在沟槽的侧壁上形成间隔壁67。此后穿过沟槽的底壁在衬底中注入源极区47，如图5D所示，间隔壁67防止了在将要形成栅极氧化物的横向方向上甚至痕量的注入。
之后除去氧化物间隔壁67，进行热氧化，从而形成用于沟槽型选择栅极的垂直沟道栅极氧化物42、浮置栅极边缘的隧道氧化物44、以及源极区 上方沟槽底壁上的氧化物层48，如图5E所示。栅极氧化物42优选具有约100-400的厚度，更优选为100
Figure RE-10003_21
-300
Figure RE-10003_22
。
可以在热氧化之前或之后沉积具有约50-200厚度的薄CVD氧化物，以提高氧化膜的质量并降低选择栅极和浮置栅极之间的干扰。
热氧化期间浮置栅极的侧壁或边缘33被圆化，原因是多晶硅的氧化速率在它与它上面和它下面的电介质材料之间的界面附近更快。尖锐的圆拱曲度(rounded curvature)导致电场增强，这便于电子自浮置栅极到选择栅极的隧穿。
而且，侧壁的圆化消除了当单元操作于擦除模式中并且电子从浮置栅极隧穿到选择栅极时在浮置栅极的方角附近的隧道氧化物中发生的局部俘获(trapping)效应。此外，从沟槽的角部以及直接位于浮置栅极边缘下方的表面生长的额外体积的氧化物有助于防止分裂栅极结构中常见的氧化物凹角。由此，圆化的边缘提高了存储单元的编程和擦除性能。
作为这些工艺步骤的结果，每个控制栅极与它下面的浮置栅极自对准，且控制栅极比浮置栅极窄，浮置栅极的边缘横向延伸超出控制栅极的边缘。
热氧化之后，通常为掺杂多晶硅或多晶硅化物的导电层(poly-3)(未示出)沉积在整个晶片上，然后被各向异性蚀刻，从而形成选择栅极41。poly-3材料具有约500-1000的厚度，且在叠置栅极的源极侧而不是漏极侧的沟槽中，选择栅极合并在一起。
氮化硅较薄层(例如200-600)沉积在漏极侧的选择栅极的露出的侧壁上，并被蚀刻以形成介电间隔壁53。使用间隔壁53作为掩模，在沟槽的底壁下方注入漏极区47，此后晶片被金属化，从而形成位线51和位线接触52。以此方式形成的漏极区和位线接触是自对准的。
本实施例中的poly-3层比现有技术器件(其中poly-3为1500
Figure RE-10003_29
-4000
Figure RE-10003_30
)中的薄，且较薄的poly-3简化了间隔壁53、漏极区47、以及位线接触52的形成，由此更容易减小单元尺寸。
图3B的NOR单元阵列的制造工艺显示在图6A-6F中。该工艺类似于图5A-5F的工艺，主要差别在于形成控制栅极之后，仅除去了位线漏极区中的poly-1层59，如图6B所示，之后注入漏极区46。热氧化物64生长在控制栅极的侧壁上，介电间隔壁66形成在叠置栅极的侧壁上。
平面化氧化物(planarized oxide)69形成在漏极区上，之后各向异性蚀刻 多晶间电介质61、poly-1层59以及硅衬底36，形成沟槽39，如图6C所示。本实施例中的沟槽深度优选大于浅隔离槽58的深度，以便提供埋置源极连续性。
氧化物间隔壁67形成在沟槽的侧壁上，在沟槽下面注入源极区47，如图6D所示。除去氧化物间隔壁，如图5A-5F的实施例中那样形成栅极氧化物42、隧道氧化物44以及氧化层48，并且用于选择栅极41的导电材料沉积在沟槽中。除去氧化物69，形成位线51和接触52，如图6F所示。
图7A-7J示出了图3C的存储单元阵列的制造工艺。在本实施例中，除了没有如先前实施例中那样预构图poly-1层59之外，以与图5A-5F的工艺相同的方式形成控制栅极32、介电盖层63、氧化物64以及间隔壁66。
使用介质63、66作为掩模，各向异性地蚀刻多晶间电介质61、poly-1层59以及硅衬底36，从而形成源极和漏极区沟槽39，如图7C所示。本实施例中的沟槽深度优选大于浅隔离槽58的深度，以便提供埋置源极和漏极连续性。
和先前实施例中一样，用间隔壁保护沟槽的侧壁，且在沟槽下方注入漏极和源极区46、47。除去保护性间隔壁，并且生长沟槽栅极氧化物42。用于选择栅极41的poly-3得以沉积以填充沟槽，并被回蚀(etched back)至控制栅极盖层63的顶部下方，之后用氧化物72填充沟槽。
此时，进行氮化物、硅和氧化物的抗蚀剂掩蔽的非选择性蚀刻，从而在平行于浅隔离沟槽58并垂直于沟槽39和由源极和漏极条形成的埋置的位线的方向上形成第二组沟槽74。沟槽74切割穿过浮置栅极poly-1层和控制栅极poly-2层，但没有穿过沟槽型栅极的下部48。这将浮置栅极31和控制栅极分隔成单独的位，并且还允许poly-2控制栅极在垂直于位线的方向上再连接。选择栅极41在沟槽74下方保持连接。
沟槽74用CVD氧化物76填充，并将氧化物72平面化回到控制栅极上的氮化物盖层63。露出的盖层允许自对准蚀刻，从而形成用于将字线77连接到控制栅极的接触开口。字线由多晶硅互连层形成，或者在poly-2上在平行于浅隔离沟槽58的方向上沉积并构图多晶硅化物，如图7E所示。
图7F-7J的立体图示出了两组沟槽之间的关系。图7F示出了具有未构图的poly-1层59和已蚀刻形成控制栅极32的poly-2层的衬底36。图7G示出已蚀刻poly-1层从而形成浮置栅极31并且已形成沟槽39之后的结构。
在图7H中，在沟槽39的底壁下面已注入漏极区46和源极区47，从而形成埋置的位线，在图7I中，已形成了沟槽74。图7J示出了在垂直于位线的方向上字线77如何互连控制栅极。
参考表1A-1C可以说明图3A-3C的存储单元的操作和使用，在表1A-1C中(以伏特为单位)示出了用于擦除、编程和读取操作的示例性偏置电压。
                                     表1A
Figure RE-G04105813620040226D000101
                                     表1B
                                     表1C
擦除操作期间，富勒-诺德海姆隧穿使电子从浮置栅极隧穿到擦除栅极，留下荷有正离子的浮置栅极。通常，富勒-诺德海姆隧穿不是很显著，除非隧道氧化物上的电场比约10mV/cm大。然而，由于浮置栅极的圆化的边缘造成电场增强，因此富勒-诺德海姆隧穿所需的电压降低。增强的电场也使得可以使用较厚的隧道氧化物，同时仍保持足够的电子隧穿。
在擦除模式中，被选定的单元的控制栅极偏置到约-7到-12伏电平，选 择栅极偏置到约3到7伏电平，并且位线和源极节点浮置。替换地，控制栅极可以接地，并且选择栅极偏置到如10伏的更高的正电平。
采用这些偏置条件以及浮置和控制栅极之间的紧密耦合，施加到控制栅极的大部分电压(例如65-80％)耦合到浮置栅极。这使得控制栅极和选择栅极之间的大多数电压差出现在浮置栅极圆化的侧壁周围的隧道氧化物上，这触发了富勒-诺德海姆隧穿，电子从浮置栅极隧穿到选择栅极。
随着浮置栅极荷越来越多的正电荷，存储单元的阈值电压降低到约-1到-5伏的电平。这导致在控制栅极偏置在约1-3伏时浮置栅极下面沟道中的反转层(inversion layer)。因此，擦除操作之后，存储单元变成导电状态(逻辑“1”)。在未选定的单元中，控制栅极偏置到0伏，选择栅极偏置到约3-7伏，这使得遂道氧化物上的电场太弱以致不能产生富勒-诺德海姆隧穿。
编程操作期间，通过热载流子注入，电子由中间沟道区注入到浮置栅极内，浮置栅极变得荷负电。在此模式中，被选定的单元的控制栅极偏置到约7-12伏，选择栅极偏置到约1.5-3伏，位线偏置到0伏，约4-8伏施加到源极节点。备选地，在图3B和3C的实施例中，源极节点可以连接到选择栅极，在这种情况中，稍高的电压(例如4.5-8.5伏)可以施加到源极节点，以便将需要的电压传递到浮置栅极的边缘。
采用这些偏置条件，大部分源极对漏极电压出现在选择栅极和浮置栅极之间的中间沟道区上，在中间沟道区中产生强电场。此外，通过源极节点和控制栅极上的电压，浮置栅极保持在较高的电压。由此，在中间沟道区和浮置栅极之间的氧化物上建立了强垂直电场。当电子从垂直沟槽选通位线(vertical trench gated bit line)流动到源极时，无论是否被选通，它们被中间沟道区中的高电场加速，并且它们中的一些被加热。
通过电子朝浮置栅极的动量进一步增强了中间沟道注入。由于被浮置栅极以及浮置栅极沟道和垂直选通沟道之间的间隙的垂直电场加速，大多数的热电子越过了约3.2eV的氧化物势垒高度，并注入到浮置栅极内。与仅在水平方向中发生电子加速的现有技术相比，此编程过程更有效。
完成了编程操作之后，浮置栅极荷负电，单元的阈值电压增加到约3-6伏的电平。由此，当读取操作期间控制栅极偏置到0伏时，单元截止。编程操作之后，存储单元变成不导电状态(逻辑“0”)。
在未被选定的存储单元中，位线和源极节点偏置到0伏，控制栅极偏 置到-5到-7伏，选择栅极偏置到约1.5-3伏。控制栅极上的偏置使浮置栅极下面的沟道关断，这防止了位线和未被选定的单元中的源极之间的电流流动。
在读取模式中，被选定的存储单元在控制栅极上偏置1-3伏，在源极上偏置1.5-3伏，在位线上偏置0伏，并且在源极上偏置3-5伏。备选地，和编程模式中一样，在图3B和3C的实施例中，漏极可以连接到垂直沟槽栅极，此时2-3.5伏的电压施加到它们之上，将来自栅极的1.5-3伏电压传递到浮置栅极的源极侧边缘。
在擦除状态中，由于浮置栅极沟道和选择栅极沟道都导通，读取显示导电状态(逻辑“0”)。在编程状态中，由于浮置栅极沟道关断，读取显示不导电状态(逻辑“0”)。
在未被选定的存储单元中，位线和源极节点偏置到0伏，控制栅极偏置到-5到-7伏，选择栅极偏置在3-5伏。控制栅极上的偏置使浮置栅极下面的沟道关断，防止了位线和未被选定的单元的源极之间的电流流动。
用于图3A-3C和4A-4C的各实施例的电路图显示在图8A-8C中，用于擦除(ERS)、编程(PGM)和读取(RD)操作的偏置电压被显示在存储单元的端子附近。
本发明具有多个重要的特点和优点。与本发明相关的沟槽型选择栅极和垂直沟道可以显著地减小存储单元和阵列的尺寸。通过在两个相邻的浮置栅极之间共享一个选通的源极和漏极并省去位线接触进一步减小了单元尺寸。由于浮置栅极和控制栅极相互自对准，选择栅极与浮置和控制栅极自对准，并且源极和漏极也自对准并且被埋置，单元也比现有技术的存储单元均匀得多。
现已提供了新颖和改进的快闪存储单元及制造工艺。虽然仅详细地介绍了某些优选实施例，但对于本领域技术人员来说显然可以在不脱离随后的权利要求书限定的本发明的范围的情况下进行某些修改和变动。

Claims (63)

1.一种快闪存储器，包括：衬底；浮置栅极；叠置在浮置栅极之上的控制栅极；浮置栅极一侧的衬底中的沟槽；部分在沟槽内且部分沿浮置栅极和控制栅极的该侧设置的选择栅极；以及浮置栅极的两侧衬底中的源极区和漏极区。
2.根据权利要求1的快闪存储器，其中选择栅极延伸到比控制栅极更高的高度，并且选择栅极的至少一半位于沟槽中。
3.根据权利要求1的快闪存储器，包括控制栅极上的介电盖层，选择栅极延伸到控制栅极顶部和该介电盖层顶部之间的水平面。
4.根据权利要求1的快闪存储器，其中浮置栅极具有圆化的侧边缘，该侧边缘朝选择栅极横向延伸超出控制栅极。
5.根据权利要求1的快闪存储器，其中源极区设置在选择栅极下方，漏极区设置在浮置栅极的与选择栅极背对的侧面的衬底表面附近。
6.根据权利要求5的快闪存储器，还包括衬底上方的位线、以及将位线和漏极区互连的位线接触。
7.一种制造快闪存储器的方法，包括步骤：在衬底上形成控制栅极和浮置栅极，控制栅极叠置在浮置栅极顶部；在浮置栅极一侧的衬底中形成沟槽；在沟槽中并沿浮置栅极和控制栅极的该侧形成选择栅极；以及在浮置栅极的两侧的衬底中形成源极区和漏极区。
8.根据权利要求7的方法，其中通过以下步骤以自对准的方式形成控制栅极、浮置栅极和沟槽，该步骤为：在衬底上形成poly-1层和poly-2层；蚀刻poly-2层从而形成控制栅极；在控制栅极上形成介电盖层；以及使用介电盖层作为掩模，蚀刻poly-1层和衬底从而形成浮置栅极和沟槽。
9.根据权利要求8的方法，包括步骤：在蚀刻poly-1层之前在控制栅极的该沟槽侧上形成介电间隔壁，并使用该间隔壁和介电盖层作为掩模，使得浮置栅极朝沟槽横向延伸超出控制栅极。
10.根据权利要求7的方法，其中非选择性地蚀刻poly-1层和衬底，并且沟槽被形成为具有以60°到90°的角度倾斜的侧壁。
11.根据权利要求7的方法，其中穿过沟槽的底壁注入源极区，此后导电材料沉积在沟槽中，形成与浮置栅极、控制栅极以及源极区自对准的选择栅极。
12.根据权利要求7的方法，包括步骤：形成衬底上方的位线、以及将位线与漏极区互连的位线接触。
13.一种快闪存储器，包括：衬底；浮置栅极；叠置在浮置栅极之上的控制栅极；浮置栅极的对立侧的衬底中的沟槽；部分在沟槽中且部分沿浮置栅极和控制栅极的该对立侧设置的选择栅极；以及选择栅极之下衬底中的源极区和漏极区。
14.根据权利要求13的快闪存储器，包括控制栅极上的介电盖层，且选择栅极延伸到控制栅极顶部和该介电盖层顶部之间的水平面。
15.根据权利要求14的快闪存储器，其中浮置栅极具有圆化的侧边缘，该侧边缘朝选择栅极横向延伸超出控制栅极。
16.根据权利要求14的快闪存储器，还包括设置在衬底上方的位线、以及延伸到其中一个沟槽内并且将位线和漏极区互连的位线接触。
17.根据权利要求14的快闪存储器，还包括衬底上方与控制栅极相连的字线。
18.一种制造快闪存储器的方法，包括步骤：在衬底上形成控制栅极和浮置栅极，控制栅极叠置在浮置栅极顶部；在浮置栅极的对立侧的衬底中形成沟槽；在沟槽中且沿浮置栅极和控制栅极的该对立侧形成选择栅极；以及在选择栅极之下的衬底中形成源极区和漏极区。
19.根据权利要求18的方法，其中通过以下步骤以自对准的方式形成控制栅极、浮置栅极和沟槽，该步骤为：在衬底上形成poly-1层和poly-2层；蚀刻poly-2层从而形成控制栅极；在控制栅极上形成介电盖层；以及使用该介电盖层作为掩模，蚀刻poly-1层和衬底，形成浮置栅极和沟槽。
20.根据权利要求19的方法，包括步骤：在蚀刻poly-1层之前在控制栅极的该些侧上形成介电间隔壁，并使用该间隔壁和该介电盖层作为掩模，使得浮置栅极朝沟槽横向延伸超出控制栅极。
21.根据权利要求18的方法，其中非选择性地蚀刻poly-1层和衬底，并且沟槽被形成为具有以60°到90°的角度倾斜的侧壁。
22.根据权利要求18的方法，其中穿过其中一个沟槽的底壁注入源极区，此后导电材料沉积在沟槽中形成与浮置栅极、控制栅极以及源极区自对准的选择栅极。
23.根据权利要求18的方法，其中穿过其中一个沟槽的底壁注入漏极区，导电材料沉积在沟槽中形成选择栅极，介电间隔壁形成在选择栅极上，位线形成在衬底上方，且第二导电材料沉积在沟槽中形成互连位线和漏极区的位线接触。
24.一种快闪存储器，包括：衬底；多个存储单元，每个存储单元具有浮置栅极和控制栅极；位于相邻单元的面对侧之间衬底中的沟槽；设置在沟槽内并沿着浮置栅极和控制栅极的该面对侧的选择栅极；选择栅极之下的衬底中的源极区；以及位于浮置栅极的与该沟槽背对的该侧上的衬底中的漏极区。
25.根据权利要求24的快闪存储器，其中控制栅极叠置在浮置栅极上，且选择栅极延伸到控制栅极上方的一高度。
26.根据权利要求24的快闪存储器，其中浮置栅极具有圆化的边缘，该边缘朝沟槽横向延伸超出控制栅极。
27.根据权利要求24的快闪存储器，还包括设置在栅极上方的位线以及将位线和漏极区互连的位线接触。
28.一种制造快闪存储器的方法，包括步骤：在衬底上形成多个存储单元，每个单元具有浮置栅极和控制栅极；在相邻单元的面对侧之间的衬底中形成沟槽；形成在沟槽内并沿浮置栅极和控制栅极的该面对侧延伸的选择栅极；在选择栅极之下的衬底中形成源极区；以及在浮置栅极的与沟槽背对的该侧的衬底中形成漏极区。
29.一种制造快闪存储器的方法，包括步骤：在衬底上形成poly-1层和poly-2层；除去部分poly-2层以形成用于多个存储单元的控制栅极；在交替对单元中的控制栅极之间除去poly-1层；在已除去poly-1层的衬底中形成漏极区；除去单元的与漏极区背对的该侧于控制栅极之间的poly-1层，以在控制栅极下方形成浮置栅极；在与漏极区背对的该侧在单元之间的衬底中形成沟槽；在沟槽下面的衬底中形成源极区；以及在沟槽中沉积导电材料，形成沿控制栅极和浮置栅极的面对沟槽的该侧延伸的选择栅极。
30.根据权利要求29的方法，包括步骤：形成栅极上方的位线、以及将位线和漏极区互连的位线接触。
31.根据权利要求29的方法，其中通过在控制栅极的顶部和侧面上形成介电盖层和间隔壁，并在蚀刻掉poly-1材料和衬底以形成浮置栅极和沟槽、以及在衬底中注入漏极区和源极区的过程中将盖层和间隔壁作为掩模和引导件，以自对准方式形成漏极区和源极区以及栅极。
32.一种快闪存储器，包括：衬底；多个存储单元，每个存储单元具有浮置栅极和控制栅极；单元之间的衬底中的沟槽；在沟槽内并沿浮置栅极和控制栅极的侧部设置的选择栅极；以及选择栅极之下衬底中的源极区和漏极区。
33.根据权利要求32的快闪存储器，其中控制栅极叠置在浮置栅极上，选择栅极延伸到控制栅极之上。
34.根据权利要求32的快闪存储器，包括设置在栅极之上的位线、以及自位线延伸并在漏极区上方沟槽中的选择栅极之间穿过，并将位线和漏极区互连的位线接触。
35.根据权利要求32的快闪存储器，包括连接到控制栅极的字线。
36.一种制造快闪存储器的方法，包括步骤：在衬底上形成多个存储单元，每个单元具有浮置栅极和控制栅极；在单元之间的衬底中形成沟槽；在沟槽之下形成源极区和在沟槽之间的衬底中形成漏极区；以及在沟槽中并沿浮置栅极和控制栅极的侧面形成选择栅极。
37.根据权利要求36的方法，包括步骤：形成在漏极区之上的沟槽中的选择栅极之间穿过并连接到漏极区的位线接触，以及形成连接到位线接触并设置在栅极之上的位线。
38.根据权利要求36的方法，其中通过在衬底上形成poly-1层和poly-2层、蚀刻掉部分poly-2层以形成控制栅极、在控制栅极上形成介电盖层、以及使用介电盖层作为掩模蚀刻poly-1层和衬底以形成浮置栅极和沟槽，从而以自对准方式形成栅极、源极区和漏极区。
39.根据权利要求36的方法，包括将字线连接到控制栅极的步骤。
40.一种快闪存储器，包括：具有有源极区的硅衬底；形成在衬底上有源层上方的氧化层；位于氧化层上方的浮置栅极，该浮置栅极具有带圆拱曲度的侧壁；位于浮置栅极上方并与浮置栅极垂直对准的控制栅极，该控制栅极垂直尺寸比浮置栅极厚；控制栅极和浮置栅极之间的介电层；控制栅极上的介电盖层；控制栅极两侧上的介电间隔壁；形成在浮置栅极至少一侧的衬底中的沟槽；覆盖控制栅极和浮置栅极的至少一侧并延伸到沟槽内的选择栅极；衬底中的源极区；衬底中的作为位线扩散区的漏极区；浮置栅极的圆化的侧壁和选择栅极之间的隧道氧化物；在控制栅极和选择栅极之间的比隧道氧化物厚的电介质；擦除操作期间从浮置栅极的圆化的侧壁延伸穿过隧道氧化物到达选择栅极的电子隧穿路径；以及编程操作期间从选择栅极和浮置栅极之间的垂直沟道区延伸穿过栅极氧化物到达浮置栅极的侧壁的用于电子的热载流子注入路径。
41.根据权利要求40的快闪存储器，其中位线扩散区设置在两个相邻存储单元的选择栅极之间沟槽的中心部分之下并与选择栅极自对准，由此形成两个选择栅极晶体管，它们具有两个共享一单独位线扩散区的选择栅极。
42.根据权利要求40的快闪存储器，其中位线扩散区埋置在交替的沟槽之下的衬底中，沟槽的相对侧上的存储单元中的浮置栅极和控制栅极共享公共的选择栅极，且用于单元的选择栅极晶体管使用相同的选择栅极和位线扩散区。
43.根据权利要求40的快闪存储器，其中沟槽具有以60°-90°的角度倾斜的侧壁。
44.根据权利要求40的快闪存储器，其中每个沟槽是连续的。
45.根据权利要求40的快闪存储器，其中沟槽由场隔离隔开。
46.根据权利要求40的快闪存储器，其中源极区和/或漏极区电连接到选择栅极，使得选择栅极在存储器操作期间既起选通晶体管的作用又起传输晶体管的作用。
47.根据权利要求40的快闪存储器，其中浮置栅极的侧壁朝选择栅极横向延伸超出控制栅极，并且控制栅极高电压耦合到浮置栅极。
48.根据权利要求40的快闪存储器，其中控制栅极上的介电盖层具有的厚度，控制栅极侧壁上的介电间隔壁具有的厚度。
49.根据权利要求40的快闪存储器，其中在浮置栅极和沟槽的形成过程中，介电盖层和间隔壁用作非选择性蚀刻硅和氧化硅的掩模。
50.根据权利要求40的快闪存储器，其中介电盖层和间隔壁为氮化硅材料。
51.根据权利要求40的快闪存储器，其中介电盖层和间隔壁为氧化硅材料。
52.根据权利要求40的快闪存储器，其中通过沉积多晶硅使得多晶硅填充沟槽并覆盖控制栅极，并将多晶硅蚀刻回到控制栅极顶部和该盖层顶部之间的一高度，形成选择栅极。
53.根据权利要求40的快闪存储器，其中使用控制栅极上的该介电盖层和该间隔壁作为掩模通过离子注入在交替的沟槽之下形成位线扩散区，使得扩散区与栅极自对准。
54.根据权利要求40的快闪存储器，其中位线扩散区埋置在沟槽之下并在垂直于选择栅极和控制栅极的方向上互连。
55.根据权利要求40的快闪存储器，包括互连位线扩散区并在垂直于沟槽的方向上延伸的位线。
56.根据权利要求40的快闪存储器，包括互连控制栅极并在垂直于位线扩散区和沟槽的方向上延伸的字线。
57.根据权利要求40的快闪存储器，其中位线扩散区埋置在交替的沟槽之下的衬底中，并与沟槽中的选择栅极物理地和电气地隔开。
58.根据权利要求40的快闪存储器，其中源极区埋置在交替的沟槽之下的衬底中，并与沟槽中的选择栅极物理地和电气地隔开。
59.根据权利要求40的快闪存储器，其中位线扩散区埋置在交替的沟槽之下的衬底中，并物理地和电气地连接到沟槽中的选择栅极。
60.根据权利要求40的快闪存储器，其中源极区埋置在交替的沟槽之下的衬底中，并物理地和电气地连接到沟槽中的选择栅极。
61.根据权利要求40的快闪存储器，包括切割穿过浮置栅极和控制栅极以形成用于不同存储单元的隔开的栅极叠层的隔离沟槽。
62.根据权利要求61的快闪存储器，其中隔离沟槽延伸到的深度小于其中形成有选择栅极的沟槽的深度，使得控制栅极的下部在隔开的栅极叠层之间连续地延伸。
63.根据权利要求61的快闪存储器，其中使用光致抗蚀剂或者光致抗蚀剂和氮化硅组合的掩模通过非选择性蚀刻硅、氧化硅和氮化硅形成隔离沟槽。
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