CN1543679A - 用于包括外延硅末端的超薄型氧化物上硅器件的方法及其制造的物件 - Google Patents

用于包括外延硅末端的超薄型氧化物上硅器件的方法及其制造的物件 Download PDF

Info

Publication number
CN1543679A
CN1543679A CNA038005239A CN03800523A CN1543679A CN 1543679 A CN1543679 A CN 1543679A CN A038005239 A CNA038005239 A CN A038005239A CN 03800523 A CN03800523 A CN 03800523A CN 1543679 A CN1543679 A CN 1543679A
Authority
CN
China
Prior art keywords
gate stack
partition
silicon
layer
soi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038005239A
Other languages
English (en)
Other versions
CN100353564C (zh
Inventor
���ϵ¡�Ĭ��
阿南德·默西
布雷恩·多伊尔
ж�
杰克·卡瓦列尔罗斯
罗伯特·周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1543679A publication Critical patent/CN1543679A/zh
Application granted granted Critical
Publication of CN100353564C publication Critical patent/CN100353564C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Abstract

本发明涉及包括超薄型外延层的晶体管，其形成具有长度由在晶体管的栅极堆叠下的底切所确定的沟道的嵌入式结。本发明还涉及形成所述晶体管的方法和包含了所述晶体管的系统。

Description

用于包括外延硅末端的超薄型氧化物上硅器件的方法及其制造的物件
技术领域
本发明的实施例一般涉及集成电路的制造。更具体地，本发明的实施例涉及一种制造超薄型氧化物上硅(silicon on oxide，SOI)器件的方法。
背景技术
晶体管技术已经发展到包括大规模集成(LSI)、超大规模集成(VLSI)和甚大规模集成(ULSI)，并且进一步改进会出现在未来的技术中。当试图减少半导体衬底的总体尺寸时，ULSI所面临的挑战之一是更多晶体管必须结合到集成电路(IC)中。为了进一步促进微型化工艺，要求最好缩短半导体沟道长度。一个挑战是光刻技术致使临界尺寸成为可图案化的最小线宽。例如，栅极堆叠(gate stack)宽度可以是这种临界尺寸。其它挑战包括：面对将器件挤得彼此越来越接近的严峻压力，依然要保持相邻器件之间适当的电隔离。
附图说明
为了说明获得本发明实施例的方法，通过参考附图中说明的本发明的具体实施例，对以上已简短描述的本发明将提供更具体的描述。这些图描述的仅仅是本发明的通常实施例，不必按比例绘制，因此并不认为是限制它的范围，理解了这点，再结合附图，描述和解释本发明的附加特性和细节，其中：
图1是根据本发明实施例的半导体结构的正横截面，示出了栅极堆叠前体(precursor)；
图2是图1中描述的半导体结构进一步处理后的正横截面；
图3是图2中描述的半导体结构进一步处理后的正横截面；
图4是图3中描述的半导体结构进一步处理后的正横截面；
图5是图4中描述的半导体结构进一步处理后的正横截面；
图6是图5中描述的半导体结构进一步处理后的正横截面；
图7是图6中描述的半导体结构进一步处理后的正横截面；
图8是图7中描述的半导体结构进一步处理后的正横截面；
图9是图8中描述的半导体结构进一步处理后的正横截面；
图10是图9中描述的半导体结构进一步处理后的正横截面；
图11是图10中描述的半导体结构进一步处理后的正横截面；
图12是图11中描述的半导体结构进一步处理后的正横截面；
图13是图12中描述的半导体结构进一步处理后的正横截面；
图14是图13中描述的半导体结构进一步处理后的正横截面；
图15是描述工艺流程实施例的图；
图16是包含有超薄型SOI器件实施例的硅晶片的俯视平面示意图；
图17是根据实施例的电路模块的示意图；
图18是电子系统的示意图；和
图19示出了作为计算机系统的电子系统的另一个实施例。
具体实施方式
本发明涉及形成超薄型(ultra-thin body)绝缘体上硅(silicon-on-insulator，SOI)晶体管的工艺流程。图1是说明在制造过程中的半导体器件10的正横截面。半导体器件10包括衬底12，所述衬底12可以是但不限于p-型金属氧化物半导体器件(PMOS)或n-型金属氧化物半导体器件(NMOS)。根据本发明，衬底12的一个实施例包括SOI结构。因此，衬底12具有SOI绝缘体层14和SOI硅层16。根据公知技术实现SOI结构。虽然描述的是SOI结构，但是可以添加其它隔离结构，例如局部硅隔离(local isolation of silicon，LOCOS)、凹形LOCOS或浅沟槽隔离(STI)。
如图1所示，在衬底12的上表面20上形成栅极电介质层18。在一个实施例中，栅极电介质层18是氮化物氧化物层，形成的厚度在约5埃到约30埃的范围内。在一个实施例中，栅极电介质层18是厚度约为8埃的氮化物氧化物层。在其它实施例中，形成诸如氧化物、氮化物、高介电常数材料及其组合之类的栅极电介质层。栅极电极22在栅极电介质层18上形成。在一个实施例中，栅极电极22形成的厚度在约1,000埃到约3,500埃的范围内，是覆层沉积(blanket deposit)的掺杂多晶硅。掺杂可以原位进行，或者在利用本领域公知的光刻技术图案化覆层沉积形成栅极电极22之后进行。应该理解的是，可以利用其它公知的图案化技术图案化覆层沉积的多晶硅层从而形成栅极电极22，包括本领域公知的诸如电子束和x-射线这样的亚微米光刻技术以及亚光刻(subphotolithographic)图案化技术。根据本发明的一个工艺流程，栅极电极22的宽度W在约100纳米(nm)到约50nm的范围内。此外，虽然栅极电极22这里表示多晶硅电极，但是栅极电极22的其它实施例可以是但不限于金属栅极、单晶硅栅极或者它们的组合。
图2说明进一步的处理。在包括氧化物栅极电介质层18的衬底12上以及栅极电极22的顶部和侧面上形成隔片第一层(spacer first layer)24。在一个实施例中，隔片第一层24形成的厚度在约50埃到约300埃的范围内。隔片第一层24形成的优选厚度是足以使随后沉积的半导体膜与栅极电极22电隔离的厚度。在一个实施例中，隔片第一层24是通过通常称为热壁(hotwall)的工艺而形成的氧化物膜，以实现对栅极电极22和栅极电介质18的边缘的密封。通过直接在栅极电极22上形成氧化物隔片第一层24来形成密封，并且延长所制造的晶体管的热电子寿命。
在一个实施例中，为形成用于MOS器件的侧壁隔片，刻蚀隔片第一层24。如图3中所描述的，各向异性地干法刻蚀隔片层形成侧壁第一隔片26，它沿着栅极电极22的横向相对的侧壁。
氧化物侧壁第一隔片(first spacer)26形成后，根据类似工艺流程，形成氮化物侧壁第二隔片28。如图4中所描述的，氮化物层被覆层沉积在栅极电极22和侧壁第一隔片26上。接着，进行各向异性的隔片刻蚀(spacer etch)。根据实施例，通过低压化学气相沉积(LPCVD)工艺覆层沉积氮化硅层，其中氨气(NH3)与二氯甲硅烷(DCS)在约25毫托(mTorr)到约100mTorr的压力范围内，在约60℃到约100℃的温度范围内进行反应。在一个具体的实施例中，NH3和DCS在约75mTorr，约80℃的条件下沉积。
虽然在一个实施例中为了形成密封而热壁沉积了一个氮化硅层，但是如果选择了具体应用，则可以使用任意其它的合适的绝缘层，例如沉积氧化物或复合氧化物/氮化硅膜。根据实施例，通过利用包括C2F6的化学物质和在约100瓦到约300瓦范围内的功率，各向异性地等离子体刻蚀氮化硅隔片层，形成氮化物第二隔片28。在一个实施例中，使用约200瓦的功率。各向异性的刻蚀持续到从上表面20和栅极电极22的顶部去除所有材料为止。第一隔片26和第二隔片28每一个的最终厚度都可以在约50埃到约300埃的范围内。在一个实施例中，第一隔片26的厚度在约50埃到约300埃的范围内；第二隔片28至少与第一隔片26一样厚，或者更厚。
在可选的实施例中，氧化物第一隔片层和氮化物第二隔片层都是沉积的，然后实施复合隔片刻蚀方法，先形成第二隔片28，再接着形成第一隔片26。在这样的工艺流程中，形成第二隔片28的隔片刻蚀不必对栅极电极22的硅或SOI硅16具有选择性。然而，如果不存在对硅的选择性，则优选应对隔片第一层具有选择性。因此，可以使用一个沉积设备来原位形成隔片第一层和第二层，然后使用一个刻蚀设备同样原位形成第二隔片28后，再形成第一隔片26。
根据传统技术，隔片刻蚀后，通过HF清洗来清洗结构。在一个实施例中，HF清洗进行约2分钟。在一个实施例中，HF清洗后，在约900℃的温度下，进行氢气烘烤约2分钟。氢气烘烤能够去除表面氧化。
虽然这里第一隔片26是氧化物，第二隔片28是氮化物，但是应该理解的是，可以考虑其它组合实施例。例如，组合包括氧化物第一隔片和氮化物第二隔片、氮化物第一隔片和氧化物第二隔片、氧化物第一隔片和氧化物第二隔片以及氮化物第一隔片和氮化物第二隔片。在每一个实施例中，如果第一隔片层和第二隔片层可能保留在衬底的其它区域中作为保护，直至对这些区域进行处理为止，则刻蚀选择性差异是可替换的特征。
图5说明进一步的处理。第一隔片26和第二隔片28形成后，在衬底12的上表面20上形成抬高的硅第一层30。同样的工艺流程还在栅极电极22上及其上方形成抬高的多晶硅第一层32。上表面20包括SOI硅16，所述SOI硅16作为晶格晶种层以能够进行与SOI硅16的晶格相一致的外延单晶生长。在一个实施例中，SOI硅16在约50埃到约400埃的范围内。在一个实施例中，硅第一层30和多晶硅第一层32是基本未掺杂的，因为根据所选的实施例，它们经常被全部去除。然而，如果掺杂将有助于工艺集成，则可以对其进行掺杂。在形成硅第一层30和多晶硅第一层32时，硅膜或硅合金膜选择性地沉积在上表面20和栅极电极22的暴露的硅上。硅的选择性沉积仅在含硅表面上形成硅。沉积的硅可以是基本仅含硅的硅膜，或者是诸如锗化硅的硅合金。通过将温度加热至600-900℃，并提供沉积气体，例如二氯甲硅烷(SiH2Cl2)和氢气(H2)，可以选择性地沉积硅膜。通过将温度加热至700-750℃，向压力保持在10-760torr之间的CVD室内提供沉积气体，例如流量在10-300sccm之间的二氯甲硅烷、流量在10-200sccm之间的1％氢气稀释的锗烷(GeH4)以及流量约20slm的H2，可以选择性地沉积硅锗合金(Si1-XGeX)。如果需要掺杂硅膜或掺杂硅合金膜，处理气体混合物中可以包括掺杂剂气体，例如乙硼烷、磷化氢和砷化三氢。
图6说明进一步的处理，例如通过进行对第一隔片26和暴露的硅具有选择性的湿法刻蚀，第二隔片28已经被去除。接着，进行半各向同性的干法刻蚀以形成如图7所中描述的自对准凹槽34。自对准凹槽34形成在SOI硅16的保留部分内，与栅极电极22的横向相对的侧壁对齐。在一个实施例中，使用半各向同性的刻蚀工艺流程形成自对准凹槽34。各向同性刻蚀不仅垂直刻蚀至SOI硅层16之中(图6)，而且在第一隔片26和栅极电极22之下水平刻蚀。半各向同性刻蚀SOI硅形成SOI硅16的栅遮蔽残余物36(gate-masked residue)及其横向残余物38。刻蚀还形成底切(undercut)40。因此，晶体管沟道长度，即由SOI硅16的栅遮蔽残余物36来度量的长度，可能比宽度W短。
在一个实施例中，通过使用在平行板射频(RF)等离子体刻蚀系统中的半各向同性干法刻蚀工艺，产生底切刻蚀。还可以使用湿法刻蚀来形成自对准凹槽34和底切40。半各向同性干法刻蚀中，化学工艺包括六氟化硫(SF6)和氦气(He)的气体混合物化学物质以及有利于各向同性的工艺条件。这种条件包括足够低的压力，以允许刻蚀剂气体的平均自由程开始接近各向异性，但又保持基本的各向同性特性，这样还将在栅极电极22和栅极电介质层18下得到底切40。此外，选择低RF功率密度。在本发明的一个实施例中，使用约900mTorr的工艺压力、约1.1cm的间隙、约100W的RF功率、约150sccm的氦气流和约100sccm的SF6气流。在这个实施例中，RF功率在约50W到约200W的范围内变化，工艺压力在大于约500mTorr的范围中变化。
根据本发明，半各向同性干法刻蚀工艺流程产生底切40，并且所述刻蚀化学工艺还对栅极电介质层18、SOI绝缘体层14和第一隔片26具有选择性。用这种方式，在硅刻蚀过程中不会太多刻蚀第一隔片26和栅极电介质层18。在形成底切40的刻蚀工艺流程的一个实施例中，刻蚀化学工艺是轻微氧化，以使刻蚀条件导致在凹槽刻蚀过程中被暴露的栅极电介质层18或第一隔片26的横向部分42加厚。因此，栅极堆叠的末端重叠区的栅极边缘漏电流减少。栅极边缘处的栅极电介质层加厚，栅极的击穿电压也增加。
因为过刻蚀会从下部切去SOI硅层16中的栅极电极22，并继续减少栅遮蔽残余物36直至它被破坏为止，所以本发明的侧向凹槽刻蚀工艺流程将侧向刻蚀速率控制在约1埃/秒到约30埃/秒之间。在一个实施例中，如图7中描述的，受控的侧向刻蚀速率使得在SOI硅层16的剩余部分形成拐点44。根据本发明，晶体管沟道长度大致定义为拐点44到相对的拐点44之间的距离。因此，如果最小线宽为栅极宽度W(图1)，则沟道长度小于宽度W。利用这种几何结构，当形成沟道时，在晶体管的闭状态时，得到大的LMET(冶金沟道长度或物理沟道长度)，而在开状态时，得到较小的LMET。在开状态时LMET越小，沟道电阻也越小，并且Ion也越高。在一个实施例中，栅极电介质宽度为W，LMET在约0.2W到约0.99W的长度范围内。在另一实施例中，栅极电介质宽度为W，LMET在约0.3W到约0.8W的长度范围内。在另一实施例中，栅极电介质宽度为W，LMET在约0.4W到约0.7W的长度范围内。
如果最小线宽(例如非限制性的实例W)是以通常所指的量度(metric)为基础的，例如0.25微米工艺，则应该理解，实际尺寸可以不同于0.25微米。作为进一步参考，根据设计规范，最小线宽可以是诸图中所描述的器件10的量度的一部分。例如，光刻工艺流程的最小线宽可以是0.25微米、0.18微米和0.13微米。应该理解的是，诸如0.25微米这样的各种量度，在一个企业单位中具有的尺寸可能明显不同于作为比较的另一企业单位。因此，这种量度，虽然被定量给出了，但在特定的两个企业单位之间可能不同。未来可能实现的其它最小线宽也适用于本发明。
在本发明的实施例中，由于刻蚀具有选择性，自对准凹槽34具有到SOI绝缘体层14上为止的最大垂直深度。在该实施例中，自对准凹槽34在上表面20的原位置处以下约100埃到约1500埃，在栅极堆叠48的边缘46下水平或横向延伸约25埃到约200埃。如果存在拐点44的话，贯穿SOI硅层16的最深处，则发生在该处。应该理解的是，可以选择其它的工艺条件和刻蚀化学物质来生成具有其它凹槽几何外形的底切40。半各向同性干法刻蚀基本去除了外延第一膜(epitaxial first film)30(图6)和多晶硅第一膜32(图6)，并且开始刻蚀至SOI硅层16和栅极电极22的多晶硅之中。
刻蚀后，应该注意，如图8中描述的，SOI绝缘体层14存在暴露的自对准部分50。根据实施例，形成超薄型外延第二层52和多晶硅第二层54。外延第二层52包括凸起的外延末端(epitaxial tip)56，其可能在或可能不在高于原SOI硅16的上表面20的原位置处的水平面上。而且，根据特定应用，凸起的外延末端56可以达到和栅极堆叠48相同的高度。在一个实施例中，自上表面20处测量，凸起的外延末端56约为栅极堆叠48高度的10％。在一个实施例中，自上表面20处测量，凸起的外延末端56约为栅极堆叠48高度的50％。在一个实施例中，自上表面20处测量，凸起的外延末端56约为栅极堆叠48高度的90％。其中，栅极堆叠48的高度包括完成的器件的任意导电材料。
外延第二层52还包括具有栅遮蔽残余物36的嵌入式源/漏极结58。外延第二层52将SOI硅层16的栅遮蔽残余物36及其横向残余物38作为它的晶种源。
工艺条件使得外延第二层52在SOI硅层16的栅遮蔽残余物36及其横向残余物38之间的某处形成闭合接缝60。虽然闭合接缝60以任意角度和任意形状被绘制在任意处，但是应该理解，在一个实施例中，在否则基本是外延的单晶层52中出现了位错。闭合接缝60可以以某一角度形成，使得当电流从凸起的末端56流过嵌入式结58时所增加的电阻率最小。
而且，应该注意的是，在外延第二层52的形成过程中，同时在栅极电极22上形成超薄型多晶硅第二层54。在一个实施例中，使用基于SiH2Cl2的化学物质来形成掺硼硅膜，这样，沉积对隔片26具有高度选择性，以使掺硼硅不会形成或粘附在隔片26上。然而，通过这种沉积工艺，凹槽基本被填满。这种工艺能够完全填满凹槽。
在可选的实施例中，使用掺硼的SiGe代替掺硼硅来形成填充凹槽的膜。通常，外延材料是沉积的，使得它的上表面位于衬底原表面的平面上方。
在一个实施例中，通过选择性沉积形成掺硼硅膜。硅或诸如锗化硅这样的硅合金的选择性沉积形成硅、或硅合金、或暴露的硅的表面。例如，掺硼硅的选择性沉积形成超薄型第二层52和54。通过将衬底的温度加热到约600℃到约900℃，并计量供给诸如二氯甲硅烷和氢气这样的沉积气体，可以选择性沉积这样的膜。类似地，通过将温度加热到约700℃到约750℃之间，并向保持约50torr到约760torr的压力、或者保持环境压力的CVD室内提供约10sccm到约300sccm流量的二氯甲硅烷，约10sccm到25sccm流量的1％氢气稀释的锗烷气体以及约15slm到约25slm的氢气的沉积气体混合物，可以选择性沉积硅锗合金。如果要形成掺杂硅膜或掺杂硅合金膜，处理气体混合物中可以包括掺杂剂气体，例如乙硼烷、磷化氢和砷化三氢。
在膜沉积过程中，当衬底保持在约700℃到约750℃之间的温度，并保持大于约50torr，但小于大气压的相对高的沉积压力时，利用包括锗烷、二氯甲硅烷、砷化三氢和氢气的沉积气体混合物，通过热化学气相沉积，在硅表面上可以选择性地沉积高度掺杂的(＞5×1020原子/平方厘米)n-型锗化硅外延膜。这种工艺将形成基本均匀掺杂的n-型锗化硅外延膜。
类似地，在约600℃到800℃之间的温度下，通过分解约20sccm的二氯甲硅烷、约130-180sccm的1％氢气稀释的锗烷以及诸如约5-50sccm的1％氢气稀释的乙硼烷(B2H6)这样的p-型掺杂剂源，可以形成p-型硅锗合金。在一个实施例中，使用约为700℃的温度，约为50torr的相对高的压力。为了降低分解过程的选择性，可以向气体沉积混合物中加入约25到50sccm的HCl。
本领域的技术人员在了解本发明公开的基础上将认识到，这种沉积工艺还能得到对场氧化区域或浅沟槽隔离区域中的氧化物的选择性。
实施进一步的处理以保护已得到的结构，并使其作好金属化连接的准备。进一步处理凸起的外延硅末端56以增加器件的导电性。如图9中所描述的，通过CVD在衬底12上形成第一电介质层62。第一电介质层62可以选自氧化物、氮化物、氧氮化物等。在一个实施例中，第一电介质层62的厚度在约50埃到约100埃的范围内。然后，通过CVD在衬底12上形成第二电介质层64。第二电介质层64可以选自氧化物、氮化物、氧氮化物等，只要具有区别于第一电介质层62的明显的氧化响应或刻蚀响应中的至少一种。在一个实施例中，第二电介质层64的厚度在约500埃到约1800埃的范围内。优选在能使热预算守恒的温度下形成第一电介质层62和第二电介质层64。
在分别形成第一电介质层62和第二电介质层64后，如图10中描述的，实施隔片刻蚀以形成与侧壁第一隔片26相邻的复合隔片66。因为第一电介质层62和第二电介质层64可以分别是第一氧化物材料和第二氮化物材料，所以可以使用氮化硅和氧化硅刻蚀工艺。在另一实施例中，由单独的氮化物或单独的氧化物电介质可以形成复合隔片66的功能等同物。在一个实施例中，使用复合隔片66来隔离源/漏区上的硅化物和栅极区上的硅化物。在一个实施例中，复合隔片66用来使高能量高剂量的注入偏离活性沟道区域。在本发明的实施例中，复合隔片66的厚度在约500埃到约2000埃的范围内。
在图11中所描述的一个工艺流程实施例中，进行源/漏极注入。为了增加源/漏接触区域和多晶硅层54的掺杂浓度，以平行于复合隔片66外边缘的方向向凸起的外延末端56中进行源/漏极注入68。隔片26、66和栅极电极22阻挡了对栅极下面的沟道区(栅遮蔽残余物36)和设置在隔片下面的超薄型外延膜的掺杂。因此，源/漏极注入不影响在嵌入式源/漏结58处的超薄型外延SOI膜。
在可选的源/漏极注入之后，实施金属硅化物化(salicidation)工艺以形成栅极电极22上的栅极堆叠48和抬高的凸起外延末端56的低阻膜。在一个实施例中，如图12中所描述的，难熔金属膜70被覆层沉积在衬底12上。难熔金属可以选自镍(Ni)、钴(Co)、钯(Pd)等。难熔金属也可以选自铝(Al)、钛(Ti)、钨(W)、钛-钨(TiW)、铬(Cr)等。综合考虑特定的工艺流程和/或特定的终端产品，可以选择其它的难熔金属。难熔金属膜70是覆层沉积的。在本发明的实施例中，钴膜的沉积厚度在约100埃到约200埃的范围内。通过任意公知的方法，包括诸如物理气相沉积(PVD)这样的溅射沉积或CVD，可以形成难熔金属膜70。由加利福尼亚圣塔克莱拉的应用材料公司(Applied Materials(AMAT)of SantaClara，California)生产的Endura系统能用来溅射沉积难熔金属膜70。
难熔金属膜70形成后，例如氮化钛的保护层72被直接沉积在难熔金属膜70上。在一个实施例中，保护层72是氮化钛，沉积厚度在约500埃到约200埃的范围内。通过任意公知的技术，例如使用应用材料公司Endura系统的PVD，可以形成保护层72，或者可以通过CVD形成。保护层72防止下面的难熔金属层70在随后的硅化物退火过程中氧化。
保护层72形成后，将衬底12加热到某一温度并保持一段足够的时间，使得难熔金属膜70与下面的硅反应形成难熔金属硅化物膜，如图13中所描述的。可以在惰性气氛中，例如氩气(Ar)或者在某些情况下是氮气(N2)，温度在约400℃到约500℃的范围内，进行约45秒到约2分钟的加热处理。在一个实施例中，在约450℃下加热约90秒。衬底12可以在AMAT 5000或AMAT 5200RTP设备中被适当退火。这种加热工艺使得难熔金属膜70和下面的硅反应，以形成平均薄膜电阻(sheetresistance)约为11欧姆/平方的低薄膜电阻相膜74。
图14描述进一步的处理。例如，使用50∶1的缓冲HF湿法刻蚀约90秒到约150秒，去除未形成金属硅化物的(unsalicided)难熔金属膜70。湿法刻蚀后，低薄膜电阻相膜74保留在被隔片26和66彼此电隔离的源/漏区和栅极堆叠48上。
本发明描述了具有特定结构的p-MOS器件。然而，应该理解的是，本发明能用来在具有凸起的外延硅末端的底切中形成嵌入式外延结和在掺杂砷或磷(n-型)的膜上形成低阻难熔金属硅化物。例如，本发明的工艺能用来在n-MOS器件上形成低阻硅化物，其中所述n-MOS器件是通过以上描述的工艺所形成的，除了在电导率约为1×1017/cm3至1×1019/cm3的p-型衬底区域中形成凹槽，并且其中被填入掺杂密度在约1×1018/cm3至3×1021/cm3之间的n-型硅膜。在一个实施例中，浓度约为1×1020/cm3。例如，通过在约500℃到约700℃的温度下，分解流量在约20sccm到约250sccm的二氯甲硅烷SiH2Cl2流量在约100sccm到约400sccm的氢气稀释的三氢化磷PH3的n-型掺杂剂源，可以形成n-型硅膜。在一个实施例中，在约575℃下，约200sccm的二氯甲硅烷和约200sccm的三氢化磷被计量供给衬底12。如这里所阐述的，如果选择性是优选的，则可以将流量约5sccm到约60sccm的氯化氢计量供给衬底。
图15是说明工艺实施例的工艺流程图。工艺开始于150，在绝缘体上硅(SOI)衬底上提供栅极堆叠。接着152，在栅极堆叠上形成第一隔片和第二隔片。154在衬底上生长抬高的外延第一层，且156去除第二隔片。接着158，在栅极堆叠处刻蚀出栅极堆叠底切，在栅极堆叠底切处形成源/漏极外延第二膜。
本发明的超薄型SOI器件的一个实施例包括电子系统。参考图16，半导体模片(die)160可以由包含有MOS器件10的半导体晶片162生产。模片160是在包含有执行特定功能的电路的衬底12上的单个图案，通常为长方形。半导体晶片162通常包含有具有同样功能的若干模片160的重复图案。模片160还可以包含有附加电路，以扩展成诸如具有多功能的单片处理器的这样的复杂器件。模片160通常封装在带有伸出引线的保护外壳(未示出)中，例如为单向或双向通信和控制而提供访问模片160的电路的凸起垫层(bump pad layer)。在一个实施例中，模片160被封入芯片封装中(未示出)，例如芯片级封装(chip-scale package，CSP)。
如图17所示，利用保护套或不利用保护套，可以将两个或多个模片160结合到电路模块170或芯片组中，以增强或扩展单个模片160的功能，所述模片160中的其中一个包括至少一个根据本发明的图1-14中所描述的超薄型SOI器件。电路模块170可以是具有各种功能的模片160的组合，或者是包含有同样功能的模片160的组合。电路模块170的一些实例包括存储器模块、设备驱动器、电源组、通讯调制解调器、处理器模块和专用集成电路(ASIC)模块，并且可以包括多层、多芯片模块。电路模块170可以是例如时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、航空器以及其它的各种电子系统的子组件。电路模块170有各种伸出的引线172，提供单向或双向通信和控制。
图18示出了电子系统180，该电子系统180包含有一个或多个如上所述的电路模块170，所述电路模块170包含有至少一个如这里所述的本发明的超薄型SOI器件10。电子系统180一般包含有用户接口182。用户接口182为电子系统180的使用者提供对电子系统180的结果的控制或观测。用户接口182的一些实例包括个人计算机的键盘、指示设备、监视器和打印机；收音机的调谐盘、显示屏和扬声器；汽车的点火开关和油门；自动柜员机的读卡器、键盘、显示屏和货币配送器。用户接口182还可以描述为提供给电子系统180的访问端口。访问端口用来连接电子系统和前面示例的更具体的用户接口组件。一个或多个电路模块170可以包括处理器，对来自用户接口182的输入或到用户接口182的输出、或者事先编程到电子系统180中或者用其它方式提供给电子系统180的其它信息提供某一形式的操作、控制或者指示。很明显，在前面给出的实例列表中，除了电路模块170和用户接口182，电子系统180还经常包含有某些机械组件(未示出)。应该理解的是，电子系统180中一个或多个电路模块170可以替换为单集成电路。而且，电子系统180可以是一个更大的电子系统的子组件。
图19示出了作为计算机系统190的电子系统的又一实施例。计算机系统190包含有嵌在计算机单元196中的处理器192和存储器系统194。计算机系统190仅是包含有另一电子系统(即存储器系统194)作为子组件的电子系统的一个实例。计算机系统190可以包含有耦合至处理器192和存储器系统194的输入/输出(I/O)电路198。计算机系统190可以选择性地包含有耦合至I/O电路198的用户接口组件。I/O电路198可以耦合至显示器200、打印机202、大容量存储设备204、键盘206和指示设备208。应该理解的是，其它组件例如调制解调器、设备驱动卡、附加存储设备等，经常被连接到计算机系统190。还应该理解的是，处理器192和/或存储器系统194可以包括根据实施例的超薄型SOI器件。而且，计算机系统190的处理器192、存储器系统194和I/O电路198之中的至少两个被结合在单集成电路上。这种单封装处理单元减少了处理器192和存储器系统194之间的通讯时间。
本领域的技术人员很容易理解，不脱离所附权利要求表达的本发明的原理和范围，也可以对为了解释本发明的特性而已经描述和说明的部件和方法进程的细节、材料和结构进行各种其它的改变。

Claims (30)

1.一种形成半导体器件的方法，包括：
在绝缘体上硅(SOI)衬底上提供栅极堆叠；
在所述栅极堆叠处，形成栅极堆叠底切；以及
在所述底切处，生长嵌入式外延源/漏结。
2.如权利要求1所述的方法，形成栅极堆叠底切还包括：
在所述栅极堆叠上形成第一隔片和第二隔片；
在所述衬底上生长抬高的外延第一层；
去除所述栅极堆叠上的所述第二隔片；以及
在所述栅极堆叠处形成所述栅极堆叠底切。
3.如权利要求1所述的方法，形成栅极堆叠底切还包括：
在所述栅极堆叠上形成第一隔片和第二隔片；
在所述衬底上生长抬高的外延第一层；
去除所述栅极堆叠上的所述第二隔片，以暴露所述SOI衬底上的硅的一部分；以及
在底切所述栅极堆叠的条件下，刻蚀所述SOI衬底上的硅。
4.如权利要求1所述的方法，形成栅极堆叠底切还包括：
在所述栅极堆叠上形成第一隔片和第二隔片；
在所述衬底上生长抬高的外延第一层；
去除所述栅极堆叠上的所述第二隔片，以暴露所述SOI衬底上的硅的一部分；以及
在以约1埃/秒到约30埃/秒的速率底切所述栅极堆叠的条件下，刻蚀在所述SOI衬底上的所述硅。
5.如权利要求1所述的方法，形成栅极堆叠底切还包括：
在所述栅极堆叠上形成第一隔片和第二隔片；
在所述衬底上生长抬高的外延第一层；
去除所述栅极堆叠上的所述第二隔片，以暴露所述SOI衬底上的硅的一部分；以及
使用六氟化硫(SF6)的刻蚀配方来刻蚀在所述SOI衬底上的所述硅。
6.如权利要求1所述的方法，形成栅极堆叠底切还包括：
在所述栅极堆叠上形成第一隔片和第二隔片；
在所述衬底上生长抬高的外延第一层；
去除所述栅极堆叠上的所述第二隔片；并且
刻蚀所述抬高的外延第一层和所述SOI衬底上的硅的一部分，以形成栅遮蔽硅残余物和横向硅残余物。
7.如权利要求1所述的方法，从所述底切生长嵌入式外延源/漏结还包括：
在所述栅极堆叠上形成第一隔片和第二隔片；
在所述衬底上生长抬高的外延第一层；
在形成所述底切的条件下，基本去除所述抬高的外延第一层，以暴露所述SOI衬底的绝缘体的自对准区域和所述SOI衬底上的硅的横向残余物；以及
在使得外延硅形成所述底切和横向残余物之间的闭合接缝的条件下，生长所述嵌入式外延源/漏结。
8.如权利要求1所述的方法，还包括：
在生长嵌入式外延源/漏结之后，形成金属硅化物化的凸起的外延末端。
9.如权利要求1所述的方法，还包括：
在生长嵌入式外延源/漏结之后，形成金属硅化物化的多晶硅外延栅极层。
10.一种形成晶体管的方法，包括：
在绝缘体上硅(SOI)衬底上提供栅极堆叠；
在所述栅极堆叠上形成第一隔片和第二隔片；
在所述衬底上生长外延第一层；
去除所述栅极堆叠上的所述第二隔片；
在所述栅极堆叠处，去除所述外延第一层，同时形成栅极堆叠底切；
以及
在所述栅极堆叠底切处，生长源/漏极外延第二层。
11.如权利要求10所述的方法，在所述栅极堆叠上形成第一隔片和第二隔片还包括：
在所述栅极堆叠上沉积氧化物第一层；以及
隔片刻蚀所述氧化物第一层。
12.如权利要求10所述的方法，在所述栅极堆叠上形成第一隔片和第二隔片还包括：
在所述栅极堆叠上沉积氧化物第一层；
在所述栅极堆叠上沉积氮化物第二层；以及
隔片刻蚀所述氮化物第二层和所述氧化物第一层。
13.如权利要求10所述的方法，在所述栅极堆叠上形成第一隔片和第二隔片还包括：
在所述栅极堆叠上沉积氧化物第一层；
隔片刻蚀所述氧化物第一层，以形成氧化物第一隔片；
在所述栅极堆叠和所述氧化物第一隔片上生长氮化物第二层；以及
隔片刻蚀所述氮化物第二层，以形成氮化物第二隔片。
14.如权利要求10所述的方法，其中在所述衬底上生长外延第一膜还包括：
在所述SOI衬底上形成基本未掺杂的硅外延层。
15.如权利要求10所述的方法，其中形成栅极堆叠底切包括：
去除所述栅极堆叠上的第二隔片之后，刻蚀所暴露的所述SOI衬底上的硅。
16.如权利要求10所述的方法，其中形成栅极堆叠底切包括：
去除所述栅极堆叠上的第二隔片之后，刻蚀所暴露的所述SOI衬底上的硅；以及
刻蚀所述外延第一膜的至少一部分。
17.如权利要求10所述的方法，其中在所述栅极堆叠底切处生长源/漏极外延第二层包括：
在使得所述外延第二层从所述栅极堆叠底切生长到栅极堆叠-横向SOI硅残余物的条件下，化学气相沉积生长所述源/漏极外延第二层。
18.如权利要求10所述的方法，还包括：
在所述SOI衬底上，形成难熔金属层。
19.如权利要求10所述的方法，还包括：
在所述SOI衬底上，形成难熔金属层；
处理所述源/漏极外延第二层和所述难熔金属层，以形成金属硅化物化的凸起的外延末端。
20.如权利要求10所述的方法，还包括：
在所述栅极堆叠上，生长多晶硅外延第二层；
在所述多晶硅外延第二层上，形成难熔金属层；以及
处理所述多晶硅外延第二层和所述难熔金属层，以形成金属硅化物化的栅极层。
21.一种嵌入式源/漏极氧化物上硅(SOI)结，包括：
设置在SOI衬底上的栅极堆叠，所述栅极堆叠包括底切；和
设置在所述底切内的外延层。
22.如权利要求21所述的嵌入式源/漏极氧化物上硅(SOI)结，其中所述外延层的厚度在约100埃到约1500埃的范围内，并且其中所述外延层选自n掺杂层和p掺杂层。
23.如权利要求21所述的嵌入式源/漏极氧化物上硅(SOI)结，其中所述外延层的厚度在约100埃到约1500埃的范围内，并且还包括：
置于所述外延层中并与所述栅极堆叠相邻的金属硅化物化的凸起的外延末端。
24.如权利要求21所述的嵌入式源/漏极氧化物上硅(SOI)结，其中所述外延层的厚度在约100埃到约1500埃的范围内，其中所述外延层选自n掺杂层和p掺杂层，并且还包括：
置于所述栅极堆叠上及其上方的金属硅化物化的多晶硅栅极层。
25.如权利要求21所述的嵌入式源/漏极氧化物上硅(SOI)结，其中所述外延层的厚度在约100埃到约1500埃的范围内，其中所述外延层选自n掺杂层和p掺杂层，并且还包括：
置于所述外延层中并与所述栅极堆叠相邻的金属硅化物化的凸起的外延末端；和
置于所述栅极堆叠上及其上方的金属硅化物化的多晶硅栅极层。
26.如权利要求21所述的嵌入式源/漏极氧化物上硅(SOI)结，还包括：
嵌入在所述栅极堆叠下的SOI沟道，其中所述栅极堆叠包括宽度为W的多晶硅栅极电极，并且其中所述SOI沟道包括小于宽度W的沟道长度。
27.如权利要求21所述的嵌入式源/漏极氧化物上硅(SOI)结，还包括：
嵌入在所述栅极堆叠下的SOI沟道，其中所述栅极堆叠包括宽度为W的多晶硅栅极电极，并且其中所述SOI沟道包括约0.2W到约0.99W范围内的沟道长度。
28.一种系统，包括：
电路模块，其中所述电路模块包括至少一个绝缘体上硅(SOI)衬底，其中所述SOI衬底包括：
置于SOI衬底上的栅极堆叠，所述栅极堆叠包括底切；和
置于所述底切中的外延层。
29.如权利要求28所述的系统，其中所述电路模块被置于选自时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统和航空器的主机内。
30.如权利要求28所述的系统，还包括：
处理器；
耦合至所述处理器的输入/输出(I/O)电路。
CNB038005239A 2002-07-12 2003-07-03 用于超薄型绝缘体上硅器件的方法及其制造的器件 Expired - Lifetime CN100353564C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/194,506 US7473947B2 (en) 2002-07-12 2002-07-12 Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US10/194,506 2002-07-12

Publications (2)

Publication Number Publication Date
CN1543679A true CN1543679A (zh) 2004-11-03
CN100353564C CN100353564C (zh) 2007-12-05

Family

ID=30114761

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038005239A Expired - Lifetime CN100353564C (zh) 2002-07-12 2003-07-03 用于超薄型绝缘体上硅器件的方法及其制造的器件

Country Status (7)

Country Link
US (2) US7473947B2 (zh)
EP (1) EP1428263B1 (zh)
CN (1) CN100353564C (zh)
AT (1) ATE527686T1 (zh)
AU (1) AU2003249726A1 (zh)
TW (1) TWI236699B (zh)
WO (1) WO2004008489A2 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832238A (zh) * 2012-09-17 2012-12-19 东莞市天域半导体科技有限公司 一种具有欧姆接触保护层的碳化硅器件及其制作方法
CN102891177A (zh) * 2011-07-19 2013-01-23 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103137480A (zh) * 2011-11-25 2013-06-05 中芯国际集成电路制造(上海)有限公司 Mos器件的形成方法及其形成的mos器件
CN103400858A (zh) * 2013-08-02 2013-11-20 清华大学 绝缘体上三维半导体器件及其形成方法
TWI449177B (zh) * 2011-01-05 2014-08-11 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
CN104733309A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105895531A (zh) * 2005-01-04 2016-08-24 英特尔公司 通过cvd蚀刻与淀积顺序形成的cmos晶体管结区
WO2021223593A1 (zh) * 2020-05-08 2021-11-11 长鑫存储技术有限公司 半导体器件及其制备方法

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
US6649480B2 (en) * 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6703688B1 (en) * 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
US7301180B2 (en) 2001-06-18 2007-11-27 Massachusetts Institute Of Technology Structure and method for a high-speed semiconductor device having a Ge channel layer
US6730551B2 (en) * 2001-08-06 2004-05-04 Massachusetts Institute Of Technology Formation of planar strained layers
US6974735B2 (en) 2001-08-09 2005-12-13 Amberwave Systems Corporation Dual layer Semiconductor Devices
US7138649B2 (en) * 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
AU2002331077A1 (en) * 2001-08-13 2003-03-03 Amberwave Systems Corporation Dram trench capacitor and method of making the same
JP2005504436A (ja) * 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
US6933518B2 (en) * 2001-09-24 2005-08-23 Amberwave Systems Corporation RF circuits including transistors having strained material layers
WO2003079415A2 (en) * 2002-03-14 2003-09-25 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7138310B2 (en) * 2002-06-07 2006-11-21 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US7615829B2 (en) * 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
AU2003247513A1 (en) * 2002-06-10 2003-12-22 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
JP2004079790A (ja) * 2002-08-19 2004-03-11 Oki Electric Ind Co Ltd 完全空乏型ｓｏｉ−ｍｏｓトランジスタおよびその製造方法
US20040154083A1 (en) * 2002-12-23 2004-08-12 Mcvicker Henry J. Sports pad closure system with integrally molded hooks
JP4585510B2 (ja) * 2003-03-07 2010-11-24 台湾積體電路製造股▲ふん▼有限公司 シャロートレンチアイソレーションプロセス
US9673280B2 (en) 2003-06-12 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Cobalt silicidation process for substrates comprised with a silicon-germanium layer
TW594872B (en) * 2003-06-12 2004-06-21 Taiwan Semiconductor Mfg Self-aligned silicided process and structure
US6924517B2 (en) * 2003-08-26 2005-08-02 International Business Machines Corporation Thin channel FET with recessed source/drains and extensions
JP2005158786A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法
US6989322B2 (en) * 2003-11-25 2006-01-24 International Business Machines Corporation Method of forming ultra-thin silicidation-stop extensions in mosfet devices
JP4610205B2 (ja) * 2004-02-18 2011-01-12 株式会社リコー 半導体装置
KR100577020B1 (ko) * 2004-04-09 2006-05-10 매그나칩 반도체 유한회사 반도체 소자의 레지듀 및 열 특성 개선 방법
US7247535B2 (en) * 2004-09-30 2007-07-24 Texas Instruments Incorporated Source/drain extensions having highly activated and extremely abrupt junctions
KR100612420B1 (ko) * 2004-10-20 2006-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
KR100602122B1 (ko) * 2004-12-03 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7501336B2 (en) * 2005-06-21 2009-03-10 Intel Corporation Metal gate device with reduced oxidation of a high-k gate dielectric
US7439576B2 (en) * 2005-08-29 2008-10-21 Micron Technology, Inc. Ultra-thin body vertical tunneling transistor
US8003470B2 (en) * 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
US7572705B1 (en) * 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
JP2007103456A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体装置及びその製造方法
JP5567247B2 (ja) * 2006-02-07 2014-08-06 セイコーインスツル株式会社 半導体装置およびその製造方法
JP2007317796A (ja) * 2006-05-24 2007-12-06 Toshiba Corp 半導体装置および半導体装置の製造方法
US7541239B2 (en) * 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device
US7897493B2 (en) * 2006-12-08 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inducement of strain in a semiconductor layer
DE102007010563A1 (de) * 2007-02-22 2008-08-28 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Selektives Wachstum von polykristallinem siliziumhaltigen Halbleitermaterial auf siliziumhaltiger Halbleiteroberfläche
US7825003B2 (en) * 2007-06-26 2010-11-02 International Business Machines Corporation Method of doping field-effect-transistors (FETs) with reduced stress/strain relaxation and resulting FET devices
US20090001430A1 (en) * 2007-06-29 2009-01-01 International Business Machines Corporation Eliminate notching in si post si-recess rie to improve embedded doped and instrinsic si epitazial process
US7795605B2 (en) * 2007-06-29 2010-09-14 International Business Machines Corporation Phase change material based temperature sensor
US7692213B2 (en) * 2007-08-07 2010-04-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing a condensation process
US7947545B2 (en) * 2007-10-31 2011-05-24 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Method for producing a transistor gate with sub-photolithographic dimensions
US7763943B2 (en) * 2007-12-26 2010-07-27 Intel Corporation Reducing external resistance of a multi-gate device by incorporation of a partial metallic fin
US8030163B2 (en) * 2007-12-26 2011-10-04 Intel Corporation Reducing external resistance of a multi-gate device using spacer processing techniques
US20090206404A1 (en) * 2008-02-15 2009-08-20 Ravi Pillarisetty Reducing external resistance of a multi-gate device by silicidation
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
US7776624B2 (en) * 2008-07-08 2010-08-17 International Business Machines Corporation Method for improving semiconductor surfaces
US7951657B2 (en) * 2009-05-21 2011-05-31 International Business Machines Corporation Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (S0I) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor
US9305779B2 (en) * 2009-08-11 2016-04-05 Bae Systems Information And Electronic Systems Integration Inc. Method for growing germanium epitaxial films
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8299546B2 (en) * 2010-03-25 2012-10-30 International Business Machines Corporation Semiconductor devices with vertical extensions for lateral scaling
CN102376769B (zh) * 2010-08-18 2013-06-26 中国科学院微电子研究所 超薄体晶体管及其制作方法
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8288758B2 (en) * 2010-12-02 2012-10-16 International Business Machines Corporation SOI SiGe-base lateral bipolar junction transistor
CN102891178A (zh) * 2011-07-19 2013-01-23 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
KR101427726B1 (ko) * 2011-12-27 2014-08-07 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치 및 반도체 장치의 제조 방법
US8698230B2 (en) * 2012-02-22 2014-04-15 Eastman Kodak Company Circuit including vertical transistors with a conductive stack having reentrant profile
JP6094159B2 (ja) * 2012-11-13 2017-03-15 三菱電機株式会社 半導体装置の製造方法
US9343589B2 (en) 2014-01-22 2016-05-17 Globalfoundries Inc. Field effect transistor (FET) with self-aligned double gates on bulk silicon substrate, methods of forming, and related design structures
US9716160B2 (en) 2014-08-01 2017-07-25 International Business Machines Corporation Extended contact area using undercut silicide extensions
US9240454B1 (en) 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
FR3046876B1 (fr) * 2016-01-19 2018-12-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Consommation du canal d'un transistor par oxydation sacrificielle
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
US9935186B1 (en) 2016-09-21 2018-04-03 International Business Machines Corporation Method of manufacturing SOI lateral Si-emitter SiGe base HBT
US11887988B2 (en) 2019-08-01 2024-01-30 Intel Corporation Thin film transistor structures with regrown source and drain
US11244943B2 (en) 2019-12-27 2022-02-08 Intel Corporation Three-dimensional integrated circuits (3DICs) including bottom gate MOS transistors with monocrystalline channel material
US11328988B2 (en) 2019-12-27 2022-05-10 Intel Corporation Top gate recessed channel CMOS thin film transistor in the back end of line and methods of fabrication
US11164785B2 (en) * 2019-12-27 2021-11-02 Intel Corporation Three-dimensional integrated circuits (3DICs) including upper-level transistors with epitaxial source and drain material
FR3116380B1 (fr) * 2020-11-18 2022-12-16 Commissariat Energie Atomique Procédé de fabrication d’une zone dopée d’un dispositif microélectronique

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4052251A (en) * 1976-03-02 1977-10-04 Rca Corporation Method of etching sapphire utilizing sulfur hexafluoride
US5043778A (en) * 1986-08-11 1991-08-27 Texas Instruments Incorporated Oxide-isolated source/drain transistor
US4963502A (en) * 1988-08-25 1990-10-16 Texas Instruments, Incorporated Method of making oxide-isolated source/drain transistor
US4876213A (en) * 1988-10-31 1989-10-24 Motorola, Inc. Salicided source/drain structure
US5310626A (en) * 1993-03-01 1994-05-10 Motorola, Inc. Method for forming a patterned layer using dielectric materials as a light-sensitive material
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5915164A (en) * 1995-12-28 1999-06-22 U.S. Philips Corporation Methods of making high voltage GaN-A1N based semiconductor devices
US6037627A (en) * 1996-08-02 2000-03-14 Seiko Instruments Inc. MOS semiconductor device
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US5824587A (en) * 1997-07-09 1998-10-20 Advanced Micro Devices, Inc. Method for making convex device with elevated gate structure
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6060403A (en) * 1997-09-17 2000-05-09 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US6140230A (en) * 1998-02-19 2000-10-31 Micron Technology, Inc. Methods of forming metal nitride and silicide structures
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
KR100347544B1 (ko) * 1999-02-13 2002-08-07 주식회사 하이닉스반도체 반도체 소자의 접합 제조 방법
KR100332106B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 제조 방법
US6403433B1 (en) * 1999-09-16 2002-06-11 Advanced Micro Devices, Inc. Source/drain doping technique for ultra-thin-body SOI MOS transistors
US6559011B1 (en) * 2000-10-19 2003-05-06 Muhammed Ayman Shibib Dual level gate process for hot carrier control in double diffused MOS transistors
JP2002186080A (ja) * 2000-12-19 2002-06-28 Citizen Electronics Co Ltd 多機能型音響装置
US6406951B1 (en) * 2001-02-12 2002-06-18 Advanced Micro Devices, Inc. Fabrication of fully depleted field effect transistor with raised source and drain in SOI technology
US6548364B2 (en) * 2001-03-29 2003-04-15 Sharp Laboratories Of America, Inc. Self-aligned SiGe HBT BiCMOS on SOI substrate and method of fabricating the same
US6521949B2 (en) * 2001-05-03 2003-02-18 International Business Machines Corporation SOI transistor with polysilicon seed
EP1278234B1 (en) * 2001-07-19 2012-01-11 STMicroelectronics Srl MOS transistor and method of manufacturing
US6642133B2 (en) * 2001-12-20 2003-11-04 Intel Corporation Silicon-on-insulator structure and method of reducing backside drain-induced barrier lowering
US6696345B2 (en) * 2002-01-07 2004-02-24 Intel Corporation Metal-gate electrode for CMOS transistor applications
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
US6774000B2 (en) * 2002-11-20 2004-08-10 International Business Machines Corporation Method of manufacture of MOSFET device with in-situ doped, raised source and drain structures
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6933577B2 (en) * 2003-10-24 2005-08-23 International Business Machines Corporation High performance FET with laterally thin extension
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US7402872B2 (en) * 2004-11-18 2008-07-22 Intel Corporation Method for forming an integrated circuit
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060252191A1 (en) * 2005-05-03 2006-11-09 Advanced Micro Devices, Inc. Methodology for deposition of doped SEG for raised source/drain regions
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895531A (zh) * 2005-01-04 2016-08-24 英特尔公司 通过cvd蚀刻与淀积顺序形成的cmos晶体管结区
TWI449177B (zh) * 2011-01-05 2014-08-11 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
US8946060B2 (en) 2011-01-05 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing strained semiconductor devices with facets
CN102891177A (zh) * 2011-07-19 2013-01-23 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103137480A (zh) * 2011-11-25 2013-06-05 中芯国际集成电路制造(上海)有限公司 Mos器件的形成方法及其形成的mos器件
CN103137480B (zh) * 2011-11-25 2015-07-08 中芯国际集成电路制造(上海)有限公司 Mos器件的形成方法及其形成的mos器件
CN102832238A (zh) * 2012-09-17 2012-12-19 东莞市天域半导体科技有限公司 一种具有欧姆接触保护层的碳化硅器件及其制作方法
CN103400858A (zh) * 2013-08-02 2013-11-20 清华大学 绝缘体上三维半导体器件及其形成方法
CN103400858B (zh) * 2013-08-02 2016-01-20 清华大学 绝缘体上三维半导体器件及其形成方法
CN104733309A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
WO2021223593A1 (zh) * 2020-05-08 2021-11-11 长鑫存储技术有限公司 半导体器件及其制备方法

Also Published As

Publication number Publication date
US20050272187A1 (en) 2005-12-08
WO2004008489A2 (en) 2004-01-22
WO2004008489A3 (en) 2004-03-18
AU2003249726A8 (en) 2004-02-02
EP1428263B1 (en) 2011-10-05
CN100353564C (zh) 2007-12-05
US7422971B2 (en) 2008-09-09
TWI236699B (en) 2005-07-21
US7473947B2 (en) 2009-01-06
US20040007724A1 (en) 2004-01-15
EP1428263A2 (en) 2004-06-16
ATE527686T1 (de) 2011-10-15
AU2003249726A1 (en) 2004-02-02
TW200409174A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
CN100353564C (zh) 用于超薄型绝缘体上硅器件的方法及其制造的器件
CN100449780C (zh) 具有凸起的结区域的pmos晶体管
US11257951B2 (en) Method of making semiconductor device having first and second epitaxial materials
US10229985B1 (en) Vertical field-effect transistor with uniform bottom spacer
US9680016B2 (en) Method for improving transistor performance through reducing the salicide interface resistance
CN102282657B (zh) 通过cvd蚀刻与淀积顺序形成的cmos晶体管结区
US7176116B2 (en) High performance FET with laterally thin extension
CN100530598C (zh) 半导体结构的形成方法
US7829461B2 (en) Method for fabricating semiconductor device
US10319813B2 (en) Nanosheet CMOS transistors
US10453937B2 (en) Self-limited inner spacer formation for gate-all-around field effect transistors
US10777469B2 (en) Self-aligned top spacers for vertical FETs with in situ solid state doping
US6878592B1 (en) Selective epitaxy to improve silicidation
CN1327498C (zh) 半导体装置和半导体装置的制造方法
US10141420B1 (en) Transistors with dielectric-isolated source and drain regions
US10978572B2 (en) Self-aligned contact with metal-insulator transition materials
JP2004022772A (ja) 成膜方法、半導体装置およびその製造方法
WO2023099316A1 (en) Gate all around semiconductor device with strained channels

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20071205