CN1551231A - 具低自更新电流的动态随机存取存储器的制造方法及系统 - Google Patents

Abstract

本发明系相关于一种降低DRAMs中自行更新电流需求之方法及系统。一DRAM系被区分为数区段，而整个DRAM芯片系于制造时加以测试，以决定在DRAM中每一单元之相对衰败率。每一个别区段之更新率系根据在该区段中之具最快衰败率之一DRAM单元而进行选择，而该DRAM系加以建构以于自行更新期间以不同区段有不同更新速率而更新存储单元，个别区段之该更新周期系利用如可程序化逻辑或熔线之技术而受到控制，以使能以较低更新率操作之那些区段跳过一些自行更新周期。在此方法中，存储器区段中许多存储单元之更新周期可以被降低，藉此而保留撷取所需之电流。

Description

具低自更新电流的动态随机存取存储器的制造方法及系统

技术领域

本发明系有关于在半导体存储器装置中之自行更新电路，尤其相关于降低自行更新电流需求之系统及方法。

背景技术

在可携式消费电子产业中，微处理器速度及存储器储存容量之最新进展已经造成了具重大改进功能之新世代可携式装置。除了新增的特征之外，可携式电子装置系一再地被设计为更有效率的操作，以撷取较少的电流，并且，因此需要较少的电池功率。如此之电子装置(如膝上型计算机，数字向机，数字行动电话，个人数字助理)现在都可以在电池需要更换或充电之前有较长的操作时间周期。

许多可携式电子装置包括用于暂时之动态随机存取存储器(DRAM)，或是“挥发性(volatile)”(需要固定之功率)数据储存。传统的DRAM系包括位于字线及位线之阵列范围内的复数存储单元，并配置于一网格(grid)内。如第1图所示，一单一存储单元一般包括一单一晶体管10以及一单一电容器11，而该单元系藉由活化一特定字线及位线之组合而加以存取。

为了将一数据位写入一单元中，一适当的电压要施加于该字线上，而该字线会激活该晶体管10，以及在该字线上之每一其它晶体管，然后，一高电压(一般是接近1.5V或2V)或低电压(一般是接近0V)接着出现于该位线，以将该电容器11充电至一逻辑高或逻辑低值。当该电压系自该字线移除时，在该电容器上之充电会维持以储存位信息。具代表性地，一完整的字系藉由施加电压至字线及施加一加强或感测电压至每一个位线而被写入或读取自一DRAM阵列。

储存在该DRAM阵列之该充电器中之充电位准系受到漏电流的影响，而该漏电流系会造成所储存之电压值随着时间而消散。为了维持被储存在该电容器内之数据之正确性，该DRAM之每一个单元系必须周期性地进行更新，而此一般系藉由以一读出放大器(senseamplifier)读取数据而加以完成。此一读取操作会自动地更新单元信号，因为存储单元系于电压感测及放大处理期间连接至位线，因此整个信号位准皆被重新储存。更新操作典型地是受到来自外接存储器控制器/处理器之指令的管理，而该控制器/处理器会在读/写操作间之“待命(stand-by)”或“等待(waiting)”期间进行仲裁。更最近，DRAMs已经被构型于内接于DRAM之自行更新电路中，以于自该控制器/处理器接收一更新指令(并自动选择带更新之正确单元)时完成更新操作。

存储器必须周期性更新之频率系取决于数因子，但其一般系至少每几百毫秒会更新一次(此系在“小部分”中完成，举例而言，每7.8Φs，以在64ms内储存整个DRAM，亦即，8k之更新项目需要...8k×7.8ms＝64ms)。特定之DRAM阵列之更新率系一般藉由制造者基于最坏状况(worst-case)高温情形而加以建立。一般而言，温度及DRAM阵列更新率间的整体关系系存在一正斜率关系，因此，功率消耗系随着DRAM温度而上升。既然存储单元倾向于在制造期间非常微弱，该更新率系根据在DRAM中最快衰败之位信息。换言之，该更新率系根据执行的最小公分母(lowest-common denominator)而加以决定，因此，更新操作可以成功地在每一个存储单元中维持所储存之存储器信息。而此则可藉由测试制造之DRAM之所有单元而加以执行，已决定每一单元之衰败时间(decay time)。

在一自行更新电路中之更新操作可能可以利用一内接的计数器而加以执行，以连续地寻址单元，所以，每一单元会在一固定的时间周期范围内被更新。第2图系为具有自行更新电容器之DRAM之已知架构。在此架构中，信号产生器20系提供一更新时脉信号至一更新控制电路22。正如第2图所示，该更新电路系仅连接至列译码器(rowdecoder)，而在列译码器24中之列系加以寻址，所以在固定次数之更新之后，每一列皆会在一存储器装置之最大更新时间范围内被寻址。

因为更新操作需要对位线之连续充电以及放电，因此其系为功率消耗的，并且更新处理会减损DRAM操作效能。据此，有数种技术已经发展出来要减少更新DRAMs之功率需求。举例而言，一种如此之技术是，当DRAM在较低温度操作时，减缓更新率，因为当衰败时间较长时，是不需要高更新率的，而这可以藉由减缓定时器本身或藉由将更新逻辑设计为相关于定时器以于DRAM在低温操作时仅更新仅部分之时间。另一种技术是将DRAMs设计为其可被建构为在取决于预期使用之所选择之更新率进行操作，而此藉由将一熔线并入该更新电路中并接着稍断该熔线以改变DRAM之更新率而加以达成。

为了更进一步改善存储器执行效能并降低关DRAMs之功率消耗，半导体社记者持续地寻找以改善更新操作并减少更新率。综上所述，有需要存在一种降低DRAM中自行更新电流需求之方法及系统却不会负面影响半导体存储器之其它执行特性。

发明内容

本发明系相关于一种降低在一DRAMs中自行更新电流需求之方法及系统。一DRAM系被区分为数区段，而整个DRAM芯片系于制造时加以测试，以决定在DRAM中每一单元之相对衰败率。对每一个别区段之更新率系根据在该区段中之具最快衰败率之一DRAM单元而进行选择，而该DRAM系加以建构以于自行更新期间以不同区段有不同更新速率而更新存储单元，个别区段之该更新周期系利用如可程序化逻辑或熔线之技术而受到控制，以替能以较低更新率操作之那些区段跳过一些自行更新周期。在此方法中，存储器区段中许多存储单元之更新周期可以被降低，藉此而保留撷取所需之电流。

一种降低一DRAM中复数存储单元之更新频率之方法系加以揭示。包括复数存储单元之存储器阵列系被分配为复数区段，在该存储器阵列中之存储单元系加以辨识为其所需之一更新率系较该存储器阵列中其余存储单元所需之更新率为快，一区段系加以辨识以相对应该已辨识之存储单元，而当一更新操作被激活时，在一已辨识区段中之存储单元系不同于施加至该存储器阵列之其它区段中之存储单元之更新率之一更新率系进行更新。

一种以不同更新率自行更新一DRAM(Dynamic Random AccessMemory，动态随机存取存储器)之不同区段之方法亦加以揭示，其中每一区段系包括存储单元之复数字线。该方法包括下列步骤：递增一多位计数器，其中复数字元系对应在该DRAM中之一字线地址，决定与该计数器所指示之字线地址相关之区段将进行更新之速率，其中：(i)具有一较高更新率之区段系在该计数器之每一循环进行更新；以及(ii)具有一较低更新率之区段系在该计数器之间歇循环进行更新；以及根据该计数器循环以及对应该相关区段之该更新率，而执行在该字线中存储单元之更新。

一种在一已分配为数区段之DRAM(Dynamic Random AccessMemory，动态随机存取存储器)中产生自行更新之更新控制器集合系加以揭示。该更新控制器包括一多位计数器，其具有复数对应至在该DRAM之每一区段中之字线地址的位，以递增地产生字线地址。该控制器亦包括决定位于该计数器所指示之地址的该字线是否将于该计数器之一循环期间进行更新之逻辑，其中该DRAM之不同区段系以不同更新率进行更新。

附图说明

第1图：其系显示一已知DRAM阵列之部分之电子电路示意图；

第2图：其系显示已知建构以执行自行更新操握之DRAM阵列之架构之示意图；

第3图：其系显示根据本发明一实施例之利用熔线可选择逻辑之更新控制器所利用之构件的示意图；

第4图：其系显示根据本发明一实施例，第3图中熔线可选择逻辑及构件用于在不同更新速率更新DRAM之不同部分之示意图；

第5图：其系显示根据本发明一实施例，利用熔线可选择逻辑而在不同更新率更新在DRAM之区段中之字线之流程图；

第6图：其系显示根据本发明另一实施例，使用可程序化逻辑以在不同更新率更新DRAM之不同区段之示意图；

第7图：其系显示根据本发明一实施例，利用可程序化逻辑以在不同更新率更新DRAM之区段中之字线之流程图；以及

第8图：其系显示另一种分割描绘于第4图及第6图中之存储器阵列之方法之示意图。

具体实施方式

本发明之较佳实施例系以附加之附图做为参考而详细地加以叙述，而本发明可以许多形式而具体实施并且不应受限于于此所提出之

实施例。

本发明之实施例系相关于一种基于在个别区段之存储单元中所经历之衰败时间、以藉由动态分配不同更新率至DRAM之不同区段而降低DRAM自行更新操作之电流需求之方法及系统。根据制造，DRAM系进行评估以决定在DRA中每一存储单元之操作及衰败时间，而系统及技术系已知用以执行根据激活之测试，以在制造之后评估DRAM。

为了那些被发现有缺陷及不能操作之DRAM单元，部分DRAM存储单元系被指示作为冗余存储器区段。当一有缺陷之存储单元系在一读取或写入操作中进行存取时，芯片上(on-chip)逻辑电路系被用于使该有缺陷单元之地址与在冗余存储器中之一位置产生关连，而熔线库可包含于DRAM芯片中以储存有缺陷之存储单元之地址，其中该地址系藉由选择性熔线连结之雷射破坏而被写入该熔线群中。每一个熔线可以维持关闭或烧断以代表一“0”或“1”逻辑状态，因熔线群系形成相对应于主要存储器中有缺陷单元之列及行地址之逻辑字符。

在已知之DRAMs及DRAM制造技术中，整个DRAM芯片之更新率系根据关连于一单一存储单元之最快衰败时间而加以决定，换句话说，若已知在DRAM中之所有存储单元(除了有缺陷之单元之外)将会在64毫秒之后于某一点失去其充电，则在DRAM中之更新控制器会被设计为每64毫秒即更新每一单元。然而，若一些存储单元保留其充电超过64毫秒许多，则这些存储器将会比用于保留数据之需要而更常被更新。

已知复杂之漏电流机制会造成个别存储单元保留之广泛破坏。在芯片测试及修补之后，存储单元则显示从64ms至数秒之分布，理论上，功率消耗在一DRAM中可以藉由根据每一存储单元本身之特定衰败率而更新该每一存储单元进而加以最小化。虽然如此之系统将会消除不必要的更新，但是所需要的逻辑很可能会淹没任何的效益。然而，既然DRAM倾向于具有在DRAM芯片上之一个或多个区域中以需要较平均更新率低为特征之单元族群，则藉由设定在那些与芯片中之其它部分不同之区域中之单元之更新将可达成相当重大的效益。

根据本案之一较佳实施例，一DRAM芯片系被分割为复数区段，而一更新计数器系提升以自行更新在存储器中的每一字线，正如在存储器中之已知更新电路。然而，对每个区段而言，逻辑系加以提供以决定是否要更新在更新计数器之连续操作动作上、在另一操作动作上、在每个第三操作动作上等之该区段中之字线。在方法中，相同的更新电路可于整个芯片，但芯片之不同区段将应力不同之更新率。而该用于决定每一个别区段之更新率之逻辑可以包括可程序化逻辑(programmable logic)或熔线可选择逻辑(fuse-selectablelogic)。

熔线可选择逻辑之实施例(fuse-selectable logic)

除了包括一熔线库以指示对有缺陷单元之读取及写入操作之外，其亦可能将熔线置于一DRAM上以动态设定该更新率。类似于用于储存该有缺陷单元之地址之熔线库，熔线亦可以被雷射烧断(laser-blown)以在不需要重大硬件改变的情形下提供熔线可选择逻辑，进而调整DRAM在制造后之操作。

第3图系为根据本发明一实施例之在一DRAM中之更新控制器的示意代表。正如所知，一DRAM包括数之周边电路，以执行将信息读取自及写入至存储单元，并在不需要外接列地址信号的情形下更新在自行更新模式中之存储单元。与第2图比较可知，更新控制器22额外的包括熔线库31、缓存器32、译码器33、计数器逻辑34、计数器35、以及多任务器36。

在本实施例之一示范性执行中，在熔线库31中之每一熔线系对应至存储器阵列中之个别指示的区段。若其侦测到包括一个或多个存储单元之区段具有相较之下较平均存储单元为快之衰败时间并且因此需要一较快之更新率时，在该熔线库31中之相对应熔线会被烧断，而此烧断的熔线将会发出相对应之区段将在该计数器35之每一操作动作被更新的信号。相反的，未被烧断之熔线则表示那些相对应之区段不需要被频繁地更新，但却可以在计数器35之另一操作动作中被更新。因此，在此示范性执行中，在固定区段之存储单元将被以其它区段者一半频率的速率而被更新。

在一些情况中，提供较有变化之更新时间是有用的。举例而言，当在一阵列中之平均存储单元仅每128ms需要一次更新时，则可能在一区段中的一些单元每64ms需要一次更新，同时在另一区段中之一些单元每32ms需要一次更新。在这个例子中(假设需要在32ms更新之单元并非被指示为有缺陷者)，则有可能传达藉由每个区段两个熔线之使用而考虑那个更新率对应于那个熔线之信息。使用一标准的二元格式(binary format)，两个熔线提供22＝4的可能排列变更(“00”、“01”、“10”、“11”)。其它示范性执行可以相类似的藉由对每个区段增加更多的熔线而加以提供。

第4图系举例说明根据本发明之一实施例，第3图中熔线可选择逻辑及构件用于在不同更新速率更新DRAM之不同区段。为了此实施例之目的，该存储器阵列23系分割成四了区段，47a-47d，每一个包括八个字线。该存储器阵列之每个区段系相对应于一个别的熔线41a-41d。该等熔线使得更新逻辑被建构为每个区段之两个可能更新率的其中之一。

在第4图之例子中，根据存储器阵列之制造，其侦测到在区段2中之两个单元(标示为“x’s”)需要在其它区段中的那些单元的两倍的更新频率。熔线可以以烧断以产生或烧断以打开的构型而加以形成，该熔线可以由多晶硅材料所制成，而该多晶系材料可以藉由雷射而加以烧断以打开电路，因此，熔线41c系被烧断，对应于区段2。

在开启DRAM芯片时，该熔线41a-41d设定缓存器42a-42d，因此42a，42b，以及42d之每一个系设定为“0”或逻辑低，同时42c设定为“1”或逻辑高，因为所依附之熔线41c被烧断。在操作期间，这表示，区段将被以不同于区段1、2、以及4的方式而加以处理。

在自行更新循环期间，六位计数器45会递增地自000000至111111加以计数，该六位中，最低的三位(“321”)对应置在每个区段内的字线(000-111对应至一区段内之8个字线)，下两个位(“54”)对应至该四个区段(00-11)的其中之一，因此，举例而言，计数器位准000111对应至区段1/字线8，以及计数器位准001001对应至区段2/字线2。正如图中所标示，此些5位线对应至在存储器中之一完整的字线地址。最后，如之后进一步更详尽的解释，位6对应至该计数器45是否正在执行一“奇数”或“偶数”循环。

对自000000至000111的每一个计数器循环而言，区段1之字线1-8系递增地被更新。在每一个递增地地址，该计数器之位4及5系为00，而其系被输入至译码器43以读取出对应至为“0”之区段1的42d之内容。于此之补码(complement)为一1，而其系与和该计数器45之第6位“0”一起的一AND闸48a同时被输入，因此，1×0＝0。于此之补码结果为1，其系与自逻辑44之一起被输入一1至一第二AND闸48b(1×1＝1)，以输入一1至最大46。而这会发出一更新将在每一字线地址000至111执行信号。

对自001000至001111的每一个计数器循环而言，区段2之字线1-8系递增地被更新。既然计数器45之第6个位维持在0，则第一AND闸48a之结果维持在0，因此，第二AND闸48b之结果维持在1。再次，这会发出一更新将在区段2中之每一字线地址000至111执行信号。

因此，正如所示，一区段(在1至4之间)之一字线(在1至8之间)系于该计数器45之第6个位为0时进行更新。然而，一旦该计数器之第6个位被递增至1，该第一AND闸48a之结果现在将取决于译码器43之输出。当该译码器43输出一0时(从对应至区段1、3、或4之熔线)，该第一AND闸48a之结果则为1，而其补码为0，因此第二AND闸48b输出一0。据此，当该计数器45之第6个位为0时，区段1、3、或4没有任何该字线被更新。因为熔线41c被设定为1，该译码器43现在输出一1，因此区段之8个字线的每一个系加以更新。

简言之，烧断对应至区段2之熔线41c会导致在区段2中所具有的每一个字线以在其它区段1、3、及4中之那些字线两倍的频率而被加以更新。在此方法中，不同的区段被以不同之速率进行更新。举例而言，若该计数器循环在64ms中自000000至100000，则区段2每64ms被更新一次，同时在区段1、3、及4中之字线每128ms被更新一次。

第5图系为藉由根据本发明一实施例之示范性执行之第4图中之更新控制器执行该逻辑之流程图。在步骤50中，电路检查其是否被赋予执行一更新的能力，如果为否，则该更新控制器将在待命模式等待，直到一更新再次被激活。正如之前所讨论，一自行更新将不会在存储器之一读取或写入操作期间被激活。

一旦一更新操作开始，该计数器在步骤51中被递增。在第4图的例子中，一6位的计数器系加以提供。实际上，该计数器之位数将会对应于(i)每个区段之字符地址线的数目，(ii)区段之数目，以及(iii)每个区段之熔线之数目。在这个例子中，只要该计数器之第6个位为0，正如在步骤52中所决定，则相对应之字线在步骤53中进行更新。正如上述，此计数系不管那个区段正在被更新。然而，若该计数器之该第6位系为1时，则其必须在接着的步骤54中决定该熔线电路是1或0，若该熔线电路为0时，则该更新操作在步骤56中跳过，因此该更新系以该特定区段平时之一半速率而加以执行。另一方面，若该熔线电路系为1时，则其被指示在该计数器之每一操作动作更新该字线55。在下一个时脉信号中，在步骤57，此程序进行重复。

可程序化逻辑之实施例

熔线可选择实施例的优点是，DRAM芯片可以轻易地根据在充电衰败时间中不规则之芯片测试结果而藉由雷射烧断熔线加以改变。交替，亦可以使用可程序化逻辑之其它型态。根据特定实施例，其它型态的可程序化罗即可提供额外地弹性，以决定在一区段中之存储单元是否在每一操作动作、另一操作动作、每一第三操作动作等中进行更新。

第6图系举例说明根据本发明一般实施例之使用可程序化逻辑以控制在复数区段中之存储单元更新。在此例子中，正如第4图所示，该存储器阵列系再次分割为四个相同的区段，每一个包括8个字线。取代6位计数器，本例子中使用一5位计数器(54321)，其中，两个最多的位决定哪一个区段将被更新(00、01、10、11)，而后面的三个位决定在一区段内之哪一个字线将被更新(000、001、010、011、100、101、110、111)。计数器61之输出系输入至多任务器46中，WL_ADDR，以指示在哪一个区段中的哪一个字线进行更新。对该计数器之每一个递增而言，在一1亦在该多任务器46自逻辑60被接收，WLDRV，一更新发生。

正如第4图所示，区段2包含两个需要以在区段1、、及4中之存储单元之两倍频率进行更新之存储单元。因此，逻辑60系加以程序化，以设定WLDRV为1，无论该计数器61之该两个最多之位何时为01，但交替在该计数器61之该两个最多之位为00、10、或11时(对区段1、3、及4而言)，根据在逻辑60内之一开关组件(toggle)62而设定WLDRV为0或1，该开关组件62系以与在第4图中计数器45之该第6位相同之方式执行。

第7图系为根据第6图之示意图之使用一般叙述之可程序化逻辑而更新芯片之区段的流程图。根据该控制器被赋予执行一更新操作能力的决定，在步骤70中，该计数器系在步骤71中被递增。若在轮流在0与1之间之逻辑60中之该“开关组件”在步骤72中被决定为0，则该计数器所指示之该字线在步骤73中将不顾什么区段被指示而进行更新。若为否，则逻辑60在步骤74中决定是否要执行一更新，在步骤75以及76中。当完成之步骤73、75、或76之后，在步骤77中之下一个时脉信号重新开始此程序。

与前述熔线可选择实施例相类似，在逻辑60中之开关组件62亦可以是复数字元，而逻辑60可以加以程序化以藉由仅更新该计数器之每一第三操作动作、每一第四操作动作等而更新不同之区段。

交替的区段化排列

正如现在可以更清楚地了解，在效益与将多数区段之复杂度增加至被分割之存储器之间具有一交易的存在。在第4图及第6图中提供做为参考的例子中，区段2的所有部分都被以区段1、3、及4中存储单元的两倍频率而进行更新，即使仅两个个别是存储单元需要较快的更新率。当此排列造成相较于已知系统中四个区段都以较快之更新率进行更新的重大改进的同时，但仍然有在区段2中有许多存储单元被以较所需为快的频率进行更新的问题存在。

一种降低被比所需频率为快而进行更新之存储单元之数目的方法是，将存储器阵列分割成不同数目的区段。第8图系显示被分割成八个区段之存储器阵列，而非在第4图及第6图中之四个区段。正如所见，如此之区段将造成对于现在已经被分割为区段C及D之“先前”区段2之重大改进。当分割为四个区段时，之前区段D的所有部分会与区段2其它部分一样被以较高的更信率进行更新，然而，如此之区段将不会造成“先前”区段4之任何改进，因为区段G及H将仍然都需要较高之更新率。因此，藉由较多区段所获得之效益系部分取决于在存储单元间之衰败率变化之任意本性。然而，随着较多之区段，则需要额外的逻辑(以及额外的熔线)，而其会增加复杂度以及芯片区域。

正如在第4图、第6图及第8图之例子中所见，通常储存衰败率中的误差将集中在DRAM芯片之特定面积或区域中。在硅(或其它材料)中之制造变化或瑕疵系很可能发生在横跨芯片的面积进而影响数附近的存储单元。这是一个为什么将存储器分割成为区段可以有所帮助的理由(若在存储单元中之变化系完全任意横跨芯片，则所有的区段将仍然在相同之速率进行更新)。

分割存储器镇裂成为相同区段的另一个方法，亦可以是更靠近地辨识其更新率与芯片之其余部分有区别之记忆单元的范围。该存储单元将被分割成两个区段：(i)位于所辨识之范围内之那些字线，以及(ii)所有落在该范围外之剩余字线。举例而言，假设在字线0100110及0101101之间的一些存储单元需要以在存储器阵列中其它存储单元之两倍频率进行更新。是有可能在该所辨识之范围内之字线执行一第一更新率之自行更新，而在该存储器阵列之剩余部分执行一第二更新率之自行更新。而藉由使用与第4图及第6图所显示相似逻辑，两个更新率可以是彼此之倍数(例如：该第二更新率是该第一更新率之一半)。

一种该更新控制器区段化该“所辨识之范围”之方法系为利用两组的熔线，其中在一熔线组中之个别熔线可被用于辨识在该所辨识范围之开始之一字线(藉由雷射烧断熔线以指示0或1)，并且，在第二熔线组中之熔线可被用于辨识在该所辨识范围之结束之一字线。当决定该计数器系在此两字线范围外时，可以利用一开关组件转换器(switch)以更新在该计数器之每一其它操作动作的存储单元。

前述本发明之实施例之揭示系为了举例及描述而加以呈现，其并非意欲于为最详尽或将本发明限制为最精确的形式。于此所叙述之实施例之许多变化及修饰，在前述之揭露之下，对熟习此技艺之人而言将为显而易见。本发明之范围仅藉由所附加之权利要求及其等义而加以辨识。

再者，在叙述本发明之代表性实施例中，说明书系已经以特定之步骤顺序呈现本发明之方法及/或程序，然而，就范围而言，该方法或程序系不仅依赖于此所提出之特定步骤顺序，而该方法或程序不应限制于所叙述之特定步骤顺序，熟习此技艺之人将可知其它的步骤顺序，因此，在说明书中所提出之步骤的特定顺序并不构成对权利要求之限制。交替，权利要求所指示之本发明之方法及/或程序不应被限制为顺序撰写之执行步骤，而且，熟习此技艺之人可知顺序加以变化仍然不脱本发明之精神及范围。

Claims (20)

1.一种降低一动态随机存取存储器中复数存储单元之更新频率之方法，包括下列步骤：

将一包括复数存储单元之存储器阵列分配为复数区段；

辨识该存储器阵列中之存储单元，其所需之一更新率系较该存储器阵列中其余存储单元所需之更新率为快；

辨识相对应该已辨识存储单元之一区段；以及

当一更新操作被激活时，更新在一已辨识区段中之存储单元，而该更新之更新率系不同于施加至该存储器阵列之其它区段中之存储单元之更新率。

2.根据权利要求第1项所述之方法，其中用于更新在一已辨识区段中之存储单元之该更新率系较用于更新所有其它区段中之存储单元之该更新率为快。

3.根据权利要求第2项所述之方法，其中于一已辨识区段中之存储单元系以一第一更新率进行更新，于其它区段中之其它存储单元系以一第二更新率进行更新，以及该第一及该第二更新率系为彼此之倍数。

4.根据权利要求第3项所述之方法，其中该第一更新率系为该第二更新率之两倍频率。

5.根据权利要求第4项所述之方法，其中具有寻址存储器阵列中之字线之位的计数器系于一更新操作期间连续递增，以个别地更新字线，以及其中在将以该第一更新率进行更新之字线中之存储单元系在该计数器之每一操作动作进行更新，以及在将以该第二更新率进行更新之字线中存储单元系在该计数器之交替操作动作周期性地进行更新。

6.根据权利要求第5项所述之方法，其中将以该第二更新率进行更新之字线中之存储单元系在该计数器之每一第三操作动作进行更新。

7.根据权利要求第1项所述之方法，其中对应于该已辨识存储单元之区段之一识别系利用熔线加以储存。

8.一种以不同更新率自行更新一动态随机存取存储器之不同区段之方法，其中每一区段系包括存储单元之复数字线，该方法包括下列步骤：

递增一多位计数器，其中复数字元系对应在该DRAM中之一字线地址；

决定与该计数器所指示之字线地址相关之区段将进行更新之速率，其中：

(i)具有一较高更新率之区段系在该计数器之每一循环进行更新；

(ii)具有一较低更新率之区段系在该计数器之间歇循环进行更新；以及

根据该计数器循环以及对应该相关区段之该更新率，以执行在该字线中存储单元之更新。

9.根据权利要求第8项所述之方法，其中该多位计数器系递增一开关组件，以辨识该计数器之一循环，该方法更包括下列步骤：

当该开关组件指示一第一计数器循环时，更新在该字线中之存储单元而不顾对应该相关区段之该更新率；以及

当该开关组件指示另一计数器循环时，根据该计数器循环以及对应该相关区段之该更新率而更新该字线。

10.根据权利要求第9项所述之方法，其中该开关组件系于辨识该计数器之第一及第二循环之间轮替。

11.根据权利要求第8项所述之方法，其中该决定与该计数器所指示之字线地址相关之区段将进行更新之速率的步骤系利用在该DRAM上之可程序化逻辑而加以执行。

12.根据权利要求第8项所述之方法，其中与该计数器所指示之字线地址相关之区段将进行更新之该速率系于初始测试期间，藉由辨识在该区段中之任何存储单元是否需要实质上较在记体单元中之其余存储单元所需之更新率为快之一更新率而加以决定。

13.根据权利要求第12项所述之方法，其中每一区段系相关于位于该DRAM上之一个别之熔线，以及该每一熔线之状态系指示该相对应区段之该更新率。

14.一种在一已分配为数区段之动态随机存取存储器中产生自行更新之更新控制器集合，其包括：

一多位计数器，其包括复数对应至在该DRAM之每一区段中之字线地址的位，以递增地产生字线地址；以及

决定位于该计数器所指示之地址的该字线是否将于该计数器之一循环期间进行更新之逻辑，

其中该DRAM之不同区段系以不同更新率进行更新。

15.根据权利要求第14项所述之更新控制器，其中该逻辑更包括一熔线，以对应至该DRAM之每一个别区段，以及每一熔线之状态系指示该对应之区段之该更新率。

16.根据权利要求第15项所述之更新控制器，其中该熔线状态系指示该对应之区段是否以一第一或第二更新率操作。

17.根据权利要求第16项所述之更新控制器，其中该第一及该第二更新率系为彼此之倍数。

18.根据权利要求第14项所述之更新控制器，其更包括一缓存器组，其包括一组缓存器，该缓存器之每一个系连接至一个别的熔线，以储存相关于该DRAM之每一个别区段之该更新率。

19.根据权利要求第14项所述之更新控制器，其中该多位计数器系递增一开关组件以辨识该计数器之一循环，以及对该计数器所指示之每一字线地址，该逻辑系根据辨识于该开关组件中之该循环以及由相关于该对应区段之该熔线状态所指示之该更新率，以决定是否要更新该对应之字线。

20.根据权利要求第19项所述之更新控制器，其中该开关组件系于辨识该计数器之第一及第二循环之间轮替。

Images