CN1574967A - 运动图像的压缩装置及利用其的摄像装置 - Google Patents

Abstract

本发明公开了一种运动图像的压缩(编码)装置及利用其的摄像装置。该运动图像的压缩(编码)装置包括：通过硬件对运动图像数据进行压缩处理的硬件处理单元；对通过所述硬件处理单元处理的运动图像数据进行存储的数据存储单元；以及将来自所述数据存储单元的运动图像数据通过软件进行压缩处理的软件处理单元。其中，所述硬件处理单元包括对运动图像数据进行离散余弦变换及量子化处理的多个处理单元。所述软件处理单元对被量子化的运动图像数据进行编码为可变长度字符串的处理。

Description

运动图像的压缩装置及 利用其的摄像装置

技术领域

本发明涉及一种使用MPEG(Motion Picture Coding ExpertsGroup)等方式压缩运动图像的压缩装置及利用其的摄像装置。

背景技术

现有的MPEG4压缩(编码)/解压(解码)装置完全由硬件进行一系列的编码/解码处理。

当全部的编码/解码处理都由硬件进行时，电路规模不可避免地要变大，阻碍IC的小型化发展。尤其是在手机等的便携式设备上，不能满足对设备的小型化要求。

另一方面，当全部的编码/解码处理都由硬件进行时，CPU的负荷就会变大。因此，CPU对其他处理所花费的时间就会受到制约，不能实现设备所具有的性能。此外，因为CPU的运转时间变长，所以功耗变大。尤其是在手机等的便携式设备上，不能满足用于抑制电池消耗的低功耗的要求。

发明内容

因此，本发明的目的在于提供一种由硬件和软件共同负责运动图像的压缩处理，并且，能够按照发挥硬件和软件处理优势来分配任务的运动图像的压缩装置及利用其的摄像装置。

本发明的另一个目的在于提供一种能够由硬件和软件并列完成运动图像的压缩处理，并能够降低此时所需的缓冲器容量的运动图像的压缩装置及利用其的摄像装置。

根据本发明一实施方式的运动图像的压缩装置，其特征在于包括：通过硬件对运动图像数据进行压缩处理的硬件处理单元；对通过所述硬件处理单元处理的运动图像数据进行存储的数据存储单元；以及将来自所述数据存储单元的运动图像数据通过软件进行压缩处理的软件处理单元，其中，所述硬件处理单元至少包括对运动图像数据进行包括离散余弦变换及后续的量子化在内的处理的多个处理单元，所述软件处理单元至少进行将由所述硬件处理单元量子化的运动图像数据编码为可变长度字符串的处理。

在离散余弦变换后被量子化的运动图像数据，其中零数据较多，和量子化前的数据相比较，数据信息量及其种类较少。而且，用于可变长度字符串的编码处理的运算自身的负荷也轻。因此，即使由软件处理单元处理信息量少运算负荷轻的处理，其处理负荷也轻。相反，量子化及其以前的多个处理中的大多数，不仅信息量多，运算也复杂，用软件进行处理，负荷大。因为这些都是负荷重的处理，所以没有必要变更，而且，因为重复的处理多，适于由硬件处理单元进行处理。此外，因为由硬件处理单元处理后的数据量少，所以由硬件处理单元传输到软件处理单元的数据少，传输负荷也变轻。而且，因为在软件处理单元和硬件处理单元之间插入具有缓冲器功能的数据存储单元，所以能够并列完成软件处理和硬件处理。而且，通过分别使用软件处理和硬件处理，能够同时实现装置的小型化和低功率消耗。

在本发明的一实施方式中，所述硬件处理单元包括对存储在所述数据存储单元的运动图像数据进行压缩的数据压缩单元。另一方面，所述软件处理单元能够包括对来自所述数据存储单元的运动图像数据进行解压的数据解压单元。这样一来，数据存储单元的容量能够减小，能够实现装置的小型化。

在本发明的一实施方式中，所述数据压缩单元，对在象素线上连续排列的零数据的数进行计数，并将连续的零数据压缩为零数据的计数值。量子化后的运动图像数据，尤其在高频交流成分上零数据较多，能有效地进行压缩。

在本发明的一实施方式中，所述数据存储单元，包括多种包，每个包存储特定位数的运动图像数据，并且，根据运动图像数据的高位能识别所述包的种类。数据压缩单元根据所述包存储的是压缩还是非压缩的数据，分别使用所述多种包。

能够将多种包中的一个作为零计数数据包。数据压缩单元，将上述的零数据的计数值存储在零计数数据包中。

能够将多种包中的另一个作为压缩数据包。数据压缩单元，将以小于或等于预先设定位数的位数表示的多个运动图像数据存储在同一个所述压缩数据包中，从而能够进行数据压缩。

能够将多种包中的另一个作为非压缩数据包。所述数据压缩单元，将只能以大于预先设定位数的位数表示的运动图像数据存储在所述非压缩数据包中。在量子化后的运动图像数据中，存储在非压缩数据包中的运动图像数据比较少，所以几乎不存在压缩率低的问题。

在本发明的一实施方式中，所述数据存储单元具有存储至少一帧运动图像数据的存储区。这里，所述硬件处理单元包括以8象素×8象素为一块单位对所述运动图像数据进行所述离散余弦变换的处理单元。因此，在所述一帧的存储区上，与所述一块对应的存储区上都存储所述多种包。

在本发明的一实施方式中，在与所述一块对应的存储区上设置控制数据包，所述控制数据包存储由所述软件处理单元生成的控制数据。这些控制数据用于在软件处理单元进行的压缩处理。

在本发明的一实施方式中，所述硬件处理单元包括将量子化的数据反向变换并解压的解压处理单元。此时，在所述数据存储单元上还设置解压数据存储区，所述解压数据存储区存储由所述硬件处理单元进行解压的至少一帧的运动图像数据。

在本发明的一实施方式中，所述软件处理单元还可以进行扫描处理，所述扫描处理是在所述可变长度字符串编码前进行的处理。而且，所述软件处理单元可以进行ACDC(交流·直流成分)预测处理，所述ACDC(交流·直流成分)预测处理是在所述扫描处理前进行的处理。

根据其他实施方式的摄像装置，其包括：摄像部分；第1集成电路，其由硬件对来自摄像部分的运动图像数据进行压缩处理；与所述第1集成电路连接的主机CPU；以及第2集成电路，其与所述主机CPU连接，具有软件处理单元。其中，所述第1集成电路包括：由硬件对来自所述摄像部分的运动图像数据进行压缩处理的硬件处理单元；以及存储由硬件处理单元处理的运动图像数据的数据存储单元。所述硬件处理单元至少包括对运动图像数据进行包括离散余弦变换及后续的量子化在内的处理的多个处理单元，所述软件处理单元至少对由所述硬件处理单元量子化的运动图像数据进行编码为可变长度字符串的处理。

这样，通过将上述压缩装置安装在摄像装置上，不仅压缩装置的作用·效果好，而且，因为主机CPU在第1和第2集成电路之间数据传输的信息量少，所以能够缩短主机CPU专用于数据传输的时间。

附图说明

图1是作为适用本发明的电子设备之一的手机的概况框图。

图2A示出了在MPEG编码器中的处理顺序的流程图；图2B示出了在MPEG解码器中的处理顺序的流程图。

图3是作为MPEG编码器、解码器中处理单位的一块及一宏块的示意图。

图4是通过离散余弦变换(DCT)得到的DCT系数的一例示意图。

图5是量子化时所使用的量子化表的一例示意图。

图6是用图4的DCT系数除以图5的量子化表中的数值所得到的被量子化了的DCT系数(QF数据)的示意图。

图7是用于对在图1中的部件中MPEG编码器所涉及的构成进行说明的示意图。

图8是用于对设置在软件处理单元和硬件处理单元之间的缓冲器的一例进行说明的示意图。

图9是用于对缓冲器所存储的1帧信息进行说明的示意图。

图10A-图10C是用于对图9中的QF数据包的种类进行说明的示意图。

图11是用于对将一块内的QF数据存储在各种数据包中的动作进行说明的示意图。

图12是表示设置在图7的软件处理单元内的数据压缩单元中的数据压缩顺序的流程图。

图13是表示设置在图7的硬件处理单元内的数据解压单元中的数据解压顺序的流程图。

具体实施方式

以下对照附图，对本发明的一实施方式进行说明。

(手机的概况)

图1是作为适用本发明的电子设备之一的手机的概况框图。在图1中，该手机10大致区分为通信功能单元20和附加功能单元30。通信功能单元20具有公知的各种块，处理通过天线21发送接收的信号(包括压缩运动图像)。在此省略对通信功能单元20整块的说明，其中，基带LSI(第2集成电路)22是主要处理声音等的处理器，必须安装在手机10上。该基带LSI 22安装在基带引擎(BBE)和应用处理器等上。通过这些处理器上的软件，在图2A所示的MPEG4方式进行的压缩(编码)处理中，对可变长度字符串(VLC)进行编码(Encode)、扫描(Scan)、ACDC(交流·直流成分)预测和速度控制(Rate Control)。而且，通过安装在基带LSI 22上的处理器上的软件，在图2B所示的MPEG4的解码处理中，对可变长度字符串(VLC：Variable Length Code)进行解码(Decode)、反向扫描(Reverse Scan)和反向ACDC(交流·直流成分)预测。对MPEG4的解码和编码的其他处理，由设置在附加功能单元30上的硬件进行。

附加功能单元30具有与通信功能单元20的基带LSI 22连接的主机CPU(中央运算单元)31。该主机CPU 31上连接有LCD控制器LSI(第1集成电路)32。该LCD控制器LSI 32上连接有作为图像显示部分的液晶显示装置(LCD)33和作为摄像部分的CCD相机34。对MPEG4的解码和编码中的硬件处理，由设置在LCD控制器LSI 32上的硬件实施。

(MPEG4的编码和解码)

这里，对图2A和图2B所示的MPEG4的编码和解码的各处理进行简单说明。对该处理的详细说明，记载在诸如日本実業出版社(日本实业出版社)的“JPEG&MPEG図解でわかる画像圧缩技術”(  “以JPEG&MPEG图解解说的图像压缩技术”)(越智宏、黑田英夫合著)中，在此，仅对本发明所涉及的处理进行主要说明。

在图2A所示的编码处理中，首先，进行连续两张图像间的运动估计(ME：Motion Estimation)(步骤1)。具体地说，求得两张图像间的同一象素间的差分。因为在两张图像的静止图像区中差分为0，所以信息量能够减少。在该静止图像区的零数据和在运动图像区的差分(正·负成分)组成了运动估计后的信息。

接着，进行离散余弦变换(DCT：Discrete Cosine Transform)(步骤2)。该离散余弦变换(DCT)以图3所示的8象素×8象素为一块单位进行运算，求得每块的DCT系数。离散余弦变换后的DCT系数是以整体的亮度(DC成分)和空间频率(AC成分)表示一块内的图像的深浅变化的系数。图4示出了8×8象素的一块内的DCT系数的一例(引用上述图书的第116页的图5-6)。其左上角的DCT系数表示DC成分，除此以外的DCT系数表示AC成分。而且，在AC成分中，即使省略了高频成分，对图像的识别影响也比较小。

接着，进行DCT系数的量子化(步骤3)。为了减少信息量进行该量子化，用一块内的各DCT系数除以量子化表中的对应位置的量子化步骤值。例如，图6示出了利用图5的量子化表，量子化图4的DCT系数的一块内的DCT系数(引用上述图书的第117页的图5-9和图5-10)。正如图6所示，用高频成分的DCT系数除以量子化表值，若将小数点后面的数字四舍五入的话，几乎都是零数据，信息量大幅度减少。

在该编码处理中，为了在处理帧和下一帧之间进行运动估计(ME)，需要一个反馈路径。在该反馈路径中，如图2A所示，进行逆量子化(iQ)、反向DCT和运动补偿(MC：Motion Compensation)(步骤4-6)。此外，在此省略对运动补偿的详细动作的说明，该处理以图3所示的16象素×16象素的一宏块单位进行。

上述步骤1-6的处理，由设置在本实施方式的LCD控制器LSI 32上的硬件进行。

接着，对由安装在图1的基带LSI 22上的处理器上的软件进行的ACDC(交流·直流成分)预测、扫描(Scan)、对可变长度字符串(VLC：Variable Length Code)的编码(Encode)和速度控制(RateControl)进行说明。

在图2A的步骤7中进行的ACDC(交流·直流成分)预测和在步骤8中进行的扫描都是步骤9中的可变长度字符串编码所需的处理。其原因是，对步骤9中的可变长度字符串的编码，对DC成分而言，是对在邻接块间的差分进行编码，对AC成分而言，是在块内从低频率处向高频率处扫描(也称作折线扫描)，需要决定编码的顺序。

对步骤9的可变长度字符串的编码也称作平均信息量编码，其编码原理是，用少的符号表示出现频率多的。利用步骤7、8中的结果，对DC成分而言，是对在邻接块间的差分进行编码，对AC成分而言，是按照扫描的顺序从低频率处向高频率处扫描，按照这样的顺序编码DCT系数值。

这里，图像信号根据其图像的复杂程度和运动的激烈程度，信息的发生量发生变动。吸收该变动，为了以一定的传输速度传输，需要对符号发生量进行控制，这是步骤10的速度控制。为了进行速度控制，通常设置缓冲存储器，该缓冲存储器监视存储信息量，控制信息发生量，以使其不溢出。具体地说，对步骤3的量子化特性进行粗粒度处理，减少表示DCT系数值的位数。

图2B表示被压缩的运动图像的解码处理，该解码处理通过将图2A的编码处理按照相反的程序且进行反向处理而实现的。而且，图2B中“后置滤波器”是用于消除块噪音的滤波器。在该解码处理中，VLC解码(步骤1)、反向扫描(步骤2)和反向ACDC预测(步骤3)由软件进行处理，逆量子化以后的处理由硬件进行处理(步骤4-8)。

(LCD控制器LSI的构成和动作)

图7是图1所示的LCD控制器LSI 32的功能框图。此外，图7示出了与运动图像的压缩(编码)处理单元相关的硬件。该LCD控制器LSI 32具有进行图2A的步骤1-6的硬件处理单元40和数据存储单元50。而且，该LCD控制器LSI 32通过主机接口60连接到主机CPU 31。在基带LSI 22内设置软件处理单元70。该软件处理单元70进行图2A的步骤7-10。该软件处理单元70也连接到主机CPU31。

首先，在LCD控制器32内设置的硬件处理单元40上设置有用于进行图2A的步骤1-6的各种处理的处理单元41-46。而且，硬件处理单元40具有压缩由量子化单元43处理的数据的数据压缩单元47。该压缩数据被存储在LCD控制器32内的数据存储单元50(例如SRAM等)上设置的压缩数据存储区51上。再在数据存储单元50上设置解压(解码)数据存储区52。在该存储区52上暂时存储由运动补偿单元46处理的解码数据。解码数据存储区52上存储的运动图像数据被输入到运动估计单元41。由运动估计单元41求得来自CCD相机34的下一帧运动图像数据和存储在解码数据存储区52上的前一帧运动图像数据间的差分。

接着，对软件处理单元70进行说明。该软件处理单元70具有作为硬件的CPU 71和图像处理程序存储单元72。CPU 71按照存储在存储单元72的图像处理程序，对由硬件处理单元40进行压缩处理的压缩途中的运动图像进行图2A所示的步骤7-10。而且，CPU 71作为解压来自数据存储单元50的运动图像数据的数据解压单元71A发挥作用。数据存储单元50的压缩数据存储区51中的数据通过主机接口60、主机CPU 31，被输入到基带LSI 22内的CPU 71中，由数据解压单元71A解压。其后，进行图2A所示的步骤7-10的各种处理。

这里，在本实施方式中，对图2A的步骤1-6进行软件处理，对步骤7-10进行硬件处理的理由如下。首先，如果在图2A的步骤3的量子化后，如图6所示，在各块内零数据较多，和量子化前的数据(图4)相比较，数据信息量的种类较少。而且，因为步骤7-10的运算自身的负荷也轻，即使通过软件对图2A的步骤7-10进行处理，其处理的负荷也轻。相反，图2A的步骤3的量子化、步骤2的DCT、以及步骤5的反向DCT等在信息量多的基础上，运算也复杂，用软件处理其负荷大。因为这些量子化、DCT、反向DCT、运动补偿等是负荷重的处理，所以没有变更的必要性，而且，因为对图2A的步骤1-6的重复操作多，适于用硬件处理。此外，如上所述，由硬件处理单元40处理的量子化后的数据量少，由硬件处理单元40经由主机CPU 31，传输到软件处理单元70的数据量少，主机CPU 31的负担也轻。

接着，对设置在软件处理单元70和硬件处理单元40之间的压缩数据存储区51进行说明。在软件处理单元70中的处理，根据运动图像的复杂程度和运动的激烈程度，信息量发生变动，根据其信息量处理时间发生变动。另一方面，在硬件处理单元40的处理时间几乎没有变动。为有效并列驱动这种软件处理单元70和硬件处理单元40，需要在两者间设置具有缓冲器功能的压缩数据存储区51。该缓冲器至少需要1帧，如图8所示，可以设置多个，例如，第1、第2帧存储器51A、51B。这样的话，硬件处理单元40受在软件处理单元70中的处理时间制约的情况几乎没有。

在本实施方式中，存储在压缩数据存储区51中的数据是在图2A的步骤1-3中，对由硬件进行处理的数据(以下称作QF数据)，由图7的数据压缩单元47压缩的数据。因此，通过主机CPU 31，由压缩数据存储区51传输到软件处理单元70的信息量进一步变少，主机CPU 31进行数据传输而专有的时间也可以变短。

(在软件处理单元中的数据压缩和在硬件处理单元中的数据解压)

首先，对图7的数据压缩单元47中的数据压缩动作进行说明。图9示出了在图7所示的压缩数据存储区51中的1帧存储区。该1帧的存储区配置在前后帧结束包之间，并且，按照图3所示的1块进行分割。各块由控制器数据包1、2和多个QF数据包构成。控制器数据包1、2存储图2B的步骤1-3处理中生成的控制数据，以及在硬件处理单元40中的编码处理所需的控制数据。

被压缩的数据是在图2A的步骤1-3中处理的QF数据，压缩到图9的QF数据包并存储。该QF数据包诸如有图10A-图10C所示的零计数包、7位压缩数据包和非压缩数据包三种。

图9所示的帧结束包、控制数据包和QF数据包都具有诸如16位的数据长度。图10A所示的零计数包，在高4位上存储显示零计数包的识别数据“1001”，在剩下的12位上存储零计数值。如图10B所示的7位压缩数据，在高1位栏内存储显示7位压缩数据的识别数据“0”，在接着的7位栏内存储7位压缩数据。接着的一位栏(低第8位)是丢弃位(Discard Bit)，在低7位上存储的7位数据如果是有效的压缩数据则为“0”，如果是虚拟的数据则为“1”。这样，QF数据如果是7位以下(小于或等于7位)，则在一个7位压缩数据包上存储两个QF数据并进行压缩。图10C所示的非压缩数据包，在高4位栏内存储显示非压缩数据包的识别数据“1000”，在接着的12栏内存储非压缩数据。此外，在7位压缩数据和12位的非压缩数据的各自的最高位上区分为表示正或负的符号的位。

更具体地说，图11示出了各包存储各种QF数据的状况。图11示出了将以16进制的三数据位表示的图3所示的1帧内的QF数据(省略正、负符号)压缩到图10A-图10C的三种的数据包的状况(附图中仅示出了一块内的上两行的数据压缩)。此外，图11中的A-F分别对应于10-15的数值。例如，3数据位的16进制的最大值FFF表示15×16²+15×16¹+15×16⁰＝4095。

这里，位于一块内的最前列地址上的16进制的“025”相当于10进制的“37”。这能用2进制的“0100101”7位表现(作为最高位的符号位为0。以下相同)。因此，该数据被存储在7位压缩数据包的低7位栏内。位于后续的地址中的16进制的“001”相当于10进制的“1”。这能用2进制的“0000001”7位表现。因此，该数据被存储在7位压缩数据包的高7位栏内。以后的地址为“000”的零数据6个连续。因此，在零计数包的最低3位上，在2进制中表示0的连续数“6”的“110”被存储。位于第2行的16进制的“02F”和“003”相当于10进制的“47”和“3”。这些也用2进制的7位以下(小于或等于7位)表示，所以被存储在图11所示的7位压缩数据包内。因为，在接着的地址上仅存在一个“000”，其零计数值被存储在零计数数据包内。位于接着的地址的16进制的“FFC”和“FFF”相当于10进制的“4092”和“4095”。这不能用2进制的7位以下的数据表示。因此，“FFC”和“FFF”被存储在非压缩数据包内。以后的地址为“000”的零数据3个连续。因此在零计数数据包的最低2位上，以2进制表示0的连续数“3”的“11”被存储。以下也同样，QF数据被压缩。

图12是表示上述QF数据的压缩处理顺序的流程图。当QF数据＝0时(步骤1中判断为YES时)，将零计数值增加一个计数(步骤2)。其QF数据为最初的数据时，步骤3的判断为NO，转移到下一个QF数据(步骤17)。也就是说，当QF数据＝0时，反复增加计数值直到其零数据的连续终止，所以，保留对压缩数据存储区(SRAM)51的写操作。此外，为0的QF数据的前一个QF数据为7位以下时(步骤3中判断为YES时)，在后面所述的步骤10中，前一次生成的7位以下的压缩数据被存储在前一次的SRAM地址的存储区。

当这一次的QF数据不为0时(在步骤1中判断为NO时)，判断前一次之前的零计数值是否为0(步骤5)。当前一次之前的零计数值不为0时(在步骤5中判断为YES时)，表示前一次的QF数据＝0，而且，表示这一次初次零数据的连续终止。因此，在这一次的SRAM地址上存储零计数数据(步骤6)。而且，将零计数值复位为0，将地址值增加一个计数值(步骤7)。

接着，在步骤8中，判断这一次的QF数据是否以7位以下(小于或等于7位)表示。当在步骤8中的判断位YES时，而且，判断前一次的QF数据是否以7位以下表示(步骤9)。当在步骤9中的判断为NO时，在步骤10中，生成这一次的QF数据的压缩数据(7位数据)。这种情况下，在步骤11中，当使SRAM地址下降一个计数值时，在其后的步骤16中，即使将地址增加一个计数值，前一次的地址也能被维持。其后，转移到下一个QF数据(步骤17)。而且，保留这一次生成的压缩数据的写操作。这样，7位以下的压缩数据在步骤10中生成，其压缩数据的存储除了上述步骤4以外，保留到后面所述的步骤12或步骤15的计时。

当在步骤9中的判断为YES时，在前一次步骤10中生成的压缩数据被存储在这一次的SRAM地址的存储区。其后，在步骤16中，SRAM地址被增加计数，转移到下一个QF数据(步骤17)。

当在步骤8中的判断为NO时，判断前一次的QF数据是否为7位以下(步骤13)。当在步骤13中的判断为NO时，将其QF数据作为非压缩数据，存储在这一次的SRAM地址的存储区(步骤14)。当在步骤13中的判断为YES时，将在步骤10中前一次生成的压缩数据存储在前一次的SRAM地址(步骤15)。因此，实现图11所示的零计数数据、7位压缩数据或者非压缩数据的存储。

图13示出了设置在图7所示的硬件处理单元40的数据解压单元71A中的数据解压动作。

首先，从图7所示的数据存储单元(SRAM)50的压缩数据存储区51读取数据(步骤1)，判断来自SRAM的数据是否为7位压缩数据(步骤2)。当在步骤2中的判断为YES时，根据其7位压缩数据再生QF数据(步骤3)。接着，当其包内的丢弃位为0时(当在步骤4中的判断为YES时)，表示同一包内已经存在一个有效数据。这种情况下，根据其已经存在的有效数据再生QF数据(步骤5)。当在步骤4中的判断为NO时，或者步骤5的处理结束时，转移到下一个SRAM数据(步骤10)。

当在步骤2中的判断为NO时，判断来自SRAM的数据是否为非压缩数据(步骤6)。当在步骤6中的判断为YES时，根据其非压缩数据再生QF数据(步骤7)。

当在步骤6中的判断为NO时，判断来自SRAM的数据是否为零计数数据(步骤8)。当在步骤8中的判断为YES时，再生和其零计数值相等的数的QF数据(＝0)(步骤9)。当在步骤8中的判断为NO时，或者在步骤9中的处理结束时，转移到下一个SRAM数据(步骤10)。

根据在图7的数据解压单元71A再生的QF数据和来自SRAM50的控制数据，由软件处理单元70进行图2A所示的步骤7-10的各种处理，通MPEG4方式压缩运动图像。

此外，在本实施方式中，在此省略对来自图1所示的天线21的压缩运动图像的解压处理的MPEG解码的说明。在该MPEG解码中，如图2B所示，区分为硬件处理和软件处理，而且，通过在两处理单元间设置作为缓冲器发挥作用的压缩数据存储单元，能够起到和上述实施方式相同的作用·效果。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，在本发明的发明构思范围内可以有各种更改和变化。适用本发明的便携式设备不限于手机，也同样适用于其他的电子设备，尤其是便携式设备。而且，对运动图像的压缩方法并不限定MPEG4方式，可以采用包括可变长度字符串和量子化等在内的处理的其他压缩方式。

Claims (14)

1.一种运动图像的压缩装置，其特征在于包括：

通过硬件对运动图像数据进行压缩处理的硬件处理单元；

对通过所述硬件处理单元处理的运动图像数据进行存储的数据存储单元；以及

将来自所述数据存储单元的运动图像数据通过软件进行压缩处理的软件处理单元，

其中，所述硬件处理单元包括对运动图像数据进行包括离散余弦变换及后续的量子化在内的处理的多个处理单元，所述软件处理单元对由所述硬件处理单元量子化的运动图像数据进行编码为可变长度字符串的处理。

2.根据权利要求1所述的运动图像的压缩装置，其特征在于：

所述硬件处理单元包括对存储在所述数据存储单元的运动图像数据进行压缩的数据压缩单元，

所述软件处理单元包括对来自所述数据存储单元的运动图像数据进行解压的数据解压单元。

3.根据权利要求2所述的运动图像的压缩装置，其特征在于：

所述数据压缩单元，对在象素线上连续排列的零数据的数进行计数，并将连续的零数据压缩为零数据的计数值。

4.根据权利要求3所述的运动图像的压缩装置，其特征在于：

所述数据存储单元，包括多种包，每个包存储特定位数的运动图像数据，并且，根据运动图像数据的高位能识别所述包的种类，

所述数据压缩单元根据所述包存储的是压缩还是非压缩的数据，分别使用所述多种包。

5.根据权利要求4所述的运动图像的压缩装置，其特征在于：

所述多种包中的一个是零计数数据包，

所述数据压缩单元，将所述零数据的计数值存储到所述零计数数据包。

6.根据权利要求5所述的运动图像的压缩装置，其特征在于：

所述多种包中的另一个是压缩数据包，

所述数据压缩单元，将以小于或等于预先设定位数的位数表示的多个运动图像数据存储到同一个所述压缩数据包。

7.根据权利要求6所述的运动图像的压缩装置，其特征在于：

所述多种包中还有一个是非压缩数据包，

所述数据压缩单元，将只能以大于预先设定位数的位数表示的运动图像数据存储到所述非压缩数据包。

8.根据权利要求4至7中任一项所述的运动图像的压缩装置，其特征在于：

所述数据存储单元具有存储至少一帧运动图像数据的第1存储区。

9.根据权利要求8所述的运动图像的压缩装置，其特征在于：

所述硬件处理单元包括以8象素×8象素为一块单位对所述运动图像数据进行所述离散余弦变换的处理单元，

在所述第1存储区上，与所述一块的运动图像数据对应的第2存储区上都存储所述多种包。

10.根据权利要求9所述的运动图像的压缩装置，其特征在于：

在所述第2存储区上设置控制数据包，所述控制数据包存储由所述硬件处理单元生成的控制数据。

11.根据权利要求1至10中任一项所述的运动图像的压缩装置，其特征在于：

所述硬件处理单元包括将量子化的数据反向变换并解压的解压处理单元，

在所述数据存储单元上还设置解压数据存储区，所述解压数据存储区存储由所述硬件处理单元进行解压的至少一帧的运动图像数据。

12.根据权利要求1所述的运动图像的压缩装置，其特征在于：

所述软件处理单元在所述可变长度字符串编码前进行扫描处理。

13.根据权利要求12所述的运动图像的压缩装置，其特征在于：

所述软件处理单元在进行所述扫描处理前进行ACDC(交流·直流成分)预测。

14.一种摄像装置，其特征在于包括：

摄像部分；

第1集成电路，其由硬件对来自所述摄像部分的运动图像数据进行压缩处理；

与所述第1集成电路连接的主机CPU；以及

第2集成电路，其与所述主机CPU连接，具有软件处理单元，

其中，所述第1集成电路包括：由硬件对来自所述摄像部分的运动图像数据进行压缩处理的硬件处理单元；以及

存储由所述硬件处理单元处理的运动图像数据的数据存储单元，

其中，所述硬件处理单元包括对运动图像数据进行包括离散余弦变换及后续的量子化在内的处理的多个处理单元，所述软件处理单元对由所述硬件处理单元量子化的运动图像数据进行编码为可变长度字符串的处理。

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