CN1577390A - Ic组件和ic卡 - Google Patents

Ic组件和ic卡 Download PDF

Info

Publication number
CN1577390A
CN1577390A CNA2004100638057A CN200410063805A CN1577390A CN 1577390 A CN1577390 A CN 1577390A CN A2004100638057 A CNA2004100638057 A CN A2004100638057A CN 200410063805 A CN200410063805 A CN 200410063805A CN 1577390 A CN1577390 A CN 1577390A
Authority
CN
China
Prior art keywords
terminal
mentioned
assembly
chip
ground terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100638057A
Other languages
English (en)
Other versions
CN1315096C (zh
Inventor
冲田悦崇
西川昌孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1577390A publication Critical patent/CN1577390A/zh
Application granted granted Critical
Publication of CN1315096C publication Critical patent/CN1315096C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07728—Physical layout of the record carrier the record carrier comprising means for protection against impact or bending, e.g. protective shells or stress-absorbing layers around the integrated circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07743—External electrical contacts
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • G06K19/07747—Mounting details of integrated circuit chips at least one of the integrated circuit chips being mounted as a module
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Abstract

被设置在与IC组件的衬底的IC芯片装载面相反的面上的、除GND端子以外的接触端子都具有凸曲面，上述GND端子的与其它接触端子相对面，都具有隔一定间隔与其它接触端子的凸曲面相挨的凹曲面，上述GND端子与其它接触端子间的间隙都比被设置在与上述衬底的IC芯片装载面相反的面上的除GND端子以外的、所有其它接触端子彼此间的间隔还要小，这样，能够提供确保IC卡的弯曲强度，容易加工并能保护IC芯片避免静电影响的IC组件和IC卡。

Description

IC组件和IC卡
技术领域
本发明是关于使IC芯片与印刷布线衬底电连接，在与印刷布线衬底的IC芯片装载面相反的面上，设置与外部进行电连接的外部连接端子的半导体装置，即所谓的IC组件和具备该IC组件的IC卡，更详细地讲，就是关于具有保护该IC组件内部的IC芯片免受静电影响的结构的IC组件和IC卡的发明。
背景技术
IC组件是将IC(Integrated Circuit)芯片与印刷布线衬底等的衬底电连接，在与该印刷布线衬底的IC芯片装载面相反的面上，设置与外部电连接的端子的半导体装置。
图9示出普通的IC组件的剖面的概略结构。
如图9所示，IC组件通常使绝缘支撑衬底101(印刷布线衬底等的衬底)介入中间，在一个面上，具有与外部连接的端子(电连接端子)，包含能与外部相通的输入/输出接触端子在内的接触端子102，在另一个面上，具有IC芯片103。由于通过被设置在绝缘支撑衬底101上的通孔104和在绝缘支撑衬底101上的图中未示出的布线图案等，使上述接触端子102和与此相对应的IC芯片103的端子相连接，而使上述接触端子102和IC芯片103电连接。
该IC组件，例如，装载在IC卡上被使用。这样，由于IC卡被携带使用，而使装载在IC卡上的IC组件，常常暴露在静电环境中。本来，被内藏在IC卡上的IC芯片103本身，在该IC芯片103的输入输出部，具有作为防止静电破坏的保护电路(过电压保护器件)的静电保护二极管等的ESD(electro-static discharge)保护电路。
但是，当向露出IC卡表面的IC组件表面的接触部端子102施加静电时，该静电通过通孔104进入IC芯片103。这时，如果该静电的强度是IC芯片103可容许的静电强度的话，由该静电所引起的静电应力，在IC芯片103内被吸收。但是，如果上述静电强度是IC芯片103所容许的强度以外的强度的话，则不能完全吸收由该静电所引起的静电应力，IC芯片103的输入/输出端子(图中未示出)则被损伤或被破坏。
下面，对IC组件的接触端子102的结构进行说明。
接触型IC卡的组件端子，按ISO7816被规定。图10概略示出按ISO7816被规定的接触型IC卡的组件端子的各个接触端子102的配置平面图。
如图10所示，接触型IC卡的组件端子按ISO7816被规定，作为图9所示的接触端子102，如图10所示那样有：作为基准电位用的接地端子GND端子204、作为电源用的端子VCC端子208和VPP端子203、作为时钟脉冲输入用的端子CLK端子206、作为复原(reset)信号输入用的端子RST端子207、作为数据输入输出用的端子IO端子202、作为扩张用输入输出的端子(Reserve For User端子)RFU0端子201和RFU1端子205。在构成IC组件的这些接触端子102中，GND端子204被与其它所有的接触端子102相邻配置。
这样，IC卡的组件端子的配置，是依据ISO7816决定的，但是，关于构成该组件端子的各接触端子102的端子形状是随意的。
图10所示的IC组件的各接触端子102·102之间的距离d一律为，例如，150μm。但是，当各接触端子102·102之间的距离相同时，向接触端子102上施加静电，在该静电通过该接触端子102的通孔104被IC芯片103(参照图9)吸收之前，相邻的接触端子102·102之间，通过空气发生电涌放电(电弧)，也可能对与该接触端子102相邻的、除GND端子204以外的接触端子102(输入/输出接触端子)发生电涌放电。当向该相邻的接触端子102(输入/输出接触端子)施加电涌放电时，该电涌放电则通过该相邻的接触端子102(输入/输出接触端子)的通孔104，进入IC芯片103，IC芯片103恐怕要遭到破坏。
因而，在接触端子102上产生静电并发生电涌放电时，试图通过将该静电所引起的电涌放电导向GND端子204，来保护IC芯片103的输入/输出端子免受静电的影响。
图11示出日本国公开专利公报--特开平1-146796号公报(公开日：1989年6月8日，以下记为专利文献1；对应美国专利第4,942,495号)所记载的IC卡的IC组件形成部的概略结构的一例的平面图。
图11所示的IC组件，通过促进在接触端子102和除GND端子301以外的接触端子102之间，即，输入/输出接触端子302和GND端子301之间，发生的电涌放电(电弧)，并降低发生电涌放电所必需的最小电压，从而，降低施加到输入/输出接触端子302上的过电压，为此，在GND端子301和作为除GND端子301以外的接触端子102的输入/输出接触端子302上，分别设置多个金属突起301a·302a，并设GND端子301和除GND端子301以外的输入/输出接触端子302之间的最短距离e小于100μm。
并且，图12和图13分别示出在日本国公开专利公报--特开平5-262081号公报(公开日：1993年10月12日，以下记为专利文献2)中所记载的IC卡的IC组件形成部的概略结构的一例的平面图。
图12所示的IC组件，对电涌放电(电弧)成分的发送侧的输入/输出接触端子402和作为电涌放电(电弧)成分的接受侧的输入/输出接触端子402的GND端子401之间的间隙f，一律设为要比除GND端子401以外的相邻的输入/输出接触端子402·402之间的间隙g还小。
并且，图13所示的IC组件，在与作为电涌放电(电弧)成分的接受侧的输入/输出接触端子402的GND端子401的延长部401a的侧面相对的、在电涌放电(电弧)成分的发送侧的输入/输出接触端子402的侧面上突出设置突起部402a，从而，设定该突起部402a和GND端子401的延长部401a之间的间隙h，也就是GND端子401和除GND端子401以外的输入/输出接触端子402之间的间隙，比除GND端子401以外的相邻的输入/输出接触端子402·402之间的间隙g还小。
但是，在上述专利文献1中，未对带有除GND端子301以外的接触端子102·102之间所发生电涌放电(电弧)成分的脉冲电流成分进行考虑。
IC组件的各接触端子102·102之间的距离通常为数百μm(图10的例子中，例如，为150μm)，由接触端子102上产生的静电所引起的电场强度，当超过在该接触端子102和与该接触端子102相邻的接触端子102之间存在的空气的绝缘耐压(击穿电压)时，则发生电涌放电。已知空气的击穿电压约为100kV/cm，当施加到接触端子102上的静电达到超过约100kV/cm的电场强度时，则该静电变成为电涌放电(电弧)成分，被放电给相邻的接触端子102。
由论证实验可知，该电涌放电成分包含约为人体模型(HBM：HumanBody Model)的通常静电强度3倍的特殊脉冲电流成分。
因此，当发生电涌放电时，相邻的接触端子102所接受的静电强度，比向上述IC组件上直接施加静电时的静电强度还要大，当内藏在通常的IC芯片103中的过电压保护器件(ESD保护电路)，不能容许其特殊的脉冲电流成分时，IC芯片103被损伤或破坏。
上述专利文献1，通过故意产生该电涌放电(电弧)成分来保护电路，因此，像上述那样，在GND端子301和其它输入/输出接触端子302上，分别设置多个金属突起301a·302a，使GND端子301和其它输入/输出接触端子302之间的最短距离e变小。因此，上述专利文献1所记载的IC组件，当GND端子301上产生静电时，也容易发生从GND端子301向除GND端子301以外的输入/输出接触端子302的电涌放电。
因而，上述专利文献1所记载的IC组件，每当在该IC组件上发生静电时，IC芯片103(参照图9)反复接受脉冲电流成分。
也就是说，上述专利文献1所记载的IC卡，由于在被设置在其表面上的IC组件的GND端子301和其它输入/输出接触端子302上，相互相对地设置多个金属突起301a·302a，因此，在IC卡表面的上述金属突起301a·302a之间，发生电涌放电。然而，不知道电涌放电(电弧)成分导向给多个金属突起301a·302a中哪个金属突起。由于IC卡是被携带的用品，因此，依据使用状态，在IC卡的表面发生多次电涌放电。为此，由该电涌放电(电弧)成分所带有的脉冲电流成分，可能引起被设置在绝缘支撑衬底101(参照图9)上的布线等被烧坏。
并且，普通的静电耐压强度评价实验，有GND端子标准(将GND端子与评价装置的GND电位相接(使GND端子接地))和VCC标准(将VCC端子与评价装置的GND电位相接(使VCC端子接地))的2种标准，用后一种标准时，在使电涌放电故意发生的上述专利文献1的组件结构中，因发生在GND端子301上的静电，使从该GND端子301向与该GND端子301相邻的其它接触端子102的电涌放电，被认为极其容易发生。
这样，当考虑到电涌成分带有的脉冲电流成分时，上述专利文献1所记载的IC组件的结构，对于作为ESD的保护而言，很难说是有效的。
另外，加工多个金属突起以使端子间的距离小于100μm，则要有较高的加工精度，并成为引起生产率低下的主要原因。此外，由于在GND端子301和与其它的输入/输出接触端子302的相对面上，分别设置上述金属突起301a·302a，又由于该金属突起301a·302a非常小，所以，在电涌放电时，电场集中在该金属突起301a·302a的尖端(突起尖端)，该突起尖端容易破损。
如上所述，IC卡是以携带为前提的，要求其可靠性比通常的半导体装置还要高。因此，上述专利文献1中所记载的IC组件的各输入/输出接触端子302的形状，被认为有不适合利用到IC卡上的情况存在。
一方面，专利文献2所记载的IC组件，因都是用直线图案来形成GND端子401的，所以，不像专利文献1那样，在GND端子401上形成突起，而是设定GND端子401与除GND端子401以外的输入/输出接触端子402之间的间隙，比除GND端子401以外的相邻的输入/输出接触端子402·402之间的间隙还小。因此，如按照上述专利文献2，在向输入/输出接触端子402上施加静电时，能将由这种静电所引起的电涌放电，优先导向GND端子204。
但是，上述专利文献2的输入/输出接触端子402，由于都是用直线图案形成GND端子401的，所以，GND端子401的延长部401a的侧面，都具有直线形状，在IC卡发生弯曲时，其力学上的应力，将影响到GND端子401与除GND端子401以外的输入/输出接触端子402之间的间隙，结果存在容易引起芯片破裂的问题。
再者，上述专利文献1，2都没有考虑在没设置作为备用端子(预备端子)的非连接端子(Non-Connection端子；以下记为NC端子)情况下的电涌放电。
也就是说，在图10中，构成IC组件的接触端子102中的作为扩张用输入输出端子的RFU0端子201、RFU1端子205和作为数据写入电源用的VPP端子203，根据IC组件的规格，必须成为完全切断与IC芯片103的连接的处于电气上完全浮动状态的NC端子。
这样，在IC组件表面的接触端子102(参照图9)上存在NC端子的情况下，被施加在该NC端子上的静电，不被IC芯片103吸收，所有的静电都被施加到该NC端子和与该NC端子相邻的接触端子102之间的空气中。
当施加在NC端子和与该NC端子相邻的接触端子102之间的静电，达到超过空气的击穿电压--约100kV/cm的电场强度时，从NC端子向与该NC端子相邻的接触端子102产生电涌放电(电弧)。
因此，来自NC端子的电涌放电与来自其它接触端子102发生的电涌放电相比，其发生机率高。
如上所述，电涌放电成分包含约为人体模型(HBM)的通常静电强度3倍的特殊的脉冲电流成分是显而易见的，当从NC端子发生电涌放电(电弧)成分时，相邻的接触端子102接受的静电强度比直接向IC组件上施加静电时的静电强度还大，这时，当被内藏在通常的IC芯片103上的过电压保护器件，不能容许其特殊的脉冲电流成分时，IC芯片103则被损伤或破坏。
因此，具有NC端子的IC组件对静电的有效耐压，比没有NC端子的IC组件低，当IC组件设有NC端子时，IC芯片103受损伤或遭破坏的机率，比没有设NC端子的IC组件高。
通常，由于IC组件表面的接触端子102·102之间的距离为数百μm(图10中的例子，例如，为150μm)、人体所带的静电电荷达到数kV和NC端子电气上完全处于浮动的状态，所以，认为被施加在NC端子上的静电没有向IC芯片103放电的路径，而集中存在于该NC端子和与该NC端子相邻的接触端子102之间的空气中，这时可以说，来自施加了静电的NC端子放电的电涌放电(电弧)成分，对与该NC端子相邻的接触端子102有影响，是发生机率非常高的现象。
特别是，图10所示的IC组件的结构是：各接触端子102·102之间的距离完全一样，并由于NC端子朝向相邻的接触端子102形成突起状的图案209，从而，促进向相邻的接触端子102的电涌成分。因此，具有图10所示的结构的IC组件，在设有NC端子时，从NC端子放电的电涌放电成分，不是施加给GND端子，而以更高的机率施加给接触端子102。因此可以说，被包含在该电涌放电成分中的特殊脉冲电流成分，使IC芯片103被损伤或破坏的机率高。
发明内容
本发明的目的在于提供确保IC卡的弯曲强度，加工容易并能保护IC芯片免受静电影响的IC组件和IC卡。
为了达到上述目的，与本发明有关的IC组件是在衬底的一个面上装载IC芯片，在与该衬底的IC芯片装载面相反的面上，具有由相互相邻配置的多个端子所组成的端子群，该端子群中的一个端子是接地端子，而其它端子群至少是由与上述IC芯片电连接的多个外部连接端子组成，其特征在于，上述接地端子隔一定间隔(间隙a)与被设置在与上述衬底的IC芯片装载面相反的面上的其它所有端子相邻，并且，被设置在与上述衬底的IC芯片装载面相反的面上的、除上述接地端子以外的其它端子都具有凸曲面，上述接地端子的与其它端子相对的面，都具有以一定间隔(间隙a)与其它端子的凸曲面相挨的凹曲面，上述接地端子与其它端子之间的间隔(间隙a)，都比被配置在与上述衬底的IC芯片装载面相反的面上的、除接地端子以外的所有其它端子彼此之间的间隔(间隙b)还要小。
因此，当静电被施加到设置在与上述衬底的IC芯片装载面相反的面上的端子，进而从被施加了静电的端子产生电涌放电时，能使该电涌放电(电弧)成分，通过最容易引起电场集中的上述间隙a的放电路径，从除接地端子以外的其它端子，向接地端子放电。由此，能消除除接地端子以外的其它端子间的电涌放电，从而，能保护IC芯片免受静电和电涌放电成分的影响。
并且，这时，由于被设置在与上述衬底的IC芯片装载面相反的面上的、除上述接地端子以外的其它端子都具有凸曲面，而上述接地端子的与其它端子相对的面，都具有隔一定间隔与其它端子的凸曲面相挨的凹曲面，能使由在电涌放电成分发送侧的端子上产生的静电所引起的电涌放电成分，确实地传送给作为电涌放电成分接受侧的端子的上述接地端子，同时，还能缓和或者防止静电的局部的电场集中，抑制和适当地防止，因从除上述接地端子以外的其它端子，向上述接地端子放电的电涌放电成分所导致的端子的破损(损伤)。
进而，如按照上述结构，由于电涌放电成分的发送侧的端子(即，除接地端子以外的其它端子)和电涌放电成分接受侧的端子(即接地端子)，都具有曲面，当将该IC组件装载到IC卡上时，即便该IC卡被弯曲，但由于该弯曲所引起的应力被分散，所以，能防止IC芯片的破裂(破损)。
因此，如采用上述结构，作为ESD对策，则能在确实传送电涌放电成分的同时，还能确保当将该IC组件装载到IC卡上时的IC卡的高弯曲强度。
并且，与本发明有关的IC组件与以往组件的结构相比，其结构非常简单，所以廉价并能容易生产。
因此，如按照上述结构，则能达到提供确保IC卡的弯曲强度并加工容易、而且还能保护IC芯片免受静电影响的IC组件的效果。
并且，为达到上述目的，与本发明有关的IC组件，在衬底的一个面上装载IC芯片，在与该衬底的IC芯片装载面相反的面上，具有由相互相邻配置的多个端子所组成的端子群，该端子群中的一个端子是接地端子，其它端子群至少是由与上述IC芯片电连接的多个外部连接端子组成，其特征在于，被形成在上述衬底的IC芯片装载面侧的接地端子用的布线图案(A)，和被形成在与上述衬底的IC芯片装载面相反的面上的、除接地端子外的其它端子(例如，输入/输出接触端子等的外部连接端子)电连接的上述衬底的IC芯片装载面侧的布线图案(B)，被局部性邻近设置。
如按照上述结构，则能确保已发生了的电涌放电成分的放电路径在上述衬底的IC芯片装载面侧。因此，如按照上述结构，能使由在电涌放电成分发送侧的端子上所产生的静电所引起的电涌放电成分，在两布线图案(A)·(B)之间的间隙(间隙c)中，通过布线图案(B)，确实地从电涌放电成分的发送侧的端子，传送给接地端子用的布线图案(A)。从而，能达到保护IC芯片免受静电和电涌放电成分的影响的效果。
进而，为了达到上述目的，与本发明有关的IC卡的特征，在于具有与本发明有关的上述IC组件。
如按照上述结构，由于该IC卡具备与本发明有关的上述IC组件，则能达到提供确保IC卡的弯曲强度并且加工容易、而且还能保护IC芯片免受静电影响的IC卡的效果。
本发明的其它目的、特征和卓越点，可通过以下所记载的内容得到充分了解。并且，利用参照附图的如下说明，可以清楚本发明的长处。
附图说明
图1是示出与本发明的一实施方式有关的IC卡的IC组件的形成部的概略结构的平面图。
图2是示出关于作为评价IC芯片的静电耐压强度的一般方法之一的HBM评价法的评价装置的等价电路。
图3是示出在图2的电路中，使被充电成静电容量为100pF的+2kV的静电电荷，通过1.5kΩ的电阻施加到评价样品上时的电流波形的曲线图。
图4是示出在以往的IC组件的NC端子上施加+2kV的静电电荷时，向与该NC端子相邻的输入/输出接触端子放电的电涌放电成分的电流波形的曲线图。
图5是示出在与本发明的一实施方式有关的IC组件的NC端子上，施加+2kV的静电电荷时，向与该NC端子相邻的输入/输出接触端子放电的电涌放电成分的电流波形的曲线图。
图6是示出在绝缘支撑衬底的IC芯片装载面侧，为了确保电涌放电路径在GND端子侧的、静电保护用的电涌放电图案的概略结构平面图。
图7(a)是概略示出使用了图6所示的电涌放电图案的IC组件的绝缘支撑衬底的IC芯片装载面侧的结构平面图。
图7(b)是图7(a)所示的IC组件的沿A-A线方向的剖面图。
图8是示出图7(a)、图7(b)所示的IC组件在树脂密封前的绝缘支撑衬底的IC芯片装载面侧的重要部分的概略结构平面图。
图9是示出一般的IC组件的概略结构剖面图。
图10是概略示出按ISO7816规定的接触型IC卡的组件端子的各接触端子的配置平面图
图11是示出专利文献1所记载的IC卡的IC组件形成部的概略结构的一例的平面图。
图12是示出专利文献2所记载的IC卡的IC组件形成部的概略结构的一例的平面图。
图13是示出专利文献2所记载的IC卡的IC组件形成部的概略结构的其它例子的平面图。
图14是示出与本发明的一实施方式有关的IC卡的概略结构平面图。
图15是示出图14所示的IC卡的重要部分的概略结构平面图。
图16是模式化地示出按ISO7816规定的IC卡的组件端子图案和接触区域之间关系的说明图。
图17是模式化地示出除GND端子以外的接触端子的凸曲面是半圆形时的与本发明一实施方式有关的IC组件的重要部分的结构平面图。
图18是模式化地示出除GND端子以外的接触端子的凸曲面不是半圆形时的与本发明一实施方式有关的IC组件的重要部分的结构平面图。
具体实施方式
[实施方式1]
如基于图1～5、图9、图10和图14～18来对本发明的实施方式1进行说明的话，则叙述如下。另外为了便于说明，对具有与以往的IC组件相同功能的结构要素，附有同样的编号并省略其说明。此外，以下的实施方式列举了将IC组件装载到IC卡上时的例子，但本发明并非只限于如此。
图1示出与本实施方式有关的IC卡的IC组件形成部的概略结构。并且，图14示出与本实施方式有关的IC卡的概略结构。图15示出图14所示的IC卡的重要部分的概略结构。本实施方式是列举说明以接触式的IC卡为例作为IC卡进行说明的，但与本实施方式有关的IC组件和IC卡的结构不仅只限于如此。
如图14所示，与本实施方式有关的IC卡1，例如，具有在由IC卡基础材料所构成的卡主体2的表面的一端部上设置与本实施方式有关的IC组件3的结构。上述的IC组件3，如图14和15所示，在卡主体2表面侧，有被用密封树脂41密封的IC芯片103，在上述卡主体2上，例如，沿该卡主体2的边缘设置通过天线用的组件端子51与上述IC芯片103电连接的天线线材52。
与本实施方式有关的上述IC组件3的剖面的概略结构与以往的相同，如图9所示，使绝缘支撑衬底101(印刷布线衬底等衬底)介于中间，在一个面上具有由被相互相邻配置的多个接触端子102(端子(T))所构成的端子群，而在另一面上具有IC芯片103。
上述接触端子102，例如，是通过腐蚀印刷布线衬底等的两面贴有铜箔的绝缘支撑衬底101的各个面的铜箔来形成图案，并在必要的地方，通过通孔使两面的图案电连接来形成的。
此外，在本实施方式中，被形成在IC芯片103装载面侧的绝缘支撑衬底101上的规定的布线图案和作为IC芯片103的输入/输出端子的、被设置在该IC芯片103上的电极垫圈(端子垫圈)，通过用称作倒装片接合法的装配技术或利用金、铝等极细的线的称作引线接合法的装配技术被连接，上述接触端子102和被配置在IC芯片103上的端子垫圈，通过通孔104和在绝缘支撑衬底101上的上述布线图案等，各相对应的端子彼此连接，从而，使上述接触端子102和IC芯片103相互电连接。另外，在上述IC芯片103，其输入输出部，设置静电保护二极管等的ESD保护电路。
又，被设置在与上述绝缘支撑衬底101的IC芯片103装载面相反的面上的、上述接触端子102…(端子群)中的一个，被称为GND端子11(端子(T1))，其它的接触端子102…(端子群)至少是由作为与上述IC芯片103电连接的并能与外部接触的外部连接端子的输入/输出接触端子13(端子(T2))组成。
上述各接触端子102的配置，是按ISO7816确定的，端子形状与图10所示的接触端子102不同，然而，与本实施方式有关的IC组件3和图10所示的IC组件一样，除了具有作为基准电位用的接地端子GND端子11外，还具有作为电源用的端子VCC端子和VPP端子、作为时钟输入用的端子CLK端子、作为复原信号输入用的端子RST端子、作为数据输入输出用的端子IQ端子和作为扩张用输入输出的端子RFU0和RFU1端子。
另外，构成IC组件3的这些接触端子102中的GND端子11，具有，例如，沿IC组件3的中心线延长的延长部11a，该延长部11a的侧面11b，也就是该延长部11a的沿IC组件3的中心线延长的边，隔一定的间隔a与其它所有的接触端子102相邻配置。
再者，本实施方式还在上述IC卡1的IC组件3上，设置作为备用端子(预备端子)的、完全切断与IC芯片103的连接的、并且电气上完全处于浮动状态的非连接端子(Non-Connection端子：以下写成NC端子)12(端子(T2A))，但是，与本实施方式有关的IC组件3和IC卡1的结构并非只限于如此。再者，图1中被形成图案的接触端子102是NC端子12，而至少被形成1个或以上的通孔104的接触端子102，相当于除NC端子12以外的接触端子102。
作为上述NC端子12，可列举，例如，作为扩张用的输入输出端子RFU0端子和RFU1端子、数据写入电源用的VPP端子等。但并非只限于如此。
这样，上述接触端子102中至少有一个作为备用端子，当该备用端子是与IC芯片103的连接在电气上完全被浮动的NC端子12时，则被施加在NC端子12上的静电作为电涌放电成分，向相邻的输入/输出接触端子13放电的机率变得非常高，因此，确保电涌放电成分的放电路径在GND端子11侧的必要性，也变得非常高。
这里，与本实施方式有关的IC组件3，还设定GND端子11与除GND端子11以外的接触端子102(即，除GND端子11以外的各输入/输出接触端子13和NC端子12)之间的间隙a，比除GND端子11以外的各接触端子102·102之间的间隙b小(a＜b)。再者，在本发明中，所谓的端子间的间隙，是表示也包括GND端子11在内的相互相邻的接触端子102彼此之间的间隙。
在本实施方式中，GND端子11与除GND端子11以外的接触端子102之间的间隙a，最好为50μm或以上，150μm以下，除GND端子11以外的各接触端子102·102之间的间隙b，最好为200μm或以上，540μm以下。
如果上述间隙a小于50μm的话，因加工精度，恐怕会引起上述GND端子11和除GND端子11以外的接触端子102之间的电短路。也就是说，为了在被用于IC芯片103的印刷衬底上，高精确性地形成图案，确保GND端子11和除GND端子11以外的接触端子102之间的绝缘电阻为10×1012Ω或以上，则希望上述间隙a，确保在50μm或以上，而当考虑到使其容易加工时，则希望上述间隙a，比100μm还要大。另外，当上述间隙a，超过150μm时，确保向GND端子11方向的电涌放电路径的效力恐怕变低。
同样，如上述间隙b小于200μm的话，确保向GND端子11方向的电涌放电路径的效力恐怕变低。另外，当上述间隙b超过540μm时，尽管也是遵照在卡主体2上装配IC组件3时的装配精度，但恐怕要违反依据ISO7816所规定的端子配置位置的规定。
也就是说，IC卡的组件端子是如上述那样依据ISO7816所规定的，上述组件端子的被称为接触区域(Contactive Area)的与外部的接触区域的配置位置，也是依据上述ISO7816所规定的。
图16模式化地示出按ISO7816被规定的IC卡的组件端子图案和接触区域之间的关系的说明图。
如按ISO7816的规定，如图16所示，接触区域105必须被包含在各接触端子102的区域内。还有，各接触端子102如像上述那样包含了接触区域105的话，其图案的形状不受特别限制。各接触区域105的短边方向的长度，即，在GND端子11的长边方向上的各接触区域105的宽i为1.7mm，在GND端子11的长边方向上相互相邻的接触端子102·102上分别包含的接触区域105·105之间的间隙j为0.84mm。
上述接触区域105的配置位置，通常被一律规定以IC卡(本实施方式下的IC卡1)的边缘为起点。因此，在下面的说明中，省略了有关位置关系的标度的说明。
在图16中，当设GND端子11与除该GND端子11以外的接触端子102之间的间隙为a，设除该GND端子11以外的各接触端子102·102之间的间隙为b，设接触区域105与组件端子图案之间的间隙，更具体地讲，就是在除GND端子11以外的接触端子102上的、夹着上述间隙b与除该接触端子102以外的接触端子102相对的端部102c，和与包含在该接触端子102中的接触区域105的、与上述端部102c相对的端部105c之间的间隔(余白)为w，如果考虑将上述IC组件3装配到卡主体2上时的位置准确度的话，上述间隙w必须为0.15mm或以上。
因此，上述间隙b的最大值b(max)为下面所示的值。为此，上述间隙b的最大值b(max)为
b(max)＝0.84mm-(0.15mm×2)＝0.54mm
由于如上述那样设定了上述间隙a和b，在静电被施加到IC组件3的接触端子102上，并从施加了静电的接触端子102上产生电涌放电时，通过容易引起电场集中的间隙a的放电路径，使该电涌放电成分，从除GND端子11以外的接触端子102，向GND端子11放电。这样，则能使在除GND端子以外的输入/输出接触端子13与NC端子12之间，以及在除GND端子11以外的输入/输出接触端子13·13之间的电涌放电消失，则能保护IC芯片103免受静电和电涌放电成分的影响。
再者，与本实施方式有关的IC组件3，如图1所示的那样，除GND端子11以外的各接触端子102的GND端子11侧的端部形状，为在GND端子11方向上被曲线化了的凸型形状。
即，与本实施方式有关的IC组件3，与GND端子11的延长部11a的侧面11b相对的，除GND端子11以外的所有接触端子102的侧面102a具有凸曲面。
由于使与GND端子11的延长部11a的侧面11b相对的、除GND端子11以外的所有接触端子102的侧面102a为上述形状，所以，不管有无NC端子12，由发生在电涌放电成分发送侧的接触端子102上的静电所引起的电涌放电(电弧)成分，都能确实地传送给作为电涌放电成分的接受侧的接触端子102的GND端子11，同时，还能缓和或防止静电的局部电场集中，能抑制并更适宜地防止因从除GND端子11以外的接触端子102向GND端子11放电的电涌放电成分所引起的接触端子102的破损(损伤)。
此外，与本实施方式有关的IC组件3，如图1所示的那样，电涌放电(电弧)成分的发送侧的接触端子102(即各NC端子12和各输入/输出端子13)和电涌放电(电弧)成分的接受侧的接触端子(即GND端子11)都具有曲面。
在本实施方式中，与具有凸曲面的接触端子102相对的、上述GND端子11的延长部11a的侧面11b，形成隔一定间隔a与上述接地端子102的凸曲面相挨的凹曲面。也就是说，在本实施方式中，除GND端子11以外的所有接触端子102都具有凸曲面，并被隔着比除GND端子11以外的接触端子102·102之间的空间(间隙b)还小的空间(间隙a)与具有凹曲面的GND端子11相对设置。
这样，如按照本实施方式，由于采用了宽范围选择GND端子11和其它接触端子102之间的相邻面积的结构，从而，成为了比以往更能缓和或者防止静电电荷集中的结构，与以往的IC卡，例如，上述专利文献1所记载的组件结构(参照图11)相比较，能在发生电涌放电时，更进一步地减少接触端子所受的损伤。
另外，这样由于GND端子11和与其它接触端子102相对的面的金属图案都具有曲面，因此，即使上述IC卡1被弯曲，但因该弯曲所产生的应力被分散，而不至于使IC芯片3破裂(破损)。
因此，与本实施方式有关的IC组件3，作为ESD对策能确实地传送电涌放电成分，同时，与上述金属图案只是直线图案时相比，能确保IC卡1的高的弯曲强度。另外，与本实施方式有关的IC组件3，同图11所示的以往的组件结构相比，因结构非常简单，所以容易生产。
上述接触端子102的凸曲面，也就是作为电涌放电成分发送侧的接触端子102的、除GND端子11以外的接触端子102上的、GND端子11的延长部11a相对的面(侧面102a)，越接近半圆形状其弯曲强度越高，因此，希望形成半圆形。
另外，当间隙a越小，换言之，上述凸曲面(凸型图案)和GND端子11的凹曲面(凹型图案)的重叠q越大时，弯曲强度越强。
上述凸曲面的曲率半径(R)，在使凸曲面为半圆形状时，根据间隙b和ISO7816规定的端子配置位置，具体地讲，就是各接触区域105的配置位置来决定，根据间隙b被设定在1.00mm或以上，1.19mm以下的范围内。
图17模式化地示出了在除GND端子以外的接触端子上的与GND端子的延长部相对的凸型图案为半圆形状时的IC组件3的重要部分的结构。
如上所述，最好间隙b被设定在200μm≤b≤540μm的范围内。另外，当间隙b为200μm时，间隙w(余白)必须为w＝340μm，在间隙b为540μm时，w必须为w＝150μm。
因此，上述凸型图案的曲率半径(R)按下式计算(单位：mm){1.7+(0.15×2)}/2≤R≤{1.7+(0.34×2)}/2，为1.0mm≤R≤1.19mm。
但是，形成上述凸曲面的凸型图案的中心点O，位于在没有设置上述凸型图案时的除GND端子11以外的接触端子102上的、GND端子11侧的短边中心，即，位于沿接触区域105的长边方向并经过该接触区域105的中央延长的延长线上、并从接触区域105上的GND端子11侧的端部105a的中心向GND端子侧只离开间隙w那么远的位置上。
另外，图18模式化地示出除GND端子以外的接触端子的、与GND端子的延长部相对的凸型图案不是半圆形时的IC组件3的重要部分的结构。
不存在图17和图18所示的除GND端子11以外的接触端子102的凸型图案和GND端子11的凹型图案重合区域(也就是由连接以相互相邻的除GND端子11以外的接触端子102的凸曲面的切线的线与连接分别与这些凸曲面相对的凹曲面的起点的、并与上述凸曲面交叠的线之间的距离来决定的重叠q)的情况称为“存在连续曲线”，当存在这样连续的曲线时，与这部分(连续曲线)有关的应力不被缓和，以至于可能使组件沿该曲线破裂。
因此，为了对付实际使用中的应力，希望上述的重叠q满足q≥500μm。因此，当除上述GND端子11以外的接触端子102的凸型图案不是半圆形时，如间隙a正好满足上述范围(a＜b，最好是50μm≤a≤150μm，而当考虑容易加工时，希望大于100μm)并确保q≥500μm的话，则可以随意设定该凸型图案(凸曲面)的曲率半径(R)和其中心点O′。另外，这时的中心点O′，位于沿着接触区域105长边方向的、并经由该接触区域105的中央而延长的延长线上、并成为通过在没设置上述凸型图案时的、除GND端子11以外的接触端子102的、GND端子11侧的短边两端(两角部)的圆的中心点。另外，上述重叠q的上限，被规定在连接上述接地端子11的各凹曲面的各起点的线(图18中用虚线表示)与除上述接地端子11以外的接触端子102的凸曲面交叠的范围内。
更具体地讲，与图18所示的除上述接地端子11以外的接触端子102的接地端子11相对的面(凸型图案)，形成为以在经由除上述接地端子11以外的接触端子102的接触区域105的中央而延长的延长线上的、并且位于上述接触区域105内的点为中心点O′，并通过离开上述接触区域105的上述接地端子11侧的角部的量为余白那么远的点的圆弧状，而且上述凹型图案是这样被形成的：与上述凸曲面相对的连接上述接地端子11的各凹曲面的各起点的线，与除上述接地端子11以外的接触端子102的凸曲面交叠。
另外，对上述IC组件3，更希望各接触端子102的在IC组件3的外周部(组件的外周部)相互相邻的各角部(也就是各接触端子102的外周侧角部)的图案边缘102b被曲线化。
这样，因接触端子102的各外周侧角部(边缘)呈曲线形状，而使在这部分的接触端子102彼此之间的电涌放电消失，从而，能更切实地确保使电涌放电成分的放电路径在GND端子11侧。这时，为了抑制上述图案边缘102b上的电场集中，最好设定上述图案边缘102b的曲率半径(R)大于500μm。另外，上述曲率半径(R)的上限，应在满足上述条件的范围内被规定。
下面，与图10所示的以往的IC组件的观测结果相对照示出用HBM评价法，观测具有与本实施方式有关的保护结构的IC组件3的电涌放电电流成分的波形的结果。
图2是有关作为评价IC芯片103的静电耐压强度的一般方法之一的HBM评价法(静电耐压强度评价试验)的评价装置的等价电路。
图2所示的评价装置，具有充电用的电路和放电用的电路，首先，用充电用的电路，通过电阻R1，由高压电源向电容器蓄积电荷后，切换电路切换开关，用放电用的电路，通过串联电阻(R2)，由组件插座施加针把蓄积在上述电容器上的电荷施加给样品用的插座内的评价样品。
另外，使在图2电路中，被充电成为静电容量100pF的+2kV的静电电荷，通过1.5kΩ的串联电阻(R2)，施加给组件插座施加针时的电流波形表示在图3。另外，图3示出了不使用样品(组件)，通过电流探头，用同步示波器直接观察到的、从上述电路(施加装置)向组件插座施加针输出的ESD应力的波形。
另外，当向图10所示的以往的IC组件的NC端子施加上述+2kV的静电电荷时，向与该NC端子相邻的输入/输出接触端子放电的、电涌放电成分的电流波形示于图4。另外，图4和图3一样，还示出通过电流探头，用同步示波器直接观测到的、由从上述电路(施加装置)通过组件插座施加针向评价样品(组件)的NC端子施加了ESD应力所引起的、向相邻的输入/输出接触端子放电的电涌成分的波形。又，设从图10所示的以往的IC组件的NC端子的突起状图案的顶端到相邻的输入/输出接触端子间的距离为150μm。
再者，与本实施方式有关的HBM评价(静电耐压强度评价试验)的电涌放电电流成分的波形的观测(评价)要在以下条件下进行。
评价装置：“HED-S5000”(制品名：阪和电子工业株式会社制)
评价环境：温度          25±5℃
          湿度          60±10％RH
          容量(C)       100pF±5％(参照图2)
          串联电阻(R2)  1.5kΩ±5％(参照图2)
评价条件：GND端子标准、+电荷施加
(使GND端子接地，在NC端子上施加上述静电电荷)
上述的观测结果如图3所示，通常的HBM静电强度(+2kV)的峰值电流成分为1A左右，而如图4所示的那样，向与NC端子相邻的输入/输出接触端子放电的电涌放电成分的峰值电流成分为3A左右，当还包含其上升时间来比较两波形时，可知电涌放电成分所具有的脉冲电流成分，对IC芯片103的影响大。
另外，图5示出了在具有与本实施方式有关的保护结构的IC组件3上，和上述的HBM评价法一样，当在NC端子12上施加+2kV的静电电荷时，向与该NC端子12相邻的输入/输出接触端子13放电的电涌放电成分的电流波形的附图。图5还与图4一样示出了通过电流探头，用同步示波器直接观测到的、由从上述电路(施加装置)通过组件插座施加针向评价样品(组件)的NC端子施加了ESD应力所引起的、向相邻的输入/输出接触端子13放电的电涌成分的波形。
图5中的0.7A左右的电流成分是，从NC端子12向GND端子11发生电涌放电瞬间的高频成分因接触端子间的电容耦合，而进入到与NC端子12相邻的输入/输出接触端子13侧的电流成分，而从其电流成分可知，对IC芯片103无影响。
由该结果判定，如果采用与本实施方式有关的IC组件3，在静电被施加给接触端子102，并从该接触端子102发生电涌放电时，能够确保该电涌放电成分的放电路径在GND端子11侧，能保护IC芯片103免受电涌放电的影响。
再者，各图中所记载的波形数据是依据上述的GND端子基准、+施加的波形数据，但即使在同基准的-施加时，或者分别在VCC端子基准(使VCC端子接地)的+施加、-施加时，具有与本实施方式有关的保护结构的IC组件与图10所示的以往的IC组件相比，其ESD强度都有所提高。
[实施方式2]
下面主要基于图6～图8，对与本发明有关的实施方式的另一方式进行说明。本实施方式主要对与上述实施方式1的不同点进行说明。另外，为了便于说明，对具有与以往的IC组件和与实施方式1有关的IC组件的组成要素有相同功能的组成要素，附相同的编号，并省略其说明。
上述实施方式1，对改进被设置在绝缘支撑衬底101的IC芯片103非装载面上的接触端子102的形状(接触图案)，提高对于静电放电(ESD)的强度的情况进行了说明。本实施方式主要对改进被设置在IC芯片103装载面(装配面)侧的绝缘支撑衬底101上的布线图案的端子形状，提高对于ESD的强度的情况进行说明。
图6示出被配置在绝缘支撑衬底101的IC芯片103装载面侧的静电保护用的电涌放电图案21的概略结构的平面图。电涌放电图案21是通过通孔104，使包括IC组件3的NC端子12在内的所有接触端子102与图7(a)和图8所示的绝缘支撑衬底101的IC芯片103装载面侧的布线图案31电连接(通路)，并在该布线图案31上发生电涌放电的图案。
图7(a)概略地示出使用了图6所示的电涌放电图案21的IC组件3的绝缘支撑衬底101的IC芯片103装载面侧的结构的平面图。图7(b)是图7(a)所示的IC组件3的沿A-A线方向的剖面图，图7(b)中省略了关于被设置在绝缘支撑衬底101的IC芯片103非装载面上的接触端子102。另外，图8示出了图7(a)和7(b)所示的IC组件3的树脂密封前的绝缘支撑衬底101的IC芯片103装载面侧的重要部分的概略结构的平面图。
本实施方式，实施从IC卡1表面看不到的、在绝缘支撑衬底101的IC芯片103装载面侧凭借金属图案(电涌放电图案21)的ESD对策。
再者，在本实施方式中，作为IC组件3，列举了如图7(a)、图7(b)和图8所示的使用了通过引线接合法将IC芯片103装载(装配)到绝缘支撑衬底101上的引线接合连接方式的IC组件，进行了说明，但本实施方式并非只限于如此。
上述IC组件3，如图7(a)和图8所示的那样，因在绝缘支撑衬底101上设置通孔104，所以，具有通过该通孔104和被形成在上述绝缘支撑衬底101的另一个面上的布线图案31(GND信号线32，电涌放电图案21，接地用布线图案33和线34等)，使被形成在上述绝缘支撑衬底101的一个面上的接触端子102(输入/输出接触端子13，GND端子11，参照图1和图9)和与此相对应的IC芯片103的电极垫圈103a(输入/输出端子，GND端子11)电连接的结构。又，在图7(a)和图8中，未形成电涌放电图案21的布线是GND端子11的布线。
上述IC芯片103，例如，被用图中未示出的导电性胶等与上述绝缘支撑衬底101粘结。上述IC芯片103，在进行引线接合以后，用密封树脂41，按照图7(a)和图7(b)所示的金属线34，被密封起来。
另外，上述IC芯片103，也可以具有如下结构：被设置在该IC芯片103上的电极垫圈103a和被形成在IC芯片103装载面侧的绝缘支撑衬底101上的布线图案31，采用被称作倒装片结合法的装配工程方式，被装配(装载)。
本实施方式中，上述IC芯片103的电极垫圈103a，如图7(a)和图8所示，通过由金和铝等极细的线所构成的金属线34，与从通孔104延伸的连接用布线图案33(布线图案(B))连接(引线结合法)。
另外，上述连接用布线图案33，通过通孔104与图6所示的静电保护用的电涌放电图案21的、除GND端子11以外的接触端子102用的布线图案(以下简单的记为接触端子用布线图案)23(布线图案(B))电连接(通路)。在该接触端子用布线图案23的顶端，设置作为电涌放电成分发送侧的具有凸曲面的端子24。本实施方式中，上述端子24，例如，被形成为圆形形状，但并非只限于如此。
另外，上述电涌放电图案21，具有设置从图7(a)和图8所示的GND信号线32(布线图案(A))延长的GND端子用布线图案22(布线图案(A))的结构，以使其与具有凸曲面的端子24相对。在该GND端子用布线图案22的顶端，将成为电涌放电成分接受侧的、作为GND信号线32侧端子的、具有凹曲面的端子25与具有上述凸曲面的端子24相邻设置。本实施方式中，上述端子25，例如，被形成为字母C形，也就是，与端子25相对的面被部分挖掉的中空圆形(半圆形状)，但并非只限于如此。
但是，在GND端子11上产生静电的情况下，当在GND端子用布线图案22上存在棱(例如C字母的开口部)时，则存在在这部分发生电场集中，并容易对作为输入/输出端子用布线的接触端子用布线图案23发生电涌放电的可能性。因此，使GND端子用布线图案22的棱呈圆形，则能有效地抑制从GND端子11，向IC芯片103的电极垫圈103a(输入/输出端子)方向的电涌放电的放电发生频率。
再者，考虑与作为GND端子用布线的上述GND端子用布线图案22相对的放电图案的形状，也就是考虑在上述接触端子用布线图案23的端子24上，反复发生电涌放电时的耐久性，上述接触端子用布线图案23的端子24，与针状图案相比，更希望是圆形图案。
这样，如按照本实施方式，则如图6和图7(a)所示，通过在绝缘支撑衬底101上的IC芯片103装载面侧的布线图案的一部分上，设置从图7(a)和图8所示的GND信号线32延长的GND端子用布线图案22和接触端子用布线图案23局部邻近的结构，从而，能确保已发生了电涌放电成分的放电路径在绝缘支撑衬底101的IC芯片103装载面侧。因此，按照本实施方式，在两端子24·25之间的间隙c中，能确实地使电涌放电成分，从电涌放电成分的发送侧的端子24传送(使之放电)给GND信号线侧的端子25。
另外，在本实施方式中，如图6、图7(a)和图8所示，同上述实施方式1所示的接触端子102一样，在GND端子用布线图案22和接触端子用布线图案23邻近的部分，形成曲线状图案，例如，形成凹曲面和凸曲面，并且该凹曲面和凸曲面被相对邻近配置，特别是通过作为GND信号线32侧的端子的具有凹曲面的端子25与具有凸曲面的端子24相对设置，以使其通过所规定的间隙(间隙c)，将端子24覆盖起来，从而，能缓和电场集中，并能抑制和适当地防止发生电涌放电时的图案损伤。
基于上述的绝缘支撑衬底101的IC芯片103装载面侧的电涌放电图案21的ESD对策，和基于上述实施方式1所记载的接触图案的ESD对策可以合并起来一起使用，也可以分别单独使用。
再者，在具有上述实施方式1所记载的接触图案的IC组件3上，当形成上述电涌放电图案21时，上述电涌放电图案21，能够辅助基于上述实施方式1所记载的接触图案的IC芯片103的保护。这样，由于在上述绝缘支撑衬底101上的IC芯片103装载面侧和非装载面侧的两方，都采取了ESD对策，从而能进一步提高ESD保护效果，也就是进一步提高IC芯片103免受静电以及电涌放电成分的影响的保护效果。
上述两端子24·25之间的间隙c，也就是在绝缘支撑衬底101的IC芯片103装载面侧的局部邻近的GND端子用布线图案22和接触端子用布线图案23之间的间隙c，也可设为同上述实施方式1所记载的绝缘支撑衬底101的IC芯片103非装载面侧的GND端子11与其它接触端子102之间的端子间距离(间隙a)相等(c＝a＜b，又，b表示绝缘支撑衬底101的IC芯片103非装载面侧的除GND端子11以外的接触端子102·102之间的间隙)。
另外，在单独采用基于上述电涌放电图案21的ESD对策时，在绝缘支撑衬底101的IC芯片103非装载面侧的、接触端子102·102之间发生电涌放电之前，必须在上述绝缘支撑衬底101的IC芯片103装载面侧的、上述电涌放电图案21上发生电涌放电。
为此，必须控制局部邻近的GND端子用布线图案22和接触端子用布线图案23之间的间隔c，比上述绝缘支撑衬底101的IC芯片103非装载面侧的GND端子11和除GND端子11以外的接触端子102之间的间隙a、以及除GND端子11以外的接触端子102·102彼此之间的距离(间隙b)还小(c＜a≤b)。
再者，在单独采用基于电涌放电图案21的ESD对策时，由于在上述绝缘支撑衬底的IC芯片103装载面侧的电涌放电图案21上发生电涌放电，所以间隙a与间隙b之间的关系事实上是没有制约的，但为了万一在电涌放电图案21被损坏时也能有所对应，最好设定a＜b。
像这样单独采用基于电涌放电图案21的ESD对策时，由于对IC组件3表面的接触端子102的形状的制约变少，所以，能采用自由度更高的方便用户使用的设计。
像以上那样做而得到的IC组件3，如同上述实施方式1所记载的那样，利用例如图中未示出的粘接剂等粘结在卡主体2上，形成IC卡1。
如上所述，原本被内藏在IC卡上的IC芯片103本身在IC芯片103的输入/输出部，具有静电保护二极管等的ESD保护电路，但本发明不是在该IC芯片103侧，而是在装配了IC芯片103的衬底侧，也就是对绝缘支撑衬底101上的金属图案给予形状上的改进，来更进一步提高ESD的强度。
此外，按照本发明，如上所述，通过加工IC组件3表面的各接触图案或绝缘支撑衬底101的IC芯片103装载面侧的布线图案(印刷布线图案)，能实现这样的结构：电涌放电被导向GND端子11侧，并进一步，通过GND端子用布线图案22，被导向GND信号线32侧，从而，保护IC芯片103的接触端子102免受静电影响。另外，按照本发明，能提供使上述接触端子102的形状的加工变得容易，或者提高IC组件3表面的接触端子102的设计自由度，并且即使在发生长期的静电和电涌放电时，接触端子102不易发生破损的IC组件3和IC卡1。
再者，在上述实施方式1和2中，作为IC卡已列举了接触式IC卡为例进行了说明，但与本发明有关的IC组件和IC卡的结构并非只限于如此，也可以通过把设置在IC组件的一部分上的端子与外部天线电连接，使能实现同时具有非接触式IC卡功能的组合型IC卡，与本发明有关的IC组件还可以作为装载了上述组合型IC卡用的IC芯片的组件，而被适当地利用。
另外，作为除上述IC组件的IC卡以外的用途，还能列举，例如，插入移动电话中使用的SIM(Subscriber Identify Module)卡和被称为直接插入式(card-edge type)的IC芯片一体型的存储器件等。如上所述，上述IC组件，除作为IC卡组件的用途以外，还能用于各种用途中，但上述IC组件特别适用于像IC卡那样被携带使用的IC关联制品，尤其更适用于IC卡。
如上所述，与本发明有关的IC组件是在衬底(例如，印刷布线衬底等绝缘支撑衬底)的一个面上装载IC芯片，在与该衬底的IC芯片装载面相反的面上，具有由相互相邻配置的多个端子所组成的端子群，该端子群中的一个端子为接地端子(所谓的GND端子)，其它端子群至少是由与上述IC芯片电连接的多个外部连接端子(例如，输入/输出接触端子)所组成，该IC组件的结构是：上述接地端子隔一定间隔(间隙a)与被设置在上述衬底的IC芯片装载面相反的面上的所有其它端子(例如，输入/输出接触端子等外部连接端子和按需要而设置的预备端子等的NC端子)相邻，并且，被设置在与上述衬底的IC芯片装载面相反的面上的、除上述接地端子以外的其它端子都具有凸曲面，上述接地端子的与其它端子相对的面，都具有隔一定间隔(间隙a)与其它端子的凸曲面相挨的凹曲面，上述接地端子和其它端子之间的间隔(间隙a)，都比被配置在与上述衬底的IC芯片装载面相反的面上的、除接地端子以外的所有其它端子彼此之间的间隔(间隙b)还要小。
如按照上述结构，由于使上述接地端子和其它端子间的间隔，都被形成为比被设置在与上述衬底的IC芯片装载面相反的面上的、除上述接地端子以外的所有其它端子彼此之间的间隔还要小，所以，在向被设置在上述衬底的IC芯片装载面相反的面上的端子施加静电，并从施加了静电的端子发生电涌放电时，能使该电涌放电(电弧)成分，通过最容易发生电场集中的、上述间隙a的放电路径，从接地端子以外的其它端子向接地端子放电。这样一来，能使接地端子以外的其它端子间的电涌放电消失，从而，可保护IC芯片免受静电和电涌放电成分的影响。
再者，这时因被设置在与上述衬底的IC芯片装载面相反的面上的、除上述接地端子以外的其它端子都具有凸曲面，上述接地端子的与其它端子相对面都具有隔一定间隔与其它端子的凸曲面相挨的凹曲面，所以，能确实地使由发生在电涌放电成分的发送侧的端子上的静电而引起的电涌放电成分，传送给作为电涌放电成分接受侧的端子的上述接地端子，同时缓和或者防止静电的局部的电场集中，而能抑制并适当地防止由于从除上述接地端子以外的其它端子向上述接地端子放电的电涌放电成分所引起的端子破损(损伤)。
再者，如按照上述结构，由于电涌放电成分的发送侧的端子(即，除接地端子以外的其它端子)和电涌放电成分的接受侧的端子(即，接地端子)都具有曲面，因此，在把该IC组件装载到IC卡上时，即使该IC卡被弯曲，但因由该弯曲所引起的应力被分散，从而，能防止IC芯片的破裂(破损)。
因此，如按照上述结构，作为ESD对策，在能确实地传送电涌放电成分的同时，在将该IC组件装载到IC卡上时，还能确保IC卡的高弯曲强度。
另外，与本发明有关的IC组件与以往的组件结构相比，因其结构非常简单，所以，廉价并能容易生产。
另外，与本发明有关的IC组件，希望被设置在与上述衬底的IC芯片装载面相反的面上的端子群中至少具备一个与IC芯片非连接的预备端子(所谓的备用端子)。
这样，被设置在与上述衬底的IC芯片装载面相反的面上的端子中，至少一个端子作为预备端子，当该预备端子是与IC芯片非连接的、被称为所谓的NC(Non-Connection)端子的非连接端子时，被施加到该NC端子上的静电成为电涌放电成分，向相邻的外部连接端子(输入/输出接触端子)放电的机率非常高。因此，确保电涌放电成分的放电路径在上述接地端子侧的必要性变得非常高。
如按照上述结构，即使在该IC组件具有非连接端子时，也能使由发生在电涌放电成分发送侧的端子上的静电引起的电涌放电成分，确实地向作为电涌放电成分的接受侧的端子的上述接地端子传送。从而，能使除接地端子以外的其它端子间的电涌放电消失，而能保护IC芯片免受静电和电涌放电成分的影响。
另外，与本发明有关的IC组件，还希望被设置在与上述衬底的IC芯片装载面相反的面上的接地端子和其它端子(例如，输入/输出接触端子等的外部连接端子，按需要而设置的预备端子等的NC端子)之间的间隔(间隙a)为50μm或以上，150μm以下，除上述接地端子以外的其它端子彼此之间的间隔(间隙b)为200μm或以上，540μm以下。
如按照上述结构，由于像上述那样设定了上述各端子间的间隔，所以，在向被设置在与上述衬底的IC芯片装载面相反的面上的端子施加静电，进而从被施加了静电的端子产生电涌放电时，可以使该电涌放电(电弧)成分，通过最容易引起电场集中的上述间隙a的放电路径，从除接地端子以外的其它端子向接地端子放电。这样，使除接地端子以外的其它端子之间的电涌放电消失，从而，保护IC芯片免受静电和电涌放电成分的影响。
另外，与本发明有关的IC组件，还希望被设置在与上述衬底的IC芯片装载面相反的面上的各端子的、在该IC组件外周部相互相邻的各角部(外周侧角部)具有曲线形状。
如按照上述结构，则能消除上述角部的端子彼此的电涌放电，更切实地确保电涌放电成分的放电路径在上述接地端子侧。
另外，与本发明有关的IC组件，还希望被形成在上述衬底的IC芯片装载面侧的、接地端子用的布线图案(A)和被形成在与上述衬底的IC芯片装载面相反的面上的除接地端子以外的其它端子电连接的、上述衬底的IC芯片装载面侧的布线图案(B)被局部性邻近设置。
如按照上述结构，能确保已发生了电涌放电成分的放电路径，在上述衬底的IC芯片装载面侧。因此，如按照上述结构，在两布线图案(A)·(B)间的间隙(间隙c)中，能通过布线图案(B)，从电涌放电成分的发送侧的端子向接地端子用的布线图案(A)确实地传送电涌放电成分。这样一来，则能保护IC芯片免受静电和电涌放电成分的影响。
此外，与本发明有关的IC组件，希望上述布线图案(A)和布线图案(B)之间的间隔(间隙c)都要比被设置在与上述衬底的IC芯片装载面相反的面上的、除接地端子以外的所有其它端子彼此之间的间隔(间隙b)还要小。
如按照上述结构，能使由产生在电涌放电成分的发送侧的端子上的静电，所引起的电涌放电成分，通过布线图案(B)，更确实地从上述电涌放电成分的发送侧的端子向接地端子用的布线图案(A)传送，从而，能确实地保护上述IC芯片免受静电和电涌放电成分的影响。
与本发明有关的IC组件，如上面所讲的那样，是在衬底(例如，印刷布线衬底等的绝缘支撑衬底)的一个面上装载IC芯片，而在与该衬底的IC芯片装载面相反的面上，具有由相互相邻配置的多个端子所组成的端子群，该端子群中的一个端子是接地端子(所谓的GND端子)，其它端子群至少是由与上述IC芯片电连接的多个外部连接端子(例如，输入/输出接触端子)所组成，其结构是：被形成在上述衬底的IC芯片装载面侧的接地端子用布线图案(A)和与被形成在与上述衬底的IC芯片装载面相反的面上的除接地端子以外的其它端子(例如，输入/输出接触端子等的外部连接端子)电连接的、上述衬底的IC芯片装载面侧的布线图案(B)被局部性邻近设置。
如按照上述结构，能确实保证已发生了电涌放电成分的放电路径，是在上述衬底的IC芯片装载面侧。因此，如按照上述结构，在两布线图案(A)·(B)之间的间隙(间隙c)中，能通过布线图案(B)，使由产生在电涌放电成分发送侧的端子上的静电引起的电涌放电成分，从上述电涌放电成分的发送侧的端子，确实地向接地端子用的布线图案(A)传送。因此，能保护IC芯片免受静电和电涌放电成分的影响。
另外，与本发明有关的IC组件，还希望上述布线图案(A)具备有凹曲面的端子部，上述布线图案(B)具备有凸曲面的端子部，并且上述布线图案(A)和布线图案(B)被相互邻近配置，以至于使各端子部的凸曲面和凹曲面相对。
如按照上述结构，能使由产生在电涌放电成分的发送侧的端子上的静电，所引起的电涌放电成分，通过布线图案(B)，更确实地从上述电涌放电成分的发送侧的端子向接地端子用的布线图案(A)传送，同时，能缓和或者防止静电的局部的电场集中，从而，能抑制和适当防止基于上述电涌放电成分的端子的破损(损伤)。
另外，与本发明有关的IC组件，还希望上述布线图案(A)和布线图案(B)之间的间隔都要比被设置在与上述衬底的IC芯片装载面相反的面上的所有端子彼此间的间隔(间隙a和间隙b)还要小。
如按照上述结构，由于能够在被设置在与上述衬底的IC芯片装载面相反的面上的各端子之间发生电涌放电之前，在上述布线图案(A)和布线图案(B)之间发生电涌放电，因此，不依赖被形成在与上述衬底的IC芯片装载面相反的面上的端子形状，而是在上述衬底的IC芯片装载面侧能单独实施ESD对策。因此，如按照上述结构，由于被形成在与上述衬底的IC芯片装载面相反的面上的端子形状的限制减少，而可能使用自由度更高的方便用户使用的设计。
与本发明有关的IC卡的结构，如上所述，具备与本发明有关的上述IC组件。
如按照上述结构，因该IC卡具有与本发明有关的上述IC组件，所以，能提供确保IC卡的弯曲强度，容易加工，并且能保护IC芯片避免静电影响的IC卡。
另外，本发明不只限于上述的各实施方式，在权利要求所示的范围内，可进行各种改变，适当地组合不同实施方式中的各种被公开的技术方法而得到的实施方式，也被包含在本发明的技术范围内。
即，发明的详细的说明项目中的具体的实施方式或实施例，都自始至终是表明本发明的技术内容的，不应被狭义地解释为仅限于那样的具体例子，而是能在本发明的精神和下面记载的权利要求范围内，可以实施各种各样的改变。

Claims (15)

1.一种IC组件，在衬底的一个面上装载IC芯片，在与该衬底的IC芯片装载面相反的面上，具有由相互相邻配置的多个端子(T)所组成的端子(T)群，该端子(T)群中的一个端子(T)是接地端子(T1)，而其它端子(T2)群至少是由与上述IC芯片电连接的多个外部连接端子组成，其特征在于：
上述接地端子(T1)，与被设置在与上述衬底的IC芯片装载面相反的面上的其它端子(T2)的任何一个，都以一定间隔相邻，
并且，被设置在与上述衬底的IC芯片装载面相反的面上的、除上述接地端子(T1)以外的其它端子(T2)都具有凸曲面，上述接地端子(T1)的与其它端子(T2)相对的面，都具有与其它端子(T2)的凸曲面隔一定间隔相挨的凹曲面，上述接地端子(T1)和其它端子(T2)之间的间隔，都比被配置在与上述衬底的IC芯片装载面相反的面上的、除接地端子(T1)以外的所有其它端子(T2)彼此之间的间隔还要小。
2.权利要求1所记载的IC组件，其特征在于：被设置在与上述衬底的IC芯片装载面相反的面上的端子(T)群，至少具有一个不与IC芯片连接的备用端子(T2A)。
3.权利要求1所记载的IC组件，其特征在于：被设置在与上述衬底的IC芯片装载面相反的面上的接地端子(T1)和其它端子(T2)之间的间隔为50μm以上(含50μm)，150μm以下(含150μm)，上述接地端子(T1)以外的其它端子(T2)彼此之间的间隔为200μm以上(含200μm)，540μm以下(含540μm)。
4.权利要求1所记载的IC组件，其特征在于：除上述接地端子(T1)以外的其它端子(T2)的与上述接地端子(T1)相对的面，形成为以位于经由除上述接地端子(T1)以外的其它端子(T2)的接触区域的中央而延伸的延长线上的、并且从接触区域的上述接地端子(T1)侧的端部中心向与上述接地端子(T1)侧离开的量为余白那么远的点为中心点的半圆形状。
5.权利要求4所记载的IC组件，其特征在于：上述凸曲面的曲率半径为1.0mm以上(含1.0mm)，1.19mm以下(含1.19mm)。
6.权利要求1所记载的IC组件，其特征在于：除上述接地端子(T1)以外的其它端子(T2)的与上述接地端子(T1)相对的面，形成为以在经由除上述接地端子(T1)以外的其它端子(T2)的接触区域的中央而延伸的延长线上的、并且位于上述接触区域内的点为中心点，通过从上述接触区域的上述接地端子(T1)侧的角部离开的量为余白那么远的点的圆弧状，并且，连接各个与上述凸曲面相对的上述接地端子(T1)的各凹曲面的起点彼此之间的线，与上述其它端子(T2)的凸曲面重叠。
7.权利要求6所记载的IC组件，其特征在于：连接除上述接地端子(T1)以外的其它端子(T2)的凸曲面的切线彼此之间的线和连接各个与这些凸曲面相对的上述凹曲面的起点彼此之间的线之间的距离为500μm以上(含500μm)。
8.权利要求1所记载的IC组件，其特征在于：被设置在与上述衬底的IC芯片装载面相反的面上的各端子(T)的、在该IC组件的外周部相互相邻的各角部具有曲线形状。
9.权利要求8所记载的IC组件，其特征在于：在该IC组件的外周部相互相邻的上述各端子(T)的角部的曲率半径为500μm以上(含500μm)。
10.权利要求1所记载的IC组件，其特征在于：被形成在上述衬底的IC芯片装载面侧的、接地端子(T1)用的布线图案(A)和与被形成在与上述衬底的IC芯片装载面相反的面上的除接地端子(T1)以外的其它端子(T2)电连接的、上述衬底的IC芯片装载面侧的布线图案(B)，被局部性邻近设置。
11.权利要求10所记载的IC组件，其特征在于：上述布线图案(A)和布线图案(B)之间的间隔，都比被设置在与上述衬底的IC芯片装载面相反的面上的、除接地端子(T1)以外的所有其它端子(T2)彼此之间的间隔还要小。
12.一种IC组件，在衬底的一个面上装载IC芯片，在与该衬底的IC芯片装载面相反的面上，具有由相互相邻配置的多个端子(T)所组成的端子(T)群，该端子(T)群中的一个端子(T)为接地端子(T1)，其它端子(T2)群至少是由与上述IC芯片电连接的多个外部连接端子所组成，其特征在于：
被形成在上述衬底的IC芯片装载面侧的接地端子(T1)用的布线图案(A)和与被形成在与上述衬底的IC芯片装载面相反的面上的、除接地端子(T1)以外的其它端子(T2)电连接的上述衬底的IC芯片装载面侧的布线图案(B)，被局部性邻近设置。
13.权利要求12所记载的IC组件，其特征在于：上述布线图案(A)具备带凹曲面的端子部，上述布线图案(B)具备带凸曲面的端子部，上述布线图案(A)和布线图案(B)邻近配置成使各端子部的凸曲面与凹曲面相对。
14.权利要求12所记载的IC组件，其特征在于：上述布线图案(A)和布线图案(B)之间的间隔，都比被设置在与上述衬底的IC芯片装载面相反的面上的所有端子(T)彼此之间的间隔还要小。
15.一种IC卡，其特征在于：具有权利要求1或权利要求12所记载的IC组件。
CNB2004100638057A 2003-07-10 2004-07-09 Ic组件和ic卡 Expired - Fee Related CN1315096C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003195278A JP4037332B2 (ja) 2003-07-10 2003-07-10 Ｉｃモジュールおよびｉｃカード
JP195278/03 2003-07-10
JP195278/2003 2003-07-10

Publications (2)

Publication Number Publication Date
CN1577390A true CN1577390A (zh) 2005-02-09
CN1315096C CN1315096C (zh) 2007-05-09

Family

ID=33562546

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100638057A Expired - Fee Related CN1315096C (zh) 2003-07-10 2004-07-09 Ic组件和ic卡

Country Status (3)

Country Link
US (1) US7064423B2 (zh)
JP (1) JP4037332B2 (zh)
CN (1) CN1315096C (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113344164A (zh) * 2020-03-02 2021-09-03 上海复旦微电子集团股份有限公司 一种提高抗静电能力的智能卡、载带及方法
JP2022000900A (ja) * 2016-09-27 2022-01-04 アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー 電気的過剰ストレス検出デバイス

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129055A (ja) * 2005-11-04 2007-05-24 Toyoda Gosei Co Ltd 金属芯プリント配線板
JP4961148B2 (ja) * 2006-02-27 2012-06-27 株式会社デンソー Ｉｃパッケージ、電子制御装置およびインターポーザ基板
JP5011766B2 (ja) * 2006-03-16 2012-08-29 大日本印刷株式会社 Ｉｃカード用ｉｃモジュール
JP5023530B2 (ja) * 2006-03-27 2012-09-12 大日本印刷株式会社 非接触式データキャリアおよび非接触式データキャリア用配線基材
JP5168866B2 (ja) * 2006-09-28 2013-03-27 三菱電機株式会社 パワー半導体モジュール
JP2008108890A (ja) * 2006-10-25 2008-05-08 Three M Innovative Properties Co 回路基板の接続方法及び接続構造体
US8079528B2 (en) * 2007-01-10 2011-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output pads placement for a smart card chip
US8253241B2 (en) * 2008-05-20 2012-08-28 Infineon Technologies Ag Electronic module
KR101580925B1 (ko) 2009-04-28 2015-12-30 삼성전자주식회사 칩온 보드 타입의 패키지
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD864968S1 (en) * 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
CN104866891A (zh) * 2015-06-02 2015-08-26 苏州海博智能系统有限公司 具有静电保护的智能卡片
USD773466S1 (en) * 2015-08-20 2016-12-06 Isaac S. Daniel Combined secure digital memory and subscriber identity module
USD798868S1 (en) * 2015-08-20 2017-10-03 Isaac S. Daniel Combined subscriber identification module and storage card
CN107025481B (zh) * 2016-02-02 2021-08-20 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡
US11112436B2 (en) 2018-03-26 2021-09-07 Analog Devices International Unlimited Company Spark gap structures for detection and protection against electrical overstress events

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2622371A1 (fr) 1987-10-23 1989-04-28 Thomson Semiconducteurs Dispositif de protection electrostatique pour cartes electroniques
JPH04182198A (ja) * 1990-11-16 1992-06-29 Dainippon Printing Co Ltd Ｉｃモジュールおよびｉｃカード
JPH05274497A (ja) * 1991-03-29 1993-10-22 Toshiba Corp 携帯可能記憶媒体
JPH05262081A (ja) 1992-03-18 1993-10-12 Toshiba Corp Ｉｃカ−ド
CA2192076C (en) * 1995-04-13 2000-01-18 Masao Gogami Ic card and ic module
BR9709319A (pt) * 1996-05-17 2000-05-09 Siemens Ag Elemento de substrato para um chip semicondutor
US5837153A (en) * 1997-01-15 1998-11-17 Kawan; Joseph C. Method and system for creating and using a logotype contact module with a smart card
US6329213B1 (en) * 1997-05-01 2001-12-11 Micron Technology, Inc. Methods for forming integrated circuits within substrates
TW407364B (en) * 1998-03-26 2000-10-01 Toshiba Corp Memory apparatus, card type memory apparatus, and electronic apparatus
FR2788646B1 (fr) * 1999-01-19 2007-02-09 Bull Cp8 Carte a puce munie d'une antenne en boucle, et micromodule associe
FR2808608A1 (fr) * 2000-05-03 2001-11-09 Schlumberger Systems & Service Carte a memoire electronique destinee a etre introduite dans un dispositif de traitement
JP2002359316A (ja) * 2001-03-27 2002-12-13 Toshiba Corp 半導体チップ搭載基板及びそれを用いた半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022000900A (ja) * 2016-09-27 2022-01-04 アナログ・ディヴァイシス・インターナショナル・アンリミテッド・カンパニー 電気的過剰ストレス検出デバイス
CN113344164A (zh) * 2020-03-02 2021-09-03 上海复旦微电子集团股份有限公司 一种提高抗静电能力的智能卡、载带及方法

Also Published As

Publication number Publication date
US20050007744A1 (en) 2005-01-13
US7064423B2 (en) 2006-06-20
JP4037332B2 (ja) 2008-01-23
JP2005031917A (ja) 2005-02-03
CN1315096C (zh) 2007-05-09

Similar Documents

Publication Publication Date Title
CN1315096C (zh) Ic组件和ic卡
CN1155084C (zh) 引线框架及其制造方法、半导体装置及其制造方法
CN1199269C (zh) 半导体装置及其制造方法和制造装置
CN1303677C (zh) 电路基板、带凸块的半导体元件的安装结构和电光装置
CN101040573A (zh) 安装有电子部件的装置、生产该装置的方法、蓄电池的保护电路组件和电池组
CN1211677C (zh) 光学模块及其制造方法以及光传递装置
CN1231954C (zh) 集成电路芯片安装结构以及显示设备
CN100347857C (zh) 功率半导体装置
CN1050205C (zh) 具有适配带的电子装置
CN1267996C (zh) 半导体器件及其制造方法
CN1218203C (zh) 光学模块及其制造方法、半导体装置以及光传递装置
CN1206719C (zh) 接触器、其制造方法、探针板. 及半导体器件测试插座
CN1167127C (zh) 半导体器件
CN1442729A (zh) 集成电路芯片、电子装置及其制造方法以及电子机器
CN1877829A (zh) 半导体装置以及用于制造该半导体装置的方法
CN1641873A (zh) 多芯片封装、其中使用的半导体器件及其制造方法
CN1518105A (zh) 半导体芯片、半导体晶片及半导体装置及其制造方法
CN1691327A (zh) 半导体器件
CN1440062A (zh) 凸点的形成方法、带凸点的半导体元件及其制造方法、半导体装置及其制造方法、电路基板以及电子机器
CN1245460A (zh) 装有电路芯片的卡及电路芯片组件
CN1641832A (zh) 半导体器件及其制造方法
CN1638118A (zh) 半导体装置
CN1220773A (zh) 膜载带、半导体组装体、半导体装置及其制造方法、安装基板和电子装置
CN1497709A (zh) 电路基板、焊球网格陈列的安装结构和电光装置
CN1815733A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070509

Termination date: 20140709

EXPY Termination of patent right or utility model