CN1577809A - 绝缘体上SiGe衬底材料的制作方法及衬底材料 - Google Patents

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Abstract

描述了一种制作高质量的、基本弛豫的绝缘体上SiGe衬底材料的方法，该衬底材料可用作应变Si层的衬底模板。具有很薄的上部Si层的绝缘体上硅衬底可用作压应变的SiGe层生长的模板。一旦SiGe层在足够高的温度下弛豫，位错运动的性质使得在埋层氧化物的行为是半粘滞性时，应变释放缺陷向下移动到薄Si层中。该薄Si层通过埋层氧化物/薄Si层界面的氧化被消耗。这可通过使用高温下的内氧化来实现。这样，初始的薄Si层在SiGe合金弛豫期间起牺牲缺陷吸收器的作用，之后可采用内氧化被消耗。

Description

绝缘体上SiGe衬底材料 的制作方法及衬底材料
技术领域
本发明涉及到半导体衬底材料的制作方法，更具体地，涉及高质量的、基本弛豫的绝缘体上SiGe(SGOI)衬底材料的制作方法。本发明的高质量的基本弛豫的绝缘体上SiGe衬底材料可用作晶格失配的衬底模板，用于通过随后的Si外延过生长而在其上产生应变的Si层。需要这样的衬底材料以改善应变Si层中的载流子输运性质，并且这样的衬底材料是将来的高性能互补型金属-氧化物-半导体(CMOS)器件应用的候选者。本发明也针对绝缘体上SiGe衬底材料以及至少包含此衬底材料的结构。
背景技术
宏观上，如果总的应变能超过临界值，应变晶体材料的各连续层在加热至足够高的温度时就会发生塑性弛豫。塑性弛豫是这样一种机制，在应变层中引入晶体缺陷而使膜中的总应变降低。这种晶体缺陷本身的形成需要能量，因此只有当材料层中的总应变能大于应变释放缺陷的形成能时才能形成这种缺陷。这个条件决定系统的临界应变值。临界应变值决定于形成的缺陷类型和晶体的机械性质。
对于在Si模板上生长压应变SiGe层的情形，形成的占优势的应变释放缺陷为失配位错。失配位错在以某种方式形成后会在晶体中移动，这种形成方式是由位错瞬间位置处应力张量的性质来决定的。对于在Si衬底上生长的应变SiGe层时，在Si的厚度数倍于SiGe层时，位错则向上滑移穿过SiGe层。如果Si衬底的厚度薄于SiGe层，作用在位错上的力的性质使位错向下滑移至Si层上。后一现象在Y.H.Lo的题为“New approach to grow pseudomorphic structures over thecritical thickness”，Appl.Phys.Lett.，Vol.59，No.18，Oct.1991，pp.2311-2313的文章中作了描述。
曾考虑过使用在氧化物埋层上有薄Si层的绝缘体上硅(SOI)衬底来驱使缺陷进入下面的薄Si层中，从而使弛豫的SiGe层具有低缺陷密度。为了发生这种现象，氧化物埋层的行为必须是粘性的，使得Si层的表现如同一个自由层。这种现有方法的问题是上面的高缺陷SiGe层与下面的高缺陷Si层互换，在现代的互补型金属-氧化物-半导体(CMOS)应用中无论哪一种方案都是不可接受的。
鉴于上述的现有技术，有必要提供一种新的和改进的方法，其中在SOI衬底上可制成高质量的、基本弛豫的SiGe层，从而使下面的高缺陷Si层在作为缺陷吸收器后可被除去以制造基本弛豫的SiGe层。
发明内容
本发明的一个目的是提供一种用SOI衬底作为模板来制作高质量的、基本弛豫的绝缘体上SiGe衬底材料薄层的方法。
本发明的另一个目的是提供一种制作高质量的、基本弛豫的绝缘体上SiGe衬底材料薄层的方法，其中SOI衬底上部的薄Si层在形成基本弛豫的SiGe层期间被用作缺陷吸收器。
本发明的再一个目的是提供一种制作高质量的、基本弛豫的绝缘体上SiGe衬底材料薄层的方法，其中SOI衬底上部的薄Si层在SiGe层因内氧化而在弛豫之后或期间被消耗掉。
本发明再有一个目的是提供一种制作高质量的、低缺陷密度、基本弛豫的绝缘体上SiGe衬底材料薄层的方法，该方法是与CMOS工艺步骤兼容的。
本发明还有一个目的是提供一种制作高质量的、低缺陷密度、基本弛豫的绝缘体上SiGe衬底材料薄层的方法，这种材料可用作晶格失配的模板，亦即，衬底来制作应变的Si层。
本发明还有一个目的是提供应变的Si/基本弛豫的绝缘体上SiGe结构，该结构具有高的载流子迁移率，在高性能的CMOS应用中是有用的。
本发明的这些和其他目的和优点是利用这样的方法达到的，在此方法中SOI衬底的牺牲层，亦即，上面的薄Si层在SiGe弛豫期间起缺陷吸收器的作用，这一层被内氧化消耗掉。根据本发明，此方法一开始是在单晶Si牺牲层表面上制作含Ge层，而牺牲层在阻挡Ge扩散的阻挡层上。在形成这样的结构后，在如下的温度条件下对此结构进行退火和氧化工艺：(i)在整个牺牲层和含Ge层中使Ge原子均匀分布；(ii)通过产生主要注入到单晶Si牺牲层中的位错而使含Ge层弛豫；以及(iii)通过内氧化消耗掉单晶硅牺牲层。
于是，在氧化步骤中形成了基本弛豫的单晶层，此步骤包含了使含Ge层与牺牲层均匀混合。而且，在氧化期间因消耗牺牲层而在阻挡层上形成了热氧化层。
使用薄的牺牲晶体膜作为缺陷吸收器来弛豫晶格失配晶体层、接着通过内氧化(ITOX)来消耗掉牺牲层的技术可与任何数目的设计方案相结合，以增强薄牺牲层作为有效缺陷吸收器的作用，或是增强应变晶格失配的上层的弛豫。
在本发明的步骤之后，在基本弛豫的单晶SiGe层上可外延生长应变的Si层以形成应变的Si/弛豫的含SiGe异质结构，这种结构可用于各种高性能的CMOS应用。
根据本发明，单晶Si牺牲层和阻挡层都是绝缘体上硅(SOI)衬底的成份。本方法也拟使用阻挡层，该层可为无图形的(亦即，阻挡层是连续的)也可为有图形的(亦即，分立的和隔开的阻挡区，或被半导体材料围绕的岛区)。
在本发明的另一种实施方式中，Si盖层在氧化前被制作在含Ge层上。本发明的这种实施方式改变了退火和氧化之前应变SiGe层的热力学稳定性(在防止产生缺陷方面)。SiGe层的厚度为2000nm或更小，更优选的是大约10-200nm。
在本发明的再一种实施方式中，在氧化前可进行离子注入步骤。在本发明还有一种实施方式中，氧化前的单晶Si牺牲层可部分地或全部为无定形的。
本发明的另一方面涉及到利用上述的工艺步骤制作的绝缘体上SiGe衬底材料。具体说来，本发明的衬底材料包括：含Si衬底；在含Si衬底上阻挡Ge扩散的隔离区，其中隔离区的上部区域为热氧化物；以及在隔离区上的基本弛豫的SiGe层，其中基本弛豫的SiGe层的厚度为2000nm或更小。
本发明还有一方面涉及到一种异质结构，该结构至少包含上述的衬底材料。具体说来，本发明的异质结构包括：含Si衬底；在含Si衬底上阻挡Ge扩散的隔离区，其中隔离区的上部区域为热氧化物；在隔离区上的基本弛豫SiGe层，其中基本弛豫的SiGe层的厚度为2000nm或更小；以及制作在基本弛豫的SiGe层上的应变Si层。
本发明的其他方面涉及到超晶格结构以及至少包含本发明的绝缘体上SiGe衬底材料的用于其他晶格失配结构的模板。
附图说明
图1A-1E(剖面图)表示在本发明中制作薄的、高质量的、基本弛豫的绝缘体上SiGe衬底材料所用的基本处理步骤，其中的初始衬底包含无图形的扩散阻挡区。
图2A-2E(剖面图)表示在本发明的一种替代实施方式中制作薄的、高质量的、基本弛豫的绝缘体上SiGe衬底材料所用的基本处理步骤，其中的初始衬底包含有图形的扩散阻挡区。
图3A-3B(剖面图)表示本发明的一种替代实施方式，其中在含Ge层上制作Si盖层，而含Ge层制作在无图形(3A)或有图形(3B)的衬底上。
图4A-4B(剖面图)表示分别在图1E和2E的薄的、高质量的、基本弛豫的绝缘体上SiGe衬底材料上制作应变Si层。
具体实施方式
本发明提供了一种制作薄的、高质量的、基本弛豫的绝缘体上SiGe衬底材料的方法，这种衬底材料在随后过生长外延Si时可用作晶格失配的模板，现在将参照本申请的附图来更详细地描述本发明。在附图中，类似的和/或相应的部分用类似的参考数字来表示。
本申请提供了一种方法，由消耗用作缺陷吸收器的牺牲层来制作高质量的、基本弛豫的绝缘体上SiGe衬底材料。在此方法中，作为SOI衬底上部Si层的牺牲层是薄的，而含Ge层是厚的，从而SiGe层就通过下面薄牺牲层的塑性形变而发生弛豫。此薄牺牲层以独特的方法被消耗掉。Si和SiGe表面的氧化一般发生在半导体/氧化物的界面处。具体说来，氧扩散通过表面氧化物而在第一半导体/氧化物界面处与Si起反应。
在很高的氧化温度下，如本发明的情形，半导体中较高的氧溶解度与较高的扩散率相结合，使一部分氧扩散透过下面的第一半导体/氧化物界面。这部分氧接着与埋置的阻挡层-半导体界面起反应，导致热氧化层向上生长。这种生长有效地消耗阻挡层/半导体界面处的半导体材料。该工艺，这里被称为内氧化(ITOX)，用来消耗之前在SiGe层弛豫期间用作缺陷吸收器的薄Si牺牲层。
首先参见图1A和2A，此二图表示可用于本发明的初始衬底材料。具体说来，图1A和2A所示的初始衬底材料各自包括：含Si半导体衬底10；在含Si半导体衬底10表面上阻挡Ge扩散的阻挡层12(此后称为“阻挡层”)；以及在阻挡层12上的单晶Si牺牲层14。在图中，参考数字17代表阻挡层12与单晶Si牺牲层14间的界面。在本发明中，ITOX将在界面17处开始。
图中所示两种初始结构的差别在于，在图1A中，阻挡层12连续地存在于整个结构上，而在图2A中，阻挡层12为被半导体材料亦即层10和14包围的分立隔离的区域或岛。图1A所示的初始结构包含无图形的阻挡层，而图2A所示的初始结构包含有图形的阻挡层。
无论阻挡层12是有图形还是无图形的，初始结构都可为常规的绝缘体上硅(SOI)衬底材料，其中区域12为使单晶Si牺牲层14与含Si衬底的半导体衬底10电绝缘的氧化物埋层区。
这里所用的术语“含Si”一词代表半导体衬底至少含硅。所说明的实例包括，但不限于：Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC、Si/SiGeC、或预制的绝缘体上硅，其中可包含任何数目的氧化物埋层区(连续的、不连续的、或连续与不连续的混合)。
SOI衬底的制作可利用本领域技术人员所熟知的SIMOX(氧离子注入隔离)工艺，也可利用共同受让的如下美国专利申请所述的各种SIMOX工艺，包括：2001年5月21提交的09/861,593号；2001年5月21提交的09/861,594号；2001年5月21提交的09/861,590号；2001年5月21提交的09/861,596号；和2001年6月19提交的09/884,670号；以及Sadana等的美国专利5,930,634号，每个专利的全部内容这里都引入作为参考。注意，在’590号申请中所公开的工艺可在这里用于制作图2A所示的图形衬底。或者，SOI衬底材料也可用其他的常规工艺，例如包括热粘结(thermal bonding)和层转移工艺来制作。
除了SOI衬底外，图1A和2A所示的初始衬底也可为用常规淀积工艺以及光刻和腐蚀(当制作图形衬底时使用)制作的SOI类衬底。具体说来，当使用SOI类衬底时，初始结构是采用常规的淀积或热生长工艺在含Si衬底的上面淀积Ge扩散阻挡层来制作的；可选地，使用常规的光刻和腐蚀工艺对阻挡层刻图形；然后使用常规的淀积工艺，例如，包括化学气相沉积(CVD)、等离子体辅助CVD、溅射、蒸发、化学溶液沉积或Si外延生长，在阻挡层上面制作单晶Si层。
图1A和2A所示初始结构的阻挡层12包括高度阻挡Ge扩散的任何绝缘材料。这样的绝缘和阻挡Ge扩散的材料包括，但不限于：晶体或非晶体氧化物或氮化物。典型地，阻挡层12为氧化物埋层。
初始结构各层的厚度可以不同，取决于所用的制作工艺。然而，典型地，单晶Si牺牲层14为薄层，厚度为大约1-50nm，更优选地为大约5-30nm。对于阻挡层12(亦即，Ge扩散阻挡层)，层厚可为大约1-1000nm，更优选地为大约20-200nm。含Si衬底层，亦即层10的厚度对本发明是无关紧要的。上述厚度只是示例而不意味着限制本发明的范围。
图1B和2B说明的是在单晶Si牺牲层14上制作含Ge层16后形成的结构。含Ge层16包括SiGe合金或纯Ge。术语“SiGe合金”包括直至99.99原子百分比Ge的SiGe材料，而纯Ge为100原子百分比的Ge层。当使用SiGe层时，SiGe层中的Ge含量建议为大约0.1-99.9原子百分比，更优选地为大约10-35原子百分比的Ge。此SiGe合金可为无定形的或多晶。
根据本发明，含Ge层16可用本领域技术人员所熟知的任何常规外延生长方法制作在单晶Si牺牲层14上，这种生长方法能够生长应变的、亚稳的以及基本无缺陷的亦即无失配和TD位错的含Ge层，所示的这种外延生长工艺实例包括，但不限于：快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、超高真空化学气相沉积(UHVCVD)、大气压化学气相沉积(APCVD)、分子束外延(MBE)或等离子体增强化学气相沉积(PECVD)。
在本发明此时制作的含Ge层16的厚度可以改变，但含Ge层16的典型厚度大于下面的单晶Si牺牲层14的厚度。一般说来，含Ge层16的厚度为大约10-500nm，更优选地为大约20-200nm。
在本发明的一种替代实施方式中，见图3A-3B，在进行本发明的氧化步骤前，在含Ge层16上制作可选的盖层18。本发明中所用的可选的盖层18可以是任何Si材料，包括但不限于：外延硅(epi-Si)、无定形硅(a:Si)、单晶或多晶Si，或其任何组合，包括多层膜。在一种优选实施方式中，此盖层包含外延Si。注意，层16和18可在或可不在同一反应室中制作。
当存在盖层时，可选的盖层18的厚度为大约1-100nm，更优选地为大约1-50nm。此可选的盖层18可利用任何熟知的淀积工艺制作，包括上述的外延生长工艺来。
在本发明的一种实施方式中，最好将厚为大约1-200nm的含Ge层(15-30原子百分比的Ge)制作在单晶Si层表面上，然后在含Ge层上制作厚为大约1-100nm的Si盖层。
在初始结构上制作含Ge层16(有或没有可选的盖层18)后，可对图1B或2B所示的结构(有或没有可选的盖层)进行可选的离子注入步骤，其中的离子能够产生允许增强界面17处或其附近的弛豫的缺陷。这些允许发生弛豫增强的缺陷实例包括：小面缺陷或泡型缺陷，如在氢离子注入时那样。进行注入可使用或不使用注入掩模。
在此注入步骤后形成的结构如图1C或2C所示。在这些图中，参考数字19代表离子注入步骤形成的缺陷区。缺陷区允许SiGe层发生弹性弛豫，因而解决了在SiGe合金/单晶Si双层中产生缺陷的问题。具体说来，通过使界面17处或其附近存在的缺陷区塑性形变而发生弹性弛豫。
在界面17处或其附近允许弛豫增强的缺陷通过在各层中注入离子如氢、氘、氦、氧、氖、或其混合物而形成的，所用的注入条件是使离子射程的峰值保持在界面17处或其附近。这里也可考虑上述离子的同位素。在本发明中建议使用氢离子(H+)。注意，这里也可考虑其他形式的氢如H2 +。本发明的注入步骤是在接近室温，亦即，大约283K-大约303K的温度下，使用0.01-10mA/cm2的束流密度进行的。在不同的温度下和/或使用其他束流密度进行注入可影响弛豫行为。
在形成小面缺陷时所用注入物质的浓度可随所用注入物质的类型而变。然而，在本发明此时所用注入离子的浓度典型地低于3×1016(3E16)cm-2，更优选地为大约1×1016(1E16)-2.99×1016(2.99E16)cm-2。此注入的能量也可随所注入的离子类型而变，但注入能量必须能使离子定位于界面17处或附近。例如，当用氢作为注入离子时，用来保证使小面形成在界面17处或附近的能量为大约1-100keV，更优选地为大约3-20keV。
前述的荷能离子注入界面17处或其附近所产生的缺陷可起到有效位错形核位置的作用，使得SiGe层更有效地弛豫。由这种注入引起的缺陷位置随机分布也减少了因移动位错间相互作用而造成的缺陷钉扎，从而使弛豫过程更为有效。此离子注入步骤可用来使弛豫过程更有效，并可与随后的高温氧化(亦即ITOX)消耗Si牺牲层相结合来改善SiGe层最终的弛豫程度。
在本发明的另一种实施方式中，单晶Si牺牲层14因离子注入而被全部或部分无定形化了，其中由注入引起的损伤深度分布峰值与单晶Si薄牺牲层14相当。即，在由离子注入引起的无定形化中离子射程峰值在相对于单晶Si牺牲层14中间的±1000范围内。更优选地，在由注入引起的无定形化中离子峰值在相对于单晶Si牺牲层14中间的±500以内。无定形化的离子如Si、P、As或Ge可用于本发明。任何足以引起无定形化并使注入离子的峰值在上述范围内的剂量和能量范围都可用于本发明。例如，若在具有200的上部Si层(牺牲层)的SOI衬底上生长2000的Si0.8Ge0.2层，则可使用能量为大约130-150keV、剂量为大约2-5×1014原子/cm2的Si注入。无定形化注入也增强了Si牺牲层的作用。
在初始结构上制作含Ge层16(有或没有可选的盖层18和有或没有注入)后，此结构(有或没有可选的盖层18和有或没有注入)在使Ge原子在整个层14、16和18(如果存在)中均匀化的温度下进行氧化；应变的Ge层16通过产生位错而弛豫，这些位错主要注入至单晶Si牺牲层14中；单晶Si牺牲层14通过内氧化在初始的阻挡层12上形成热氧化物25而被消耗。在氧化过程中，位错缺陷向下移至Si牺牲层14中而提供有缺陷的材料。然而，这种有缺陷的材料则通过ITOX被消耗掉。
在氧化步骤期间在SiGe层20上也生成氧化层22。在加热步骤后，典型地，但不总是，用常规的湿法腐蚀工艺从该结构上除去氧化层22，其中使用相对于SiGe对去除氧化层有高选择性的化学腐蚀剂如HF。氧化步骤完成后所得的结构，例如，如图1D或2D所示。
注意，在除去氧化层22后，可以在SiGe层20上制作第二单晶Si牺牲层，且本发明的上述工艺步骤可重复任意次，以制造多层的弛豫SiGe衬底材料。
在本发明的氧化步骤之后所形成的氧化层22具有不同的厚度，其范围为大约10-1000nm，更优选地为大约20-500nm。至于内氧化产生的热氧化物25，其厚度可以为大约0.5-100nm间变化，更优选地为大约1-60nm。在高温(例如，1250℃)下的氧化期间生长的热氧化物25的厚度为表面氧化层厚度的6-10％，但在氧化步骤接近终止时随SGOI变薄而增大。在氧化期间热氧化物25的生长量也与氧化温度和氧化环境有关。热氧化物25与阻挡层12一起形成了本发明的基本弛豫的绝缘体上SiGe衬底材料的绝缘区。这样，此绝缘区就包含有热氧化物的上部区域。
具体说来，本发明的氧化步骤是在大约1200-1350℃的温度下进行的，更优选的温度是大约1250-1320℃。而且，本发明的氧化步骤是在氧化环境中进行的，其氧化环境至少包含一种含氧气体，如O2、NO、N2O、臭氧、空气或其他含氧类气体。含氧气体可互相混合(如O2与NO的混合物)，也可用惰性气体如He、Ar、N2、Xe、Kr或Ne来稀释。
氧化步骤进行的时间典型地可在大约10-1800分钟间变化，更优选地为大约60-600分钟。该氧化可在单一的目标温度下进行，也可使用不同的升温速率和恒温时间。
在氧化环境下进行氧化而产生表面氧化层，亦即层22，它与通过消耗单晶牺牲层14而在该结构中形成的热氧化层25一样也起着阻挡Ge原子扩散的作用。一旦在结构表面形成了氧化层22，Ge就被俘获在阻挡层12与氧化层22之间。随着表面氧化物厚度增大，Ge变得更均匀地分布在整个层14、16、以及可选的层18中，但Ge持续并且有效地被排斥于侵入氧化层。只要这些层(现在是均化的)在此氧化步骤期间变薄，Ge的相对比例就增大。
注意，如果氧化发生得太快，Ge不能足够快地从表面氧化物/SiGe界面扩散出来，则Ge或是通过氧化物传输(并损失)，或是Ge的界面浓度变得如此之高而达到合金的熔点。
在此氧化步骤完成后，此结构包含均匀并且基本弛豫的低缺陷SiGe合金层，亦即层20，该层夹于绝缘区之间，亦即阻挡层12和热氧化物25，与表面氧化层22之间。参见图1D或2D。阻挡层12现在包括在热氧化中形成的上表面区。此热氧化区在图中标作25。
根据本发明，弛豫的SiGe层20厚度在大约2000nm或更小，更优选地为大约10-200nm。注意，在本发明中形成的弛豫SiGe层20比现有技术的SiGe缓冲层薄，其缺陷密度包括失配和螺旋位错低于108缺陷/cm2。
在本发明中形成的弛豫SiGe层，最终的Ge含量为大约0.1-99.9原子百分比，更优选地为大约10-35原子百分比。弛豫SiGe层22的另一个特点是其测量的晶格弛豫为大约1-99％，更优选地为大约50-80％。
如上所述，在本发明的该方面可将表面氧化层22剥去而提供例如如图1E或2E所示的绝缘体上SiGe衬底材料(注意，衬底材料不包括盖层，因为该层已在形成弛豫的SiGe层中被用掉了)。
图4A-B表示分别在图1E和2E的SiGe层上制作Si层24后所得的结构。Si层24是用本领域熟知的常规外延淀积工艺制作的。外延Si层24的厚度可以改变，但典型地，其厚度为大约1-100nm，更优选地为大约1-50nm。
在某些情形下，可利用前述工艺步骤在弛豫的SiGe层20上制作附加的SiGe或压应变的纯Ge层，然后再制作外延Si层24。因为层20的面晶格参数比外延Si层24大，故外延Si层24将发生拉应变。
如上所述，本发明也考虑了超晶格结构及晶格失配结构，这些结构至少都包含本发明的绝缘体上SiGe衬底材料。对于超晶格的情形，这种结构至少会包含本发明的基本弛豫的绝缘体上SiGe衬底材料，且在基本弛豫的绝缘体上SiGe衬底材料上交替地形成Si和SiGe层。
对于晶格失配结构，在本发明的绝缘体上SiGe衬底材料的基本弛豫的SiGe层上制作GaAs、GaP或其它类似的化合物。
总之，本发明提供了一种独特的方法来解决在应变Si应用中制作高质量的、弛豫的绝缘体上SiGe衬底材料的问题。其独特处在于结合使用牺牲层作为释放应变的缺陷吸收器，然后通过内氧化来消耗掉此缺陷材料。
尽管已参照优选实施方式具体示出并描述了本发明，但本领域技术人员将会了解，可在形式和细节上作出前述的和其他的改变而不背离本发明的范围和构思。因此，希望本发明不只限于所描述和说明的形式和细节，而是在权利要求的范围内限定。

Claims (33)

1.一种制作绝缘体上SiGe衬底材料的方法，包括以下步骤：
在单晶Si牺牲层表面上制作应变的含Ge层，所述单晶Si牺牲层位于阻挡Ge扩散的阻挡层上；以及
在某一温度下氧化所述各层，使得(i)Ge原子在整个单晶Si牺牲层和含Ge层中均匀化，(ii)通过产生主要注入到单晶Si牺牲层中的位错而使含Ge层弛豫，以及(iii)通过内氧化消耗单晶Si牺牲层，从而形成基本弛豫的单晶SiGe层。
2.权利要求1的方法，其中所述阻挡层为有图形的阻挡层。
3.权利要求1的方法，其中所述阻挡层为无图形的阻挡层。
4.权利要求1的方法，其中所述阻挡层包括晶体或非晶体氧化物，或者晶体或非晶体氮化物。
5.权利要求1的方法，其中所述阻挡层为氧化物埋区。
6.权利要求1的方法，其中所述含Ge层为SiGe合金或纯Ge。
7.权利要求6的方法，其中所述含Ge层为含Ge直至99.99原子百分比的SiGe合金。
8.权利要求7的方法，其中所述SiGe层包含大约10-35原子百分比的Ge。
9.权利要求1的方法，其中所述含Ge层采用外延生长工艺来制作，该外延生长工艺选自由热化学气相沉积、低压化学气相沉积、大气压化学气相沉积、超高真空化学气相沉积、分子束外延、以及等离子体增强化学气相沉积构成的组。
10.权利要求1的方法，还包括在氧化前在所述含Ge层上制作Si盖层。
11.权利要求10的方法，其中所述Si盖层包括外延Si、a:Si、单晶或多晶Si、或其任何组合和多层膜。
12.权利要求1的方法，还包括在氧化前进行注入步骤，所述注入步骤包含的离子能够在单晶Si牺牲层与阻挡层间的界面处或其附近形成允许弛豫增强的缺陷。
13.权利要求1的方法，还包括在氧化前进行注入步骤，所述注入步骤包含的离子能够使单晶Si牺牲层无定形化。
14.权利要求1的方法，其中表面氧化层和内部热氧化物在所述氧化期间形成。
15.权利要求14的方法，还包括使用湿法化学腐蚀工艺除去所述表面氧化层。
16.权利要求1的方法，其中所述氧化在包含至少一种含氧气体的氧化环境中进行。
17.权利要求16的方法，其中所述至少一种含氧气体包括O2、NO、N2O、臭氧、空气或其混合物。
18.权利要求16的方法，还包括惰性气体，所述惰性气体用来稀释所述至少一种含氧气体。
19.权利要求1的方法，其中所述温度从大约1200℃至1350℃。
20.权利要求1的方法，还包括在所述基本弛豫的SiGe层上生长附加SiGe层。
21.权利要求20的方法，还包括在所述附加SiGe层上制作应变的Si层。
22.权利要求1的方法，还包括在所述基本弛豫的SiGe层上制作应变的Si层。
23.一种衬底材料，包括：
含Si衬底；
在所述含Si衬底上阻挡Ge扩散的绝缘区，所述绝缘区包括由热氧化物构成的上部区域；以及
在所述绝缘区上的基本弛豫的SiGe层，其中所述基本弛豫的SiGe层的厚度为大约2000nm或更小。
24.权利要求23的衬底材料，其中所述绝缘区的一部分是有图形的。
25.权利要求23的衬底材料，其中所述绝缘区是无图形的。
26.权利要求23的衬底材料，其中所述绝缘区还包括晶体或非晶体氧化物，或者晶体或非晶体氮化物。
27.一种异质结构，包括：
含Si衬底；
在所述含Si衬底上阻挡Ge扩散的绝缘区，所述绝缘区包括由热氧化物构成的上部区域；
在所述绝缘区上的基本弛豫的SiGe层，其中所述基本弛豫的SiGe层的厚度为大约2000nm或更小；以及
在基本弛豫的SiGe层上制作的应变Si层。
28.权利要求27的异质结构，其中所述绝缘区的一部分是有图形的。
29.权利要求27的异质结构，其中所述绝缘区是无图形的。
30.权利要求27的异质结构，其中所述绝缘区还包括晶体或非晶体氧化物，或者晶体或非晶体氮化物。
31.权利要求27的异质结构，其中所述应变Si层包括外延Si层。
32.权利要求27的异质结构，其中弛豫的SiGe和应变Si的交替层位于所述应变Si层上。
33.权利要求27的异质结构，其中所述应变Si层被选自由GaAs和GaP构成的组中的晶格失配化合物代替。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102383192A (zh) * 2011-07-29 2012-03-21 上海新傲科技股份有限公司 锗衬底的生长方法以及锗衬底
CN106952861A (zh) * 2017-04-06 2017-07-14 中国科学院微电子研究所 一种绝缘体上锗衬底结构及其制备方法
CN108900173A (zh) * 2018-07-04 2018-11-27 杭州左蓝微电子技术有限公司 一种以硅为牺牲层的薄膜体声波谐振器制备方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004519090A (ja) * 2000-08-07 2004-06-24 アンバーウェーブ システムズ コーポレイション 歪み表面チャネル及び歪み埋め込みチャネルｍｏｓｆｅｔ素子のゲート技術
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
WO2002103760A2 (en) * 2001-06-14 2002-12-27 Amberware Systems Corporation Method of selective removal of sige alloys
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
EP1439570A1 (en) * 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
JP4413580B2 (ja) * 2003-11-04 2010-02-10 株式会社東芝 素子形成用基板の製造方法
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
US7338886B2 (en) * 2005-04-15 2008-03-04 Chartered Semiconductor Manufacturing, Ltd. Implantation-less approach to fabricating strained semiconductor on isolation wafers
JP4427489B2 (ja) * 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
KR100741923B1 (ko) * 2005-10-12 2007-07-23 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
FR2898215B1 (fr) * 2006-03-01 2008-05-16 Commissariat Energie Atomique Procede de fabrication d'un substrat par condensation germanium
JP5374805B2 (ja) * 2006-03-27 2013-12-25 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法
US7923098B2 (en) * 2008-01-02 2011-04-12 The Board Of Regents Of The University Of Oklahoma Low-defect-density crystalline structure and method for making same
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
JP2011029618A (ja) * 2009-06-25 2011-02-10 Sumco Corp Ｓｉｍｏｘウェーハの製造方法、ｓｉｍｏｘウェーハ
US8518807B1 (en) * 2012-06-22 2013-08-27 International Business Machines Corporation Radiation hardened SOI structure and method of making same
FR3007892B1 (fr) * 2013-06-27 2015-07-31 Commissariat Energie Atomique Procede de transfert d'une couche mince avec apport d'energie thermique a une zone fragilisee via une couche inductive
EP4152363A1 (en) 2013-09-26 2023-03-22 INTEL Corporation Methods of forming dislocation enhanced strain in nmos structures
US9818761B2 (en) 2015-06-25 2017-11-14 International Business Machines Corporation Selective oxidation for making relaxed silicon germanium on insulator structures
US9472671B1 (en) 2015-10-31 2016-10-18 International Business Machines Corporation Method and structure for forming dually strained silicon
US11211259B2 (en) 2018-04-20 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for embedded gettering in a silicon on insulator wafer
US11952268B2 (en) * 2021-06-14 2024-04-09 Lawrence Semiconductor Research Laboratory, Inc. Engineered substrates, free-standing semiconductor microstructures, and related systems and methods

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
US6486037B2 (en) * 1997-12-22 2002-11-26 International Business Machines Corporation Control of buried oxide quality in low dose SIMOX
JP3884203B2 (ja) 1998-12-24 2007-02-21 株式会社東芝 半導体装置の製造方法
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
JP4226175B2 (ja) 1999-12-10 2009-02-18 富士通株式会社 半導体装置およびその製造方法
AU2001263211A1 (en) * 2000-05-26 2001-12-11 Amberwave Systems Corporation Buried channel strained silicon fet using an ion implanted doped layer
JP2002184962A (ja) 2000-12-19 2002-06-28 Fujitsu Ltd 半導体基板及びその製造方法、並びに半導体装置
JP3995428B2 (ja) 2001-03-29 2007-10-24 株式会社東芝 半導体基板の製造方法及び半導体装置の製造方法
US6656815B2 (en) * 2001-04-04 2003-12-02 International Business Machines Corporation Process for implanting a deep subcollector with self-aligned photo registration marks
JP3875040B2 (ja) 2001-05-17 2007-01-31 シャープ株式会社 半導体基板及びその製造方法ならびに半導体装置及びその製造方法
US6846727B2 (en) * 2001-05-21 2005-01-25 International Business Machines Corporation Patterned SOI by oxygen implantation and annealing
US6541356B2 (en) * 2001-05-21 2003-04-01 International Business Machines Corporation Ultimate SIMOX
US6855436B2 (en) * 2003-05-30 2005-02-15 International Business Machines Corporation Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal
US6602757B2 (en) * 2001-05-21 2003-08-05 International Business Machines Corporation Self-adjusting thickness uniformity in SOI by high-temperature oxidation of SIMOX and bonded SOI
JP2003008022A (ja) 2001-06-20 2003-01-10 Mitsubishi Materials Silicon Corp 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
CN1184692C (zh) * 2001-08-24 2005-01-12 中国科学院上海冶金研究所 一种多层结构绝缘层上锗化硅材料及制备方法
JP2003128494A (ja) 2001-10-22 2003-05-08 Sharp Corp 半導体装置の製造方法及び半導体装置
JP2003158250A (ja) * 2001-10-30 2003-05-30 Sharp Corp ＳｉＧｅ／ＳＯＩのＣＭＯＳおよびその製造方法
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
JP4010543B2 (ja) 2002-06-28 2007-11-21 出光エンジニアリング株式会社 吸着装置および吸着方法
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
US7026249B2 (en) * 2003-05-30 2006-04-11 International Business Machines Corporation SiGe lattice engineering using a combination of oxidation, thinning and epitaxial regrowth
US7049660B2 (en) * 2003-05-30 2006-05-23 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
US6946358B2 (en) * 2003-05-30 2005-09-20 International Business Machines Corporation Method of fabricating shallow trench isolation by ultra-thin SIMOX processing
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
US6989058B2 (en) * 2003-09-03 2006-01-24 International Business Machines Corporation Use of thin SOI to inhibit relaxation of SiGe layers
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102383192A (zh) * 2011-07-29 2012-03-21 上海新傲科技股份有限公司 锗衬底的生长方法以及锗衬底
CN102383192B (zh) * 2011-07-29 2014-06-18 上海新傲科技股份有限公司 锗衬底的生长方法以及锗衬底
CN106952861A (zh) * 2017-04-06 2017-07-14 中国科学院微电子研究所 一种绝缘体上锗衬底结构及其制备方法
CN106952861B (zh) * 2017-04-06 2020-04-21 中国科学院微电子研究所 一种绝缘体上锗衬底结构及其制备方法
CN108900173A (zh) * 2018-07-04 2018-11-27 杭州左蓝微电子技术有限公司 一种以硅为牺牲层的薄膜体声波谐振器制备方法
CN108900173B (zh) * 2018-07-04 2022-03-04 杭州左蓝微电子技术有限公司 一种以硅为牺牲层的薄膜体声波谐振器制备方法

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