CN1578143A - 半导体集成电路器件 - Google Patents

半导体集成电路器件 Download PDF

Info

Publication number
CN1578143A
CN1578143A CNA2004100716075A CN200410071607A CN1578143A CN 1578143 A CN1578143 A CN 1578143A CN A2004100716075 A CNA2004100716075 A CN A2004100716075A CN 200410071607 A CN200410071607 A CN 200410071607A CN 1578143 A CN1578143 A CN 1578143A
Authority
CN
China
Prior art keywords
impedance
circuit
output
signal
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100716075A
Other languages
English (en)
Inventor
青山聪
林厚宏
高桥保彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1578143A publication Critical patent/CN1578143A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/28—Impedance matching networks
    • H03H11/30—Automatic matching of source impedance to load impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance

Abstract

提供了多组电路，每一组电路都通过使用与连接于外部端子的电阻性元件相关联的阻抗控制电路来生成阻抗代码，并且每个所述电路都根据这种阻抗代码而变化阻抗。该阻抗控制电路包括：形成为等效于电阻性元件和多组电路的阻抗比较器，它执行与多个复制电路中的每一个进行的阻抗比较，以形成增高阻抗的向上信号和降低阻抗的向下信号。在接近于多组电路的单个组的地方装配计数器，从而响应于向上信号和向下信号来生成阻抗代码。

Description

半导体集成电路器件
相关申请的交叉引用
本申请要求了于2003年7月15提交的日本专利申请JP2003-274771的优先权，将该申请的内容全部引入于此，以供参考。
发明领域
本发明涉及一种半导体器件，更具体而言涉及一种用于高频传输数据的方法、系统和器件。
发明背景
为了以高速(高频)在存储器LSI(大规模集成电路)和MPU(微处理器)或类似物之间执行数据传送，必须要对传输系统进行阻抗匹配并且抑制因反射而造成的传输波形的畸变。为人们所公知的是，为了阻抗匹配的目的，控制高速同步SRAM(静态随机存取存储器)的输出驱动器的阻抗，以便提供与连接于专用LSI管脚的电阻性元件的阻抗值相等的阻抗。
举例来说，在公开号为平成10(1998)-242835的日本未审专利中，公开了一种用于数据传送的输出阻抗的控制或调节。在所参考的专利公开物中，为了控制输出阻抗而装配了输出阻抗调节晶体管和通过速率调节晶体管。更具体而言，向通过速率调节晶体管的栅极施加通电(shot)脉冲，以便控制上升时间间隔以及由阻抗调节晶体管确定的输出电平。
因此，就需要这样一种半导体器件、系统和方法，它通过利用阻抗匹配、以高频来提供数据传送，并简化了所述半导体器件、系统和方法的布线和复杂度。
发明概述
本发明涉及一种适用于以高频实现数据传送的半导体集成电路器件和方法。
在半导体器件中，输出阻抗可以调节以等于电阻性元件的阻抗值。然而，在这种实施例中，可能需要比较多的控制信号以足够的高精确度来调节或控制阻抗值。例如，为了控制27种类型的阻抗，比如P沟道和N沟道MOSFET分别都需要7位的控制信号。对于7位的控制信号来说，必须提供7×2＝14条信号线。为了提供终端电路以执行上述阻抗控制，则需要大量的导线。在半导体集成电路器件中，例如存储器，集中了许多的信号，由此需要额外的导线通道来将这些众多的信号传递到终端电路。在这种结构中，信号线和通道可以分布在设置有半导体器件的整个半导体芯片上，因此在复杂的半导体器件中，信号发布系统中的故障概率增加，由此相应地降低了成品收率。
本发明提供了一种装配有阻抗控制电路的半导体集成电路器件。更具体而言，本发明提供了一种半导体集成电路器件，它在使用上十分简化并且提高了数据传送率。
本发明包括多个电路组，其中的每一组都通过使用阻抗控制电路来生成阻抗代码，该阻抗控制电路与连接于外部端子的至少一个电阻性元件相关联，其中所述半导体电路的输出阻抗根据阻抗代码而变化。所述阻抗控制电路可以包括阻抗比较器，它具有等于至少一个电阻性元件的阻抗范围，并且多个电路组中的每一个都通过阻抗比较器来执行与电阻性元件阻抗的阻抗比较，以便生成用以增高、降低或维持输出阻抗的信号。可以为所述多个电路组装配计数器，其中所述计数器可以响应于增高、降低或维持信号来生成一个或多个阻抗代码。
本发明可以另外装配第一和第二阻抗电路，可以根据阻抗代码来改变阻抗。可以形成等效于电阻性元件的第一电路和第二电路，并且可以通过各自阻抗比较器来执行与一个或多个阻抗复制电路的阻抗比较，以便向第一和第二阻抗电路提供阻抗代码。例如，外部端子以及第一和第二电路可以通过重分布导线相连。
阻抗控制电路可以生成与连接于外部端子的电阻性元件相关联的阻抗代码，并且可以将所述阻抗代码转换成串行数据，以传送给多组阻抗电路，每一个所述阻抗电路都会改变阻抗。所述多组阻抗电路根据串行数据再生阻抗代码。
由此，本发明减少了用于阻抗控制的穿过芯片中心的导线数目，并且由此也降低了因异质材料而造成的接线损坏故障和相对于导线数目发生断路的概率，而且本发明还提高了系统上的数据传送率。
附图简要说明
现在将参照本发明多方面的附图来详细描述本发明的各种特征及其各种有关的元件，其中相同的参考标记表示相似的元件，且其中：
图1是示出半导体存储器的框图；
图2是说明图1中所示的半导体存储器的数据输入/输出电路DIO的内部框图；
图3是描绘装配在半导体集成电路器件中的输出缓冲区的示意性电路图；
图4是示出图3中所示的输出预备缓冲区3的电路图；
图5是说明图3中所示的输出预备缓冲区4的电路图；
图6是描绘装配在半导体集成电路器件中的输出缓冲区的结构图；
图7是示出终端电阻器的阻抗控制电路的框图；
图8是说明终端电阻器块的电路图；
图9是描绘半导体存储器的芯片布局图；
图10是示出半导体存储器的输出阻抗控制电路的整体框图；
图11是说明图10中所示的阻抗比较器的框图；
图12是描绘半导体存储器的终端阻抗控制电路的整体框图；
图13是显示图12中所示的阻抗比较器的框图；
图14是说明半导体存储器的输出阻抗控制电路的整体框图；
图15是描绘半导体存储器的终端阻抗控制电路的整体框图；
图16是示出半导体存储器的输出阻抗控制电路的整体框图；
图17是说明半导体集成电路的输出阻抗控制电路的整体框图；
图18是描绘半导体存储器的阻抗控制电路的整体框图；
图19是示出半导体存储器的通过速率控制电路的整体框图；
图20是说明阻抗比较器的框图；
图21是描绘电压比较器和限幅器CLM的电路图；
图22是示出计数器的电路图；
图23是说明输出阻抗控制器的框图；
图24是图23中所示的操作的时序图；
图25是示出输出阻抗控制器的框图；
图26是图25中所示的操作的时序图；
图27是描绘输入端子控制器的框图；
图28是说明输入端子控制器的框图；和
图29是用于描述图27和28中所示的操作的时序图。
发明详述
将会看到，为了清楚起见，已经对本发明的图和描述作了简化，以便说明与清楚理解本发明有关的元件，省却了许多在典型半导体器件和方法中存在的其它元件。本领域的普通技术人员会认识到，为了实现本发明，其它的元件也是所期望和/或需要的。但是因为这类元件在本技术领域中是众所周知的，而且它们也不会有助于对本发明更好的理解，所以在这里不提供对这类元件的论述。在这里公开的内容涉及对这里所公开的应用、网络、系统和方法，以及对于本领域的技术人员而言是已知的或显而易见的内容的所有此类变化和修改。
在图1中示出了与本发明相关的半导体存储器的实施例的框图。XADR是行地址信号，YADR是列地址信号，DIN是数据输入信号，CTRL是存储器控制信号，而DOUT是数据输出信号。XDEC是行地址译码器，XDR是向对应于行地址的字线施加选择脉冲电压的字线驱动器，而MCA是存储单元阵列，其中有多个存储单元以矩阵形式排列。YDEC是列地址译码器，YSW是选择对应于列地址的位线对的列选择电路，而DIO是数据输入/输出电路，它包括输入电路，用于根据存储器控制信号CTRL来将数据输入信号DIN写入到选择信元；以及输出电路，用于放大关于选择信元的信息并输出数据输出信号DOUT。
在图2中展示了图1中所示的半导体存储器中采用的数据输入/输出电路DIO的内部的框图。DIN是数据输入信号(输入端子)，而DOUT是数据输出信号(输出端子)。DIB是输入缓冲区，并且DQB是数据输入/输出电路的输出缓冲区，而DQPB是数据输入/输出电路的输出预备缓冲区。
RTE是可变电阻器，即终端电阻器，用来调节或控制接收数据输入信号的端子的输入阻抗。在一个实施例中，阻抗控制电路IMCNTT根据连接于端子ZT的电阻器RT的阻抗值，来调节终端电阻器RTE的阻抗值。RQE是用于调节输出端子OUT的输出阻抗的可变电阻器，所述输出端子OUT发送数据输出信号，而RQE代表输出缓冲区DQB的输出阻抗。在一个实施例中，阻抗控制电路IMCNTQ根据连接于端子ZQ的电阻器RQ的阻抗值，来调节RQE的阻抗值。
RPE是用于调节数据输出信号通过速率的电阻器，而且例如相当于上面所采用的输出预备缓冲区的阻抗。在一个实施例中，采用JTAG(联合测试行动组提出的IEEE标准1149.1)的通过速率控制电路JTRCNT根据JTAG输入信号(TCK、TMS和TDI)，来调节RPE的阻抗值。顺便提一句，可以由JTAG来调节RQE/RTE。例如，内部电路INCKT包括：形成读出数据的读出放大器、接收写入数据的写入放大器，或者控制读写数据的控制电路等。
在半导体存储器中，通过外部电阻器RQ来设置输出缓冲区DQB的输出阻抗RQE，并且设置终端电阻器RTE，将所述终端电阻器RTE的阻抗值设置成与外部电阻器RT相关联的输入端子的阻抗值。因此，在包括通过印刷电路板上的传输线而连接于半导体存储器的处理器等的系统中，具有与传输线的特性阻抗相等的阻抗值的外部电阻器RQ和RT连接于外部端子ZQ和ZT，由此可以使得输出缓冲区的输出阻抗与相应的传输线的输出阻抗相匹配，并且也可以使得连接于输入端子DIN的终端电阻器RTE与相应的传输线的特性阻抗相互匹配。
因此，当通过连接于输出端子DOUT的传输线向处理器等传送读信号时，比如当其中读操作是通过使用处理器等从半导体存储器那里完成的时，在系统中发出的反射噪声能够被输出缓冲区的输出阻抗RQE吸收，在所述系统中终端电阻器不连接于处理器等的输入电路，并且由于重反射噪声未被发送到处理器一端，因而实现了高速读取。即使是当终端电阻器装配在处理器等的输入电路中时，阻抗匹配不完全时产生的噪声也能够被输出缓冲区的输出阻抗RQE吸收，由此实现了高速而稳定的数据传送。
由于连接于输入端子DIN的终端电阻器RTE与相应的传输线的特性阻抗相匹配，其中将地址信号和写入数据发送给所述输入端子DIN，并且在所述传输线上写入到半导体存储器中的操作是由处理器等执行的，因此可以实现高速的写操作。也就是说，在未将设置于外部的终端电阻器连接到外部端子的情况下，在系统上实现了高速数据传送，且因此实现了易于使用的半导体存储器。尽管在图1所示的实施例当中，是以分开的形式来装配数据输入端子DIN和数据输出端子DOUT的，但是可以将这两个端子共用为数据输入/输出端子DQ。
在图3中示出了根据本发明的、装配在半导体集成电路器件中的输出缓冲区的实施例的示意性电路图。该实施例提供了通过将下拉一侧的输出缓冲区1与上拉一侧的输出缓冲区2组合在一起来配置的CMOS输出电路，其中所述下拉一侧的输出缓冲区1发送来自于输出端子DQ的低电平的输出信号，而所述上拉一侧的输出缓冲区2发送高电平的输出信号。
下拉一侧的输出缓冲区1包括多个N沟道输出MOSFET 100至122。可以通过让这些MOSFET的漏极共同连接于输出端子DQ并向其源极提供电路地电位，来将这些输出MOSFET 100至122装配成并行结构。输出MOSFET 100至102、110至112以及120至122被设置成3行3列的形式。尽管不过于限制，但是将示意性地示出的九个输出MOSFET 100至122形成为使得它们的导通电阻值彼此相等，比如3*R(＝3×R)。
输出预备缓冲区3是对应于各个输出MOSFET 100至122而提供的。输出预备缓冲区3包括对应于各个输出MOSFET 100至122的300至302、310至312以及320至322，并且也按3行3列的形式排列。将由九个输出预备缓冲区300至322生成的驱动信号传送给输出MOSFET 100至122的相应栅极。
在输出MOSFET 100至122中，将输出MOSFET 100至102设置成为对应于阻抗控制码IC0的输出缓冲区组，而将输出MOSFET 110至112以及120至122设置成为对应于阻抗控制码IC1的输出缓冲区组。在输出MOSFET 100至122中，将输出MOSFET 100、110和120设置成为对应于通过速率控制码SRn0的输出缓冲区组，将输出MOSFET 101、111和121设置成为对应于通过速率控制码SRn1的输出缓冲区组，而将输出MOSFET 102、112和122设置成为对应于通过速率控制码SRn2的输出缓冲区组。
分别给与一个输出缓冲区组的输出MOSFET 100至102相对应的输出预备缓冲区300至302提供阻抗控制码IC0。分别给与另一个输出缓冲区组的输出MOSFET 110至122相对应的输出预备缓冲区310至312以及320至322提供阻抗控制码IC1。
分别给对应于输出缓冲区组的输出MOSFET而装配的预备缓冲区300、310和320，对应于输出缓冲区组的输出MOSFET而装配的预备缓冲区301、311和321，以及对应于输出缓冲区的输出MOSFET而装配的预备缓冲区302、312和322提供上述的通过速率控制码SRn0、SRn1和SRn2。这些通过速率控制码SRn0、SRn1和SRn2分别由以<0:2>形式表示的3位信号构成。此外，给九个输出预备缓冲区300至322提供数据输入D。该数据输入D是由内部电路形成的，并且它是将通过输出端子DQ输出到半导体集成电路器件外的数据信号。
在一个实施例中，将输出MOSEET 100至122的导通电阻值设置为3*R(＝3×R)。因此，在受阻抗控制码IC0控制的输出缓冲区组中，将总阻抗设置成R，而在受阻抗控制码IC1控制的输出缓冲区组中，将总阻抗设置成R/2。
在一个实施例中，如上所述，将各个输出缓冲区组划分成：受通过速率控制码SRn0<0:2>控制的输出缓冲区组、受通过速率控制码SRn1<0:2>控制的输出缓冲区组、和受通过速率控制码SRn2<0:2>控制的输出缓冲区组。按照这样一种方式来配置输出预备缓冲区3，即连接于相同尺寸的输出MOSFET的预备缓冲区的常数变为恒等。
上拉一侧上的输出缓冲区2包括多个P沟道输出MOSFET 200至222。通过使这些输出MOSFET的漏极共同连接到输出端子DQ上并且向它们的源极提供供电电压，来按并行结构装配这些输出MOSFET 200至222。下面将更加详细地描述输出MOSFET 200至222。输出MOSFET 200至202、210至212以及220至222都以类似于下拉一侧上的输出缓冲区1的排列方式，按3行3列的形式排列。尽管不很严格，但是形成九个输出MOSFET 200至222使得它们的导通电阻值彼此相等，例如3*R(＝3×R)。
对应于各个输出MOSFET 200至222来提供输出预备缓冲区4。输出预备缓冲区4包括对应于各个输出MOSFET 200至222的400至402、410至412以及420至422，并且排列按3行3列的形式。将由九个输出预备缓冲区400至422生成的驱动信号传送给输出MOSFET 200至222的相应的栅极。
在图4中展示了图3中所示的输出预备缓冲区3的实施例的电路图。在同一幅图中，D表示数据输入端子，而OUT表示输出端子并且连接于与输出缓冲区相对应的输出MOSFET 200的栅极等。IC表示阻抗控制码输入端子，而SR<0>、SR<1>和SR<2>分别表示通过速率控制码输入端子。
并行地配置P沟道MOSFET 40至42，并且它们连接在一起的漏极连接于输出端子OUT。P沟道MOSFET Q43分别给P沟道MOSFET40至42的相互连接的源极提供供电电压VDD，所述P沟道MOSFETQ43接收数据输入端子D提供的要输出的数据。在输出端子OUT与电路地电位VSS之间提供N沟道MOSFET Q53，并且该N沟道MOSFET Q53将受数据输入端子D提供的输出的数据的开关控制。
在输出端子OUT与电路地电位VSS之间以串联结构设置N沟道MOSFET 50至52。P沟道MOSFET 40至42以及N沟道MOSFET50至52的栅极共同发送经过NAND门60、61和62的输出信号。给NAND门60至62中的一个输入提供来自于输入端子IC的阻抗控制码IC0或IC1。给NAND门60至62的其它输入提供来自于输入端子SR<0>、SR<1>和SR<2>的通过速率控制码SR0<0:2>、SR1<0:2>和SR2<0:2>中的任意控制码。
将本实施例中采用的输出预备缓冲区切换成由阻抗控制码输入端子IC选择或者不由其选择。因此，向图4中的阻抗控制码输入端子IC提供IC0或IC1，以便选择将要操作的输出缓冲区组。向通过速率控制码输入端子提供SR<0至2>中的任意一个，以由此来选择P沟道MOSFET 40至42中的导通状态的PMOS组合，由此输出预备缓冲区的负载驱动强度(load driving force)(导通电阻)被改变。也就是说，调节了允许发送给输出MOSFET 100等的栅极的驱动信号上升所需的时间。
在图5中示出了图3中输出预备缓冲区4的实施例的电路图。在同一幅图中，D表示数据输入端子，而OUT表示输出端子并且连接于与输出缓冲区相对应的输出MOSFET 200的栅极等。IC表示阻抗控制码输入端子，而SR<0>、SR<1>和SR<2>表示按照类似于图4的方式的通过速率控制码输入端子。
配置本实施例中采用的输出预备缓冲区，使得图4中所示的P沟道MOSFET与N沟道MOSFET之间的连接关系互换。也就是说，将P沟道输出MOSFET变成导通状态的驱动信号分别是由以并行结构装配的N沟道MOSFET 40至42生成的。接收数据D的N沟道MOSFET 43用作向N沟道MOSFET 40至42提供电路地电位VSS的开关。将用于响应于数据D而将输出端子OUT重置为高电平的MOSFET配置成为P沟道MOSFET 53。然后，P沟道MOSFET 50至52以串联结构相连，并且装配在输出端子与供电电压VDD之间。作为NAND门的替代方案，将栅极60至62配置成为AND门，栅极60至62接收阻抗控制码IC及其中的通过速率控制码SR<0>、SR<1>和SR<2>的栅极60至62配置成为AND门。
在上述实施例中，可以分开地(独立地)设置阻抗控制和通过速率控制，而彼此没有相互作用。可以简化调节电路或控制电路的结构。此外，用于执行阻抗控制的MOSFET和用于执行通过速率控制的MOSFET都可以使用共同的输出MOSFET，因此，同以分立形式分别装配缓冲区的情况比较起来，降低了管脚容量(capacity)。即使当环境条件(比如，温度和电压)发生变化并且用于将阻抗设置成设定值的输出MOSFET的组合改变时，只要阻抗是恒定的，那么通过速率量保持不变。
图3中所示的实施例包括如上所述的上拉一侧的输出缓冲区2和下拉一侧的输出缓冲区1。在本实施例中，下拉一侧的输出缓冲区的阻抗是由阻抗控制码输入ICn0和ICn1来调节的，而通过速率是由通过速率控制码输入SRn0<0:2>至SRn2<0:2>来调节的。上拉一侧的输出缓冲区的阻抗是由阻抗控制码输入ICp0和ICp1来调节的，而通过速率是由通过速率控制码输入SRp0<0:2>至SRp2<0:2>来调节的。
在本实施例中，对N沟道型输出MOSFET 100、110和120的子组、N沟道型输出MOSEET 101、111和121的子组、与N沟道型输出MGSFET 102、112和122的子组之间的阻抗比进行设置，使得即使当阻抗代码ICn0和ICn1改变时所述阻抗比也能保持恒定。即使当阻抗代码ICp0和ICp1改变时，对P沟道型输出MOSFET 200、210和220的子组、P沟道型输出MOSFET 201、211和221的子组、与P沟道型输出MOSFET 202、212和222的子组之间的阻抗比进行设置，使之成为恒量。
在图6中示出了根据本发明的装配在半导体集成电路器件中的输出缓冲区的实施例的结构图。在同一幅图当中，DQP表示上拉一侧的数据输入，DQN表示下拉一侧的数据输入，而DQ表示数据输出端子。根据用于选择下拉一侧的N沟道型输出MOSFET的阻抗控制码JZN<0:6>和用于选择上拉一侧的P沟道型输出MOSFET的阻抗控制码JZN<0:6>，通过从×1倍强度(1-foldforce)至×64倍强度的阻抗类别中选择适当组合来进行阻抗控制。
在一个实施例中，为了调节或控制到输出MOSFET的通过速率，将从×16倍强度至×64倍强度范围内的输出MOSFET部分划分成子组S1至S3。子组S1是首先执行切换的输出MOSFET组。子组S2是这样的输出MOSFET组，它将子组S1的输出MOSFET变为导通状态，然后在经过时间间隔Δt1之后执行切换。子组S3是这样的输出MOSFET组，它将子组S2的输出MOSFET变为导通状态，然后在经过时间间隔Δt2之后执行切换。
在一个实施例中，输出缓冲区包括串联连接的输出MOSFET和电阻性元件。此外，每个MOSFET的导通电阻的阻抗值与每个电阻性元件的阻抗值之间的比率保持恒定不变。因此，由于施加在每个输出MOSFET的源极/漏极端子的电压(Vds)变为恒量，而不依赖于划分缓冲区尺寸，因而即使当输出电压改变时阻抗比也是相同的。因此，在任何输出电压的情况下，阻抗比能够保持恒定不变，而不依赖于设定值。
根据上拉一侧和下拉一侧的7位控制信号JZP<0:6>和JZN<0:6>通过控制输出MOSFET的阻抗来执行阻抗控制。根据控制信号JSR<0:18>通过改变多个MOSFET的W尺寸(沟道宽度)来进行对通过速率的控制，用于形成提供给输出MOSFET的栅极的驱动信号。因此，阻抗控制和通过率控制可以分立(独立)地设定而不相互影响，并且由此该控制电路的结构别简化了。此外，由于用于执行阻抗控制的MOSFET和用于执行通过速率控制的MOSFET都是使用共同的输出MOSFET来实现的，因而同以分立形式分别装配输出缓冲区(输出MOSFET)的情况比较起来，能够降低外部端子DQ的管脚容量。
即使是当阻抗控制码JZN<0:6>和JZN<0:6>因环境变化等(比如温度和电压等变化等)而改变时，通过对MOS进行分类，可以使通过速率保持恒定不变，使得由通过速率控制的MOSFET(S1至S3)之间的尺寸比率不被改变。
在本实施例中，为了正常操作，给子组S1装配了每个都具有×8倍强度的输出MOSFET以及用于驱动所述输出MOSFET的输出预备缓冲区PBF，给子组S3装配了每个都具有×16倍强度的输出MOSFET以及用于驱动所述输出MOSFET的输出预备缓冲区PBF，以由此从整体上配置具有×24倍强度的输出缓冲区。由此，设置了根据本实施例的输出缓冲区的输出阻抗的最大值。也就是说，即使当所有的阻抗控制码JZN<0:6>和JZP<0:6>皆为零时，用于正常操作的输出缓冲区也是激活的，从而能够根据最大输出阻抗设定值来形成高电平/低电平的输出信号。
在图7中示出了终端电阻器的阻抗控制电路的实施例的框图。在二进制阻抗代码生成电路500中，比较器601用于将基准电压设置为VDD/2以便连接在阻抗控制管脚501与地面(电路地电位VSS)之间的电阻性元件502的阻抗值同处于LSI中的上拉复制电路604的导通电阻值相等。换言之，阻抗控制管脚501的电压达到供电电压VDD的1/2，并且提供受控的上拉代码计数电路607和上拉复制电路604，以形成反馈环路，由此来生成上拉终端阻抗控制码512。也就是说，按如下这种方式来设置上拉代码计数电路的计数值，即，阻抗控制管脚501的电压变为接近于VDD的1/2。
下拉终端阻抗控制码513也是通过类似的方法生成的。也就是说，利用结构上类似于上拉复制电路604的上拉复制电路605和下拉复制电路606来配置形成用于划分供电电压VDD的电路。利用比较器608来形成反馈环路，用于按如下这种方式将基准电压设置成VDD/2，即在划分电路的分割点609处的电压达到供电电压VDD的1/2，且由此控制下拉代码计数电路610和下拉复制电路606，从而生成下拉终端阻抗控制码513。
如上所述，将比较器601的基准电压设置为供电电压VDD的1/2。这带来了一个优点，当生成下拉一侧的阻抗代码时，可以将用作上拉复制电路604复本的复制电路605用作为外部电阻器502的替代方案，由此可以简化电路结构。
接下来，分别由代码移位电路508和510来按任意位数移位已生成的阻抗代码。分别通过控制信号507和509来设置移位量。由于每个MOSFET的导通电阻的非线性，因而当输入电压从VDD/2偏移时终端电阻值转换为高。因此，例如，实现了以2位移位为基础的基于代码移位的校正。
暂时将由代码移位电路508形成的端子上拉阻抗代码514引入到受控制时钟操作的闩锁器504。通过闩锁器504将所述上拉阻抗代码发送到P沟道MOSFET的栅极，所述P沟道MOSFET是这样形成的，使得上拉一侧上的终端电阻器702的阻抗值具有构成终端电阻器702的二进制权值(诸如×1至×32)，所述终端电阻器构成了终端电阻器块。同样，暂时将由代码移位电路510形成的端子下拉阻抗代码515引入到受控制时钟操作的闩锁器505，并将其通过闩锁器505传送到N沟道MOSFET的栅极，所述N沟道MOSFET是这样形成的，即下拉一侧的终端电阻器703的阻抗值具有构成终端电阻器702的二进制权值(诸如×1至×32)，所述终端电阻器构成了终端电阻器块。
按照类似于在输出缓冲区的阻抗控制情况下的方式，MOSFET的导通电阻值具有源极到漏极电压依赖性(dependency)。因此，为了改善其线性度，电阻性元件与各个MOSFET相串联连接。对具有二进制权值(诸如×1至×32)的阻抗值进行设置，使得包含电阻性元件的值。
在图8中示出了根据本发明的终端电阻器的实施例的电路图。形成包括MOSFET和与之相连的电阻性元件在内的本实施例的终端电阻器，以便它们的阻抗值具有二进制权值。也就是说，分别将阻抗值设置成与6位二进制代码相关联的8Rp、8Rn、4Rp、4Rn、2Rp、2Rn、Rp、Rn、Rp/2、Rn/2、Rp/4和Rn/4，所述6位二进制代码包括：代码#0(LSB)、代码#1、代码#2、代码#3、代码#4和代码#5(MSB)。将各个代码#0至#5提供到闩锁器中。将引入到闩锁器中的代码传送给P沟道MOSFET和N沟道MOSFET的栅极。
在图9中示出了应用本发明的半导体存储器的实施例的芯片布局图。在同一幅图中，MUL0至MUL7、MUR0至MUR7、MLL0至MLL7以及MLR0至MLR7分别都是信元(cell)阵列，在这些信元阵列中存储单元以阵列形式排列。MWD表示主字驱动器(worddriver)。CK/ADR/CNTL表示时钟信号、地址信号、存储器控制信号等等的输入电路，DI/DQ表示数据输入/输出电路，而I/O表示模式转换信号、测试信号、DC信号等等的输入/输出电路。
根据本实施例的半导体存储器可以使用中心焊盘系统(center padsystem)。因此，也将CK/ADR/CNTL电路、DI/DQ电路和I/O电路置于芯片中心。此外，REG/RDEC表示预备译码器(predecoder)或类似物，DLLC表示时钟同步电路，JTAG/TAP表示测试电路，而VG表示内部供电电压生成电路。为存储阵列减压(relief)等使用熔丝电路(fuse circuit)。VREF产生用于在其中取出输入信号的基准电压等。上述输出缓冲区置于DI/DQ部分中。
在根据本发明的半导体集成电路器件中，可以在芯片内装配终端电路，并且输出缓冲区的阻抗与传输线的特性阻抗相匹配。因此，当将根据本发明的半导体集成电路器件安装到系统上的时候，即使当未在等效于相对一方用于进行数据传输的半导体集成电路器件的输入端子处装配终端电阻器时，重反射噪声也能够被上述输出阻抗吸收，由此来实现高频数据传送。作为选择，即使是当执行信号传送的相对一方的输出阻抗与传输线的特性阻抗不匹配时，终端电路也不会产生反射噪声，从而实现了高频数据传送。这样，由于根据本发明的半导体集成电路器件在不连接终端电阻器等等的情况下实现了高速数据传送，因而能够实现易于使用的电子设备的微型化。
在如图9中的实施例所示的中心焊盘系统的半导体存储器中，在垂直与水平方向上，在芯片的中心装配了四对数据输入/输出电路DI/DQ。另外，在垂直与水平方向上，还装配了四对输入电路CK/ADR/CNTL，每一个都需要终端电路。当以分布的形式朝上和朝下装配执行这两类阻抗控制的电路时，如图9所示，存在这样一种需要，即沿着上述中心焊盘扩展出许多条导线，比如7×2条和6×2条。由于芯片中心对应于密集的导线部分，因此可能会进一步增加用于上述阻抗控制的导线。
在图10中示出了根据本发明的、半导体存储器的输出阻抗调节或控制电路的实施例的整体框图。对输出阻抗控制电路以及构成该阻抗控制电路的各个电路块(比如阻抗比较器、计数器等等)作了说明，以便基本上与对应于图9的半导体芯片的中心焊盘部分的中心部分中的几何布局相符合。也就是说，提供了四组输出电路(输出阻抗控制电路)DQ-A、DQ-B、DQ-C和DQ-D。各个组的输出电路分别包括：10个具有由0至8构成的9位输出数据的输出缓冲区和对应于这些数据输出的输出选通脉冲时钟(strobe clock)CQ，以及它们的阻抗控制电路(包括闩锁器)，如输出电路DQ-A中示例性示出的那样。
在图9中所示的半导体存储器的芯片平面图中，从矩形半导体芯片的纵向上来看，上述各个电路皆位于中心，并且存储单元阵列位于两侧以便将它们插入其中。一旦将阻抗代码分配给以扩大形式装配在图10所示中心部分的各个输出电路时，为了抑制输出管脚之间的输出阻抗值的变化，就需要使各个输出电路产生同步来转换(更新)代码。
随着阻抗代码信号的每个分配延迟变得比阻抗代码信号的生成周期更大，当将输出电路设置在芯片内的很宽范围上时，即在宽范围上布置输出电路时，可能会存在这样的情况，最新的代码和先前的代码根据与阻抗比较器的距离以与分配延迟相关联的混合形式存在，并且阻抗值发生了变化。作为防范措施，可以在生成每个阻抗代码信号的周期期间更新所有的输出阻抗。
当将阻抗代码分配给输出电路时，将多个代码保存闩锁器以重叠形式分配放置于靠近输出电路的地方，并通过这种众所周知的相等时滞(equal skew)的控制时钟来达到代码同步，借此在远端/近端处的输出电路之间提供相同的阻抗代码。也就是说，由于最近端输出电路和最远端输出电路通过相等时滞的控制时钟来同步化，并且取出其中的阻抗代码，因此能够防止输出阻抗值的变化。
在本实施例中，在不直接向各个输出电路提供阻抗代码的情况下，将计数器(7位)设置在接近于各个输出电路，和由阻抗比较器生成且分配给计数器的向上/向下信号U/DWN的地方。对应于输出电路的计数器计算所分配的向上信号UP或向下信号DWN，并且分别生成阻抗代码并将这些代码发送到输出电路。即使在这种情况下，由计数器生成的阻抗代码也是通过上述的相等时滞的控制时钟来同步化的，并且将它们取出到相应的闩锁器中。因此，即使当在向上/向下信号U/DWN分配过程中出现延迟时，也能避免这种输出阻抗值发生变化的问题。
在这种结构中，提供了两组计数器，以生成对应P沟道和N沟道的各个阻抗代码。可以仅仅添加(2×2＝)4条信号线，以向计数器提供向上信号UP和向下信号DWN。因此，同布置用于发送十四个阻抗代码的信号线的情况比较起来，能够大大地减少导线的数目。正如在本实施例中所描述的那样，本实施例具有这样的特征，即，即使当进一步将阻抗代码增加为8位或8位以上时，也能够在这种分布向上信号UP和向下信号DWN的结构中用四条单独的信号线来完成信号供应。用这种方法减少经过芯片中心的导线数目也实现了因异质材料而造成接线损坏以及相对于导线数目而发生断路的概率的降低。
在图11中展示出了图10中所示的阻抗比较器的一个实施例的框图。本实施例基本上与图7的实施例相类似。外部电阻器RQ连接于外部端子ZQ。外部电阻器RQ与复本(replica)1串联相连。该复本1是与图3中所示的上拉一侧的输出缓冲区2相对应的电路。利用电压比较器VC1将电阻器RQ和复本1所划分的电压与由电阻器R生成的基准电压VDD/2进行比较，其中向上信号UP1或向下信号DWN1是从所述电压比较器VC1中产生并由计数器1来计数的。将计算出的输出作为反馈信号发送给复本1，这样就控制了阻抗。
将复本2设置成与复本1相同的结构，并且根据反馈信号来进行阻抗控制。复本2和复本3彼此直接相连。复本3是与图3中所示的下拉一侧的输出缓冲区相对应的电路。利用电压比较器VC2，将由复本2和复本3所划分的电压与由电阻器R生成的基准电压VDD/2进行比较，其中从所述电压比较器VC2中生成向上信号UP2或向下信号DWN2，并且由计数器2对其进行计数。将计算出的输出作为反馈信号发送给复本3，这样阻抗得到了控制。
把放置在最接近于阻抗比较器的位置处的计数器用作为将反馈信号发送到复本1、2和3的计数器1和2。在图10中所示的实施例中，使用对应于输出阻抗控制电路DQ-B的计数器来形成提供给阻抗比较器的复本1到3的反馈信号。在本实施例中，提供代码限幅器CLM1和CLM2。装配代码限幅器CLM1和CLM2来防止计数值增至恒定值或恒定值以上。
在图12中示出了根据本发明的半导体存储器的终端阻抗调节电路或控制电路的实施例的整体框图。介绍了同一幅图中示出的终端阻抗控制电路以及用来构成该阻抗控制电路的各个电路块(比如阻抗比较器、计数器等)，以便基本上与中心部分中的几何排列相符合，该中心部分对应于图9的半导体芯片上的中心焊板部分。也就是说，提供了与四组数据输入DIN-A至DIN-D相对应的终端电路，以及与两组地址/控制ADD/CON和时钟CLK相对应的终端电路。将地址/控制ADD/CON设置成在最远离阻抗比较器的端部提供的数据输入DIN-B和DIN-C。各组终端电路包括闩锁器和阻抗控制电路。
在本实施例中，在不直接向各个终端电路提供终端阻抗代码的情况下，将计数器(6位)设置得接近于各个终端电路和由阻抗比较器生成的向上/向下信号U/DWN。对应于终端电路的计数器计算已分布的向上信号UP或向下信号DWN，并且分别生成终端阻抗代码，并将这些终端阻抗代码发送给终端电路(阻抗控制电路)。利用上述的相等时滞的控制时钟将计数器所生成的阻抗代码同步化，并将这些阻抗代码取出传送到相应的闩锁器。因此，即使在分配向上/向下信号U/DWN过程发生延迟，也能避免输出阻抗值发生变化的问题。
即使是在这类结构中，也按照类似于输出阻抗控制的方式提供两组计数器来生成P沟道和N沟道的各阻抗代码。可以仅仅添加4(＝2×2)条信号线，来向计数器提供向上信号Up和向下信号DWN。因此，同布置信号线用于发送十二个阻抗代码的情况比较起来，能够大大地减少导线的数目。正如本实施例中所描述的那样，该实施例具有这样的特征，即使当将阻抗代码进一步增至7位或7位以上时，也能够仅通过这种发布向上信号UP和向下信号DWN结构中的四条单独的信号线来完成信号供应。
在本实施例中，与装配在中心中的地址/控制ADD/CON和时钟CLK相对应的终端电路可以使用终端阻抗代码来控制，该终端阻抗代码通过提供在两侧上的计数器生成。当采用这种结构时，装配在中心的计数器可以省略。在当前的结构中，将装配在中心的终端电路分成两个，继而又可以从两侧共用这两个终端电路，并给它们提供终端阻抗代码，该终端阻抗代码由除终端阻抗代码供应之外的任一计数器所生成。尽管正如本实施例中这样把计数器所生成的终端阻抗代码提供给了相应的终端电路，但是不用说，可以像在图7的实施例中那样提供代码移位电路，以生成将要提供给其相应终端电路的终端阻抗代码。
在图13展示了图12中所示的阻抗比较器的实施例的框图。本实施例类似于图7中所示的实施例。外部电阻器RT连接于外部端子ZT。外部电阻器RT和复本4串联相连。复本4是与图7所示的每个上拉终端电阻器402相对应的电路。利用电压比较器VC3，将由电阻器RT和复本4所划分的电压与由电阻器R生成的基准电压VDD/2进行比较，其中从所述电压比较器VC3中生成向上信号UP3或向下信号DWN3，并由计数器3对其进行计数。将被计数的输出作为反馈信号发送给复本4，所以其阻抗被控制。
将复本5设置成与复本4相同的结构，并且根据反馈信号来进行阻抗控制。复本5和复本6彼此直接相连。复本6为与图7所示的每个下拉终端电阻器403相对应的电路。利用电压比较器VC4，将由复本6和复本5所划分的电压与由电阻器R生成的基准电压VDD/2比较，其中从所述电压比较器VC4生成向上信号UP4或向下信号DWN4，并由计数器4对其进行计数。将被计数的输出作为反馈信号发送给复本6，所以其阻抗被控制。
如同将反馈信号发送给复本4、5和6的计数器3和4那样，使用设置在最接近于阻抗比较器的位置处的计数器。在图12中所示的实施例中，提供对应于终端电路DIN-D的计数器，用于形成提供给阻抗比较器的复本4至6的反馈信号。在本实施例中，提供了代码限幅器CLM3和CLM4。装配代码限幅器CLM3和CLM4来防止计数值增至恒定值或恒定值以上(或降低至恒定值或恒定值以下)。正如图7的实施例所描述的那样，可以在计数器3和4的输出部分提供代码移位电路，以生成将要提供给其相应终端电路的终端阻抗代码。
在图14中示出了根据本发明的半导体存储器的输出阻抗调节电路或控制电路的实施例的整体框图。对全部都在同一幅图中示出的输出阻抗控制电路以及用来构成该阻抗控制电路的各个电路块(比如阻抗比较器、计数器等等)作了说明，以便基本上与中心部分中的几何排列相符合，该中心部分对应于图9的半导体芯片上的中心焊盘部分。
在本实施例中，为了避免输出阻抗代码分配导线(output impedancecode distribution wirings)这一实质问题，在芯片中心部分的两端设置阻抗控制电路。换言之，在导线集中的芯片中心部分形成输出阻抗代码分配导线。将四组输出电路(输出阻抗控制电路)DQ-A、DQ-B、DQ-C和DQ-D划分成位于同一幅图中左下侧的输出电路DQ-A和DQ-D以及位于同一幅图中右上侧上的输出电路DQ-B和DQ-C。
对应于两组输出电路DQ-A与DQ-D和DQ-B与DQ-C分别提供阻抗控制电路。这两个阻抗控制电路分别都包括图10中所示的阻抗比较器和计数器。因此，提供7×2＝14条用于输出阻抗代码分配的导线，使之从阻抗控制电路延伸至各个输出电路(输出阻抗控制电路)。然而，这些导线不是用于跨越芯片中心部分(包括芯片中心部分在内)的导线。
对应于两个阻抗控制电路来提供焊盘ZQR和ZQL。这些焊盘ZQR和ZQL通过重分布导线(redistribution wirings)而彼此相互连接，所述重分布导线在同一幅图中由虚线表示。对这类重分布导线提供了用作外部端子的突点电极ZQ。举例来说，将重分布导线装配在倒装芯片(flip-chip)型半导体集成电路器件中。在当前的倒装芯片型半导体集成电路器件中，例如，重分布导线是其芯片的线路型(routedform)焊盘，连接于重分布导线的突点电极以阵列(面阵列(areaarray))形式设置在芯片表面上，并且按这种面阵列形式设置的突点电极从表面保护膜中露出。
因此，使用倒装芯片型半导体集成电路器件来促进衬底封装，使得扩大相邻突点电极之间的间隔，并且突点电极都与它们的印刷电路板的相应导线相连，从而使得安装板的使用具有宽的导线间隔和低成本。在这种倒装芯片型半导体集成电路器件中，突点电极是直接连接于印刷电路板的端子，只露出突点电极，并且用绝缘薄膜或保护膜来覆盖半导体芯片的焊盘。因此，突点电极就相当于外部连接端子，比如，诸如QFP之类的封装组件的引脚。
在本实施例的半导体集成电路器件中，上述这种电路元件和导线是在半导体芯片的一个主表面侧面上形成的。焊盘ZQL和ZQR都是由设置在导线顶层中的导线形成的。除焊盘ZQL和ZQR的开口之外，形成了与第一层相对应的有机绝缘薄膜。例如，有机绝缘薄膜是由聚酰亚胺构成的。提供重分布导线层以作为导电层，该导电层电连接在两个焊盘ZQL与ZQR之间，其中所述这两个焊盘是在半导体芯片的主表面侧面上形成的，并且该导电层是在与第一层相对应的有机绝缘薄膜上形成的，其中所述第一层由聚酰亚胺构成。除形成突点电极的开口之外，由这种重分布导线层的表面形成了与第二层相对应的有机绝缘薄膜。突点电极用作为外部端子ZQ。
在图15中示出了根据本发明的半导体存储器的终端阻抗调节电路或控制电路的实施例的整体框图。本实施例示出了对图12的修改。从垂直与水平方向上来看，把与四组数据输入DIN-A至DIN-D相对应的四组终端电路，以及与四组地址/控制ADD/CON和一个时钟CLK相对应的终端电路划分成两个组，并且分别给这两个组提供阻抗控制电路。将与位于芯片中心附近左侧的四组地址/控制ADD/CON和一个时钟CLK相对应的终端电路配置成一个组，并且给这个组提供阻抗控制电路。
这三个阻抗控制电路中的每一个都包括图13中所示的阻抗比较器和计数器。因此，提供(6×2＝)12条阻抗代码分配导线，以从阻抗控制电路延伸到各个输出电路(终端阻抗控制电路)。然而，这些导线不是跨越芯片中心部分(包括中心部分在内)的导线。与三个阻抗控制电路相对应地提供焊盘ZTR、ZTL和ZTC。这些焊盘ZTR、ZTL和ZTC通过重分布导线而彼此相互连接，与图14的实施例相类似，所述重分布导线是由同一幅图中的虚线表示的。相对于这类重分布导线来装配用作为外部端子的突点电极ZT。
在本实施例中，与装配在中心位置的地址/控制ADD/CON和时钟CLK相对应的终端电路，可以利用设置在两侧的阻抗控制电路所生成的阻抗代码来控制。当采用这种结构时，设置在中心处的阻抗控制电路和与之相对应的焊盘ZTC都可以省略。将装配在中心处的终端电路划分成两个，继而被装配在两侧的阻抗控制电路共用，并且除终端阻抗代码供应以外给它们提供任一阻抗控制电路所生成的阻抗代码。
在图16中示出了根据本发明的半导体存储器的输出阻抗调节电路或控制电路的实施例的整体框图。图中示出了阻抗控制电路以及构成该阻抗控制电路的各个电路块(比如阻抗比较器、计数器等)，这些全部在同一幅图中示出，以基本上与在图9的半导体芯片上的对应于中心焊盘部分的中心部分的几何排列相符合。
在本实施例中，按7位一组7位一组地设置P沟道和N沟道的代码，这些代码是由图14中所示的这类阻抗控制电路生成的，并且由编码器将这些代码转换成串行数据，然后通过两条阻抗分布导线发送给与四组输出电路(输出阻抗控制电路)DQ-A、DQ-B、DQ-C和DQ-D相关联的译码器。对于P沟道和N沟道，各个译码器将串行数据转换成7位一组并行数据集，然后发送给阻抗控制电路。
在图17中示出了表示根据本发明的半导体集成电路器件的输出阻抗调节电路或控制电路的实施例的整体框图。尽管未作限制，但是本实施例是为例如微处理器等这样的半导体集成电路器件而设计的。对应于置于半导体芯片上的外围部分焊盘而提供输出电路(输出阻抗控制电路)，所述半导体芯片由微处理器等等构成。提供计数器以与三组输出电路(输出阻抗控制电路)相关联，所述输出电路示意性地显示在同一幅图中。
在本实施例中，不直接将阻抗代码提供给各个输出电路，计数器(7位)设置在接近于上述各个输出电路的地方，并且将阻抗比较器所生成的向上/向下信号U/DWN发布给各计数器。对应于输出电路的计数器计算已发布的向上信号UP或向下信号DWN，并且分别生成阻抗代码，并将这些阻抗代码发送给相应的输出电路。在这种结构中，装配两组计数器以生成对应P沟道和N沟道的各个阻抗代码。可以仅仅添加(2×2＝)4条信号线来向计数器提供向上信号Up和向下信号DWN。因此，同布置信号线用于发送十四个阻抗代码的情况比较起来，能够大大地减少导线的数目。
在图18中示出了根据本发明的半导体存储器的阻抗调节电路或控制电路的实施例的整体框图。在本实施例中，共同示出了输出阻抗控制和终端阻抗控制。在本实施例中，作为连接于上述外部端子的电阻性元件RQ和RT的替代方案，由内部装配的熔丝FUSE1和FUSE2设置阻抗代码。采用JTAG以将阻抗代码设置成最佳值。在图18和图19中，用粗线来表示连接于输入/输出阻抗控制电路和输出通过速率控制电路的大量导线(比如7×2条和6×2条)，并且它们类似于图10中所示的实施例中所采用的方案。
设置测试模式，并且从测试终端输入输出阻抗控制码和终端阻抗控制码。在利用适当的测量电路等来测量输出阻抗和终端阻抗的同时，检测输出阻抗控制码和终端阻抗控制码，从中可以获得期望的输出和终端阻抗，并且相应地切断熔丝FUSE1和FUSE2。
选择器1在由JTAG设置的输出阻抗控制码与设置到熔丝FUSE1的输出阻抗控制码之间执行切换，并且上述编码操作将用于P沟道和N沟道的设置为7位一组的代码转换成串行数据，并且通过两条阻抗代码分配导线将所述串行数据发送给译码器1，该译码器1是对应于四组输出电路(输出阻抗控制电路)DQ-A、DQ-B、DQ-C和DQ-D而装配的。译码器1分别将将串行数据转换成设置为7位一组的用于P沟道和N沟道的并行数据，从而设置输出阻抗。
选择器2执行在由JTAG设置的终端阻抗控制码与设置为熔丝FUSE2的终端阻抗控制码之间切换，并且通过上述编码操作，将用于P沟道和N沟道的设置为6位一组的代码转换成串行数据，并且通过两条阻抗代码分配导线，将所述串行数据发送给译码器2，装配所述译码器2对应于八组输入电路(终端阻抗控制电路)DQ-A、DQ-B、DQ-C、DQ-D、ADD/CON和一个时钟输入电路CLK。译码器2分别将用于P沟道和N沟道将串行数据转换成设置为6位一组的并行数据，从而设置输出阻抗。
在图19中示出了根据本发明的半导体存储器的通过速率控制电路的实施例的整体框图。在本实施例中，以类似于图18的实施例的方式使用JTAG，从而将通过速率设置成最佳值。设置测试模式，并且从测试端子输入通过速率控制码。在利用适当的测量电路等来测量通过速率的同时，检测通过速率控制码，从通过速率控制码中获得期望的通过速率的输出，并且相应地切断熔丝FUSE3。
选择器3执行在由JTAG设置的通过速率控制码与设置为熔丝FUSE3的通过速率控制码之间切换，并且如图6所示，上述这种编码操作将通过代码JSR<0>至<18>的全部20位代码以及使能信号转换成串行数据，并且通过一个通过速率代码分配导线，将所述串行数据发送给译码器4，该译码器4是对应于四组输出电路(输出阻抗控制电路)DQ-A、DQ-B、DQ-C和DQ-D而设置的。译码器4分别将所述串行数据转换成20位的并行数据，以设置输出通过速率。
在图20中示出了表示阻抗比较器的实施例的框图。在本实施例中，如上所述电阻性元件RQ连接于上述外部端子，并且有选择地使用内部形成的电阻器RRQ。上述JTAG用于这种选择操作，并且用于设置内部电阻器RRQ的阻抗值。根据发自JTAG的控制信号JRRGSREL来控制选择器1，由此执行在外部电阻器RQ与内部电阻器RRQ之间变换。
例如，利用开放式检测电路来检测端子ZQ的高阻抗，从而形成控制信号RRGSEL，以此作为使用信号JRRGSEL的替代信号。根据控制信号来控制选择器1以执行供在外部电阻器RQ与内部电阻器RRQ之间的切换。因此，装配选择器2来选择要么使用发自上述JTAG的控制信号JRRGSEL，或者使用由开放式检测电路生成的控制信号RRGSEL。选择器2能够采取各种不同的实施例，比如一个在制造时根据掩模等来选择任一信号的实施例，一个根据熔丝的切断来选择任一信号的实施例，或者一个从外部端子提供任一信号的实施例，等等。
正如在所述同一幅图中所示的那样，开放式检测电路可以包括检测计数器1的计数输出以作为与复本1的最大值相对应的计数值的电路。也就是说，在外部端子RQ不连接于外部端子ZQ的状态(高阻态)下，电压比较器VC1增加复本1的阻抗值，并且继续输出向上信号UP以达到中间电压VDD/2。由此，达到最大值。在当前的结构中，在没有外部电阻器RQ连接于端子ZQ的状态下，对应于装配在内部电路中的电阻器RRQ，自动地调节或控制输出阻抗。
例如，提供来自于JTAG的4位信号JRQTRIM(n4：0)以设置内部电阻器RRQ的阻抗值。信号JRQTRIM(n4：0)用于检测这样一种代码，即以类似于图18中所示的输出阻抗控制和终端阻抗控制的方式，从由JTAG输入的阻抗值设置代码中获得期望的阻抗值。本实施例在结构上类似于图11中所示的实施例。
在图21中示出了说明电压比较器VC和限幅器CLM的实施例的电路图。电压比较器VC包括：从输出端子out输出向上信号UP的电路，以及从输出端子out输出向下信号DWN的电路。这些电路彼此配置相似。正如在用于形成向上信号的电路中示意性示出的那样，从采用N沟道型差动MOSFET的单端差动放大器电路A1和A2中获得的差动输出被输入到采用P沟道型差动MOSFET的单端差动放大器电路A3，由此而形成输出信号UP。每一个都具有差动放大器电路A1至A3的这两个电压比较电路共同使用提供有分压的输入端子QCMP。分别将上述这种复本形成的分压提供给用于形成向上信号UP的电路和用于形成向下信号DWN的电路。
限幅器CLM接收在门电路处计数器传递来的输出信号，并且当计数器的计数值达到小于或等于预定最小值时，阻止向下信号DWN发送到相对应的计数器，而当计数值达到小于或等于预定最大值时，阻止向上信号UP发送到相应的计数器，由此来限制每个阻抗控制码落入预定值范围内。可以与开放式检测电路一起共用限幅器CLM。也就是说，用于控制向上信号UP的发送的信号可以用作为开放式检测信号。
在图22中示出了计数器的实施例的电路图。对于这个电路，示意性示出了等效于上述这种7位或6位计数器的其中一位的电路。闩锁器FF1和FF2的主/从触发电路响应于向上信号UPT和向下信号DNT，控制与时钟CKB同步的输入输出信号到输入一侧的反馈，由此来执行+1的向上操作或-1的向下操作。将输出信号DNA传送给下一位的向下输入DNT，并且将输出信号UPA发送给下一位的向上输入UPT。输出OUT用作阻抗调节或控制码。
图23示出了说明根据本发明的输出阻抗控制器的实施例的框图。示意性示出了用于数据输出和数据选通脉冲输出的双向电路。将从计数器或译码器那里输出的对应P沟道的阻抗控制码DQ-P(6：0)和对应N沟道的阻抗控制码DQ-N(6：0)取出到第一寄存器R1。对第一寄存器R1提供通过将时钟脉冲CLK分成1/16而获得的脉冲。因此，在等于来自外部端子的时钟CLK的1/16一个周期中，阻抗控制码DQ-P(6：0)和DQ-N(6：0)暂时保存在其相应的第一寄存器R1中。
由于数据选通信号CQ是不考虑存储器操作的读和写而输出的脉冲，因此它以稳定的状态输出。如图24中的时序图所示，分别从时钟脉冲CLK偏移半个周期的计钟脉冲P-CLK和N-CLK由数据选通信号CQ生成，以防止因输出阻抗的改变而出现的噪声，并且将对应P沟道的阻抗控制码DQ-F(6：0)和对应N沟道的阻抗控制码DQ-N(6：0)引入到它们相应的第二寄存器，借此来执行对各个输出阻抗的调节。
将第二寄存器R2的输出信号和选通信号CQ通过具有逻辑电路的预备缓冲区DQPB发送给输出电路DOB。用作虚设电路的输入电路DIN和终端电路连接于外部端子CQ，用于数据选通，以形成数据输出电路的等效电路。同样，即使是在数据输出电路情况下，第二寄存器R2的输出信号和数据DO通过具有逻辑电路的预备缓冲区DQPB发送给输出电路DOB。在外部端子DQ处装配输入电路DIN和终端电路，其中数据的输出电路DOB连接于所述外部端子DQ。
在上面的结构中，随着提供以输出高电平数据选通信号CQ时标，将对应N沟道的阻抗控制码DQ-N(6：0)引入到与设置了时标的N-CLK的上升沿同步的相应第二寄存器R2，以输出高电平数据选通信号CQ，从而实现了对N沟道MOSFET(nMOS)(输出MOSFET的切换)的输出阻抗的控制。对于输出具有半周期延迟的低电平数据选通信号CQ的所设置的时标，在相应的第二寄存器R2中，与P-CLK的上升沿相同步地获取对应P沟道的阻抗控制码DQ-P(6：0)，从而执行对P沟道MOSFET(pMOS)的输出阻抗的控制(切换的改变)。这样，由于当输出MOSFET(nMOS)或(pMOS)处于截止状态时实现了对输出阻抗的控制，因而在输出的数据选通信号CQ中没有出现噪声。
由于数据输出操作仅仅是在用于存储器操作的读取时执行的，因此利用输出使能信号OE来产生将要传送给相应的第二寄存器R2的时钟脉冲P-CLK和N-CLK。也就是说，如图24的时序图所示，当输出DQ处于NOP(无操作)/写模式下的高阻抗Hi-z时，产生时钟脉冲P-CLK和N-CLK，并且将对应N沟道的阻抗控制码DQ-N(6：0)引入到与N-CLK的上升沿同步的相应的第二寄存器R2，从而实现了对N沟道MOSFET(nMOS)的输出阻抗的控制(改变)。在与P-CLK的上升沿同步的情况下，在相应的第二寄存器R2中获取对应P沟道的阻抗控制码DQ-P(6：0)，从而实现了对P沟道MOSFET(pMOS)的输出阻抗的控制(改变)。因此，由于输出阻抗的控制(改变)不是对于读操作来执行的，因此在数据输出信号DQ中没有出现噪声。
在图25中示出了根据本发明的输出阻抗控制器的实施例的框图。本实施例包括对图23中所示的实施例的修改。按照类似于上述数据输出的情况下的方式，甚至与上述数据选通脉冲输出的情况下的方式类似，利用输出使能信号OE来产生将要发送给第二寄存器R2的时钟脉冲P-CLK和N-CLK。由此，利用同图26的时序图中所示的数据输出电路一样的方式，实现对输出阻抗的控制。
在像同步SRAM这样的超高速LSI当中，数据选通信号CQ与数据输出DQ之间的跟踪特性变得重要。考虑到跟踪特性，将用于控制(改变)数据选通信号CQ的更新输出阻抗的定时与数据输出DQ的定时相等。如同在产生CLK的电路1和2中，利用与相对于数据选通信号CQ来使用数据输出DQ时所采用的时钟脉冲相同的时钟脉冲P-CLK和N-CLK，来实现具有相同次数、相同定时的数据选通信号与数据输出(CQ/DQ)之间的阻抗切换。考虑到在对上述数据选通信号CQ的输出阻抗的控制过程中产生的噪声(更新噪声)，在P沟道MOSFET和N沟道MOSFET彼此相差半个周期的同时，执行阻抗控制，即阻抗变换。由此，可以消除在更新时的噪声影响，并实现令人满意的CQ/DQ跟踪特性。
在图27中示出了根据本发明的输入端子控制器的实施例的框图。本实施例针对连接于DQ端子的终端电路。诸如图23或25中所示的数据输出电路DOB、数据输入电路DIN和DIN终端电路都连接于DQ端子。将两者皆从计数器或译码器输出的对应P沟道的阻抗控制码DIN-P(5：0)和对应N沟道的阻抗控制码DIN-N(5：0)引入到它们相对应的第一寄存器R1中。例如，给第一寄存器R1提供通过将时钟脉冲CLK分成1/16而获得的脉冲。因此，在一个周期内，将阻抗控制码DIN-P(5：0)和DIN-N(5：0)暂时保存在其相应的第一寄存器R1中，所述周期等于来自于外部端子的时钟CLK的1/16。
由于数据输入操作仅仅是对用于存储器操作的写操作来执行的，因此由CLK产生电路通过使用写标志WF来产生将要发送给第二寄存器R2的时钟脉冲U-CLK1。也就是说，如图29的时序图所示，形成W+1的定时信号(写+1个周期)，并且产生了不包括其周期在内的时钟脉冲U-CLKI。其结果是，连接于DQ端子的终端电路按照如下方式进行操作。当将DQ端子设置于输出高阻抗Hi-Z，并且在数据输出操作DQ0和DQ1的情况下，与U-CLK1的上升定时t1相同步地将阻抗控制码DIN-P(5：0)和DIN-N(5：0)引入到它们相应的第二寄存器R2中，因此实现了终端阻抗的控制(改变)。输出使能信号OE控制预备缓冲区，以使端子MOSFET变成截止状态。
由此，对相对于输入/输出数据端子DQ的输入端子处的阻抗控制码DIN-P(5：0)和DIN-N(5：0)的更新，是以输出高阻抗Hi-z或者是在数据输出(读取)时执行的。也就是说，阻抗控制码DIN-P(5：0)和DIN-N(5：0)的更新不是对于SRAM的写入来执行的，其中在所述SRAM中执行数据的输入。在本实施例中，利用上述写标志WF来形成W+1周期信号，从而实现与SRAM的技术规范相关联的写等待时间1。由此，就可以消除在输入端子处的阻抗控制码DIN-P(5：0)和DIN-N(5：0)的更新噪声的影响，以便在该数据输入端输入数据。一旦输出数据，就利用输出使能信号OE将终端电路的MOSFET分别设置成截止状态。
在图28中示出了说明根据本发明的输入端子控制器的实施例的框图。本实施例针对连接于ADD/CON(地址/控制)端子和CK(CLK)端子的终端电路。来说，在时标t2处，处理或者执行在关于地址/控制信号输入端子处的阻抗控制码DIN-P(5：0)和DIN-N(5：0)，在该时标t2处，地址/控制信号的输入处于无效状态，如同图29的时序图所示。当到SRAM的地址/控制信号的输入和写数据的输入处于无效状态时，处理或执行关于时钟信号CK(/CK)的输入端子处的阻抗控制码DIN-P(5：0)和DIN-N(5：0)。
当获取了地址/控制信号和数据信号时，对于来说，不执行对关于地址/控制和时钟信号的输入端子处的阻抗控制码DIN-P(5：0)和DIN-N(5：0)的更新。因此，CLK产生电路利用延迟电路DL来产生一个时钟脉冲U-CLK2，并且将该时钟脉冲发送给相应的第二寄存器R2，其中执行对阻抗控制码DIN-P(5：0)和DIN-N(5：0)的获取。由于这样的结构，在获取地址/控制和数据信号时，在连接地址/控制和时钟信号的端子处的阻抗控制代码DIN-P(5：0)和DIN-N(5：0)的更新噪声的影响可以被消除。在不使用CLK产生电路和第二寄存器的情况下，通过利用直接从1/16划分(division)电路中输出的时钟信号来产生时钟脉冲U-CLK2执行更新是可行的。
尽管已经这里通过特定示例性实施例的方式描述了本发明，但是本申请不限于这种示例性的实施例。对于本领域的技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，根据这里所公开的内容可以对本发明作出各种改变或修改。例如，提供用于关断完全终端电阻电路的模式是可行的。由此，能够抑制低频操作和燃烧式(on-bum-in)操作等等的功耗增长。本发明能够广泛用于除半导体存储器之外的各种半导体集成电路器件之中。
在本发明中，可以提供多组电路，每一组电路都通过使用与连接于外部端子的电阻性元件相关联的阻抗控制电路来生成阻抗代码，并且其中阻抗随着这样的阻抗代码而变化。阻抗控制电路包括：等效于电阻性元件的阻抗比较器和多组电路，它执行与每个复制电路进行的阻抗比较，由此来形成提高阻抗的向上信号和降低阻抗的向下信号。在接近于所述多组电路的地方装配计数器，从而响应于向上信号和向下信号而生成阻抗代码。这样，就可以减少穿过芯片中心部分的导线的数目，并且也可以降低因异质材料而造成的电线损坏炸故障和关于导线数目发生断路的概率。
第一阻抗电路和第二阻抗电路，它们中的每一个都根据阻抗代码而变化，除中心部分外，所述阻抗电路部分地装配了半导体芯片。分别形成等效于第一电阻性元件和第一阻抗电路的第一电路和第二电路，并且执行与复制电路进行的阻抗比较，从而向第一和第二阻抗电路提供阻抗代码。外部端子以及第一和第二电路通过重分布导线而彼此相连。这样，就可以减少穿过芯片中心部分的导线的数目，并且也可以降低因异质材料而造成的电线损坏故障和相对于导线数目发生断路的概率。
阻抗控制电路生成与连接于外部端子的电阻性元件相关联的阻抗代码，并且将所述阻抗代码转换成串行数据，并将所述串行数据传送给多组阻抗电路，所述阻抗电路中的每一个都会改变阻抗。多组阻抗电路由所述串行数据再生阻抗代码。因此，能够减少穿过芯片中心部分的导线的数目，并且也能够降低因异质材料而造成的电线损坏故障和关于导线数目而发生断路的概率。

Claims (16)

1、一种半导体集成电路器件，包括：
多组输出电路，其中的每一个组都根据第一阻抗代码而变化输出阻抗；和
第一阻抗控制电路，它生成与连接于外部端子的第一电阻性元件相关联的第一阻抗代码，该第一阻抗控制电路包括：第一阻抗比较器，它具有阻抗至少等于第一电阻性元件的复制电路，并且该第一阻抗比较器执行与每个复制电路进行的阻抗比较，以形成增高输出阻抗的第一信号和降低输出阻抗的第二信号中的至少一个；以及第一计数器，其响应于第一信号增加计数值，并且响应于第二信号降低计数值，以生成阻抗代码，
其中多个第一计数器中的每一个基本上都排列在接近于多组输出电路中单个组的位置上，并且
其中将由第一阻抗比较器生成的第一信号和第二信号提供给多个第一计数器。
2、一种半导体集成电路器件，包括：
多个第一输出电路和第二输出电路，它们中的每一个都根据第一阻抗代码而变化输出阻抗，所述多个第一输出电路和第二输出电路横跨半导体芯片(除半该导体芯片的中心部分之外)而被分割；和
第一阻抗控制电路，其生成与连接于外部端子的第一电阻性元件相关联的第一阻抗代码，
其中第一阻抗控制电路包括第一电路和第二电路，
其中第一电路包括阻抗至少等于第一电阻性元件和每一个第一输出电路的复制电路，并且执行与每个复制电路进行的阻抗比较，以向每一个第一输出电路提供第一阻抗代码，
其中第二电路包括阻抗至少等于第一电阻性元件和每一个第二输出电路的复制电路，并且执行与每个复制电路进行的阻抗比较，以向每一个第二输出电路提供第一阻抗代码，并且
其中外部端子以及第一和第二电路彼此通过重分布导线而相连。
3、一种半导体集成电路器件，包括：
多组输出电路，其中的每一个组都根据第一阻抗代码而变化输出阻抗；和
第一阻抗控制电路，它生成与连接于外部端子的第一电阻性元件相关联的第一阻抗代码，
其中第一阻抗控制电路包括一个编码器，用于将第一阻抗代码转换成串行数据，并且
其中多组输出电路中的每一组都包括一个译码器，该译码器响应于所述串行数据再生第一阻抗代码。
4、根据权利要求3所述的半导体集成电路器件，其中：第一阻抗控制电路包括：第一阻抗比较器，它包括阻抗等于第一电阻性元件和每个输出电路的复制电路，并且执行与每个复制电路进行的阻抗比较，以形成增高输出阻抗的第一信号和降低输出阻抗的第二信号；以及第一计数器，它响应于第一信号增加计数值，并且响应于第二信号降低计数值，从而生成阻抗代码。
5、根据权利要求3所述的半导体集成电路器件，其中每个输出电路都能够根据通过速率代码来控制通过速率。
6、根据权利要求3所述的半导体集成电路器件，其中多组输出电路分别包括闩锁器，并且其中第一阻抗代码的获取是由每个闩锁器根据时钟脉冲来执行的，并且其中彼此同步地执行对各个输出电路的输出阻抗的控制。
7、根据权利要求6所述的半导体集成电路器件，
其中所述闩锁器包括第一和第二闩锁器，
其中第一闩锁器与通过划分来自于外部端子的时钟脉冲而生成的脉冲同步地获取第一阻抗代码，并且
其中第二闩锁器与时钟脉冲同步地获取第一闩锁器的输出信号。
8、根据权利要求7所述的半导体集成电路器件，
其中所述多组输出电路分别包括多个用于数据输出的数据输出电路和数据选通脉冲输出电路，并且
其中根据用于指定输出操作的控制信号有选择地将时钟脉冲提供给对应于数据输出电路的第二闩锁器。
9、根据权利要求8所述的半导体集成电路器件，其中：根据由控制信号和时钟脉冲生成的定时脉冲，对应于每个数据选通输出电路的第二闩锁器获取对应P沟道的第一个阻抗代码，并且利用数据选通信号的高电平发送定时，来获取对应N沟道的第一阻抗代码。
10、一种半导体集成电路器件，包括：
对应于多个外部输入端子的多组终端电路，在所述外部输入端子处执行多个信号输入，并且这些多组终端电路中的每一个都根据第二阻抗代码来改变终端阻抗；和
第二阻抗控制电路，它生成与连接于外部端子的第二电阻性元件相关联的第二阻抗代码，
其中所述第二阻抗控制电路包括：第二阻抗比较器，它具有阻抗等于第二电阻性元件和每个终端电路的复制电路，并且执行与每个复制电路进行的阻抗比较，以形成增高终端阻抗的第三信号和降低终端阻抗的第四信号；以及第二计数器，它响应于第三信号增加计数值，并且响应于第四信号降低计数值，从而生成第二阻抗代码，
其中多个第二计数器分别都排列在基本上接近于相应的多组终端电路的位置，并且
其中所述第三信号和第四信号是由第二阻抗比较器生成的，并且被提供给多个第二计数器。
11、一种半导体集成电路器件，包括：
多组终端电路，对应于外部输入端子来装配它们中的每一组，在所述外部输入端子处执行信号输入，并且它们中的每一组都根据第二阻抗代码来改变终端阻抗；和
第二阻抗控制电路，它生成与连接于外部端子的第二电阻性元件相关联的第二阻抗代码，
其中所述第二阻抗控制电路包括对应于多组终端电路的多个控制电路，并且其中所述多个控制电路具有等于第二电阻性元件和终端电路的阻抗，并且其中所述多个控制电路执行与多个复制电路所提供的阻抗进行的阻抗比较，以向与各组终端电路中的每一组相对应的终端电路提供第二阻抗代码，并且
其中所述外部端子和多个控制电路通过重分布导线相连。
12、一种半导体集成电路器件，包括：
多组终端电路，对应于外部输入端子来装配它们中的每一组，在所述外部输入端子处执行信号输入，并且它们中的每一个都根据第二阻抗代码来改变终端阻抗；和
第二阻抗控制电路，它生成与连接于外部端子的第二电阻性元件相关联的第二阻抗代码，
其中第二阻抗控制电路包括一个编码器，它将第二阻抗代码转换成串行数据，并且
其中所述多组终端电路分别都包括译码器，这些译码器中的每一个都响应于串行数据来再生第二阻抗代码。
13、根据权利要求12所述的半导体集成电路器件，其中所述第二阻抗控制电路包括：第二阻抗比较器，它具有阻抗基本上等于第二电阻性元件和每个终端电路的复制电路，并且它执行与每个复制电路进行的阻抗比较，以形成增高终端阻抗的第三信号和降低终端阻抗的第四信号；以及第二计数器，其响应于第三信号增加计数值，而响应于第四信号降低计数值，从而生成第二阻抗代码。
14、根据权利要求12所述的半导体集成电路器件，其中所述多组终端电路分别都包括闩锁器，并且第二阻抗代码的获取是由每个闩锁器根据时钟脉冲来执行的，并且其中同步地执行对各个终端电路的阻抗的控制。
15、根据权利要求14所述的半导体集成电路器件，
其中所述闩锁器包括第三和第四闩锁器，
其中所述第三闩锁器与一种脉冲同步地获取第二阻抗代码，以用于执行阻抗控制，所述脉冲是通过把时钟脉冲分成每个周期而形成的，并且
其中所述第四闩锁器与根据时钟脉冲形成的脉冲同步地获取第三闩锁器的输出信号。
16、根据权利要求15所述的半导体集成电路器件，其中每个复制电路都根据由相应的计数器生成的阻抗代码来控制阻抗，所述计数器位于接近于所述复制电路处。
CNA2004100716075A 2003-07-15 2004-07-15 半导体集成电路器件 Pending CN1578143A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003274771A JP4201128B2 (ja) 2003-07-15 2003-07-15 半導体集積回路装置
JP2003274771 2003-07-15

Publications (1)

Publication Number Publication Date
CN1578143A true CN1578143A (zh) 2005-02-09

Family

ID=34056089

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100716075A Pending CN1578143A (zh) 2003-07-15 2004-07-15 半导体集成电路器件

Country Status (5)

Country Link
US (2) US7038486B2 (zh)
JP (1) JP4201128B2 (zh)
KR (1) KR20050008501A (zh)
CN (1) CN1578143A (zh)
TW (1) TW200514351A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1968014B (zh) * 2005-10-17 2010-05-19 尔必达存储器股份有限公司 校准电路和备有校准电路的半导体装置
US7868713B2 (en) 2007-03-19 2011-01-11 Innocom Technology (Shenzhen) Co., Ltd. Impedance matching circuit and impedance matching system employing the impedance matching circuit
CN101272134B (zh) * 2007-03-23 2011-08-31 群康科技(深圳)有限公司 阻抗匹配电路、阻抗匹配方法和个人电脑
CN106486171A (zh) * 2015-09-01 2017-03-08 桑迪士克科技有限责任公司 用于阻抗校准的搜索
CN107767899A (zh) * 2016-08-16 2018-03-06 爱思开海力士有限公司 半导体器件、半导体系统及其方法
CN110070905A (zh) * 2018-01-22 2019-07-30 长鑫存储技术有限公司 半导体存储器件的检测电路及检测方法
CN113838495A (zh) * 2020-06-23 2021-12-24 爱思开海力士有限公司 半导体装置及其操作方法

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
KR100610007B1 (ko) * 2004-06-14 2006-08-08 삼성전자주식회사 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
US7746096B1 (en) * 2004-08-03 2010-06-29 Cypress Semiconductor Corporation Impedance buffer and method
US7961000B1 (en) * 2004-09-01 2011-06-14 Cypress Semiconductor Corporation Impedance matching circuit and method
DE102004044422B3 (de) * 2004-09-14 2006-03-30 Infineon Technologies Ag Kalibrierungsschaltung für eine Treibersteuerschaltung und Treibersteuerschaltung
KR100703728B1 (ko) * 2005-01-11 2007-04-05 삼성전자주식회사 전자 기기
US7613237B1 (en) * 2005-01-13 2009-11-03 Advanced Micro Devices, Inc. Built-in test feature to facilitate system level stress testing of a high-speed serial link that uses a forwarding clock
JP4159553B2 (ja) * 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
US7167020B2 (en) * 2005-01-20 2007-01-23 Hewlett-Packard Development Company, L.P. Apparatus and method of tuning a digitally controlled input/output driver
US7221193B1 (en) * 2005-01-20 2007-05-22 Altera Corporation On-chip termination with calibrated driver strength
JP2006270331A (ja) * 2005-03-23 2006-10-05 Nec Corp インピーダンス調整回路及び集積回路装置
KR100575006B1 (ko) * 2005-04-12 2006-04-28 삼성전자주식회사 Ｏｃｄ 회로와 ｏｄｔ 회로를 제어할 수 있는 반도체 장치및 제어 방법
JP2007006277A (ja) * 2005-06-24 2007-01-11 Nec Electronics Corp インピーダンス制御回路およびインピーダンス制御方法
US7391221B2 (en) * 2005-06-24 2008-06-24 Hewlett-Packard Development Company, L.P. On-die impedance calibration
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
US7626416B2 (en) * 2005-12-12 2009-12-01 Micron Technology, Inc. Method and apparatus for high resolution ZQ calibration
JP2007208785A (ja) * 2006-02-03 2007-08-16 Alps Electric Co Ltd スプリッタ回路
KR100738961B1 (ko) * 2006-02-22 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 출력 드라이빙 장치
JP5527918B2 (ja) 2006-03-28 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体集積回路装置及びその試験方法
US7420386B2 (en) * 2006-04-06 2008-09-02 Altera Corporation Techniques for providing flexible on-chip termination control on integrated circuits
US7417452B1 (en) * 2006-08-05 2008-08-26 Altera Corporation Techniques for providing adjustable on-chip termination impedance
US7423450B2 (en) * 2006-08-22 2008-09-09 Altera Corporation Techniques for providing calibrated on-chip termination impedance
JP4159587B2 (ja) * 2006-08-29 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置
JP4205744B2 (ja) * 2006-08-29 2009-01-07 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、半導体装置の出力特性調整方法
JP2008072460A (ja) 2006-09-14 2008-03-27 Renesas Technology Corp 半導体装置およびインピーダンス調整方法
KR100772533B1 (ko) 2006-09-27 2007-11-01 주식회사 하이닉스반도체 온 다이 터미네이션 회로 및 그의 구동 방법
JP4891029B2 (ja) * 2006-11-02 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路
KR100808598B1 (ko) 2006-12-27 2008-03-03 주식회사 하이닉스반도체 데이타 출력 드라이버
US7443193B1 (en) 2006-12-30 2008-10-28 Altera Corporation Techniques for providing calibrated parallel on-chip termination impedance
US7642809B2 (en) * 2007-02-06 2010-01-05 Rapid Bridge Llc Die apparatus having configurable input/output and control method thereof
KR100862316B1 (ko) * 2007-03-08 2008-10-13 주식회사 하이닉스반도체 반도체 메모리장치, 반도체 메모리장치의 ｚｑ캘리브래이션동작 제어회로 및 반도체 메모리장치의 ｚｑ캘리브래이션방법
KR100821585B1 (ko) * 2007-03-12 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 온 다이 터미네이션 회로
JP5495477B2 (ja) * 2007-04-23 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 出力インピーダンス調節回路を備えた半導体装置及び出力インピーダンスの試験方法
JP4934522B2 (ja) * 2007-06-22 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
KR100861373B1 (ko) * 2007-06-27 2008-10-02 주식회사 하이닉스반도체 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치
KR100861308B1 (ko) 2007-06-29 2008-10-01 주식회사 하이닉스반도체 온 다이 터미네이션 장치
US8040164B2 (en) * 2007-09-27 2011-10-18 Cypress Semiconductor Corporation Circuits and methods for programming integrated circuit input and output impedances
JP4966803B2 (ja) * 2007-09-28 2012-07-04 株式会社日立製作所 半導体回路およびそれを用いた計算機ならびに通信装置
KR100863535B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
JP5059580B2 (ja) * 2007-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 終端回路
JP5006231B2 (ja) * 2008-02-26 2012-08-22 ルネサスエレクトロニクス株式会社 インピーダンス調整回路
US20090248945A1 (en) * 2008-03-31 2009-10-01 Navindra Navaratnam Noise reducing methods and circuits
JP5157607B2 (ja) 2008-04-11 2013-03-06 日本電気株式会社 半導体装置及び半導体装置のインピーダンス調整方法
JP5675035B2 (ja) * 2008-05-22 2015-02-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． Ｚｑキャリブレーション回路
US7919986B2 (en) * 2008-08-21 2011-04-05 Texas Instruments Incorporated Power up biasing in a system having multiple input biasing modes
JP5584401B2 (ja) * 2008-08-23 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備えるデータ処理システム
KR20100043971A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 출력신호의 전압 스윙을 조절할 수 있는 출력 회로, 이를 포함하는 반도체 장치, 및 반도체 장치들을 포함하는 통신 시스템
JP2010219751A (ja) 2009-03-16 2010-09-30 Elpida Memory Inc 半導体装置
US7940079B2 (en) * 2009-03-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for providing impedance of driver to drive data
US8253440B2 (en) * 2009-08-31 2012-08-28 Intel Corporation Methods and systems to calibrate push-pull drivers
JP2011101143A (ja) * 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置及びそのシステムとキャリブレーション方法
US7973553B1 (en) * 2010-03-11 2011-07-05 Altera Corporation Techniques for on-chip termination
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
KR101138834B1 (ko) * 2010-05-25 2012-05-10 에스케이하이닉스 주식회사 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치, 터미네이션 임피던스 값 설정방법
JP2012049838A (ja) * 2010-08-27 2012-03-08 Elpida Memory Inc 半導体装置およびその特性調整方法
KR101166643B1 (ko) * 2010-09-07 2012-07-23 에스케이하이닉스 주식회사 데이터 출력 회로
KR101086884B1 (ko) * 2010-09-30 2011-11-25 주식회사 하이닉스반도체 임피던스 제어신호 발생 회로 및 반도체 회로의 임피던스 제어 방법
JP5618772B2 (ja) * 2010-11-11 2014-11-05 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5512498B2 (ja) * 2010-11-29 2014-06-04 株式会社東芝 半導体装置
JP2013021528A (ja) * 2011-07-12 2013-01-31 Elpida Memory Inc 半導体装置、及び出力バッファのインピーダンスを調整する方法
JP2013134792A (ja) * 2011-12-26 2013-07-08 Elpida Memory Inc 半導体装置
JP5757888B2 (ja) * 2012-01-17 2015-08-05 ルネサスエレクトロニクス株式会社 半導体装置
US9078301B2 (en) 2012-03-07 2015-07-07 Novatek Microelectronics Corp. Output stage circuit for gate driving circuit in LCD
US9048824B2 (en) * 2012-12-12 2015-06-02 Intel Corporation Programmable equalization with compensated impedance
JP2014187162A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置とそのトリミング方法
WO2015131203A1 (en) 2014-02-28 2015-09-03 Kandou Lab, S.A. Clock-embedded vector signaling codes
JP2014146409A (ja) * 2014-03-12 2014-08-14 Ps4 Luxco S A R L 半導体集積回路装置及びその試験方法
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9912498B2 (en) * 2015-03-05 2018-03-06 Micron Technology, Inc. Testing impedance adjustment
WO2017190102A1 (en) * 2016-04-28 2017-11-02 Kandou Labs, S.A. Low power multilevel driver
US9712257B1 (en) * 2016-08-12 2017-07-18 Xilinx, Inc. Digitally-controlled impedance control for dynamically generating drive strength for a transmitter
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
TWI645414B (zh) * 2017-11-07 2018-12-21 瑞昱半導體股份有限公司 記憶體控制器
US10467177B2 (en) 2017-12-08 2019-11-05 Kandou Labs, S.A. High speed memory interface
KR102621098B1 (ko) * 2018-07-23 2024-01-04 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10431293B1 (en) 2018-07-23 2019-10-01 Micron Technology, Inc. Systems and methods for controlling data strobe signals during read operations
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
KR102376939B1 (ko) 2020-04-23 2022-03-18 이근형 고선명 오프셋 인쇄시트 및 이의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242835A (ja) 1997-02-27 1998-09-11 Hitachi Ltd 出力回路、半導体集積回路、及び電子回路装置
US7124221B1 (en) * 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
JP3830020B2 (ja) * 2000-10-30 2006-10-04 株式会社日立製作所 半導体集積回路装置
WO2002039684A2 (en) * 2000-11-13 2002-05-16 Primarion, Inc. Method and circuit for pre-emphasis equalization in high speed data communications
US6384621B1 (en) * 2001-02-22 2002-05-07 Cypress Semiconductor Corp. Programmable transmission line impedance matching circuit
US6535047B2 (en) * 2001-05-17 2003-03-18 Intel Corporation Apparatus and method to use a single reference component in a master-slave configuration for multiple circuit compensation
US6545522B2 (en) * 2001-05-17 2003-04-08 Intel Corporation Apparatus and method to provide a single reference component for multiple circuit compensation using digital impedance code shifting
JP3788928B2 (ja) * 2001-11-01 2006-06-21 株式会社ルネサステクノロジ 抵抗可変器
KR100495660B1 (ko) * 2002-07-05 2005-06-16 삼성전자주식회사 온-다이 종결 회로를 구비한 반도체 집적 회로 장치
US6842035B2 (en) * 2002-12-31 2005-01-11 Intel Corporation Apparatus and method for bus signal termination compensation during detected quiet cycle
JP4277979B2 (ja) * 2003-01-31 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP4428504B2 (ja) * 2003-04-23 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
US6894529B1 (en) * 2003-07-09 2005-05-17 Integrated Device Technology, Inc. Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1968014B (zh) * 2005-10-17 2010-05-19 尔必达存储器股份有限公司 校准电路和备有校准电路的半导体装置
US7868713B2 (en) 2007-03-19 2011-01-11 Innocom Technology (Shenzhen) Co., Ltd. Impedance matching circuit and impedance matching system employing the impedance matching circuit
CN101272134B (zh) * 2007-03-23 2011-08-31 群康科技(深圳)有限公司 阻抗匹配电路、阻抗匹配方法和个人电脑
CN106486171A (zh) * 2015-09-01 2017-03-08 桑迪士克科技有限责任公司 用于阻抗校准的搜索
CN106486171B (zh) * 2015-09-01 2019-12-31 桑迪士克科技有限责任公司 用于阻抗校准的搜索
CN107767899A (zh) * 2016-08-16 2018-03-06 爱思开海力士有限公司 半导体器件、半导体系统及其方法
CN107767899B (zh) * 2016-08-16 2021-04-02 爱思开海力士有限公司 半导体器件、半导体系统及其方法
CN110070905A (zh) * 2018-01-22 2019-07-30 长鑫存储技术有限公司 半导体存储器件的检测电路及检测方法
CN110070905B (zh) * 2018-01-22 2022-11-01 长鑫存储技术有限公司 半导体存储器件的检测电路及检测方法
CN113838495A (zh) * 2020-06-23 2021-12-24 爱思开海力士有限公司 半导体装置及其操作方法

Also Published As

Publication number Publication date
US7323901B2 (en) 2008-01-29
US7038486B2 (en) 2006-05-02
US20050012533A1 (en) 2005-01-20
TW200514351A (en) 2005-04-16
JP2005039549A (ja) 2005-02-10
KR20050008501A (ko) 2005-01-21
JP4201128B2 (ja) 2008-12-24
US20060158216A1 (en) 2006-07-20

Similar Documents

Publication Publication Date Title
CN1578143A (zh) 半导体集成电路器件
CN1540756A (zh) 控制输出阻抗和转换速率的半导体集成电路
TWI363352B (en) Data output driving circuit of semiconductor memory apparatus
JP4361724B2 (ja) 集積回路、半導体装置及びデータプロセシングシステム
US8072240B2 (en) Die apparatus having configurable input/output and control method thereof
CN1101062C (zh) 半导体装置及其制造方法，存储器心部及外围电路芯片
CN1288843C (zh) 大范围负载信号的通用阻抗控制
US8049573B2 (en) Bidirectional multiplexed RF isolator
US7834654B2 (en) Dynamic impedance control for input/output buffers
US20100308861A1 (en) Termination circuit and impedance matching device including the same
CN1622462A (zh) 半导体器件
US7825683B2 (en) On die termination device and semiconductor memory device including the same
CN1906696B (zh) 用于存储器接口的集成电路、系统和方法
US7569428B2 (en) Method for manufacturing semiconductor device, semiconductor device and apparatus comprising same
CN209247886U (zh) 发送器与集成电路
US7268579B2 (en) Semiconductor integrated circuit having on-chip termination
US9813046B2 (en) Embedded buffer circuit compensation scheme for integrated circuits
US10985757B2 (en) Dynamic impedance control for input/output buffers
US8344752B2 (en) Semiconductor integrated circuit
CN1348189A (zh) 半导体集成电路装置
KR20110108543A (ko) 데이터 드라이버를 구비한 반도체 집적 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication