CN1591880A - 非易失性半导体存储器及其制造方法 - Google Patents

Abstract

减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一棚极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。

Description

非易失性半导体存储器及其制造方法

本申请是株式会社东芝于2000年8月31日递交的、申请号为00131690.7、发明名称为“非易失性半导体存储器及其制造方法”的发明专利申请的分案申请。

技术领域

本发明涉及非易失性半导体存储器及其制造方法，特别是涉及具有适合于高密度、高集成度的层叠栅极构造的半导体存储单元的非易失性半导体存储器及其制造方法。

背景技术

作为能够进行数据的电重写的适合于高密度、高集成度的非易失性半导体存储器(EEPROM)，快速存储器是公知的。特别是，具有电荷蓄积层和控制栅极的层叠栅极构造的MOS晶体管构造的存储单元被广泛使用。

图1是使用这样的存储单元的NOR型EEPROM的平面图，图2A、2B分别是图1的A-A’和B-B’断面图。

在硅树底101的存储单元阵列区域中埋入元件分离绝缘膜102，在y方向上连续的元件形成区域103在x方向上以预定间隔被区划。这样，在进行了元件分离的衬底上，通过隧道绝缘膜104形成电荷蓄积层105，而且，在该电荷蓄积层105上通过栅极间绝缘膜107形成控制栅极108，而构成存储单元。电荷蓄积层105在元件分离绝缘膜102上被分断，以使每个存储单元相互独立。控制栅极108在x方向上连续形成，而成为多个存储单元共同的字线。控制栅极108和电荷蓄积层105自对准地形成图形，以便于侧端在y方向上对齐。接着，该控制栅极108自对准地形成n型扩散层6。在存储单元上由层间绝缘膜109覆盖，在其上配置沿y方向延伸的位线110。

该EEPROM的数据重写是这样实现的：通过在衬底和电荷蓄积层之间施加高电场，而在电荷蓄积层与衬底之间流过隧道电流，由此，来调制电荷蓄积层的蓄积电荷量。如果电荷蓄积层内的负电荷较多，则存储单元的阈值变高；如果正电荷较多，则存储单元的阈值变低。这样，如果在电荷蓄积层中注入电子，就成为阈值较高的状态(这是例如写入状态)，如果从电荷蓄积层抽出电子，就成为阈值较低的状态(这是例如数据擦除状态)。

对于这样的存储单元的数据重写来说，最重要的参数是电荷蓄积层105与衬底101之间的电容C1、控制栅极108与电荷蓄积层105之间的电容C2之比C1/C2。把衬底作为0电位，当给控制栅极108施加电压Vcg时，电荷蓄积层105的电压Vfg为Vfg＝C2·Vcg/(C1+C2)。这样，耦合比K＝C2/(C1+C2)＝1/{1+(C1/C2)}决定施加在隧道绝缘膜104上的电压。

为了使隧道电流发生，必须给隧道绝缘膜施加十几MV/cm的高电场。因此，在电荷蓄积层与衬底之间必须施加Vfg＝10V程度的高电压。为了电荷蓄积层和控制栅极进行电容结合，作为提供给控制栅极的电压Vcg＝K·Vfg，必须为约20V的高电压。即使给控制栅极施加相同的电压，如果耦合比K不同，则施加给隧道绝缘膜的电压不同，存储单元的阈值不同。由于存储单元的写入状态下的阈值分布变广，这就成为问题。这样，使耦合比K成为均匀是重要的。

在图3中表示了现有的存储单元构造的各部分的尺寸，当使用其来求出电容比C2/C1时，为下式这样：

C2/C1＝{Wa+2(d+Tsti+Wing)}Tox/Wa·Tono

Wing＝(Wsti-SL)/2

电容C2由电荷蓄积层105和控制栅极108的相对面积决定。这样，电荷蓄积层的膜厚的偏差和突出到电荷蓄积层105的元件分离区域中的部分的长度(所谓翼长)Wing的偏差成为电容C2的偏差的原因。

而且，电荷蓄积层105的膜厚，在元件形成区域和元件分离区域的高度不同的情况下，象图3所示的那样成为不均匀的可能性较高。该电荷蓄积层的膜厚的不均匀性成为电荷蓄积层的有效表面积的偏差。这也是电容C2的偏差的原因。

上述翼长Wing由元件分离宽度Wsti和电荷蓄积层的切断宽度(所谓缝隙宽度)SL所决定。当为了EEPROM的大容量化、低成本化而使单元尺寸为细微的时，元件分离宽度Wsti和缝隙宽度SL大多为存储单元制造时的最小尺寸。在前面所示的存储单元中，由于电荷蓄积层105的缝隙宽度SL比元件分离宽度Wsti窄，则其成为最小尺寸。但是，由于元件分离宽度与元件形成区域一起决定位线间距，则为了使存储单元阵列面积变小，希望尽可能减小元件分离宽度Wsti。

在较小的元件分离宽度的范围内，作为实现小于其的缝隙宽度的方法，由本发明人等已经提出了利用侧壁剩余技术的方法(K.Shimizu et.al.‘97IEDM)。该方法是：在电荷蓄积层上形成缝隙加工用的掩模材料的图形之后，淀积追加的掩模材料来进行侧壁剩余，而得到窄的缝隙宽度。图4A-4E表示这样的存储单元制造工序。

如图4A所示的那样，在衬底101上通过隧道绝缘膜104淀积栅极材料膜105a，在其上形成掩模材料201，进行图形形成，以便于在元件形成区域剩余出栅极材料膜105a。接着，如图4B所示的那样，使用掩模材料201来蚀刻衬底101，而形成元件分离沟，在其中埋入元件分离绝缘膜102。接着，如图4C所示的那样，再次淀积栅极材料膜105a，在其上的元件分离绝缘膜102上形成缝隙加工用的掩模材料202的图形。

而且，如图4D所示的那样，再次薄薄地淀积掩模材料203，通过各向异性干腐蚀来进行腐蚀，而仅在掩模材料202的侧壁上剩余掩模材料203。由此，形成小于最小加工尺寸的缝隙加工用窗口。接着，使用掩模材料202、203来对栅极材料膜105b进行腐蚀，由此，在元件分离绝缘膜102上分离形成由栅极材料膜105a、105b的层叠构造组成的电荷蓄积层105的图形。然后，如图4E所示的那样，通过栅极间绝缘膜107形成控制栅极108。如上述那样，控制栅极108与电荷蓄积层105一起来实现位线方向的分离加工。

因此，在上述方法中，在图4D的工序中进行腐蚀栅极材料膜105b来分离电荷蓄积层的缝隙加工，然后，在腐蚀除去掩模材料202、203的工序中，对元件分离绝缘膜102的表面进行腐蚀，如图4E所示的那样，在电荷蓄积层105的缝隙分离部形成窄沟204。该元件分离绝缘膜102的沟204不仅在控制栅极108所设置的图17E的断面上而且在位线方向(图14的y方向)上连续形成。由于该沟204非常窄，当栅极间绝缘膜107和控制栅极108的材料被淀积以便于填埋该沟204时，在对其进行刻图的工序中，沿着沟204产生腐蚀残渣。这成为栅极短路事故的原因。而且，由于控制栅极108下方的元件分离绝缘膜102的膜厚减少，在减薄元件分离绝缘膜102的膜厚的情况下，造成元件分离功能的降低。

如以上那样，在具有由电荷蓄积层和控制栅极的层叠构造组成的存储单元的EEPROM中，随着元件的细微化，由电荷蓄积层的膜厚的不均匀和分离电荷蓄积层的缝隙下降宽度的偏差所引起的电容耦合的偏差降低了数据重写性能。而且，为了分离电荷蓄积层，当在元件分离绝缘膜上进行比元件分离宽度更窄的缝隙加工时，元件分离绝缘膜的膜减少发生，而会发生由元件分离性能的变差和栅极残渣所引起的栅极间短路事故。

下面说明不同种类的存储单元的现有的构造及其问题。

图5A，5B表示包含浅沟元件分离(Shallow Trench Isolation：STI)构造的存储单元的第一现有例子，图5A是平面图，图5B是其A-A’断面图。

在p型硅衬底或者p阱301中形成元件分离用沟槽302，在该构造内部埋入元件分离用绝缘材料例如二氧化硅材料。在进行了这样元件分离的衬底上的元件区域(沟道区域)308的整个表面上形成隧道电流能够流动的薄的隧道绝缘膜304，在其上形成电荷蓄积层305，在其上进一步通过栅极间绝缘膜306来形成控制栅极307。而且，从图5B可以看出：电荷蓄积层305的下表面的一部分305a以沿着沟槽2的形式突出到下方。

图6A-6D是表示用于得到图5A，5B所示的STI单元构造的制造工序的工序断面图。

首先，如图6A所示的那样，在半导体衬底1上形成虚设绝缘膜310，接着淀积光致抗蚀剂等掩模材料311，通过光刻法对元件分离区域的掩模材料311、虚设绝缘膜310和半导体衬底1进行腐蚀，以使其侧端部对齐，而形成沟槽302。

接着，使用适当的氧化条件来对进行热氧化的沟槽侧壁的表面进行氧化。此时，掩模材料对于氧化起到掩模的作用，并且，在虚设绝缘膜部所形成的所谓鸟嘴形成为厚于在沟槽侧壁上所形成的氧化膜，因此，沟槽侧端部拐角被整圆。

接着，在半导体衬底整个表面上淀积元件分离绝缘膜，在沟槽302内填充元件分离绝缘膜303，通过干腐蚀所产生的腐蚀或者由化学研磨(CMP)所进行的表面研磨，把元件分离用绝缘膜303进行平坦化，同时，使掩模材料311的上表面露出(图6B)。

接着，通过干腐蚀和由药品处理所进行的湿腐蚀来剥离掩模材料311和虚设氧化膜310，接着，淀积隧道绝缘膜304、电荷蓄积层305(图6C)。

接着，通过由平版印刷术所进行的图形形成，电荷蓄积层305在元件分离区域上被切断为缝隙状，接着，淀积栅极间绝缘膜306和控制栅极307，通过刻图来进行栅极加工，而完成单元构造(图6D)。

电荷蓄积层305的下表面的一部分305a成为这样的形状：沿着元件分离用沟槽302而突出到下方，其理由与该存储单元的动作在下面一起进行说明。

通过电荷蓄积层305和半导体衬底301之间的电荷交换来对蓄积在电荷蓄积层305内的电荷量进行调制，由此来完成具有这样的沟槽氧化膜的存储单元的数据重写。一般，至少电荷注入或者电荷释放的一方利用隧道绝缘膜304的FN(Fowler-Nordheim)隧道效应现象。即，在电荷蓄积层305和半导体衬底301之间施加10MV/cm以上的高电场，从半导体衬底301向电荷蓄积层305或者从电荷蓄积层305向半导体衬底1放出电子。此时，电荷蓄积层305完全成为浮动状态，因此，除非电荷蓄积层305内的电荷进行数据重写，否则不会变化。

为了给该电荷蓄积层305施加高电压，就必须给控制栅极307施加电压来使控制栅极307和电荷蓄积层305电容结合。但是，当施加在控制栅极307上的电压较高时，就需要使产生施加电压的升压电路和构成输入输出开关电路等的晶体管的各种耐压高于其上，因此，元件面积增加了。

另一方面，如果使经过隧道绝缘膜304的电荷蓄积层305与半导体衬底301之间的电容为C1；使经过栅极间绝缘膜306的电荷蓄积层305与控制栅极307之间的电容为C2，则施加到隧道绝缘膜304上的电压Vfg使用控制栅极电压Vcg而用下式表示：

Vfg＝C2/(C1+C2)Vcg

从该式可以看出：为了使施加在控制栅极307上的电压低电压化而增大C2，即，增大通过栅极间绝缘膜306的控制栅极307与电荷蓄积层305之间的电容是有效的。因此，可以增大控制栅极307与电荷蓄积层305的相对面积，如上述那样，通过使电荷蓄积层305成为从元件区域向元件分离区域突出的形状，就能满足该要求。

在这样的第二现有例子所示的存储单元构造中大致存在两个问题。

第一个问题是：元件分离宽度的细微化非常困难。为了把电荷蓄积层305在元件分离区域上切断成缝隙状，就需要进行比元件区域和元件分离区域的宽度更细微的加工，因此，存储单元的元件分离尺寸由上述缝隙加工所决定。一般，缝隙加工使用平版印刷技术来进行，但是，为了在元件分离区域上进行缝隙加工，必须包含接合裕量来进行图形配置，以便于即使缝隙图形在平版印刷工序中产生接合偏差，下层的元件区域和图形也不会重合。这样，即使在能够比元件分离宽度更细的图形中开口出缝隙图形的情况下，元件分离宽度仍较宽。即，在使用平版印刷技术来对电荷蓄积层进行缝隙加工的现有例子的存储单元构造中，元件分离宽度的细微化是困难的。

第二个问题是：元件区域宽度的细微化非常困难。在现有例子所示的存储单元构造的情况下，在通过湿腐蚀剥离虚设绝缘膜的过程中，存在沟槽侧端部露出一部分的可能性。因此，如以前描述的那样，在沟槽侧端部，通过隧道绝缘膜而在电荷蓄积层之间形成寄生MOS电容。寄生MOS电容部分，在沟槽侧端部的整圆量较小的情况下，在存储单元的晶体管特性上，在亚阈值区域发生弯折特性，而使截止特性显著恶化。而且，当给控制栅极施加高电压来进行由FN隧道电子注入所产生的数据写入时，在寄生MOS电容中栅极电场集中，而引起隧道绝缘膜的绝缘破坏。

为了抑制这些缺陷，需要更大程度地进行沟槽侧端部的整圆，但是，由于大量进行整圆氧化，会使上述的鸟嘴形成在沟槽侧端部，因此，元件区域宽度与沟槽形成时相比显著变窄。因此，为了使元件区域形成为所希望的宽度，在图形上，考虑在整圆氧化中自然损耗的部分，必须增宽宽度。而且，当鸟嘴量增加时，鸟嘴量的偏差变大，因此，正确控制细微的元件尺寸变得非常困难。

这样，在第二现有例子所示的STI存储单元构造中，存在元件分离宽度和元件区域宽度的细微化非常困难的问题。

图7A，7B表示了作为解决上述问题的STI单元构造之一而在日本专利公开公报特开平10-017948中所提出的第二现有例子的STI构造，图7A是平面图，图7B是其B-B’断面图。

p型硅衬底或者p阱301中形成元件分离用沟槽2，在沟槽内部埋入元件分离用绝缘膜303例如二氧化硅材料。在进行了这样元件分离的衬底上的沟槽区域的整个表面上形成隧道电流能够流动的薄的隧道绝缘膜304，在其上形成电荷蓄积层312，电荷蓄积层312的侧端部与元件分离区域的端部相一致。元件分离绝缘膜303同电荷蓄积层312接触，为了提高电荷蓄积层312与控制栅极314之间的电容，电荷蓄积层312的侧面的一部分露出，通过栅极间绝缘膜313而面对控制栅极314。控制栅极14和电荷蓄积层12被在垂直方向上自对准地加工，以使侧端部位置对齐，在栅极间形成n型扩散层309。

图8A-8D是表示用于得到图7A、7B所示的STI单元构造的制造工序的工序断面图。

在半导体衬底301上通过隧道绝缘膜304淀积成为电荷蓄积层的导电材料312和掩模材料315。腐蚀除去元件分离区域的掩模材料315、导电材料312、隧道绝缘膜34和半导体衬底301，以使其侧端部位置相一致，而形成沟槽302(图8A)。

使用适当的氧化条件来进行热氧化，而对沟槽侧壁的表面进行氧化处理，然后，淀积元件分离用绝缘膜303，通过干腐蚀所产生的腐蚀或者由化学研磨(CMP)所进行的表面研磨，把元件分离用绝缘膜303的上表面进行平坦化，同时，使掩模材料315的上表面露出(图8B)。

在此状态下，进一步对元件分离用绝缘膜303进行腐蚀，使电荷蓄积层312的侧面一部分露出，接着剥离掩模材料315(图8C)。

接着，淀积栅极间绝缘膜313和控制栅极314，进行由刻图所进行的栅极加工，而完成单元构造(图8D)。

在该第三现有例子所示的STI单元构造中，在沟槽形成之前淀积隧道绝缘膜和电荷蓄积层，然后，进行沟槽形成和元件分离绝缘膜的埋入，因此，不需要使用与第一现有例子所示的STI单元构造不同的虚设绝缘膜，沟槽侧端部不会露出。因此，适合于元件区域宽度的细微化。

而且，不需要为了在元件分离区域完全分离电荷蓄积层而在元件分离区域上把电荷蓄积层切断为缝隙状。因此，能够使元件分离区域宽度细微化。

但是，另一方面，在第二现有例子所示的STI单元构造中，在把元件分离用绝缘膜埋入沟槽的过程中，埋入高宽比变高，因此，存在不能使元件分离区域宽度细微化的问题。如上述那样，在第一现有例子所示的STI单元构造中，使电荷蓄积层的一部分沿着元件分离绝缘膜突出，来增大与控制栅极的相对面积，但是，在该第二现有例子所示的STI单元构造中，在电荷蓄积层的侧面的一部分，得到与控制栅极的相对面积。因此，电荷蓄积层的膜厚需要与控制栅极相对区域所需要的部分一样厚。

考虑这样的情况：能够无空(穴)地埋入元件分离用绝缘膜的长宽比是2，例如，使沟槽的深度为0.3μm，使电荷蓄积层的膜厚为0.15μm。使掩模材料的膜厚为0.1μm，能够埋入的元件分离宽度为0.275μm。与此相对，在第一现有例子所示的STI单元构造中，在埋入时，由于电荷蓄积层没有被夹住，则高宽比较低，能够把元件分离宽度埋入到0.2μm。与此相对，在第二现有例子所示的STI单元构造中，不进行电荷蓄积层的缝隙加工，通过元件分离用绝缘膜的埋入，来限制元件分离宽度。

在以上情况中，在具有现有的STI单元构造的非易失性半导体存储器中，元件区域宽度和元件分离宽度的细微化是困难的，而存在存储单元的细微化受到限制的问题。

发明内容

本发明的第一目的是提供非易失性半导体存储器及其制造方法，减小对存储单元细微化时的层叠栅极的电容耦合的偏差，而发挥优良的数据重写性能。

本发明的第二目的是提供非易失性半导体存储器及其制造方法，不会因为电荷蓄积层的分离而发生元件分离绝缘膜的膜减，这样，不会引起栅极间短路不良和元件分离性能的劣化，能够实现存储单元的细微化。

本发明的第三目的是提供高密度非易失性半导体存储器及其制造方法，能够减小元件分离绝缘膜的埋入高宽比，减小存储单元的元件分离宽度。

根据本发明的第一方案，提供一种非易失性半导体存储器，其特征在于，包括：半导体衬底；元件分离绝缘膜，形成在该半导体衬底上，用于区划元件形成区域；使存储单元排列成阵列状的存储单元阵列，该存储单元在上述半导体衬底上具有经过第一栅极绝缘膜而形成的第一栅极和在该第一栅极上经过第二栅极绝缘膜而形成的第二栅极，上述存储单元的第一栅极形成图形以便于从上述元件形成区域上部分重合在上述元件分离绝缘膜上，并且，与上述第一栅极相邻，在由上述元件形成区域所夹住的上述元件分离绝缘膜上配置保护绝缘膜。

本发明所涉及的非易失性半导体存储器，在由上述元件形成区域所夹住的上述元件分离绝缘膜上配置保护绝缘膜，因此，防止了元件分离绝缘膜的膜减，防止了元件分离性能的降低。在此情况下，通过使第一栅极的表面大致平坦，来提高电容耦合的均匀性。

而且，如果在元件分离绝缘膜上在与第二栅极的纵向方向正交的方向上连续配置保护绝缘膜，就不会跨越相邻的栅极之间而在元件分离绝缘膜上形成沟，就能防止栅极间短路事故的发生。

根据本发明的第二方案，提供一种非易失性半导体存储器，其特征在于，包括：半导体衬底；元件分离绝缘膜，形成在该半导体衬底上，用于区划以预定间隔在一个方向上连续的多个元件形成区域；存储单元阵列，在上述半导体衬底上，多个存储单元排列形成阵列状，各个存储单元在上述元件形成区域中具有经过第一栅极绝缘膜而形成的电荷蓄积层和跨越在该电荷蓄积层上经过第二栅极绝缘膜配置在横切上述元件分离绝缘膜的多个存储单元而连续配置的控制栅极，上述存储单元的电荷蓄积层形成图形以便于从上述元件形成区域上部分重合在上述元件分离绝缘膜上，并且，与上述电荷蓄积层相邻，在由上述元件形成区域所夹住的上述元件分离绝缘膜上配置由上述第二栅极绝缘膜和控制栅极所覆盖的保护绝缘膜。

在本发明的存储器的各部分中所使用的构造、材料等为以下这样：

①元件分离绝缘膜通过在半导体衬底上加工沟并埋入到沟中的方法所形成。元件分离绝缘膜的内部不一定是都是绝缘膜。例如，在半导体衬底上所加工的沟中，经过绝缘膜而埋入多晶硅等半导体，用绝缘膜来覆盖其表面。而且，元件分离绝缘膜可以用选择氧化法(LOCOS)来形成。

②元件形成区域是由元件分离绝缘膜所区划的有源层区域。

③第一栅极绝缘膜是隧道绝缘膜。隧道绝缘膜是最好通过热氧化所形成的氧化硅膜或者通过热氮化和淀积法所形成的氮化硅膜，或者是它们的层叠膜(例如，ONO膜)。而且，隧道绝缘膜可以是氮化氧化硅膜。

④第一栅极是电荷蓄积层，换句话说，是浮动栅极。第一栅极是通过掺杂来提高导电性的多晶硅或者非晶硅。

⑤第二栅极绝缘膜是氧化硅膜、氮化硅膜或者氧化氮化硅膜、氧化硅膜和氮化硅膜的层叠膜(例如ONO膜)。

⑥第二栅极是控制栅极。第二栅极除了通过掺杂来提高导电性的多晶硅或者非晶硅之外还可以使用钨(W)等高熔点金属的硅化物、硅化物和硅的层叠膜、在硅上淀积钛(Ti)而使它们进行化学反应的自对准硅化物、铝等金属。

⑦配置在元件分离绝缘膜上的保护用绝缘膜必须是与元件分离绝缘膜不同种类的绝缘膜，换句话说，是与元件分离绝缘膜腐蚀特性不同的绝缘膜。例如，在元件分离绝缘膜是氧化硅膜的情况下，使用氮化硅膜等作为保护绝缘膜。

根据本发明的第三方案，提供一种非易失性半导体存储器的制造方法，其特征在于，包括以下工序：

在半导体衬底上通过第一栅极绝缘膜淀积第一栅极材料膜；

在上述第一栅极材料膜上形成用于元件分离的掩模材料的图形；

使用上述掩模材料来腐蚀上述第一栅极材料膜和半导体衬底，形成元件分离沟，以便于在与第一方向正交的第二方向上以预定间隔区划在第一方向上连续的元件形成区域；

在上述元件分离沟中埋入元件分离绝缘膜，以便于位于与上述掩模材料大致相同的面上；

在上述元件分离绝缘膜上形成在第一方向上连续的用于保护元件分离绝缘膜的保护绝缘膜和栅极埋入用绝缘膜的叠层膜的图形；

把上述层叠膜作为掩模，腐蚀除去上述掩模材料；

通过淀积第二栅极材料膜并研磨其表面，来形成在元件分离绝缘膜上由上述层叠膜所分离的，由上述第一栅极材料膜和第二栅极材料膜的层叠构造组成的电荷蓄积层；

在除去上述元件分离绝缘膜上的上述栅极分离用绝缘膜之后，在上述电荷蓄积层和上述保护绝缘膜上经过第二栅极绝缘膜而淀积第三栅极材料膜；

依次腐蚀上述第三栅极材料膜、第二栅极绝缘膜和电荷蓄积层，形成在第二方向上连续的控制栅极和与其自对准并在第一方向上被分离的电荷蓄积层的图形。

根据本发明的第四方案，提供一种非易失性半导体存储器，连接多个存储单元而构成单元阵列，该存储单元具有：在半导体衬底上沿着一个方向延伸设置的多个沟槽；在上述沟槽内埋设元件分离绝缘膜的元件分离区域；通过上述元件分离区域分别电气分离的多个半导体区域；在上述半导体区域上经过第一栅极绝缘膜所形成的电荷蓄积层；在上述电荷蓄积层上经过第二栅极绝缘膜所形成的控制栅极，其特征在于，上述电荷蓄积层为2层以上的导电层的层叠构造，其中的最下层的导电层的侧端部位置与上述沟槽壁位置相一致，最上层的导电层的宽度与最下层的导电层的宽度相同或更宽，上述元件分离绝缘膜的上表面和上述电荷蓄积层的最上层的上表面相一致。

在该非易失性半导体存储器中，电荷蓄积层为2层以上的导电层的层叠构造，最下层的导电层的侧端部位置与上述沟槽壁位置相一致，因此，在沟槽的上端部不会形成寄生MOS电容，因此，能够缩小元件区域宽度，而能够使元件细微化。

而且，通过使最上层的宽度宽于电荷蓄积层的最下层，能够使电荷蓄积层和控制栅极之间的电容增加。

上述元件分离用绝缘膜的上表面的高度位置与上述电荷蓄积层的最上表面的高度位置相一致。

由此，能够稳定形成控制栅极和电荷蓄积层之间的绝缘膜。而且，通过这样的平坦化，能够控制控制栅极和电荷蓄积层之间的相对面积的偏差，能够使单元特性均匀化。

根据本发明的第五方案，提供一种非易失性半导体存储器，连接多个存储单元而构成单元阵列，该存储单元具有：在半导体衬底上沿着一个方向延伸设置的多个沟槽；在上述沟槽内埋设元件分离绝缘膜的元件分离区域；通过上述元件分离区域分别电气分离的多个半导体区域；在上述半导体区域上经过第一栅极绝缘膜所形成的电荷蓄积层；在上述电荷蓄积层上经过第二栅极绝缘膜所形成的控制栅极，其特征在于，上述电荷蓄积层为2层以上的导电层的层叠构造，其中的最下层的导电层的侧端部位置与上述沟槽壁位置相一致，最上层的导电层的宽度与最下层的导电层的宽度相同或更宽，上述元件分离绝缘膜的上表面位于上述电荷蓄积层的最上层的下表面与上表面之间的范围内。

在该非易失性半导体存储器中，电荷蓄积层为2层以上的导电层的层叠构造，最下层的导电层的侧端部位置与上述沟槽壁位置相一致，因此，在沟槽的上端部不会形成寄生MOS电容，因此，能够缩小元件区域宽度，而能够使元件细微化。而且，通过使最上层的宽度宽于电荷蓄积层的最下层，能够使电荷蓄积层和控制栅极之间的电容增加。而且，元件分离绝缘膜的上表面位于上述电荷蓄积层的最上层的下表面与上表面之间的范围内，由此，能够在电荷蓄积层的最上层的侧壁的一部分上形成电容。

在上述电荷蓄积层中包含的最上层的导电层可以相对于上述元件分离区域自对准地形成。

通过这样的自对准构造，能够缩小元件分离宽度，能够使元件细微化。

上述电荷蓄积层中包含的最上层的导电层和最下层的导电层可以电气连接而成为短路状态或者相同电位。

由此，能够使电荷蓄积层内的电位为恒定的，能够降低各个存储单元之间的特性的偏差。

上述电荷蓄积层中包含的最上层的导电层的膜厚最好与最下层的导电层的膜厚相同或者更厚。

通过最下层变薄，能够减小元件分离用绝缘膜的埋入高宽比，通过最上层变厚，即使在使用较薄的膜厚的情况下，也能确保足够的膜厚，而能够得到良好的电荷蓄积能力。

作为上述电荷蓄积层的上表面、上述元件分离用绝缘膜的上表面以及上述电荷蓄积层的最上层的侧面，在从上述元件分离用绝缘膜的上表面到上述最上层的上表面的表面上形成上述第二绝缘膜，在该第二绝缘膜上形成上述控制栅极。

通过该构成，能够在电荷蓄积层的最上层的侧壁的一部分中形成电容，因此，能够增加全体的电容，在数据重写时，能够降低施加在控制栅极上的电压。

埋在上述沟槽内的元件分离用绝缘膜的上表面与上述电荷蓄积层的最上表面的级差在单元阵列内大致是恒定的。

由此，单元的特性是稳定的。

在上述单元阵列内最好包含具有与上述存储单元同一层叠栅极构造的开关用选择晶体管。

由此，能够在存储单元的制造工序中形成选择晶体管。

上述非易失性半导体存储器还具有晶体管，上述晶体管包含在半导体衬底上经过第三栅极绝缘膜所形成的第一栅极电极和与上述第一栅极电极相接触而形成的第二栅极电极。

由此，能够使驱动存储单元的周边晶体管成为与存储单元相类似的层叠栅极构造，能够使栅极加工时的级差。

上述晶体管构成为上述第三栅极绝缘膜包含膜厚不同的至少两种膜，

上述晶体管中的高耐压用途是，上述第三栅极绝缘膜厚于上述第一栅极绝缘膜，上述晶体管中的低电压用途是，上述第三栅极绝缘膜与上述第一栅极绝缘膜具有相同膜厚或者更薄。

由此，能够形成构成读出放大器的低电压驱动的高速晶体管和升压电路以及构成输入输出开关的高电压驱动的高耐压晶体管，而实现能够在单一电源下工作的非易失性半导体存储器。

上述第一栅极电极由与上述电荷蓄积层相同的电气连接的两层以上的导电层所形成，

与构成上述第一栅极电极的最下层的导电层的上述元件分离区域相接的侧端部的位置最好与上述沟槽壁的位置相一致。

由此，能够使构成晶体管的栅极电极成为与存储单元的电荷蓄积层和控制栅极相同的层叠构造，因此，能够简化制造工序。

构成上述第一栅极的多个导电层由与构成上述存储单元的上述电荷蓄积层的多个导电层相同的材料所构成，

上述第二栅极电极由与上述存储单元的上述控制栅极相同的材料所构成。

通过该构成，能够使构成晶体管的栅极电极成为与存储单元的电荷蓄积层和控制栅极相同的层叠构造，因此，能够简化制造工序。

埋在上述存储单元阵列内的上述沟槽内的元件分离用绝缘膜的上表面与上述电荷蓄积层最上表面的级差最好小于埋在上述晶体管包含的电路部分内的上述沟槽内的元件分离用绝缘膜的上表面与上述第一栅极电极最上表面的级差。

该构成，在晶体管部分中，在剥离第二栅极绝缘膜的工序中，减小了元件分离绝缘膜的厚度，因此，当深腐蚀元件分离绝缘膜而使电荷蓄积层的侧面露出时，能够通过整个表面腐蚀来进行，因此，能够谋求简化工序。

根据本发明的第六方案，提供一种非易失性半导体存储器，连接多个存储单元而构成单元阵列，该存储单元具有：在半导体衬底上沿着一个方向延伸设置的多个沟槽内埋设了元件分离绝缘膜的多个元件分离区域；通过上述元件分离区域分别电气分离的多个半导体区域；在上述半导体区域上经过第一栅极绝缘膜所形成的由两层以上导电层的层叠构造所构成的电荷蓄积层；在上述电荷蓄积层上经过第二栅极绝缘膜所形成的控制栅极，其特征在于，假定相邻的上述元件分离区域侧端部间的距离为X1，相邻的上述电荷蓄积层中的最下层侧端间的距离为Y，其最上层侧端间的距离为X2时，具有Y＞X1＞X2或者Y＞X1＝X2的关系。

由此，通过使最上层的宽度宽于电荷蓄积层的最下层，能够使电荷蓄积层与控制栅极之间的电容增加。

根据本发明的第七方案，提供一种非易失性半导体存储器的制造方法，包括下列工序：

在半导体衬底上形成第一栅极绝缘膜；

在上述第一栅极绝缘膜上形成成为电荷蓄积层的最下层的第一导电层；

在上述第一导电层上形成掩模材料；

腐蚀上述掩模材料、上述第一导电层、上述第一栅极绝缘膜、上述半导体衬底以使其侧端部位置相一致，而形成沟槽；

至少氧化处理上述沟槽侧壁、上述第一导电层侧壁表面；

淀积元件分离用绝缘膜并埋入沟槽；

对上述元件分离用绝缘膜进行平坦化以使上述掩模材料的上表面露出；

剥离上述掩模材料以使第一导电层上表面露出；

在半导体衬底上淀积成为电荷蓄积层的最上层的第二导电层；

对该第二导电层进行平坦化，使其上表面与上述元件分离用绝缘膜上表面成为同一平面；

在上述第二导电层和上述元件分离用绝缘膜上形成第二栅极绝缘膜；

在上述第二栅极绝缘膜上淀积控制栅极材料；

把所淀积的控制栅极材料加工成预定形状。

根据本发明的第八方案，提供一种非易失性半导体存储器的制造方法，包括下列工序：

在半导体衬底上形成第一栅极绝缘膜；

在上述第一栅极绝缘膜上形成成为电荷蓄积层的最下层的第一导电层；

在上述第一导电层上形成掩模材料；

腐蚀上述掩模材料、上述第一导电层、上述第一栅极绝缘膜、上述半导体衬底以使其侧端部位置相一致，而形成沟槽；

至少氧化处理上述沟槽侧壁、上述第一导电层侧壁表面；

淀积元件分离用绝缘膜并埋入沟槽；

对上述元件分离用绝缘膜进行平坦化以使上述掩模材料的上表面露出；

剥离上述掩模材料以使第一导电层上表面露出；

在半导体衬底上淀积成为电荷蓄积层的最上层的第二导电层；

对该第二导电层进行平坦化，使其上表面与上述元件分离用绝缘膜上表面成为同一平面；

选择地腐蚀上述元件分离用绝缘膜，以使其上表面位于上述第二导电层的下表面与上表面之间；

在通过该腐蚀而露出的第二导电层的侧壁、上述第二导电层的上表面和上述元件分离用绝缘膜的上表面上形成第二栅极绝缘膜；

在上述第二栅极绝缘膜上淀积控制栅极材料；

把所淀积的控制栅极材料加工成预定形状。

根据本发明的第九方案，提供一种非易失性半导体存储器的制造方法，包括下列工序：

在半导体衬底上形成第一栅极绝缘膜；

在上述第一栅极绝缘膜上形成成为电荷蓄积层的最下层的第一导电层；

在上述第一导电层上形成掩模材料；

腐蚀上述掩模材料、上述第一导电层、上述第一栅极绝缘膜、上述半导体衬底以使其侧端部位置相一致，而形成沟槽；

至少氧化处理上述沟槽侧壁、上述第一导电层侧壁表面；

淀积元件分离用绝缘膜并埋入沟槽；

对上述元件分离用绝缘膜进行平坦化以使上述掩模材料的上表面露出；

剥离上述掩模材料而形成第一导电层上表面露出的凹部；

通过各向同性腐蚀而使上述凹部的横向宽度增加；

把在半导体衬底上成为电荷蓄积层的最上层的第二导电层淀积在上述元件分离用绝缘膜上和上述凹部内；

对该第二导电层进行平坦化，使其上表面与上述元件分离用绝缘膜上表面成为同一平面；

选择地腐蚀上述元件分离用绝缘膜，以使其上表面位于上述第二导电层的下表面与上表面之间；

在通过该腐蚀而露出的第二导电层的侧壁、上述第二导电层的上表面和上述元件分离用绝缘膜的上表面上形成第二栅极绝缘膜；

在上述第二栅极绝缘膜上淀积控制栅极材料；

把所淀积的控制栅极材料加工成预定形状。

由此，能够稳定地制造非易失性半导体存储器。

根据本发明的第十方案，提供一种非易失性半导体存储器的制造方法，包括下列工序：

在半导体衬底上形成第一栅极绝缘膜；

在上述第一栅极绝缘膜上形成成为电荷蓄积层的最下层的第一导电层；

在上述第一导电层上形成掩模材料；

腐蚀上述掩模材料、上述第一导电层、上述第一栅极绝缘膜、上述半导体衬底以使其侧端部位置相一致，而形成沟槽；

至少氧化处理上述沟槽侧壁、上述第一导电层侧壁表面；

淀积元件分离用绝缘膜并埋入沟槽；

对上述元件分离用绝缘膜进行平坦化以使上述掩模材料的上表面露出；

剥离上述掩模材料以使第一导电层上表面露出；

在半导体衬底上淀积成为电荷蓄积层的最上层的第二导电层；

对该第二导电层进行平坦化，使其上表面与上述元件分离用绝缘膜上表面成为同一平面；

选择地腐蚀上述元件分离用绝缘膜，以使其上表面位于上述第二导电层的下表面与上表面之间；

在通过该腐蚀而露出的第二导电层的侧壁、上述第二导电层的上表面和上述元件分离用绝缘膜的上表面上形成第二栅极绝缘膜；

在上述第二栅极绝缘膜上淀积控制栅极材料；

把所淀积的控制栅极材料加工成预定形状。

根据本发明的第十一方案，提供一种非易失性半导体器件的制造方法，包括下列工序：

在半导体衬底上形成第一栅极绝缘膜；

在上述第一栅极绝缘膜上形成成为电荷蓄积层的最下层的第一导电层；

在上述第一导电层上形成掩模材料；

腐蚀上述掩模材料、上述第一导电层、上述第一栅极绝缘膜、上述半导体衬底以使其侧端部位置相一致，而形成沟槽；

至少氧化处理上述沟槽侧壁、上述第一导电层侧壁表面；

淀积元件分离用绝缘膜并埋入沟槽；

对上述元件分离用绝缘膜进行平坦化以使上述掩模材料的上表面露出；

剥离上述掩模材料而形成第一导电层上表面露出的凹部；

通过各向同性腐蚀而使上述凹部的横向宽度增加；

把在半导体衬底上成为电荷蓄积层的最上层的第二导电层淀积在上述元件分离用绝缘膜上和上述凹部内；

对该第二导电层进行平坦化，使其上表面与上述元件分离用绝缘膜上表面成为同一平面；

选择地腐蚀上述元件分离用绝缘膜，以使其上表面位于上述第二导电层的下表面与上表面之间；

在通过该腐蚀而露出的第二导电层的侧壁、上述第二导电层的上表面和上述元件分离用绝缘膜的上表面上形成第二栅极绝缘膜；

在上述第二栅极绝缘膜上淀积控制栅极材料；

把所淀积的控制栅极材料加工成预定形状。

附图说明

本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中：

图1是现有的EEPROM的存储单元阵列的平面图；

图2A、2B分别是图1的A-A’和B-B’断面图；

图3是表示现有的存储单元构造的个部分尺寸的图；

图4A-4E是表示现有的存储单元的制造工序的断面图；

图5A、5B是表示第二现有例子所涉及的非易失性半导体存储器的构成的平面图和断面图；

图6A-6D是表示用于得到图5A、5B所示构成的制造工序的工序断面图；

图7A、7B是表示第三现有例子所涉及的非易失性半导体存储器的构成的平面图和断面图；

图8A-8D是表示用于得到图7A、7B所示构成的制造工序的工序断面图；

图9A-9C是表示本发明的第一实施例的EEPROM的存储单元及周边电路晶体管的断面构造的图；

图10是本发明的第二实施例的EEPROM的存储单元阵列的平面图；

图11A-11C分别是图10中的A-A’断面图、B-B’断面图、C-C’断面图；

图12A-12C分别是表示用于形成第二实施例阵列的元件分离沟加工工序的A-A’断面图、B-B’断面图、C-C’断面图；

图13A-13C分别是表示用于形成第二实施例阵列的元件分离绝缘膜埋入工序的A-A’断面图、B-B’断面图、C-C’断面图；

图14A-14C分别是表示用于形成第二实施例阵列的保护绝缘膜形成工序的A-A’断面图、B-B’断面图、C-C’断面图；

图15A-15C分别是表示用于形成第二实施例阵列的保护绝缘膜图形形成工序的A-A’断面图、B-B’断面图、C-C’断面图；

图16A-16C分别是表示用于形成第二实施例阵列的第二栅极材料膜的形成工序的A-A’断面图、B-B’断面图、C-C’断面图；

图17A-17C分别是表示用于形成第二实施例阵列的第三栅极材料膜的形成工序的A-A’断面图、B-B’断面图、C-C’断面图；

图18A-18C分别是表示用于形成第二实施例阵列的栅极电极刻图工序的A-A’断面图、B-B’断面图、C-C’断面图；

图19是与本发明的第三实施例的EEPROM的存储单元阵列的图11A、11B相对应的断面图；

图20A-20F是表示本发明的第三实施例所涉及的存储单元的制造工序的工序断面图；

图21A、21B是表示EEPROM的周边电路晶体管区域的构成的平面图和断面图；

图22A、22B是本发明第四实施例所涉及的非易失性半导体存储器的平面图和断面图；

图23A-23D是表示用于得到图22A、22B的构成的制造工序的工序断面图；

图24是表示图23A所示的构成的特别情况的断面图；

图25A、25B是本发明第五实施例所涉及的非易失性半导体存储器的平面图和断面图；

图26A-26D是表示用于得到图25A、25B的构成的制造工序的工序断面图；

图27是表示图25A所示的构成的特别情况的断面图；

图28A、28B是本发明第六实施例所涉及的非易失性半导体存储器的平面图和断面图；

图29A-29D是表示用于得到图28A、28B的构成的制造工序的工序断面图；

图30A、30B是本发明第七实施例所涉及的非易失性半导体体存储器的平面图和断面图；

图31是图示本发明所涉及的非易失性半导体存储器的一般特征的元件断面图；

图32A-32D是表示涉及本发明的第八实施例的用于非易失性半导体存储器的低电压晶体管和高耐压晶体管的构成的平面图和断面图；

图33A-33F是表示低电压晶体管的制造工序的工序断面图；

图34A-34F是表示高耐压晶体管的制造工序的工序断面图；

图35A、35B是表示图32A-32D所示的构成的特别情况的断面图。

具体实施方式

下面参照附图来说明本发明的实施例。

图9A-9C表示本发明的第一实施例的EEPROM的主要部分断面构造。图9A是存储单元部分的字线(WL)方向(存储单元的沟道宽度方向)的断面图，图9B是其位线(BL)方向(存储单元的沟道长度方向)的断面图。而且，图9C表示周边电路晶体管的断面构造。

在P型硅衬底1中通过例如STI技术埋入元件分离绝缘膜2来区划元件形成区域3。在存储单元阵列区域中，在元件形成区域中形成作为电荷蓄积层的第一栅极(浮动栅极)5，该浮动栅极5经过作为第一栅极绝缘膜的隧道绝缘膜4而由第一栅极材料膜5a和第二栅极材料膜5b的层叠膜所制成。在浮动栅极5上经过第二栅极绝缘膜7而形成由第三栅极材料膜所形成的第二栅极(控制栅极)8。控制栅极8在图9A的图面内连续地形成图形，其成为字线。在控制栅极8中自对准地形成成为源极、漏极的n+型扩散层6。

构成存储单元的浮动栅极5的第二栅极材料膜5b形成图形，以便于从被元件分离绝缘膜2夹住而成为凹部的元件形成区域3重合到一部分元件分离绝缘膜2上，如图9A所示的那样，浮动栅极5的整个上表面是大致平坦的。这样的浮动栅极5的表面的平坦化可以这样进行：即使不进行积极的平坦化处理，由于元件分离绝缘膜2所夹住的元件形成区域3的宽度较窄，选择与其宽度相同或者更大的浮动栅极5的淀积膜厚。

另一方面，周边电路晶体管与存储单元相比，一般来说，其尺寸较大。这样，如图9C所示的那样，在使用与存储单元阵列部和浮动栅极5相同材料所形成的第一栅极5’的上表面上，元件分离绝缘膜2与元件形成区域3之间的级差反映出来。此时，存储单元的元件形成区域3的浮动栅极5的膜厚为a+b。即，对于元件分离绝缘膜2上的膜厚a，加上了元件分离绝缘膜2和元件形成区域3之间的级差部分b。另一方面，周边电路晶体管的元件形成区域3上的第一栅极5’的膜厚为d。这样，存储单元的元件形成区域上的浮动栅极5的膜厚a+b大于周边电路晶体管的元件形成区域3上的第一栅极5’的膜厚d。在周边电路晶体管中，第一栅极5’和第二栅极8’(与存储单元的控制栅极8相同的材料)在适当位置上短路，而作为栅极电极被使用。

图10是本发明的第二实施例的NOR型EEPROM的存储单元阵列区域的平面图。图11A、图11B和图11C分别表示图10中的A-A’、B-B’、C-C’断面。即，图11A是存储单元部分的字线(WL)方向(存储单元的沟道宽度方向)的断面图，图11B是其位线(BL)方向(存储单元的沟道长度方向)的断面图。而且，图11C表示元件分离膜部分的断面构造。

P型硅衬底1通过在x方向(字线方向)上等间隔所形成的元件分离绝缘膜2而在与x方向正交的y方向(位线方向)上区划出多个细长的元件形成区域3。

在存储单元阵列区域中，在元件形成区域3中形成作为电荷蓄积层的第一栅极(浮动栅极)5，该浮动栅极5经过作为第一栅极绝缘膜的隧道绝缘膜4而由第一栅极材料膜5a和第二栅极材料膜5b的层叠膜所制成。

构成存储单元的浮动栅极5的第二栅极材料膜5b形成图形，以便于从被元件分离绝缘膜2夹住而成为凹部的元件形成区域3重合到一部分元件分离绝缘膜2上，如图11A所示的那样，浮动栅极5的全部上表面是大致平坦的。这样的浮动栅极5的表面的平坦化可以这样进行：即使不进行积极的平坦化处理，由于元件分离绝缘膜2所夹住的元件形成区域3的宽度较窄，选择与其宽度相同或者更大的浮动栅极5的淀积膜厚。

在浮动栅极5上经过第二栅极绝缘膜7而形成由第三栅极材料膜所形成的第二栅极(控制栅极)8。浮动栅极5在每个存储单元中独立地形成，控制栅极8在x方向上连续地形成而成为字线WL。在控制栅极8中自对准地形成成为源极、漏极的n+型扩散层6。

控制栅极8和浮动栅极5的y方向的侧端部自对准地形成。把其层叠栅极作为掩模来进行离子注入，由此，形成成为存储单元的源极、漏极的n+型扩散层6。

存储单元所形成的表面由层间绝缘膜9覆盖，在其上沿y方向连续地配置位线(BL)10。

浮动栅极5是从元件形成区域3重合到一部分的元件分离绝缘膜2上来形成的，如图11A的断面所示的那样，沿x方向，在元件分离绝缘膜2上切断为缝隙状，来把各个存储单元进行分离。接着，在元件分离绝缘膜2上的x方向上相邻并相对的浮动栅极5的端部之间，以其端部自对准的状态配置用于防止元件分离绝缘膜2的膜减小的保护绝缘膜11。实际上，如以下所述的那样，以与保护绝缘膜11对准的形式，通过金属镶嵌法埋入形成浮动栅极5的第二栅极材料膜5b，在x方向上被保护绝缘膜11所切断。保护绝缘膜11，如图10所示的那样，在y方向上连续地配置在元件分离绝缘膜2上，并被配置在没有设置浮动栅极5和控制栅极8的区域中。

保护绝缘膜11必须是与元件分离绝缘膜2不同种类的绝缘膜。例如，在元件分离绝缘膜2把氧化硅膜作为主体的情况下，使用以氮化硅膜作为主体的绝缘膜来作为保护绝缘膜11。并且，保护绝缘膜11的膜厚薄于浮动栅极5的膜厚(更具体地说，第二栅极材料膜5b的膜厚)。

如上述那样，存储单元的浮动栅极5的上表面，在元件形成区域宽度较窄，而与其相对，栅极材料膜的淀积膜厚是某种程度以上的厚度的情况下，成为大致平坦的。而且，当浮动栅极5的上表面按上述那样是平坦的时，浮动栅极5和控制栅极8之间的电容耦合的偏差变小，在多个存储单元之间，特性保持一致。这样，能够希望实现数据重写特性优越的EEPROM，具体地说是数据重写状态和删除状态下的阈值分布较小的EEPROM。

下面参照表示分别与图11A-11C相对应的工序断面图的图12A-12C至图16A-16C来说明该实施例的EEPROM单元阵列的制造工序。

如图12A-12C所示的那样，在P型硅衬底1上通过热氧化而形成隧道绝缘膜4之后，淀积第一栅极材料膜5a，在其上形成掩模材料21的图形。第一栅极材料膜5a例如是多晶硅膜。掩模材料21是形成为覆盖元件形成区域的图形的例如氮化硅膜。使用该掩模材料21通过RIE来腐蚀第一栅极材料膜5a以至于P型硅衬底1，在元件分离区域中形成沟20。

接着，如图13A-13C所示的那样，在形成在P型硅衬底1中的沟20中埋入有氧化硅膜构成的元件分离绝缘膜2，以使其表面成为平坦的。为了进行该表面的平坦化，例如，淀积氧化硅膜，使其厚度到达沟的深度以上，与此相对，对由氮化硅膜构成的掩模材料21进行CMP处理来作为阻挡层。

接着，如图14A-14C所示的那样，在进行了元件分离和平坦化的衬底上淀积用于元件分离绝缘膜2的保护的保护绝缘膜11，接着，淀积用于以金属镶嵌法埋入形成浮动栅极的栅极埋入用绝缘膜22。具体地说，保护绝缘膜11是氮化硅膜，栅极埋入用绝缘膜22是TEOS氧化膜。然后，如图14A-14C所示的那样，通过平版印刷和腐蚀在元件分离绝缘膜2上形成栅极埋入用绝缘膜22来作为图10的y方向上连续的掩模图形。接着，把该栅极埋入用绝缘膜22作为掩模来腐蚀保护绝缘膜11，接着，腐蚀除去位于元件形成区域3的上方的掩模材料21。

然后，在整个表面上厚厚地淀积多晶硅膜来作为第二栅极材料膜5b，通过把栅极埋入用绝缘膜22作为阻挡层的CMP处理来对其进行平坦化。由此，如图16A-16C所示的那样，在x方向上，在元件分离绝缘膜2上，在由栅极埋入用绝缘膜22所分离的状态下，埋入第二栅极材料膜5b。然后，通过氟酸等湿腐蚀除去栅极埋入用绝缘膜22。此时，由氮化硅膜构成的保护绝缘膜11未被腐蚀，而残存在元件分离绝缘膜2上。即，第一栅极材料膜5a和第二栅极材料膜5b的层叠膜，夹住元件分离绝缘膜2而相邻的存储单元之间在元件分离绝缘膜上被分离，并且，该分离部的元件分离绝缘膜2成为由保护绝缘膜11覆盖的状态。

在该实施例的情况下，栅极埋入用绝缘膜22按上述那样在浮动栅极5形成之后被除去，但保护绝缘膜11仍原封不动地残存在元件分离绝缘膜2上。然后，如图17A-17C所示的那样，在整个表面上形成ONO膜而作为第二栅极绝缘膜7，在其上淀积第三栅极材料膜8a。第三栅极材料膜8a是多晶硅膜、多晶硅膜和金属膜的层叠膜、金属硅化物膜、自对准形成的硅化物膜等。然后，腐蚀第三栅极材料膜8a，如图18A-18C所示的那样，形成x方向上连续的字线WL的控制栅极8的图形。同时，其下的浮动栅极5形成与控制栅极8自对准的图形。浮动栅极5的上表面的位置高于元件分离绝缘膜2上的保护绝缘膜11的上表面的位置。这样，控制栅极8不仅形成在浮动栅极5的上表面上，而且通过第二栅极绝缘膜7形成在侧面上。

然后，通过离子注入，如图11A-11C所示的那样，形成扩散层6。接着，淀积层间绝缘膜9，开出接触孔，布置位线10。

如以上那样，根据该实施例，各浮动栅极5的元件分离绝缘膜2上的分离不仅可以通过栅极材料膜的腐蚀来进行，也可以通过由金属镶嵌法所产生的栅极材料膜的埋入来进行。这样，不需要象现有技术那样当在元件分离绝缘膜上进行栅极材料膜的缝隙加工时，在元件分离绝缘膜上形成沟。由此，能够抑制控制栅极之间的短路不良。

如图15A-15C所示的那样，在除去用于元件分离沟加工的掩模材料21的工序中，通过保护绝缘膜11和掩模材料21来保护元件分离绝缘膜2，来防止元件分离绝缘膜2的膜减少。而且，在图18A-18C所示的控制栅极8和浮动栅极5的刻图工序中，加入由ONO膜组成的栅极绝缘膜7的腐蚀工序，而此时，如从图18C所看到的那样，元件分离绝缘膜2的表面由保护绝缘膜11所保护，来防止元件分离绝缘膜2的膜减少。

在上述实施例中，元件分离绝缘膜2上的保护绝缘膜11直到最后都未除去，而残留下来，但在图13B的状态下，在除去栅极埋入用绝缘膜22之后，可以接着进行除去，直到保护绝缘膜11为止。在此情况下，在控制栅极8和浮动栅极5的图形加工的工序中，特别是，在腐蚀栅极绝缘膜7的工序中，产生元件分离绝缘膜2的膜减少。但是，与在栅极材料膜淀积之前在元件分离绝缘膜上加工出沟的现有方法不同，至少不是在栅极材料膜淀积时在元件分离绝缘膜2上形成沟，而能够得到防止控制栅极间的短路事故的效果。

图19A、19B对应于图11A、11B来表示本发明的第三实施例的EEPROM单元阵列的断面构造。在该实施例中，元件分离工序的条件和栅极形成工序与前面的实施例不同，在元件形成区域3的上端部拐角上进行整圆处理。但是，基本的构造与以前的实施例相同，平面图与图10没有区别。

下面参照图20A-20F来具体地说明该实施例的制造工序。

如图20A所示的那样，在P型硅衬底1的表面上，通过牺牲氧化膜4a来形成用于元件分离加工的掩模材料31的图形。掩模材料31在该实施例的情况下是多晶硅。使用该掩模材料31通过RIE来腐蚀衬底，而形成元件分离沟20。

接着，通过进行热氧化，在元件分离沟20的露出面上形成氧化膜，同时，在元件形成区域3的上部置入鸟嘴氧化膜，进行整圆处理。然后，如图20B所示的那样，与前面的实施例相同，平坦地埋入氧化硅膜来作为元件分离绝缘膜2。其表面的平坦化可以这样进行：例如，把氧化硅膜厚厚地淀积到沟深度以上，与此相对，把由多晶硅膜组成的掩模材料31作为阻挡层来进行CMP处理。

接着，如图20C所示的那样，在进行了元件分离和平坦化的衬底上淀积用于元件分离绝缘膜2的保护的保护绝缘膜11，接着，淀积用于分离形成浮动栅极的栅极埋入用绝缘膜32。具体地说，保护绝缘膜11是氮化硅膜，栅极埋入用绝缘膜32是TEOS氧化膜。然后，如图20D所示的那样，通过平版印刷和腐蚀在元件分离绝缘膜2上形成栅极埋入用绝缘膜32来作为图10的y方向上连续的掩模图形。接着，把该栅极埋入用绝缘膜32作为掩模来腐蚀保护绝缘膜11，接着，腐蚀除去处于元件形成区域中的掩模材料31。

然后，在整个表面上厚厚地淀积多晶硅膜来作为第一栅极材料膜，通过把栅极埋入用绝缘膜32作为阻挡层的CMP处理来对其进行平坦化。由此，如图20E所示的那样，在x方向上，在元件分离绝缘膜2上，在由栅极埋入用绝缘膜32所分离的状态下，形成浮动栅极5的图形。然后，通过氟酸等湿腐蚀除去栅极埋入用绝缘膜32。其结果，浮动栅极5在夹住元件分离绝缘膜的相邻的存储单元之间在元件分离绝缘膜2上被分离，而成为在该浮动栅极5的分离部中配置保护绝缘膜11的状态。

栅极埋入用绝缘膜32按上述那样在浮动栅极5形成之后被除去，但保护绝缘膜11仍原封不动地残存在元件分离绝缘膜2上。然后，如图20F所示的那样，作为第二栅极绝缘膜7，通过ONO膜来淀积第二栅极绝缘膜，来形成控制栅极8。该第二栅极绝缘膜是多晶硅膜、多晶硅膜和金属膜的层叠膜、金属硅化物膜、自对准形成的硅化物膜等。控制栅极8，如图10或者图11B所示的那样，形成x方向上连续的字线WL的图形，同时，其下的浮动栅极5形成与控制栅极8自对准的图形。浮动栅极5的上表面的位置高于元件分离绝缘膜2上的保护绝缘膜11的上表面的位置。这样，控制栅极8不仅形成在浮动栅极5的上表面上，而且通过第二栅极绝缘膜7形成在侧面上。

在该实施例中，在元件分离之后，通过第一栅极材料膜4来形成浮动栅极5，除此之外，通过配置在元件分离绝缘膜2上的保护绝缘膜11，在掩模材料剥离的工序中防止元件分离绝缘膜2的膜减少，在层叠栅极构造的形成工序中，防止元件分离绝缘膜2的膜减少，这些都与前面的实施例相同。

在上述第一和第二实施例中，仅说明了存储单元阵列区域，但对于与存储单元阵列同时形成的周边电路，最好使用图21A、21B所示的构造。图21A、21B分别是一个周边电路晶体管Q及其周边的平面图和其D-D’断面图。即，在周边电路晶体管Q的周围的元件分离绝缘膜2上具有例如周期图形来作为虚设图形，来形成与在存储单元阵列区域的元件分离绝缘膜2上形成的保护绝缘膜11相同的保护绝缘膜11。

周边电路晶体管Q的栅极，与存储单元阵列区域相同，经过栅极绝缘膜而重合，构成在适当位置上短路的第一栅极5’和第二栅极8’的层叠构造。在此情况下，第一栅极5’象实施例2、3说明的那样，进行由金属镶嵌法所进行的平坦化埋入。

在由CMP处理所进行的平坦化工序中，在埋入空间较宽的场所中，快速进行研磨，而能够实现均匀的平坦化。如图21A所示的那样，当在晶体管Q的周围形成保护绝缘膜11来作为虚设图形时，在研磨并埋入与存储单元的浮动栅极5同时形成的栅极5’的材料膜的工序中，保护绝缘膜11成为阻挡层，而能够实现均匀性更好的平坦化。

本发明并不仅限于上述实施例。例如，在实施例中，说明了NOR型EEPROM，但在具有电荷蓄积层和控制栅极的层叠栅极构造的非易失性存储单元的NAND型、AND型、DINOR型等其他的EEPROM中，也可以使用本发明。

如上述那样，根据本发明，能够得到这样的EEPROM，使浮动栅极表面平坦，把对存储单元进行细微化时的电容耦合的偏差抑制得较小，而发挥优良的数据重写性能。而且，通过在存储单元之间的元件分离绝缘膜上配置保护绝缘膜，能够得到这样的EEPROM：为了电荷蓄积层的分离而防止元件分离绝缘膜的膜减少和栅极间短路不良，谋求存储单元的细微化。

图22A，22B表示本发明所涉及的第四实施例所涉及的存储单元构造，图22A是平面图，图22B是其E-E’断面图。

在P型硅衬底或者p阱1中形成元件分离用沟槽20，在该沟槽20内部埋入元件分离用绝缘材料例如二氧化硅材料，来形成元件分离绝缘膜2。

在进行了这样的元件分离的衬底上的沟道区域30的整个表面上形成例如厚度150埃以下的二氧化硅膜，来作为隧道电流能够流通的薄的隧道绝缘膜24，在其上形成第一导电层25，该第一导电层25的侧端部成为与元件分离区域的端部相同位置。

在沟槽20内表面和第一导电层25的元件分离区域侧的端面上形成氧化膜33，接着在各图中，为了简化而省略了该氧化膜。

在第一导电层25上与第一导电层25接触而形成第二导电膜26，其侧端部从第一导电层25稍稍扩展到外侧。通过这些第一导电层25和第二导电膜26的层叠构造来构成电荷蓄积层27。

元件分离绝缘膜23的上表面与电荷蓄积层27的上表面相一致，在它们的上表面上通过栅极间绝缘膜28而形成控制栅极29。

如图22A所示的那样，控制栅极29和电荷蓄积层27被自对准地进行加工，以使其侧端边在垂直方向上相一致，在栅极间形成n型扩散层34。

图23A-23D是表示用于得到图22A，22B所示的自对准型STI单元构造的制造工序的工序断面图。

首先，在半导体衬底1上形成隧道绝缘膜24，在其上通过CVD法淀积作为第一导电层25的被掺杂了杂质的多晶硅层，接着，在其上淀积作为掩模材料35的抗蚀剂。接着，腐蚀除去元件分离区域的掩模材料35、第一导电层25、隧道绝缘膜24和半导体衬底21，以使其侧端部位置相一致，而形成沟槽20(图23A)。

接着，进行氧化处理或者表面改质等处理，对沟槽20的侧壁和第一导电层25的侧壁表面进行氧化，然后，在整个表面上淀积元件分离绝缘膜2，通过由干腐蚀所进行的深腐蚀或者化学研磨(CMP)所进行的表面研磨，来对元件分离绝缘膜2进行平坦化，最终使掩模材料35的上表面露出(图23B)。

接着，剥离掩模材料35，使第一导电层25的上表面露出，然后，在整个表面上淀积作为掺入了杂质的多晶硅层的第二导电膜26，对第二导电膜26进行深腐蚀或者平面研磨，直到元件分离绝缘膜23露出为止，并分离第二导电膜26(图23C)。这些第一导电层25和第二导电膜26象上述那样起电荷蓄积层27的作用。

接着，淀积栅极间绝缘膜28和控制栅极，进行栅极加工，来完成单元构造(图23D)。

在通过这些制造工序得到的构造中，第一导电层25的侧壁通过沟槽形成后的氧化工序而稍稍后退，因此，成为第二导电膜26的宽度比第一导电层25的宽度稍宽的构造。

在淀积第二导电膜26时，用药品处理第一导电层25的上表面，并进行清洁，由此，在第一导电层的上表面形成薄的氧化膜，而成为在第一导电层25和第二导电膜26之间夹入了氧化膜的形状。但是，由于该氧化膜极薄，在电气导通上没有问题，第一导电层与第二导电层保持相同电位。

这样的第四实施例所产生的存储单元具有以下特征：

首先，在上述的第二现有例中所示的STI构造中，当用元件分离绝缘膜埋入沟槽时，存在埋入高宽比变高的问题。与此相对，在本发明中，由于使电荷蓄积层成为第一导电层和第二导电层的层叠构造，元件分离绝缘膜的埋入时的高宽比由第一导电膜层的厚度和掩模材料的厚度所决定。这样，通过使第一导电层的膜厚薄于第二导电层的膜厚，能够降低埋入高宽比。例如，对沟槽的深度为0.3μm，电荷蓄积层的膜厚为0.15μm的情况进行分析。如果能够无空隙埋入元件分离绝缘膜的高宽比为2，并且，如果掩模材料的膜厚为0.1μm，第一导电层的膜厚为0.05μm，当能够埋入的元件分离宽度为0.225μm时，与前面表示的第二实施例的STI单元构造相比，能够实现元件分离宽度的细微化。

并且，通过在第一导电层25上面增加淀积第二导电膜26，除了能够与在栅极加工控制上必要的所希望的电荷蓄积层27的膜厚相符合之外，还能降低形成第一栅极绝缘膜界面的第一导电层25的杂质浓度，同时，降低电荷蓄积层27整体的电阻。

由于增大了电荷蓄积层27与控制栅极29之间的电容，而存在例如对电荷蓄积层27的上表面进行粗面化处理的情况，但，通过足够地淀积第二导电膜26，能够在元件分离埋入后，进行该粗面化处理。

而且，当在栅极电极下的半导体衬底中进行以存储单元和晶体管等的阈值电压的控制为目的的掺杂时，由于第一导电层25较薄，而能够通过第一导电层25来进行离子注入。由于能够在热氧化等栅极绝缘膜形成中所需要的高温热处理工序之后，进行离子注入，就能精密地控制半导体衬底内的杂质断面。

在第四实施例所示的存储单元中，由于电荷蓄积层27的最上表面在单元阵列内的整个表面中为平坦的，抑制了电荷蓄积层的上表面的面积的偏差所产生的电容偏差，能够构成重写特性一致的存储单元。

图24具有与图22B类似的构成，但构成电荷蓄积层27的第一导电层25和第二导电膜26’的侧面位置相一致，表示了两层宽度相一致的例子。通过沟槽23形成时的腐蚀所产生的第一导电层25的后退较少的材料和条件的组合，或者不会引起第一导电层的后退的除氧化之外的表面改质处理，能够得到这样的构成。

这样的构成为自对准构造，由于不存在级差部，而不会发生寄生电容，而能够期待圆滑的电荷移动所引起的特性提高。

图25A，25B表示本发明所涉及的第五实施例所涉及的非易失性半导体存储器的单元构造，图25A是平面图，图25B是其F-F’断面图。

在P型硅衬底或者p阱41中形成元件分离用沟槽42，在该沟槽42内部埋入元件分离用绝缘材料43例如二氧化硅材料。在进行了这样的元件分离的衬底上的沟道区域的整个表面上形成隧道电流能够流通的薄的隧道绝缘膜44，在其上形成第一导电层45，该第一导电层45的侧端部的位置与元件分离区域43的端部相一致。

在第一导电层45上与第一导电层45接触而形成第二导电膜46，其侧端部从第一导电层45稍稍扩展到外侧。通过这些第一导电层45和第二导电膜46的层叠构造来构成电荷蓄积层47。

元件分离区域43的上表面成为稍高于第二导电膜46的下表面的位置，在该第二导电膜46的上表面、侧壁中高于元件分离绝缘膜位置的部分和元件分离绝缘膜43的一部分中形成栅极间绝缘膜48，在其上形成控制栅极49。如图25A所示的那样，控制栅极49和电荷蓄积层47被自对准地进行加工，以使其侧端部在垂直方向上相一致，在栅极间形成n型扩散层51。

图26A-26D是表示用于得到图25A，25B所示的自对准型STI单元构造的制造工序的工序断面图。

在半导体衬底41上形成隧道绝缘膜44，在其上淀积第一导电层45和掩模材料52，然后，腐蚀除去元件分离区域的掩模材料52、第一导电层45、隧道绝缘膜44和半导体衬底41，以使其侧端部对齐，而形成沟槽42。

接着，进行氧化处理或者表面改质等处理，对沟槽42的侧壁和第一导电层45的侧壁表面进行氧化，然后，淀积元件分离用绝缘膜43，通过由干腐蚀所进行的深腐蚀或者化学研磨(CMP)所进行的表面研磨，来对元件分离绝缘膜43进行平坦化，最终使掩模材料52的上表面露出(图26A)。

接着，剥离掩模材料，然后，淀积第二导电膜46(图26B)。

接着，对第二导电膜46进行深腐蚀或者平面研磨，直到元件分离用绝缘膜43露出为止，并分离第二导电膜46(图26C)。

接着，仅腐蚀元件分离绝缘膜43，进行腐蚀，直到其上表面到达第二导电膜46的厚度内的任意位置例如相当于距下表面1/3或者1/4厚度的程度为止，接着，淀积栅极间绝缘膜48和控制栅极49，进行栅极加工，而完成单元构造(图26D)。

而且，元件分离绝缘膜43的上表面位置越是处于第二导电膜46的下侧，越能使电容增加，但是，由于不能稳定地形成过于位于下侧的栅极间绝缘膜，因此应当考虑这些来决定其位置。

在这样的第五实施例的存储单元中，为了提高电荷蓄积层47与控制栅极49之间的电容，而使第二导电膜46的侧面的一部分露出，与控制栅极49相对。这样，就能使耦合电容大于第一实施例所示的存储单元。而且，第二导电膜46的上表面与栅极间绝缘膜48的上表面之间的级差量能够通过得到相对面积来进行设定，以把电荷蓄积层47与控制栅极49之间的电容调整为所希望的值，而且，能够使级差量在单元阵列内为均匀的。由于能够使侧壁的一部分容易地露出，而希望第二导电膜46的厚度厚于第一导电层45的厚度。

图27与图24相同，表示了第一导电层45与第二导电膜46的宽度相同的情况，而成为适合于由自对准所产生的制造。

图28A，28B表示本发明所涉及的第六实施例所涉及的非易失性半导体存储器的单元构造，图28A是平面图，图28B是其G-G’断面图。

其构成与第五实施例相类似，对应的构成要素是在图25A，25B所示的第五实施例中的标号上加20，即，60、70。第五实施例与第六实施例的差异是：使相当于第五实施例中的第二导电膜46的第二导电膜66的宽度大于第一导电层65的宽度。在图28A和图28B中，明确表示了第二导电膜的宽度变宽的情况。

图29A-29D是表示用于得到图28A，28B所示的单元构造的制造工序的工序断面图。

在半导体衬底61上形成隧道绝缘膜64，在其上淀积第一导电层65和掩模材料72。在此状态下，除去元件分离区域的掩模材料72、第一导电层65、隧道绝缘膜64和半导体衬底61，以使其侧端部对齐，而形成沟槽62。接着，进行氧化处理或者表面改质等处理，对沟槽62的侧壁和第一导电层65的侧壁表面进行氧化，然后，淀积元件分离绝缘膜63，通过由干腐蚀所进行的深腐蚀或者化学研磨(CMP)所进行的表面研磨，来对元件分离绝缘膜进行平坦化，最终使掩模材料72的上表面露出(图29A)。

在剥离掩模材料72之后，通过湿腐蚀等各向同性腐蚀来在横向上腐蚀掉元件分离绝缘膜所希望的量。由此，在第一导电层65上形成不存在宽于其宽度的元件分离绝缘膜的部分(图29B)。

接着，在半导体衬底的整个表面上淀积第二导电膜66，对第二导电膜进行深腐蚀或者平面研磨，直到元件分离绝缘膜63露出为止，并分离第二导电膜(图29C)。

接着，追加深腐蚀元件分离绝缘膜63，使元件分离绝缘膜63后退到第二导电膜66的下侧，使第二导电膜66的上侧露出。

在此状态下，淀积栅极间绝缘膜68和控制栅极69，进行栅极加工，而完成单元构造(图29D)。

在该第六实施例所涉及的存储单元中，在掩模材料72剥离后，在横向上腐蚀掉元件分离绝缘膜所希望的量，由此，实现了使第二导电层宽于第一导电层即元件宽度的构造。这样，第三实施例所示的存储单元与第四实施例所示的存储单元和第五实施例所示的存储单元相比，能够提高电荷蓄积层与控制栅极之间的电容。

在对第二导电膜66进行平坦化之后，追加深腐蚀元件分离绝缘膜63，使电荷蓄积层67的侧面的一部分露出，该程序是用于增大控制栅极69与电荷蓄积层67之间的电容的工序，因此，不一定是通过电荷蓄积层67的仅上表面的相对面积来充分地增大控制栅极69与电荷蓄积层67之间的电容。

图30A，30B表示本发明所涉及的第七实施例所涉及的非易失性半导体存储器，图30A是平面图，图30B是其F-F’断面图。

由于图30B所示的断面图与图25B所示的断面图完全相同，则对相同的构成要素使用相同的标号，而省略其详细的说明。

在该实施例中，作为单元阵列构成的一个例子，表示了具有NAND构成的情况。即，在本实施例中，串联连接的16个NAND单元通过选择晶体管53连接在位线和源极线上。选择晶体管以与单元相同材料、相同膜厚、相同层叠构造而构成。在存储单元中，被称为电荷蓄积层的栅极电极，在选择晶体管中成为相同的浮动构造，在相邻位线之间的晶体管之间，电荷蓄积层没有电气连接，因此，存储单元和选择晶体管在外观上没有差别。但是，与栅极长度相关，根据需要，存储单元和选择晶体管也可以是不同的。选择晶体管通过电荷蓄积层与控制栅极的电容结合，而在电荷蓄积层上施加预定的电压，因此，通过向控制栅极的电压施加，来进行通常的晶体管动作。因此，通过使存储单元与选择晶体管具有相同的栅极构造，就能在单元阵列内省去了不需要的加工工序，而能够以最小工序数量实现存储单元的制造。

在NAND构成之外的AND型和DINOR型中，其阵列构成是串联或者并联连接多个存储单元来构成单元，在与位线或者源极线的连接中，经过作为开关用的晶体管的选择晶体管，同样能够使用该实施例。

图31表示上述各实施例中的元件分离区域侧端部之间的距离与电荷蓄积层的最上层间距离和最下层间距离的关系的元件断面图。

如上述那样，由于电荷蓄积层的最上层的宽度形成为宽于最下层的宽度，当相邻的上述元件分离区域侧端部之间的距离为X1，相邻的上述电荷蓄积层中的最下层侧端之间的距离为Y，其最下层侧端间的距离为X2时，具有以下关系：

Y＞X1＞X2  或者  Y＞X1＝X2。

图32A-32D表示涉及本发明的第八实施例的非易失性半导体存储器。图32A是低电压晶体管的平面图，图32B是其J-J’断面图，图32C是高耐压晶体管的平面图，图32D是其K-K’断面图。

它们用于相同元件中，平面构成相同，但是，当观看断面构造时，都具有层叠栅极构造，具有与电荷蓄积层相同的2层构成的下层栅极(在低电压中为83、87，在高耐压中为83、97)和由与控制栅极相同的导电材料所形成的上层栅极88。其中，下层栅极中的上层的厚度，低电压用晶体管的一方比高耐压用晶体管的厚。并且，在低电压晶体管中，具有较薄的栅极氧化膜82，与此相对，在高耐压晶体管中，具有较厚的栅极氧化膜92。

这是基于以下的理由：一般，在驱动存储单元的读出放大器和升压电路、输入输出开关电路中，配合进行驱动的电压而使用具有所希望的栅极绝缘膜厚的晶体管，在读出放大器内，在能够实现高速动作的低电压晶体管中使用与存储单元的隧道绝缘膜同等或者薄于隧道绝缘膜的栅极绝缘膜。另一方面，在驱动存储单元的数据重写用的高电压的升压电路和输入输出开关电路中，在能够实现高电压动作的高耐压晶体管中，使用比隧道绝缘膜更厚的栅极绝缘膜。

图33A-33F是表示制造图32A，32B所示的非易失性半导体存储器的低电压晶体管的工序的工序断面图。而且，图34A-34F是表示制造图32A，32B所示的非易失性半导体存储器的高电压存储单元晶体管的工序的工序断面图。

在半导体衬底81上以所希望的膜厚形成多个栅极绝缘膜。例如，形成100A的热氧化膜来作为低电压晶体管的存储单元用的隧道绝缘膜82，或者，形成80A的热氧化膜82来作为读出放大器工作用的NMOS和PMOS用的薄栅极绝缘膜。与此相对，分别形成例如200A的热氧化膜92来作为升压电路工作用的高耐压晶体管用的厚栅极绝缘膜，接着，形成第一导电层83和掩模材料84(图33A，图34A)。

除去元件分离区域的掩模材料、第一导电层、由多种膜厚构成的隧道绝缘膜和栅极绝缘膜以及半导体衬底，以使其侧端部对齐，来形成沟槽85(图33B，图34B)。

在对沟槽85和第一导电层83的侧壁进行氧化之后，淀积元件分离用绝缘膜86，通过由干腐蚀所进行的深腐蚀或者化学研磨(CMP)所进行的表面研磨，来对元件分离绝缘膜86进行平坦化，最终使掩模材料84的上表面露出(图33C、图34C)。此时，与栅极绝缘膜的厚度不同无关，深腐蚀后的高度是相同的，因此，在低电压晶体管和高耐压晶体管中，残存的掩模材料的厚度象84’和84”那样是不同的。

在剥离掩模材料之后，在半导体衬底上淀积第二导电层，对第二导电膜进行深腐蚀或者平面研磨，直到元件分离绝缘膜露出为止，并分离第二导电膜。此时，第二导电层的厚度，象在低电压晶体管中用87表示，在高耐压晶体管中用97表示那样，是不同的(图33D、图34D)。以上的第一导电层和第二导电层的层叠构造形成电荷蓄积层或者第一栅极电极。

接着，追加深腐蚀元件分离绝缘膜85，电荷蓄积层(83，87，97)和第一栅极电极(82，92)的侧面的一部分露出(图33E、图34E)。

接着，作为栅极间绝缘膜，例如在半导体衬底上形成ONO膜，然后，除了存储单元之外，剥离周边电路的至少一部分的ONO膜，然后，淀积控制栅极88。控制栅极在晶体管中形成为第二栅极电极88，为了除去栅极间绝缘膜，第一栅极电极和第二栅极电极被电气连接而成为相同电位。进行栅极加工，以使存储单元部和晶体管中的层叠构造的侧端部对齐，而完成栅极构造和晶体管构造(图33F、图34F)。

在该第八实施例所示的非易失性半导体存储器中，由于构成存储单元和晶体管的栅极的栅极材料是相同的，而能够容易地实现低成本化和高成品化。而且，由于使电荷蓄积层的侧面的一部分露出的工序在芯片整个表面上进行，而不需要平版印刷工序，而能够期待低成本化。但是，露出的高度，在追加了剥离栅极间绝缘膜工序之后，晶体管一方高于存储单元。因此，产生这样的情况：第二导电层的膜厚厚于存储单元所要求的膜厚。这会影响高密度配置的存储单元的栅极构造加工时的成品率。

在需要对第二导电层的膜厚进行薄膜化的情况下，追加平版印刷工序，用于仅在存储单元部进行使电荷蓄积层的侧面一部分露出的深腐蚀工序。在此情况下，电荷蓄积层和第一栅极电极的露出高度，在进行例如栅极间绝缘膜的剥离工序时，存储单元一方变高，因此，就能以存储单元部所需要的第二导电层的膜厚来控制电荷蓄积层的膜厚。

图35A、图35B表示在第八实施例中通过选择适当的条件而使第一栅极电极中的上层和下层具有相同端面位置的情况。

以上说明了各种实施例，但是，本发明并不仅限于上述各个实施例，可以具有各种变形。

例如，在实施例中，使成为电荷蓄积层的电极为两层构成，但是，也可以为3层以上的多层构造，在此情况下，最上层具有与实施例中的上层相同的构成和功能，最下层具有与实施例中的下层相同的构成和功能。

而且，在第一实施例中使用二氧化硅层作为第一栅极绝缘膜的隧道绝缘膜，但是，也可以为氮化硅层或者氮氧化硅层，或者，为它们的任意的层叠膜。

而且，电荷蓄积层和控制栅极间的绝缘膜，在实施例中使用氧化硅膜，但是，也可以是氮化膜、氧化氮化膜、氧化膜和氮化膜的层叠膜。

而且，控制栅极在实施例中是使用掺入了杂质的多晶硅层，但是，也可以适当地使用非晶硅层、钨等高熔点金属材料层、铝等低电阻金属层、钨硅化物(WSi)等金属硅化物和硅材料的层叠层、在硅材料上淀积钛等金属并通过进行热退火来引起与硅的化学反应所形成的自对准硅化物膜等。

作为元件分离用绝缘膜，除了在实施例中说明的在高宽比大的埋入特性上优良的二氧化硅之外，也可以使用包含磷和硼等杂质的PSG、BPSG等掺杂氧化物膜或者它们的层叠构造。

而且，除周边电路之外的各种电容器和电阻元件等可以根据需要在不脱离本发明的精神的范围内进行各种变形来实施。

根据本发明，在由具有与元件分离区域即沟槽自对准地形成电荷蓄积层的自对准STI构造的存储单元组成的非易失性半导体存储器中，作为至少由2层电荷蓄积层组成的层叠构造，第一导电层进行薄膜化，降低元件分离绝缘膜的埋入高宽比，第二导电层为了使控制栅极间的电容成为所希望的值而成为必要的膜厚，由此而能够提供加工控制性优良、数据的重写特性优良的低成本、高密度的大容量非易失性半导体存储器。

并且，第二导电层通过把元件分离用绝缘膜作为阻挡层的平坦化工序来形成，而省略了用于把在现有的非易失性半导体存储器中必须的电荷蓄积层在元件分离区域上切断成缝隙状的平版印刷，由此，能够实现工序的削减。

Claims (11)

1.一种非易失性半导体存储器，连接多个存储单元而构成单元阵列，该存储单元具有：

在半导体衬底上沿着一个方向延伸设置的多个沟槽；

在上述沟槽内埋设元件分离绝缘膜的元件分离区域；

通过上述元件分离区域分别电气分离的多个半导体区域；

在上述半导体区域上经过第一栅极绝缘膜所形成的电荷蓄积层；

在上述电荷蓄积层上经过第二栅极绝缘膜所形成的控制栅极，

其特征在于，

上述电荷蓄积层为2层以上的导电层的层叠构造，其中的最下层的导电层的侧端部位置与上述沟槽壁位置相一致，最上层的导电层的宽度与最下层的导电层的宽度相同或更宽，最上层的导电层的表面是平坦的，上述元件分离绝缘膜的上表面和上述电荷蓄积层的最上层的上表面相一致。

2.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述电荷蓄积层中包含的最上层的导电层相对于上述元件分离区域自对准地形成。

3.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述电荷蓄积层中包含的最上层的导电层和最下层的导电层被电气连接而成为短路状态或者相同电位。

4.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述电荷蓄积层中包含的最上层的导电层的膜厚与最下层的导电层的膜厚相同或者更厚。

5.根据权利要求1所述的非易失性半导体存储器，其特征在于，在上述单元阵列内包含具有与上述存储单元同一层叠栅极构造的开关用选择晶体管。

6.根据权利要求5所述的非易失性半导体存储器，其特征在于，

上述非易失性半导体存储器还具有晶体管，

上述晶体管包含在上述半导体衬底上经过第三栅极绝缘膜所形成的第一栅极电极和与上述第一栅极电极相接触而形成的第二栅极电极。

7.根据权利要求6所述的非易失性半导体存储器，其特征在于，

上述晶体管构成为上述第三栅极绝缘膜包含膜厚不同的至少两种膜，

为使上述晶体管具备高耐压用途，上述第三栅极绝缘膜厚于上述第一栅极绝缘膜，为使上述晶体管具备低电压用途，上述第三栅极绝缘膜与上述第一栅极绝缘膜具有相同膜厚或者更薄。

8.根据权利要求6所述的非易失性半导体存储器，其特征在于，

上述第一栅极电极由与上述电荷蓄积层相同电气连接的两层以上的导电层所形成，

与构成上述第一栅极电极的最下层的导电层的上述元件分离区域相接的侧端部的位置最好与上述沟槽壁的位置相一致。

9.根据权利要求6所述的非易失性半导体存储器，其特征在于，

构成上述第一栅极的多个导电层由与构成上述存储单元的上述电荷蓄积层的多个导电层相同的材料所构成，

上述第二栅极电极由与上述存储单元的上述控制栅极相同的材料所构成。

10.一种非易失性半导体存储器的制造方法，包括下列工序：

在半导体衬底上形成第一栅极绝缘膜；

在上述第一栅极绝缘膜上形成成为电荷蓄积层的最下层的第一导电层；

在上述第一导电层上形成掩模材料；

腐蚀上述掩模材料、上述第一导电层、上述第一栅极绝缘膜、上述半导体衬底以使其侧端部位置相一致，而形成沟槽；

至少氧化处理上述沟槽侧壁、上述第一导电层侧壁表面；

淀积元件分离用绝缘膜并埋入沟槽；

对上述元件分离用绝缘膜进行平坦化以使上述掩模材料的上表面露出；

剥离上述掩模材料以使第一导电层上表面露出；

在半导体衬底上淀积成为电荷蓄积层的最上层的第二导电层；

对该第二导电层进行平坦化，使其上表面与上述元件分离用绝缘膜上表面成为同一平面；

在上述第二导电层和上述元件分离用绝缘膜上形成第二栅极绝缘膜；

在上述第二栅极绝缘膜上淀积控制栅极材料；

把所淀积的控制栅极材料加工成预定形状。

11.根据权利要求10所述的非易失性半导体存储器的制造方法，其特征在于，上述第一和第二导电层的平坦化工序通过干腐蚀或者抛光来进行。

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