CN1599253A - 在不显著危及吞吐量性能的情况下增强逐次逼近型模数转换器的信噪比 - Google Patents

Abstract

当将一个模拟信号转换成N位数字编码时，通过从同一模拟采样生成多个N位编码并平均N位编码获得高SNR(信噪比)。整个N位编码只被确定一次，只生成多个P(P小于N)位编码。多个P位编码可被平均，并且N位编码被根据平均值校正以生成一个精确的N位数字编码。由于P可以远小于N，因此校正可在几次迭代中实现，从而使得ADC(模数转换器)能在具有高吞吐量性能的情况下被实现。由于校正，也能获得高SNR。

Description

在不显著危及吞吐量性能的情况下 增强逐次逼近型模数转换器的信噪比

发明人

Seetharaman JANAKIRAMAN

805，4^thB Cross，HRBR Layout 1^st Block

Kalyan Nagar，Bangalore(City)

Karnataka(State)，India_560 043

国籍：印度

Kiran Manohar GODBOLE

Texas Instruments(India)Pvt Ltd.

Murgeshpalya，Bangalore(City)

Karnataka(State)，India-560 017

国籍：印度

Surendranath NAGESH

391，KHB Colony，5^th Block

Koramangala，Bangalore(City)

Karnataka(State)，India_560 095

国籍：印度

受让人：

Texas Instruments Incorporated

技术领域

本发明涉及模数转换器(ADC)的设计，更具体地，涉及一种用于在不显著危及吞吐量性能的情况下增加逐次逼近型模数转换器(ADC)的信噪比(SNR)性能的方法和设备。

背景技术

正如在本领域中已熟知的，模数转换器(ADC)被用于生成代表一个模拟信号的信号大小的数字编码序列。对于这样的转换，ADC通常采用逐次逼近原理(SAP)。因为一个寄存器被用于存储用于生成一个中间模拟信号的编码，因此用SAP实现的ADC通常称为SAR(逐次逼近寄存器)ADC。

在一个典型的基于SAP的实施方式中，一个数字编码的每一位(数字编码代表模拟信号的一个采样)是在一个单次迭代中确定的，从最高位开始。为确定最高位，最高位被设为一个特定的逻辑值(例如1)，随后的多个位设为另一逻辑值(0)，所产生的数字被转换成中间模拟信号(通常使用ADC中包含的一个数模转换器(DAC))。

假设特定的逻辑值等于1，则如果模拟信号的采样的电压低于所述中间模拟信号，则数字编码的最高位的值被确定为等于0，否则等于1。次高位可被设为1(同时将最高位设为确定的值)，随后的多个位设为0，所产生的数字被用于生成一个新的中间模拟信号。

新的中间模拟信号被用来与模拟信号的采样相比较，以确定数字编码的相应的(次高)位。继续此方法，直到数字编码的所有位都被确定了。可以以需要的抽样间隔生成代表一个模拟信号的其他数字信号。

通常感兴趣的与ADC有关的一个参数是信噪比(SNR)。高SNR通常意味着生成的数字编码比较不易受噪声影响，而低SNR意味着数字编码将会随噪声而改变。因此，在几种情况下通常是希望有高SNR的。

这种噪声的一个来源是由实现SAP方法的各元件(例如，晶体管)引起的信号成分。这样引起的噪声在性质上通常是随机，希望生成不被这种噪声影响的数字编码。

在现有的一个增加SNR的方法中，从一个输入模拟信号的一部分生成多个临时编码来表示同一数字编码，并且多个临时编码被平均以生成所述数字编码。正如在本领域中熟知的那样，平均通常有效地降低了信号成分。

这种方法的一个问题是由于生成多个临时编码，因此ADC的吞吐量可能降低。吞吐量通常是指在一个ADC的输出处提供的数字编码的数目。例如，如果一个ADC以1 MSPS(兆采样每秒)的速率转换模拟信号，并且两个临时编码被平均以生成一个数字编码，则ADC的吞吐量将降低为500 KSPS(千采样每秒)。

通过使用更多个临时编码来生成每个数字编码，一个ADC的SNR可进一步增加。但是，ADC的吞吐量降低的倍数将等于所使用的临时编码的数目。至少在某些情况下，吞吐量性能的这种降低是不希望出现的。因此所需要的是一种在不严重降低逐次逼近型ADC的吞吐量性能的情况下提供高SNR的方法和设备。

发明内容

根据本发明的一个方面的一个逐次逼近型模数转换器(SAR ADC)将一个输入模拟信号的采样转换成一个精确的N位数字编码。在一个实施方式中，SAR ADC包含一个比较器，它提供一个第一模拟信号与所述采样的比较结果。一个数模转换器(DAC)接收一个中间的N位值和一个中间的P位值，DAC根据中间的N位值和中间的P位值生成所述第一模拟信号。

一个SAR逻辑根据逐次逼近原理(SAP)通过在N次迭代每一次中发送中间N位值来确定一个第一N位数字编码。然后SAR逻辑根据SAP通过在P次迭代每一次中发送中间P位值来确定一个第一P位数字编码。用第一P位数字编码校正第一N位数字编码，以生成代表采样的一个精确的N位数字编码。

可意识到P位数字编码表示采样和由N位数字编码代表的电压之间的电压差。这种电压差反过来可反映在操作中在SAR ADC中内部引入的噪声。通过校正N位数字编码，信噪比(SNR)增强了。通过采用少于N位来校正N位值，吞吐量性能的降低被最小化了。可通过生成多个P位数字编码，根据所有P位编码的一个平均值来校正第一N位值来进一步增强ADC的SNR。

以下参考附图详细说明了本发明的其他特征和优点，以及本发明的不同实施方式的结构和操作。在附图中，相同的参考数字通常表示同样的、功能上相似的和/或结构上相似的元件。一个元件首次出现的附图由相应的参考数字的最左位数字表示。

附图说明

将参考在以下简要说明的附图说明本发明。

图1是描述一个逐次逼近模数转换器(SAR ADC)的一个示例性实施方式的细节的框图。

图2A是描述在一个采样阶段中一个SAR ADC的操作细节的电路图。

图2B是描述在一个转换阶段中一个SAR ADC的细节的电路图。

图3是描述根据本发明的一个方面一种方法的流程图，使用该方法可最小化吞吐量性能的降低，同时增强SAR ADC的输出处的SNR。

图4是描述由连接到包含在一个SAR ADC中的一个电容的一个开关生成的噪声的细节的电路图。

图5和6是共同描述一个比较器中的噪声源的细节的电路图。

图7是描述在SAR ADC中存在噪声的情况下转换后的值的一般分布。

图8是描述根据本发明的一个方面的一个电容DAC的细节的电路图。

图9是描述在本发明的一个实施方式中的一个平均多个编码的电路的细节的框图。

图10是描述可实现本发明的一个示例性系统的框图。

具体实施方式

1.概览

本发明的一个方面提高一个SAR ADC的SNR，同时减少吞吐量性能的降低(与以上部分中注意到的现有技术相比)。在一个实施方式中，SAR ADC将一个模拟信号的采样转换成一个N位数字编码。然后ADC采样由模拟信号的采样和N位数字编码代表的电压之差，生成多个P位编码(其中P小于N)。ADC根据平均多个P位编码并将产生的平均值加到N位数字编码来确定一个精确的数字编码。此外，平均值也可用于在正和负方向校正N位数字编码。

正如很容易意识到，平均可增强ADC的SNR，而只使用P位编码(而不是N位编码)可减少吞吐量性能的降低。从而，使用本发明的不同方面可提供高SNR以及高吞吐量性能的ADC。

以下参考用于说明的例子说明本发明的几个方面。应理解大量具体细节、关系和方法被提出以提供对本发明的完全理解。但是，本领域技术熟练者将容易意识到本发明可在没有一个或多个具体细节，或者用其他方法等的情况下实现。在其他情况下，未详细显示已熟知的结构或操作以避免遮蔽本发明。

2.SAR ADC

图1是描述SAR ADC 100的一个示例性实施方式的细节的框图，其中可实现本发明的几个方面。SAR ADC 100被显示为包含比较器110、SAR逻辑120、数模转换器(DAC)130。每个元件在下文详细说明。

比较器110将路径131上的一个中间模拟信号与路径102上的一个电压水平(V_mid等于Vdd/2)相比较，并且在路径112上提供比较结果(迭代状态)。在一个实施方式中，如果路径101上的一个模拟信号采样大于对应于中间数字值(在下文说明)的信号值，则结果等于一个逻辑值‘1’，否则结果等于一个逻辑值‘0’。比较器110可以以已知的方式实现。

DAC 130在第一次迭代之前采样在路径101上接收到的模拟信号。然后DAC 130在每次迭代(其中确定数字编码的一位)中生成中间模拟信号131，其电压大小等于(V_mid-V_inp+对应于在路径123上接收到的一个中间数字值的电压大小)，其中V_inp表示采样的模拟信号的大小。

SAR逻辑120通过与比较器110和DAC 130交互使用逐次逼近原理确定对应于一个采样(在路径101上提供)的数字编码。一般地，SAR逻辑120在每个迭代期间发送一个中间数字值，以确定一位，并且根据确定的位生成数字编码。数字编码在路径199上提供。时钟122控制每次迭代的持续时间。

本发明的一个方面使得能够在保持高SNR的同时迅速确定数字编码。这种特征是通过实现符合作为本发明的基础的原理的SAR逻辑120和DAC 130实现的。通过理解示例性的现有实施方式中的DAC和SAR逻辑的操作，原理可变得更清楚。因此，首先参照图2A和2B说明现有DAC和SAR逻辑组合的操作。

3.现有DAC

图2A和2B是描述一个现有实施方式中分别处于采样阶段和转换阶段的一个DAC(参照路径101、123和131描述)的细节的电路图。正如所熟知的，输入信号(在路径101上)在采样阶段中被采样，并且采样在转换阶段的多次迭代中(每次迭代确定一位)被转换为一个数字编码。

继续参照图2A，所示的DAC包含电容210-1至210-N，开关220-1至220-N和230。开关220-1至220-N和230在采样阶段是闭合的，使得路径101上的模拟信号在电容上被采样。

所有电容的一端(上板)连接到路径102上的V_mid，每个电容的另一端(下板)通过一个对应的开关连接到路径101上的模拟信号的一个采样。电容210-1至210-N通过采样101和V_mid充电。电容上的总电荷代表路径101上的模拟信号的采样，由方程(1)给出：

$Q_c=\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{C}_i*(V_{\mathrm{mid}}-V_{\mathrm{inp}})$ 方程(1)

其中C_i是第i个电容的电容量，N是电容的个数。V_inp是采样的电压大小，而‘*’表示一个乘法运算符。然后如下文参照图2B所说明的，DAC在转换阶段中被操作。

图2B是描述转换阶段中的(图2A的)DAC的细节的电路图。在转换阶段中，开关230打开，以使得电容的上板上的总电荷保持为(以上图1的)Q_c。通过开关220-1至220-N根据中间数字值的各位，电容的下板或者连接到路径240上的V_ref，或者在路径250上接地。

如果电容的下板上的电压改变了，则上板上的电压也会以相同的方式改变，以保持电荷为Q_c。由于开关220-1至220-N的操作，电容的下板上的电压被路径123上的中间数字值所控制。因此，中间数字值上的一个变化引起路径131上的上板处的电压(V_top)的相似的变化。

这样的变化可被一个SAR逻辑用来确定对应于路径101上接收到的采样的数字编码。现有SAR逻辑的一个实施方式的操作在以下更详细地说明。

4.现有SAR逻辑

SAR逻辑在一次对应的迭代中根据由比较器110生成的一个比较结果确定一个N位数字编码的每一位。如果比较器110的输入处的差电压(V_diff)是正的，则比较结果依次是一个逻辑值，否则是另一个逻辑值。因此，为了理解SAR逻辑的操作，量化Vdiff是有帮助的。从而，以下首先参考方程(2)-(6)说明量化V_diff的方式，接着根据方程说明SAR逻辑确定数字编码的位的方式。

如上所述，在转换阶段上板的电荷保持为Q_c。如果电容下板的电压变化，则上板上的电压也会以相同的方式变化，以保持电荷为Q_c。例如，如果电容210-N(其电容量为C_N)的下板通过开关220-N在路径240上连接到V_ref，所有其他电容在路径250上接地，然后路径131上的电荷(Q_N)由方程(2)给出。

$Q_N=C_N*(V_{\mathrm{top}}-V_{\mathrm{ref}})+\underset{i=1}{\overset{N-1}{\mathrm{\Σ}}}{C}_i*\left(V_{\mathrm{top}}\right)$ 方程(2)

由于对于任何中间数字值123电容的上板上的电荷是恒定的(Q_C等于Q_N)，解方程(1)和(2)可使得上板的电压(V_top)由方程(3)给出。

$V_{\mathrm{top}}=V_{\mathrm{mid}}-V_{\mathrm{inp}}+\frac{C_N*\left(V_{\mathrm{ref}}\right)}{\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{C}_i}$ 方程(3)

如果另一电容210-3(其电容量为C3)的也通过开关220-3连接到路径240上的V_ref，则V_top由方程(4)给出。

$V_{\mathrm{top}}=V_{\mathrm{mid}}-V_{\mathrm{inp}}+\frac{C_N*\left(V_{\mathrm{ref}}\right)}{\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{C}_i}+\frac{C_3*\left(V_{\mathrm{ref}}\right)}{\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{C}_i}$ 方程(4)

从以上可观察到上板的电压(V_top)与下板的电压(V_ref)成正比。因此，如果电容的电容量是二进制加权的，对应下板处的电压的相同改变，V_top也会二进制加权地改变。因此，电容210-1至210-N的电容量被设计为分别等于C、2C、4C至2^N-1C，以便在每个步骤中以二进制加权的增量生成中间模拟信号。因此，路径131上的上板的电压由方程(5)给出。

$V_{\mathrm{top}}=V_{\mathrm{mid}}-V_{\mathrm{inp}}+\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{b}_i\frac{\left(V_{\mathrm{ref}}\right)}{2^i}$ 方程(5)

其中b_i表示中间数字值中的位，b₁是最高位(MSB)，b_N是最低位(LSB)，b₁至b_N分别控制开关220-N至220-1。由于在转换阶段(V_mid-V_inp)不改变，则可从方程(5)中看出路径131上的上板的电压表示中间数字值。

所示比较器110分别在路径131和102上接收电压V_top和V_mid，从而比较器110的输入处的电压之间的差(V_diff)(等于(V_mid-V_top))由方程(6)给出如下：

$V_{\mathrm{diff}}=V_{\mathrm{inp}}-\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{b}_i\frac{\left(V_{\mathrm{ref}}\right)}{2^i}$ 方程(6)

比较器110比较V_diff是否大于0，并且将比较结果作为输出提供在路径112上。在一个实施方式中，如果V_diff大于0，则结果等于一个逻辑值‘1’，否则结果等于一个逻辑值‘0’。现有SAR逻辑使用比较结果确定数字编码中的每一位的方法在以下说明。

现有SAR逻辑最初将中间数字值的MSB设为1，而将其他所有位设为0，以确定MSB。对应于这样一个中间数字值100...0的差电压(来自方程(6))由方程(7)给出。

$V_{\mathrm{diff}}=V_{\mathrm{inp}}-\frac{\left(V_{\mathrm{ref}}\right)}{2}$ 方程(7)

比较器110在路径112上提供方程(7)中V_diff的比较结果。如果接收到一个为1的比较结果，则V_inp大于Vref/2，SAR逻辑确定MSB为‘1’。类似地，要确定中间数字值中的第K位，SAR逻辑最初将第K位设为1，并根据相应的比较结果确定第K位。如果比较结果为1，则SAR逻辑确定第K位为1，否则SAR逻辑确定第K位为0。SAR逻辑以相同的方式确定一个N位数字编码中的所有位。

但是，N位数字编码中的一位或多位可能由于各种噪声成分而被错误地确定。正如在以上背景技术部分中所注意到的，通过平均可能从同一采样生成的多个数字编码可最小化噪声的效果。但是，生成每个数字编码的所有位可能将一个ADC的吞吐量性能降低到一个不可接受的低水平。如下文联系图3所进一步详细说明的，本发明的一个方面最小化了这种降低。

5.方法

图3是说明根据本发明的一个方面的一种方法的流程图，用该方法可以在一个SAR ADC的输出处提供高SNR的同时增加吞吐量。为了描述，参考图1、2A和2B的系统说明了该方法。本发明的各方面也可以实现在其他环境中。本方法开始于步骤301，其中控制立即传到步骤310。

在步骤310中，SAR ADC 100从在路径101上接收到的一个模拟采样生成一个N位数字编码。SAR ADC 100可根据上述逐次逼近原理将模拟采样转换成N位数字编码。

在步骤340中，SAR ADC 100采样由模拟采样和N位数字编码所表示的电压之差，生成P位编码，其中P小于N。由于引入采样信号集合中的变化的噪声水平，N位数字编码可能不能精确地代表模拟采样，从而对于在步骤310中确定的一个固定的N位值，比较器110的输入处的差电压是变化的。因此，SAR ADC 100在不同时刻采样差电压生成多个P位编码，由于噪声的随机性，每个P位编码是不同的。

在步骤380中，SAR ADC 100从N位数字编码和多个P位编码确定一个精确的输出数字编码。在一个实施方式中，通过将多个P位编码的平均值加到N位数字编码中确定精确的输出数字编码。此外，在一个实施方式中，P位编码只在正方向校正N位数字编码。但是，在一个替换实施方式中(下文也将说明)，P位编码可被实现为在正和负方向均执行校正。然后本方法结束于步骤399。

由于多次确定少于N位(即，P位)，一个ADC的吞吐量性能不会大大降低。此外，每个P位集合精确地反映了在相应的确定(P位和现有的N位)时间期间引入的误差成分，从而最终的数字编码可充分独立于在转换期间引入的噪声成分。

正如可从上文中意识到的那样，一个ADC的设计者可能需要确定P值。P一般由引入的噪声程度以及所需要的容噪水平(SNR)所确定。因此，下文简要说明在模数转换期间噪声源。

6.噪声源

图4、5和6说明了在本发明的一个实施方式中的一个SAR ADC中的各自的噪声源。为了便于描述，参照图1、2A和2B说明了噪声源。广泛地说，噪声成分是由于电容(210-1至210-N)，比较器110(由于有源元件和偏置存储电容)，路径240上的Vref以及量化噪声等引起的。在下文中进一步详细说明每个噪声成分。

图4是描述由连接到一个电容的一个开关(例如，220-N)引入的噪声的方式的模式电路图。正如已熟知的，一个开关可由一个电阻表示。从而，电容210-N被显示为连接到电阻420-N(表示开关220-N的阻抗)。如上所述，DAC 130被显示为包含电容210-1至210-N，它们分别连接到开关220-1至220-N，它们可能引起KT/C噪声，其中K是波尔兹曼常数，T是以开尔文为单位的温度，而C是电容的电容值。因此，DAC 130中的每个电容开关组合可引起由KT/C量化的一个噪声。

图5和6是共同描述比较器110中的噪声源的细节的电路图。比较器110可用与偏置电容(510、520、530和540)串联的多个运算放大器(550、560和570)实现，如图5所示。例如，运算放大器550被显示为分别在路径551和552上连接到偏置电容510和520。如图所示，每个运算放大器可用一个电流源、多个晶体管(610、620)和电阻实现，运算放大器550的详细电路图在图6中显示。

正如可意识到的那样，偏置电容被用于平衡运算放大器中的有源元件(即晶体管610和620)的制造中的非理想性。偏置电容可引起KT/C噪声(所上文所注意到的)，有源元件可能引起热噪声，可以根据所使用的制造过程、电压和温度来以已知的方式量化它。这种噪声一般降低SAR ADC的SNR。

一旦这样的噪声源被标识和量化，P值(在以上图3的步骤340中所注意到的)以及要生成的P位编码的数目(Q)可按照下文所述的方式计算。

7.确定P和Q

一个P位编码中需要的位数以及要生成来降低噪声的P位编码的数目取决于一个SAR ADC中的各元件的设计参数。例如，由DAC 130中的采样电容引起的KT/C噪声取决于电容的电容量以及器件操作的温度。由各种源引起的噪声是根据设计参数确定的。

假定由Z噪声源确定的噪声方差由σ1²、σ2²、...σZ²表示，有效方差(σtot)是由每个方差的平方和的平方根确定的。σtot由方程(8)给出，而方差的平均值由以下方程(9)给出。

$\mathrm{\σtot}=\mathrm{sqrt}\left(\underset{j=1}{\overset{Z}{\mathrm{\Σ}}}{\mathrm{\σ}}_j^2\right)$ 方程(8)

${\mathrm{\σavg}}^2=\frac{{\mathrm{\σ}}_{\mathrm{tot}}^2}{Z}$ 方程(9)

其中sqrt表示平方根，而*是一个乘法运算符。假定所有噪声具有相同的方差σ，则平均方差由方程(10)给出

$\mathrm{\σavg}=\mathrm{\σ}/\sqrt{Z}$ 方程(10)

因此，可从上文观察到通过使用Z(即Q)个数字编码，总噪声降低了 倍。设计者可根据以上提供的说明计算Φ，Z可根据所需的SNR计算。然后可根据噪声的特征确定P值。在一个实施方式中，噪声符合高斯分布。用这种属性来确定P的方法在下文中说明。

图7是一幅X轴为数字编码(它可通过转换同一模拟采样以及引入的瞬时噪声来生成)而Y轴是所期望的出现频率的图。正如相关技术中已熟知的，点710、720和730表示μ-3σtot、μ和μ+3σtot的值，其中μ表示尝试最终生成的精确的无误差值。

从以上分析中，可意识到尝试获得的值的范围的总分布为6σtot。一个P位编码中的位数(P)由方程(11)给出。

P＝Ceiling[log₂(6*σtot)]                   方程(11)

其中取上限运算(ceiling operation)是用于在log运算的结果是个非整数的情况下将log运算的结果化为下一个最大的整数。

应意识到小于P的位数可被用于获取较低的SNR。用这样计算出来的P和Q值实现一个DAC和一个SAR逻辑的方式在下文中联系例子一起说明。

8.电容DAC

图8是描述根据本发明的一个方面的一个电容DAC的细节的电路图。为了便于描述，参照图1、2A和2B说明了电容DAC。电容DAC 130被显示为包含电容810-1至810-N，和840-1至840-P，以及开关820-1至820-N，830，和850-1至850-P。‘P’表示在DAC中使用的附加位数或电容数。每个元件的操作在下文进一步详细说明。

电容810-1至810-N，以及相应的开关820-1至820-N和830可以分别以与如图2A和2B所示的电容210-1至210-N以及相应的开关220-1至220-N和230的相似的方式操作，以确定一个N位数字编码。在确定N位数字编码后的差电压V_diff(如方程(6)所示)，由于不同噪声的性质而在不同的时刻变化。差电压表示N位数字编码中的误差。‘P’个附加电容/位被用于在-2^p-1*V_ref/2^N至2^p-1*V_ref/2^N的范围中采样差电压，如下文所述。

电容840-1至840-P分别串联到开关850-1至850-P。一个电容和一个开关的串联组合被并联，然后它们分别与电容810-1至810-N和开关820-1至820-N的串联组合并联。所有开关都被显示为由在路径123上接收到的一个中间数字值(N位和P位的)控制。中间N位数字值控制开关820-1至820-N，而中间P位数字值控制开关850-1至850-P。所有电容的上板被显示为连接到路径131，在该路径上提供了对应于中间N位数字值和中间P位数字值的一个中间模拟信号，如下文所述。

电容840-1至840-P可被设计为电容量分别等于C、2C、4C至2^P-1C。由于上述连接，P个电容向在路径131上生成的Vtop添加了一个电压，并且方程(5)可修改如下：

$V_{\mathrm{top}}=V_{\mathrm{mid}}-V_{\mathrm{inp}}+\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\frac{b_i{V}_{\mathrm{ref}}}{2^i}+\underset{j=1}{\overset{P}{\mathrm{\Σ}}}\frac{b_j{V}_{\mathrm{ref}}}{2^j}$ 方程(12)

其中位b_j一起形成中间P位数字值(它由SAR逻辑生成)。方程(6)的Vdiff相应修改如下：

$V_{\mathrm{diff}}=V_{\mathrm{inp}}-\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\frac{b_i{V}_{\mathrm{ref}}}{2^i}-\underset{j=1}{\overset{P}{\mathrm{\Σ}}}\frac{b_j{V}_{\mathrm{ref}}}{2^j}$ 方程(13)

SAR逻辑120可被设计为同样通过与比较器110和DAC 130接口通过逐次逼近原理将差电压V_diff转换为P位数字值。从而，在确定了N位数字编码之后，SAR逻辑120在每次迭代中逼近P位数字编码中的每一位，并且在路径123上将结果作为中间P位数字值提供。SAR逻辑120根据比较结果确定P位数字编码中的相应位。P位数字编码中的所有位在P次迭代中确定，其中P小于N。

可注意到电容DAC 130也可用于根据需要通过只操作相应的开关确定1、2、3...或P-1位编码。例如，可通过只操作对应于具有电容量C、2C和4C的电容来确定一个3位编码。

可进一步意识到可通过平均Q个P位数字编码，并将平均值加到N位数字编码以确定对应于模拟信号的采样的精确输出的N位数字编码，从而降低噪声。确定多个P位编码的平均值的方法在下文参照图9说明。

9.平均块

图9是描述在本发明的一个实施方式中多个P位编码被平均的框图。平均块900被显示为包含序列发生器910、高速缓冲存储器920、加法器930和960、移位器940、累加器950和舍位模块970。平均块900可在SAR逻辑120内实现。下文详细说明平均块900的每个元件。

序列发生器910根据在路径112上接收到的比较器输出用逐次逼近原理(SAP)确定多个P位编码中的每一位。序列发生器910在路径902(包含在路径123中)上提供中间的P位编码，同时向DAC 130确定P位编码中的每一位。一旦被确定后，在开始下一个P位编码的确定之前将每个P位编码在路径912上提供。

高速缓冲存储器920存储在路径912上接收到的每个P位编码，用于将来处理。高速缓冲存储器920使得在序列发生器910确定下一个P位编码的同时，其他元件930至970运算以将所确定的P位编码(存储在高速缓冲存储器920中)加到先前确定的任何P位编码。

加法器930将值0.5添加到每个P位编码。结合舍位模块970的运算，这样的加法使得除法的结果被近似到最近的整数。移位器940将每个数字向右移Log₂Q位，以实现每个P位编码被Q除。因此，可能需要将Q选择为2的幂(即2、4、8、16等)。

累加器950和加法器960的回路运算以累加(每个被Q除的P位编码)的结果。因此，在对第一个P位编码做加法之前累加器950可被重置为零。舍位模块970舍去累加结果的分数部分，以生成N位数字的校正因子。然后校正因子可被加到N位数字以生成精确的数字编码。

从以上可见，SAR ADC首先将一个模拟信号的采样转换为相应的N位数字编码。电压差V_diff(在生成N位数字编码后出现)被采样，并且相应的数字编码被提供为一个P位编码。多个P位编码被确定以解决噪声的随机性。图9中的框图可平均多个P位编码以降低噪声，并且平均后的值被加(加法器未被显示)到N位数字编码，以便在高SNR和增加吞吐量性能的情况下确定精确的输出数字编码。

上述方法的一个问题是校正总是以一个正数结束。但是，可能也需要一个负的校正。在下文中进一步详细说明实现正和负校正的方法。

10.负和正校正

根据本发明的一个方面，序列发生器910(或者一般而言的SAR逻辑120)在采样阶段(以上参照图2A进行了大体说明)提供一个P位编码1000..00(即只有最高位(MSB)为1)。从而，参照图8，在采样阶段，电容810-1至810-N连接到输入采样，电容840-1至840-(P-1)接地，电容840-P连接到Vref。

由于在第一个N位被确定的同时电容840-P保持连接到Vref，因此第一个N位输出等于在没有P位DAC的情况下会确定的N位。但是，当以后生成P位时，840-P不再连接到Vref，这降低了由DAC130提供的电压。P位的每一个可根据SAP确定，而P位编码的一个平均值可按上述方法生成。

一旦完成平均，则检查平均值的MSB。如果MSB为1，则由(P-1)位表示的值被加到N位值以生成一个精确的输出数字编码。如果MSB为0，则从N位值中减去由(P-1)位表示的值。可通过生成(P-1)位的二进制补码(以N位的形式)，并将二进制补码形式加到N位值(数字编码)来实现减法。

可以从数学上显示，这种方法提供了一个在(-2^P-1至(2^P-1-1))范围内的有效的总校正(由于生成N位后DAC电压的降低)。因此，根据本发明的一个方面，正和负校正都可以实现。上述方法可在多种系统中实现。参考一个示例性系统继续进行说明，在示例性系统中可实现本发明的不同方面。

11.示例性系统

图10是接收机系统1000的一个框图，它描述了可实现本发明的一个示例性系统。为了便于描述，假定接收机系统1000对应于一个全球定位系统(GPS)接收机。但是，本发明的方面可在其他通信系统(例如，移动电话等)中实现。接收机系统1000被显示为包含天线1001、模拟处理器1020、ADC1050、和处理单元1090。每个元件在下文中进一步详细说明。

天线1001可接收从卫星等发射出来的多种信号。接收到的信号可在路径1012上提供给模拟处理器1020，用于进一步处理。模拟处理器1020可在接收到的信号上执行诸如放大(或者如果需要的话衰减)、滤波、频率转换等任务，并在路径1025上提供产生的信号。处理后的信号可在路径1025上提供给ADC 1050。

ADC 1050将在路径1025上接收到的模拟信号根据SAP转换成一个相应的数字值。数字值可在路径1059上被提供给处理单元1090用于进一步处理。ADC 1050可以以与图1的ADC100相同的方式实现。处理单元1090接收恢复的数据，以提供多种用户应用(例如电话、数据应用)。

从而，本发明的上述各种方面可被用于提供一个具有高信噪比同时增强吞吐量性能的逐次逼近型模数转换器。

此外，可以在不背离本发明的各个方面的范围和精神的情况下对上述实施方式/方法做出种种修改。例如，DAC被显示为用电容实现，但是，正如本领域所熟知的，DAC可以以几种其他的方式实现。

同样地，即使上述说明是参考单端电路给出的，正如本领域技术熟练者通过阅读此处给出的发明可以容易地看出的那样，上述方法也可扩展到差分电路。此外，虽然实施方式是参考高斯噪声说明的，上述方法也可参考其他类型的噪声实现。这些实施方式被预期为由本发明的各方面所覆盖。

12.结论

虽然以上已说明了本发明的多种实施方式，但是应该理解给出它们只是为了举例，而不是为了限制。从而，本发明的广度或范围不应被上述任何示例性实施方式所限制，而只应根据以下权利要求书及其等价物来定义。

Claims (16)

1.一种将一个模拟信号转换成每一个为N位的精确的输出数字编码的方法，所述方法在一个模数转换器(ADC)中执行，所述方法包括：

接收所述模拟信号；

将所述模拟信号的一个采样转换成一个N位数字编码；

生成所述采样和由所述N位数字编码所代表的一个电压之间的一个差电压；

将所述差电压转换成一个P位数字编码，其中P小于N；以及

从所述N位数字编码和所述P位数字编码确定一个精确的输出数字编码。

2.权利要求1的方法，进一步包括：

在多个时刻生成所述差电压；

执行转换所述差电压一个相应的次数，以生成相应多个P位数字编码；

确定所述多个P位数字编码的一个平均值；以及

根据所述平均值和所述N位数字编码执行一个加法运算，以生成所述精确的输出数字编码。

3.权利要求2的方法，其中所述P显著小于所述N，所速差电压由于所述ADC中的内部噪声而改变，并且P等于一个不小于[log₂(6*σtot)]的整数，其中*表示一个乘法运算，而σtot表示所述内部噪声的总量。

4.权利要求2的方法，其中所述ADC包括第一组N个电容和第二组P个电容，其中所述第一组电容根据逐次逼近原理(SAP)操作以确定所述N位数字编码，之后所述第二组电容根据所述SAP操作以确定所述P位数字编码，所述方法进一步包括：

在一个抽样阶段在所述第一组电容上抽样所述采样，其中所述抽样是在将所述采样转换成所述N位数字编码之前执行的；

在所述抽样阶段，将包含在所述第二组电容中的一个第一电容连接到一个Vref参考电压，并且将所述第二组电容的其他电容接地，其中所述第一电容对应于所述P位数字编码的一个最高位(MSB)；

如果所述P位数字编码的MSB是一个逻辑值，则将所述P位数字编码除MSB外的所有位加到所述N位数字编码；以及

如果所述P位数字编码的MSB是另一个逻辑值，则从所述N位数字编码中减去所述P位数字编码除MSB外的所有位。

5.将一个输入模拟信号的一个采样转换成一个精确的N位数字编码的一种逐次逼近型模数转换器(SAR ADC)，所述SAR ADC包括：

一个比较器，该比较器提供一个第一模拟信号和所述采样的一个比较结果；

一个数模转换器(DAC)，该DAC接收一个中间N位值和一个中间P位值，所述DAC根据所述中间N位值和所述中间P位值生成所述第一模拟信号；以及

一个SAR逻辑，该SAR逻辑根据逐次逼近原理(SAP)通过在N次迭代的每一次迭代中发送所述中间N位值来确定一个第一N位数字编码，然后所述SAR逻辑根据所述SAP通过在P次迭代的每一次迭代中发送所述中间P位值来生成一个第一P位数字编码，其中所述第一N位数字编码被用所述第一P位数字编码校正，以生成所述精确的N位数字编码。

6.权利要求5的设备，其中所述SAR逻辑确定包括所述第一P位数字编码的多个P位数字编码，所述多个P位数字编码被平均以生成一个平均值，其中所述第一N位数字编码被用所述平均值校正。

7.权利要求6的设备，其中所述DAC包括：

第一组N个电容，每个电容的电容值对应于一个N位编码的一个相应位的一个权重；

第一组N个开关，其中在所述SAP的一个抽样阶段，所述第一组开关中的每一个将所述第一组电容中的一个相应电容连接到所述采样，在所述SAP的一个转换阶段，所述第一组开关中的每一个根据所述中间N位值的一个相应位将所述第一组电容中的一个相应电容连接到地或者一个参考电压；

第二组P个电容，每个电容的电容值对应于一个P位编码的一个相应位的一个权重，其中P小于N；以及

第二组P个开关，所述第二组开关中的每一个根据所述中间P位值的一个相应位将所述第二组电容中的一个相应电容连接到地或者一个参考电压。

8.权利要求7的设备，其中所述第一组电容和所述第二组电容中的每一个也通过一个第三开关连接到一个V_mid电压，其中所述第三开关在所述抽样阶段处于闭合状态，而在所述转换阶段处于打开状态，其中一个等于以下电压的中间模拟信号被所述DAC生成：

$V_{\mathrm{top}}=V_{\mathrm{mid}}-V_{\mathrm{inp}}+\underset{i=1}{\overset{N}{\mathrm{\Σ}}}\frac{b_i{V}_{\mathrm{ref}}}{2^i}+\underset{j=1}{\overset{P}{\mathrm{\Σ}}}\frac{b_j{V}_{\mathrm{ref}}}{2^j}$

其中V_ref和V_inp表示所述参考电压和所述采样的电压，而b_i表示所述中间N位值的第i位，b_j表示所述中间P位值的第j位。

9.权利要求8的设备，其中所述比较器将所述中间模拟信号与所述V_mid电压进行比较以生成所述比较结果。

10.权利要求9的设备，其中SAR逻辑在所述抽样阶段将所述P位数字编码的一个最高位(MSB)设为1，并且如果所述平均值的MSB是一个逻辑值则将所述平均值除MSB外的所有位加到所述N位数字编码，如果所述P位数字编码的MSB是另一个逻辑值，则所述SAR逻辑从所述N位数字编码中减去所述平均值的除MSB外的所有位。

11.权利要求10的设备，其中所述DAC包括多于P个开关的第二组开关，并且其中P是由在所述SAR ADC中内部引起的噪声确定的。

12.一种将一个模拟信号转换为每一个为N位的精确的输出数字编码的逐次逼近型模数转换器(SAR ADC)，所述SAR ADC包括：

用于接收所述模拟信号的装置；

用于将所述模拟信号的一个采样转换成一个N位数字编码的装置；

用于生成所述采样和由所述N位数字编码表示的一个电压之间的一个差电压的装置；

用于将所述差电压转换成一个P位数字编码的装置，其中P小于N；以及

用于从所述N位数字编码和所述P位数字编码确定一个精确的输出数字编码的装置。

13.权利要求12的设备，进一步包括：

用于在多个时刻生成所述差电压的装置，其中用于转换所述差电压的所述装置转换所述差电压一个相应的次数，以生成相应多个P位数字编码；

用于确定所述多个P位数字编码的一个平均值的装置；以及

用于根据所述平均值和所述N位数字编码执行一个加法运算，以生成所述精确的输出数字编码的装置。

14.权利要求13的设备，其中所述差电压由于所述设备中的内部噪声而改变，并且所述加法运算减轻了所述内部噪声在为所述精确的输出数字编码而生成的值中的影响。

15.权利要求13的设备，其中所述P显著小于所述N，并且所述P等于一个不小于[log₂(6*σtot)]的整数，其中*表示一个乘法运算，而σtot表示所述内部噪声的总量。

16.权利要求15的设备，其中所述用于转换一个采样的装置包括第一组N个电容和第二组P个电容，其中所述第一组电容根据逐次逼近原理(SAP)操作以确定所述N位数字编码，之后所述第二组电容根据所述SAP操作以确定所述P位数字编码，所述设备进一步包括：

用于在一个抽样阶段在所述第一组电容上抽样所述采样的装置，其中所述用于抽样的装置是在将所述采样转换成所述N位数字编码之前执行的；

用于在所述抽样阶段将包含在所述第二组电容中的一个第一电容连接到一个Vref参考电压并且将所述第二组电容的其他电容接地的装置，其中所述第一电容对应于所述P位数字编码的一个最高位(MSB)；

用于在所述P位数字编码的MSB是一个逻辑值的情况下将所述P位数字编码除MSB外的所有位加到所述N位数字编码的装置；以及

用于在所述P位数字编码的MSB是另一个逻辑值的情况下从所述N位数字编码中减去所述P位数字编码除MSB外的所有位的装置。

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