CN1610261A - 用于可编程逻辑设备的可编程锁相环电路 - Google Patents

用于可编程逻辑设备的可编程锁相环电路 Download PDF

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Abstract

一种用于可编程逻辑设备(“PLD”)中的锁相环(PLL)，它由模块式元件构建而成，该模块式元件可以是数字的，并且可以是可编程的或可调的，代替常规模拟供给泵和环路滤波器。在这些元件和PLD的其余部分之间配置了连接，使得如果PLL没有被用于该PLD的一个具体的用户设计，则PLL模块式元件可以被PLD的其它部分使用。类似地，当需要与模块式元件所能够提供的相比更复杂或特殊的滤波时，这些连接允许使用PLD的其它部分代替模块式元件中的一个或多个。

Description

用于可编程逻辑设备 的可编程锁相环电路
技术领域
本发明涉及包括可编程元件的锁相环电路，且尤其涉及这种用于可编程逻辑设备中的电路，其中可编程元件可以被用于其它目的。
背景技术
将锁相环(“PLL”)电路并入到可编程逻辑设备(“PLD”)上是众所周知的。例如，PLD适应各种输入/输出标准已经变得普遍，其中一些输入/输出标准需要非常准确的高速时钟。提供这种时钟的一种方法是在PLD上配置PLL电路。
基本的PLL包括串联的相位频率检测器(“PFD”)、供给泵、环路滤波器和压控振荡器(“VCO”)。输入频率或参考频率是到PFD的一个输入。VCO的输出是PLL的输出，它还被反馈至PFD的另一个输入。如果该反馈信号没有被锁定于输入参考信号，则PFD输出将是一个信号(电压)，它的符号指示输出是领先还是落后，且它的大小指示领先或落后的量。该信号由供给泵和环路滤波器进行滤波，并且输入至VCO，使得输出频率改变。最终，输出信号将锁定于输入参考信号的相位。在这个简单的例子中，输出信号还将锁定于输入参考信号的频率，但是在多数PLL中，PLL的输入和输出上的计数器用来对输入频率进行分频，而反馈环路中的计数器/分频器用来对输入频率进行倍频。因此输出信号的频率可以是输入频率的任意有理数倍，但是将被锁相于输入频率。
从而PLL是比较大而且复杂的电路，因此在PLD上配置PLL或者给PLD增加相当大的面积，或者占据给定尺寸的PLD中可以用于可编程逻辑电路的面积。这是尤其关注的，因为所配置的PLL可能不能用于具体的用户设计，使得就该用户而言，PLL电路完全被浪费了。当该电路不被用作PLL时，将希望能够重新利用该电路。
相反地，在PLD上配置的PLL典型地是由PLD制造者确定的固定设计。然而，对于具体的用户设计，该固定的PLL设计可能并不适合。迄今为止在这种情况下，用户不得不或者在外部配置一个PLL，或者使用PLD上可能已经被分配给其他用户的可编程逻辑资源，以构建一个满足用户设计的具体需要的PLL。希望能够在PLD上配置更灵活的PLL电路。
发明内容
本发明在可编程逻辑设备上配置了锁相环电路，它不但比之前所知的PLD上的PLL电路更灵活，而且当它没有被用作PLL时，能够至少部分地被重新利用。这通过用一系列可能可调或可编程的，并且可能与PLD的其它部分具有连接的元件代替PLL的控制环路中的常规模拟滤波元件来完成。
当PLD的PLL电路被用作为PLL时，如果各元件具有可调性，则该可调性使得该PLL比先前所知的固定PLL实施方式更加灵活。此外，如果各元件与PLD的其它部分具有连接，则在某些情况下，如果用户设计所需要的滤波比PLL电路中所配置的滤波更复杂，甚至具有可调元件，则可以在PLD中的其它地方配置更复杂的滤波器元件，并且代替PLL电路的一些部分。
出于同样的原因，当PLL电路没有被用作PLL时，某些PLL元件与PLD的其它部分的连接使得这些PLL元件可以用于并入用户设计以用于其它目的，从而在一些用户设计中重新利用那些否则将要被浪费的电路。
在本发明的一个优选实施例中，那些对于PLL很特别的元件，即那些使得最好在PLD上配置专用PLL电路，而不是期待用户从可编程逻辑创建PLL的元件，被配置为它们的常规固定模拟形式。这些尤其括相位频率检测器和压控振荡器。然而，模拟滤波路径中的一个或多个元件，即供给泵和环路滤波器，可以被配置为数字形式，且可以是可调的或可编程的。除了如上所述，允许元件用于其它目的被重新利用以外，将滤波元件配置为数字形式可以允许使用更加精细的滤波方案，并且还可以允许在反馈环路中改进噪声抑制。如上面所述，这些数字元件可以被配置以某种可调性，允许它们由用户进行编程，以实现上述优点中的一部分。
在本发明的一个优选实施例中，模拟滤波元件—即供给泵和环路滤波器—可以由模拟前端、模数转换器(“ADC”)、信号处理器(“DSP”)和数模转换器(“DAC”)代替。在本实施例的一种形式中，模拟前端可以类似于一个常规供给泵，有效地使得只有环路滤波器由ADC、DSP和DAC代替。
在上述实施例中，最好具有从第一个外部引脚至ADC的输入的连接，从ADC的输出至PLD的可编程逻辑元件(即至PLD的可编程逻辑区域中的一个或多个，或者作为另外一种选择，至PLD的一般目的互连，允许ADC输出可以被路由至任何可编程逻辑区域)的连接，从PLD的可编程逻辑元件至DAC的输入的连接，以及从DAC的输出至第二个外部引脚的连接。这些连接的可用性产生几种可能的配置。
首先，如果PLL根本没有被用作PLL，则外部信号可以从第一个外部引脚被路由至ADC，并且由该处被路由至可编程逻辑元件，因此为用户提供了一个ADC，数字逻辑对外部输入信号进行处理之前，通过该ADC路由该外部输入信号。如果需要一个ADC用于模拟信号至数字形式的中间转换，通过将第一个外部引脚连接至另一个外部引脚，内部信号可以通过该ADC被路由出及路由回PLD。
类似地，一个数字输出信号可以从可编程逻辑元件被路由至DAC，并且作为一个模拟输出信号从该处被发送至第二个外部引脚。再次，如果需要一个DAC用于数字信号至模拟形式的中间转换，通过将第二个外部引脚连接至另一个外部引脚，数字信号可以通过该DAC被路由出PLD，及通过另一个引脚路由回PLD。
作为另外一种选择，当没有使用PLL时，ADC、DSP和DAC可以作为一个单元被使用。将被DSP处理的模拟信号可以在第一个端上被输入，并且在第二个端上被输出。用户可以与PLD的其余部分相独立地使用这个电路模块，或者通过将第一个和第二个端连接至其它端，可以将PLD的可编程逻辑核心之外的信号路由至ADC/DSP/DAC模块中，并路由回可编程逻辑核心中。或者通过仅将第一个和第二个端之一连接至另一个端，用户可以将ADC/DSP/DAC模块或者用作将输入信号输入至PLD的可编程逻辑核心之前，用于处理该输入信号的前端，或者用作用于处理来自可编程逻辑核心的输出信号的后端。
此外，如上所述，一个用户设计可能要求与“标准”DSP所提供的相比更复杂的或者完全不同的滤波，当PLL被用来通过根据该用户设计建立在PLD核心中的供替换的DSP或其它滤波器路由PLL反馈信号时，可以使用从ADC输出至PLD核心的连接，以及从PLD核心至DAC输入的连接。例如在一些应用中，可能希望将反馈信号由时域转换为频域，并且在频域中执行滤波。
可以在其它实施例中配置其它连接。例如，可以配置从PLD核心至DSP的输入，以及从DSP至PLD核心的输出，以允许PLD核心中的用户逻辑使用该DSP(没有ADC或DAC)(例如，在用户逻辑已经处于数字模式的情况下，或者用户构建了更精细，或仅仅是不同的ADC和/或DAC的情况下)。
应当注意，虽然到此刻为止，将本发明描述为包括一个压控振荡器(VCO)，它也可以包括流控振荡器(“CCO”)，在这种情况下，DAC工作在电流模式而不是电压模式。
在另一个优选实施例中，模拟PFD可以由一个或多个数字元件代替，消除了对ADC的需要。虽然在这种实施例中将不再有ADC，但是DSP和DAC可以用上述包含ADC的实施例的方式，被分别地或者作为一个单元重新利用。
附图简述
通过结合附图考虑下面的详细描述，本发明的上述及其它优点将是显而易见的，附图中相同参考字符标识相同的部分，其中：
图1是根据本发明的锁相环电路的一个优选实施例的方框图；
图2是根据本发明，并入了锁相环电路的示例性可编程逻辑设备的方框图；
图3示出了图1的锁相环电路的模拟前端的优选输入/输出特性；
图4是图1的锁相环电路的模拟前端的优选实施例的原理图；
图5是图1的锁相环电路的一部分的另一个可供选择的优选实施例的方框图；
图6是一张表，它示出了图5的实施例中相位频率检测器的优选特性；以及
图7是使用了根据本发明并入了锁相环的可编程逻辑设备的示例性系统的简化方框图。
具体实施方式
如上所述，通过允许将未使用的PLL的各部分用于PLD的可编程逻辑核心的其它功能，还通过允许用可编程逻辑核心的各部分代替PLL的各部分，本发明改进了具有PLL并入其中的PLD中的资源利用。这是通过将PLL反馈环路的常规模拟滤波单元分解为可能包括数字电路且可能是可编程或可调的各模块，以及通过在这些模块中的各个模块与PLD的可编程逻辑核心之间配置连接来实现的。
现在将参考图1-6描述本发明。
根据本发明的锁相环10最好包括相位频率检测器(PFD)11和压控振荡器(VCO)12，它们可以(但不必)是常规的。VCO 12的输出通过反馈环路13被反馈至PFD 11，一个参考信号也输入至此。一个预定标计数器14可以位于输入缓冲器15和PFD 11之间，以令输入参考频率除以一个预先载入的整数值N。可以配置一个后定标计数器16，以令输出频率除以一个预先载入的整数值K。可以在反馈环路13中配置反馈定标计数器17，以令反馈信号的频率除以一个预先载入的整数值M，其效果是输出频率乘以M。计数器14、16和17在一起具有将输入频率乘以M/(NK)的效果。没有计数器14、16和17，PLL还将是一个“锁频环”，因为除了输出相位与输入相位相同，输出频率也将与输入频率相同。
可能存在某些专门的用户设计，其中简单地反馈VCO 12的输出是不够的。在某些情况下，通过反馈环路13将输出信号反馈回去之前，可能需要对该信号的外部滤波。对于这种情况，配置了多路复用器18和输入缓冲器19。
多路复用器18位于反馈环路13中，在VCO 12之后，且在反馈定标计数器17之前，因此允许不同于VCO 12的输出的信号通过计数器17被反馈至PFD 11。计数器16的输出在某种外部电路中被适当地滤波，它可以通过输入缓冲器19被再次输入，该外部电路可以是PLD20的一部分，也可以位于PLD 20的外部。在某些高频应用中，例如涉及RF频率的应用中，缓冲器19处输入的信号频率对于PLL 10来说可能过高。由于这个原因，还配置了预定标分频器190，它允许多路复用器18从VCO 12的输出、来自输入缓冲器19的输入、或者经过预定标分频器190的频分后的来自输入缓冲器19的输入中选择。
示出的输入缓冲器15、19的每一个都具有两个输入端150。期望缓冲器15、19允许差分信令方案(例如低电平差分信令“LVDS”)。然而，这种信令方案并不构成本发明的任何部分，本发明可能与差分或单端信令方案共同使用。
在常规PLL会具有模拟供给泵和环路滤波器的地方，PLL 10最好包括数字滤波器100。数字滤波器100最好包括模拟前端(AFE)101，它最好代替供给泵，以及包括数字滤波单元102，它最好代替环路滤波器。AFE 101和滤波单元102其中之一或二者最好是可调的和/或可编程的，以允许用户选择不同的滤波特性。
数字滤波单元102最好包括串行连接的模数转换器(ADC)103、数字信号处理器(DSP)104和数模转换器(DAC)105。虽然这三个设备最好是串联的，但是每一个也最好具有各自的输入106、107、108和各自的输出109、110、111，它们分别来自或到一个设备例如PLD 20(图2)的其它部分，PLL 10可以是该设备的一部分。具体地，在到ADC 103的输入106和来自DAC 105的输出111的情况下，该设备的其它部分可以为输入/输出引脚，或者可以是设备上的其它电路，而对于其它输入和输出107-110，设备的其它部分虽然也可能是输入/输出引脚，但是最好为设备上的其它电路。
最好选择ADC 103的解析度和转换范围，使得可以达到所需的相位误差修正和相位检测器的捕捉范围。类似地，最好通过知道VCO12的增益来确定DAC 105的解析度，该VCO增益允许的频率变化必须被待确定的DAC解析度所支持。例如，如果VCO增益为2GHz/V且DAC比特解析度为100μV，则一个比特变化造成的频率误差将为：
2×103MHz/V×100×10-6V＝200×10-3MHz＝0.2MHz。
在例如500MHz的频率处，0.2MHz的误差将导致的抖动为：
(1/(500MHz))-(1/(500.2MHz))＝8×10-7μs＝0.8ps。
PLD 20示意性地示于图2，它是PLL 10可能为其一个元件的设备的一个例子。PLD 20最好包括多个可被可编程互连结构22接入的可编程逻辑区域21。如图2所示的区域21和互连结构的布局仅仅是示意性的，因为本领域的一般技术人员熟知或者可以创造很多实际的排列。类似地，PLL 10在PLD 20上的位置也仅为示意性地示出，因为根据具体的PLD 20的设计，PLL 10实际上可以位于PLD 20上的任何位置，包括逻辑区域21的内部。
PLD 20还包括多个输入/输出(I/O)区域23。I/O区域23最好是可编程的，允许从若干可能的I/O信令方案中选择一个，这些方案可能包括差分和/或非差分信令方案。作为另一种选择，I/O区域23可以是固定的，每一个I/O区域仅允许一种具体的信令方案。在一些实施例中，可以配置若干个不同类型的固定I/O区域23，使得虽然单个区域23不允许选择信令方案，但是PLD 20作为一个整体则允许这样的选择。在任何情况下，不论I/O区域23能够处理一个还是多个信令方案，这些信令方案中可以有一个差分信令方案。因此，PLL 10被设计为允许连接至如上所讨论的使用差分信令方案的PLL 10外部的电路，包括PLD 20上的电路。
配置DSP 104作为数字滤波器100的一部分，给数字滤波器100带来从未在PLL中存在过的一定程度的可编程性，以及因此而来的灵活性。DSP 104的可编程性不仅允许调整PLL 10本身的滤波特性，而且它还在PLD 20上提供了可编程DSP能力。如果在PLD 20上出现数字信号，它们可以经由输入107和输出110，由未在使用的PLL 10的DSP 104进行处理。类似地，模拟信号可以经由输入106和输出111，由未在使用的PLL 10的DSP 104进行处理。通过组合输入106和输出110，模拟信号可以由DSP 104进行处理，并且允许该信号在经过处理后保持数字模式。通过组合输入107和输出111，数字信号可以由DSP 104进行处理，并且在经过处理后转换成模拟模式。
类似地，当PLL 10没有被使用时，ADC 103和DAC 105可以分别通过输入106和输出109，或输入108和输出111，用于独立使用。
此外，当PLL 10被使用时，在一个具体的应用中，可能需要比DSP 104可能提供的更加复杂的滤波。在这种情况下，使用输出109和输入108，反馈信号可以被PLD 20上其它地方的电路，甚至PLD 20以外的电路进行替代滤波，假设信号路径可以保持足够短，以避免无法接受的信号扭曲。因此，可以根据用户设计在可编程逻辑区域21的其中之一构建滤波电路。作为另一种选择，可以在PLD 20的其它地方配置更加复杂的DSP，如共同转让的美国专利6,538,470中所公开的那样。
AFE 101最好具有如图3所示的输出特性。如图3所示，输出是电压30，它是PFD 11所指示的相位误差的线性函数。作为一个实际的问题，AFE 101的最大输出电压可能是受限的。例如，通常该输出电压不能超过电源电压，因此不论相位误差变得多大，输出电压会在某个值达到饱和，如在31处的虚线所指示。
图4示出了一个可以用作AFE 101的适当电路的例子。AFE电路40基本上与用于常规PLL中的常规供给泵相同。因此，如果PFD11产生一个UP(上)信号，意味着相位必须提前，则开关41将闭合，并且电流将从电流源43流出，以在电阻器44上形成正电压，它传递至数字滤波器102。类似地，如果PFD 11产生一个DOWN(下)信号，意味着相位必须延迟，则开关42将闭合，并且电流将流入电流源45，以在电阻器44上形成负电压，它传递至数字滤波单元102。
然而应该注意的是，任何具有例如图3所示特性的所需相位-电压特性的模拟前端均可以被用作为AFE 101。
此外，在另一个可供选择的优选实施例中，可以如图5所示配置数字PFD 50和上/下计数器51，而不是配置例如PFD 11的模拟PFD和例如AFE 101的模拟前端。
数字PFD 50提供简单的UP和DOWN信号52、53，而不是如PFD 11那样提供模拟UP和DOWN输出，PFD 11的模拟输出不仅指示了相位需要延迟还是提前，还指示了需要延迟或提前多少。所需相位提前或延迟的量不是由信号52、53的幅度指示，而是由如上/下计数器51所计数的信号52、53出现的频繁程度指示。图6中的表格示出了数字PFD 50的输出。如该表格所示，如果反馈信号FBCLK在参考信号REFCLK的上升沿是低电平，则UP信号升高，表示FBCLK必须提前。如果参考信号REFCLK在反馈信号FBCLK的上升沿是低电平，则DOWN信号升高，表示FBCLK必须延迟。
在该实施例中，数字滤波器500(类似于滤波器100)最好包括计数器51和数字滤波单元502。数字滤波单元502除了不包括ADC以外，最好类似于数字滤波单元102。然而，它最好包括DSP 504用于处理计数器输出信号54、55，以及DAC 505用于将数字DSP输出56转换为模拟信号57。DSP 504和DAC 505最好包括导线507、508、510和511，允许DSP 504和DAC 505分别地或者作为一个单元被重新利用，正如导线107、108、110和111允许DSP 104和DAC 105被重新利用一样。
根据本发明并入了PLL 10的可编程逻辑设备(PLD)20可以用于多种电子设备。一种可能的应用是在图7所示的数据处理系统900中。数据处理系统900可以包括以下元件中的一个或多个：处理器901；存储器902；I/O电路903；以及外围设备904。这些元件由系统总线905连接在一起，并且被组装在包含于最终用户系统907中的电路板906上。
系统900可以广泛用于多种应用中，例如计算机网络、数据网络、仪器使用、视频处理、数字信号处理，或其它任何需要利用可编程或可重编程逻辑的优点的应用。PLD 20可以用于执行多种不同的逻辑功能。例如，PLD 20可以被配置为与处理器901协同工作的处理器或控制器。PLD 20还可以被用作仲裁器，用于仲裁对系统900中共享资源的访问。在另一个例子中，PLD 20可以被配置为处理器901和系统900中其它元件之一之间的接口。应该注意的是，系统900只是示例性的，并且本发明的真实范围和本质应该由下面的权利要求书说明。
可以利用各种技术实现如上所述且包含本发明的PLD 20。
应该理解，前述的仅为对本发明的原理的举例说明，且本领域中的技术人员可以做出各种修改而不背离本发明的范围和本质，且本发明仅由如下的权利要求书所限制。

Claims (84)

1.一种用于可编程逻辑设备中的锁相环电路，所述锁相环电路具有用于接收具有参考频率的输入信号的输入端，以及用于输出锁相于所述参考频率的输出频率的输出端，并且包含：
用于产生所述输出频率的振荡器；以及
馈给所述振荡器的反馈路径，所述反馈路径接收所述参考频率和所述输出频率作为输入，并且使得所述振荡器令所述输出频率相位频率锁定于所述参考频率，所述反馈路径包含至少一个连接在其中的元件，其中：
所述至少一个元件中的至少之一还连接至所述可编程逻辑设备的另一个部分，用于所述可编程逻辑设备的所述另一个部分与所述至少一个元件中的所述至少之一共同工作。
2.权利要求1的锁相环电路，其中当所述锁相环电路没有用于所述可编程逻辑设备时，所述至少一个元件中的所述至少之一可以被所述可编程逻辑设备的所述另一个部分使用。
3.权利要求1的锁相环电路，其中当所述锁相环电路在用于所述可编程逻辑设备中时，所述可编程逻辑设备的所述另一个部分可以被用于在所述锁相环电路中代替所述至少一个元件中的所述至少之一。
4.权利要求1的锁相环电路，其中所述至少一个元件包含：
相位频率检测器，具有所述参考频率和所述输出频率作为其输入，所述相位频率检测器输出一个比较信号，该信号指示所述参考频率和所述输出频率之间的关系；
模拟前端电路，具有所述比较信号作为其输入，并且输出指示所述比较的模拟电压信号；
模数转换器，具有所述模拟电压信号作为其输入，并且输出数字化的电压信号；
数字信号处理器，具有所述数字化的电压信号作为其输入，并且输出数字控制信号；以及
数模转换器，具有所述数字控制信号作为其输入，并且输出模拟控制信号以输入到所述振荡器。
5.权利要求4的锁相环电路，其中所述模数转换器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
6.权利要求5的锁相环电路，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
7.权利要求5的锁相环电路，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
8.权利要求5的锁相环电路，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
9.权利要求5的锁相环电路，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
10.权利要求4的锁相环电路，其中所述数字信号处理器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
11.权利要求10的锁相环电路，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
12.权利要求10的锁相环电路，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
13.权利要求10的锁相环电路，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
14.权利要求10的锁相环电路，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
15.权利要求4的锁相环电路，其中所述数模转换器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
16.权利要求15的锁相环电路，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
17.权利要求15的锁相环电路，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
18.权利要求15的锁相环电路，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
19.权利要求15的锁相环电路，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
20.权利要求4的锁相环电路，其中所述模拟前端电路包含一个供给泵。
21.权利要求1的锁相环电路，其中所述至少一个元件包含：
相位频率检测器，具有所述参考频率和所述输出频率作为其输入，所述相位频率检测器输出数字比较信号以指示所述参考频率和所述输出频率之间的关系；
数字计数器电路，具有所述数字比较信号作为其输入，且输出数字计数信号以指示所述的比较；
数字信号处理器，具有所述数字计数信号作为其输入，并且输出数字控制信号；以及
数模转换器，具有所述数字控制信号作为其输入，并且输出模拟控制信号以输入到所述振荡器。
22.权利要求21的锁相环电路，其中所述数字信号处理器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的另一个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
23.权利要求22的锁相环电路，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
24.权利要求22的锁相环电路，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
25.权利要求22的锁相环电路，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
26.权利要求22的锁相环电路，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
27.权利要求21的锁相环电路，其中所述数模转换器具有：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
28.权利要求27的锁相环电路，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
29.权利要求27的锁相环电路，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
30.权利要求27的锁相环电路，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
31.权利要求27的锁相环电路，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
32.权利要求1的锁相环电路，其中所述振荡器是压控振荡器。
33.权利要求1的锁相环电路，还包含在所述输出端下游的输出定标计数器。
34.权利要求1的锁相环电路，还包含在所述输入端上游的输入定标计数器。
35.权利要求1的锁相环电路，还包含在所述输出端和所述反馈路径之间的反馈定标计数器。
36.一种包含权利要求1的锁相环电路的可编程逻辑设备。
37.一种数字处理系统，它包含：
处理电路；
连接至所述处理电路的存储器；
如权利要求36中所述的可编程逻辑设备，它连接至所述处理电路和存储器。
38.一种印刷电路板，如权利要求36中所述的可编程逻辑设备配置于其上。
39.权利要求38中定义的印刷电路板，还包含：
配置于该印刷电路板上且连接至可编程逻辑设备的存储电路。
40.权利要求39中定义的印刷电路板，还包含：
配置于该印刷电路板上且连接至存储电路的处理电路。
41.包含权利要求1的锁相环电路的集成电路设备。
42.一种数字处理系统，它包含：
处理电路；
连接至所述处理电路的存储器；以及
如权利要求41中所述的集成电路，它连接至该处理电路和存储器。
43.一种印刷电路板，如权利要求41中所述的集成电路设备配置于其上。
44.权利要求43中所述的印刷电路板，它还包含：
配置于该印刷电路板上且连接至集成电路设备的存储电路。
45.权利要求44中所述的印刷电路板，它还包含：
配置于该印刷电路板上且连接至存储电路的处理电路。
46.一种可编程逻辑电路，它包含：
至少一个可编程逻辑区域；以及
锁相环电路，它具有用于接收具有参考频率的输入信号的输入端，以及用于输出锁相于所述参考频率的输出频率的输出端，并且包含：
用于产生所述输出频率的振荡器，以及
馈给所述振荡器的输出路径，所述反馈路径接收所述参考频率和所述输出频率作为其输入，并且使得所述振荡器令所述输出频率相位频率锁定于所述参考频率，所述反馈路径包含至少一个连接在其中的元件；其中：
所述至少一个元件中的至少之一还连接至所述可编程逻辑区域，用于所述可编程逻辑区域与所述至少一个元件中的所述至少之一共同工作。
47.权利要求46的可编程逻辑设备，其中当所述锁相环电路没有用于所述可编程逻辑设备时，所述至少一个元件中的所述至少之一可以被所述至少一个可编程逻辑区域使用。
48.权利要求46的可编程逻辑设备，其中当所述锁相环电路在用于所述可编程逻辑设备中时，所述至少一个可编程逻辑区域的至少一个部分可以被用于在所述锁相环电路中代替所述至少一个元件中的所述至少之一。
49.权利要求46的可编程逻辑设备，其中所述至少一个元件包含：
相位频率检测器，具有所述参考频率和所述输出频率作为其输入，所述相位频率检测器输出一个比较信号以指示所述参考频率和所述输出频率之间的关系；
模拟前端电路，具有所述比较信号作为其输入，并且输出指示所述比较的模拟电压信号；
模数转换器，具有所述模拟电压信号作为其输入，并且输出数字化的电压信号；
数字信号处理器，具有所述数字化的电压信号作为其输入，并且输出数字控制信号；以及
数模转换器，具有所述数字控制信号作为其输入，并且输出模拟控制信号以输入到所述振荡器。
50.权利要求49的可编程逻辑设备，其中所述模数转换器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
51.权利要求50的可编程逻辑设备，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
52.权利要求50的可编程逻辑设备，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
53.权利要求50的可编程逻辑设备，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
54.权利要求50的可编程逻辑设备，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
55.权利要求49的可编程逻辑设备，其中所述数字信号处理器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
56.权利要求55的可编程逻辑设备，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
57.权利要求55的可编程逻辑设备，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
58.权利要求55的可编程逻辑设备，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
59.权利要求55的可编程逻辑设备，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
60.权利要求49的可编程逻辑设备，其中所述数模转换器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
61.权利要求60的可编程逻辑设备，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
62.权利要求60的可编程逻辑设备，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
63.权利要求60的可编程逻辑设备，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
64.权利要求60的可编程逻辑设备，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
65.权利要求49的可编程逻辑设备，其中所述模拟前端电路包含一个供给泵。
66.权利要求46的可编程逻辑设备，其中所述至少一个元件包含：
相位频率检测器，具有所述参考频率和所述输出频率作为其输入，所述相位频率检测器输出数字比较信号以指示所述参考频率和所述输出频率之间的关系；
数字计数器电路，具有所述数字比较信号作为其输入，并且输出指示所述比较的数字计数信号；
数字信号处理器，具有所述数字计数信号作为其输入，并且输出数字控制信号；以及
数模转换器，具有所述数字控制信号作为其输入，并且输出模拟控制信号以输入到所述振荡器。
67.权利要求66的可编程逻辑设备，其中所述数字信号处理器具有至少以下之一：
来自所述可编程逻辑设备的第一个所述另一个部分的另一个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
68.权利要求67的可编程逻辑设备，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
69.权利要求67的可编程逻辑设备，其中所述第一个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
70.权利要求67的可编程逻辑设备，其中所述第二个另一个部分是所述可编程逻辑设备的一个引脚。
71.权利要求67的可编程逻辑设备，其中所述第二个所述另一个部分在所述可编程逻辑设备的核心逻辑中。
72.权利要求66的可编程逻辑设备，其中所述数模转换器具有：
来自所述可编程逻辑设备的第一个所述另一个部分的第二个输入；以及
到所述可编程逻辑设备的第二个所述另一个部分的第二个输出。
73.权利要求72的可编程逻辑设备，其中所述第一个所述另一个部分是所述可编程逻辑设备的一个引脚。
74.权利要求72的可编程逻辑设备，其中所述第一个所述另一个部分在可编程逻辑设备的核心逻辑中。
75.权利要求72的可编程逻辑设备，其中所述第二个所述另一个部分是所述可编程逻辑设备的一个引脚。
76.权利要求72的可编程逻辑设备，其中所述第二个所述另一个部分在可编程逻辑设备的核心逻辑中。
77.权利要求46的可编程逻辑设备，其中所述振荡器是压控振荡器。
78.权利要求46的可编程逻辑设备，还包含在所述输出端下游的输出定标计数器。
79.权利要求46的可编程逻辑设备，还包含在所述输入端上游的输入定标计数器。
80.权利要求46的可编程逻辑设备，还包含在所述输出端和所述反馈路径之间的反馈定标计数器。
81.一种数字处理系统，它包含：
处理电路；
连接至所述处理电路的存储器；以及
如权利要求46中所述的可编程逻辑设备，它连接至所述处理电路和存储器。
82.一种印刷电路板，如权利要求46中所述的可编程逻辑设备配置于其上。
83.权利要求82中定义的印刷电路板，还包含：
安置于该印刷电路板上且连接至可编程逻辑设备的存储电路。
84.权利要求83中定义的印刷电路板，还包含：
安置于该印刷电路板上且连接至存储电路的处理电路。
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