CN1612322A - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

提供了一种技术，该技术允许电测试具有以窄间距布置的测试焊盘的半导体集成电路器件。棱锥体或梯形棱锥体形状的探针由通过连续地层叠铑膜和镍膜形成的金属膜形成。通过互连和金属膜之间的聚酰亚胺膜中形成的通孔，互连电连接到金属膜。通过旋转配备有其他探针和通孔的其他金属膜的平面图形获得配备有一个探针和通孔的金属膜之一的平面图形。

Description

半导体集成电路器件的制造方法
相关申请的交叉引用
本申请要求2003年10月31日申请的日本专利申请No.2003-372323的优先权，因此将其内容通过参考引入本申请。
技术领域
本发明涉及半导体集成电路器件的制造技术，特别是涉及当应用于具有以窄间距布置的多个电极焊盘的半导体集成电路器件的电测试时有效的技术。
背景技术
例如，公开了一种技术，在使用具有朝半导体器件突出的多个棱锥形状的接触端子的半导体器件测试设备的具有突出电极的半导体器件的老化测试中，在脊线或其倾斜处使至少一个接触端子与突出电极之一接触，并且由此使半导体器件与半导体器件测试设备电接触，且防止在突出电极与接触端子的接触期间损坏突出电极(例如，参考日本未审查的专利公开No.2002-14137)。
此外，公开了一种技术，提供测试半导体晶片的电性能时使用的探针，通过使探针与半导体晶片的凸块电极接触，并由用于施加电压到半导体晶片的凸块电极的第一接触端子的支撑保持测试半导体晶片的电性能，第一绝缘部件包围(encompassing)第一接触端子，第二接触端子包围第一绝缘部件，且用于通过凸块电极探测电压，以及在第一和第二接触端子之间插入的第二绝缘部件，每个第一和第二接触端子具有第一和第二端部和在第一和第二端部之间插入第一和第二线圈弹簧，由此即使继续最小化凸块电极，也可以防止探针从凸块电极偏移(例如，参考日本未审查的专利公开No.2002-228682)。
还公开了一种技术，通过使探针装置的探针(needle)的连接端子与集成电路器件的凸块电极接触，将在半导体晶片中制造的集成电路器件电连接到测试和测量设备，压缩晶片中的相邻集成电路器件的凸块电极，以使凸块电极的尖端部分变形，且由此使凸块电极的高度一致，由此具有相等高度的凸块电极的集成电路器件通过探针装置以一致的接触电阻连接到测试测量设备，以增加测试准确性和减小集成电路器件和组件衬底之间的连接电阻的波动(例如，参考日本未审查的专利公开No.平5(1993)-283490)。
还公开了一种技术，在用于测试晶片的电性能时使用的接触器中，通过使半导体晶片上方形成的多个焊球与对应于它们的多个探针接触，并与测试器侧传输/接收信号，作为接触端子提供给每个探针一个柱体部分能使与焊球在其中心外侧做不导电接触，由此，探针和焊球的接触没有引起在焊球中心的损伤，并且省略了焊球的回流处理(例如，参考日本专利公开No.2001-108706)。
发明内容
探针测试是用于半导体集成电路器件的测试技术之一。它包括证实晶片是否按规范工作的功能测试或通过测量其DC工作特性和AC工作特性判断晶片是合格品或次品的测试。
近年来，半导体集成电路器件已被赋予了许多功能，且倾向于将大量的电路集成在一个半导体芯片中(下面简单地称作“芯片”)中。此外，通过在减窄芯片面积的同时使半导体元件和互连小型化增加由一个晶片可得到的芯片数目，由此促进半导体集成电路器件的制造成本减少。为了实现这些，不仅测试焊盘(键合焊盘)的数目增加，而且这些测试焊盘以较窄的间距布置且测试焊盘的面积减窄。随着测试焊盘的间距减窄，设置探针变得困难，以致当探针测试使用具有悬臂式探针的探针器时它们与测试焊盘接触。
在使用具有悬臂式探针的探针器的探针测试时，探针在测试焊盘的表面上擦拭，以撕裂每个测试焊盘的表面上方形成的自然氧化膜，且由此将探针带到相应的测试焊盘。探针的擦拭不仅使每个测试焊盘的表面上方形成的自然氧化膜破裂，而且在测试焊盘的表面上形成凹痕。由于如上所述测试焊盘的面积变得更窄，因此这种凹痕占据每个测试焊盘的大部分表面。这些导致在以后的步骤中连接到测试焊盘的键合引线的粘着力不可避免地降低的问题。还存在当测试焊盘的面积减小时，探针的尖端部分偏离测试焊盘以及在两个测试焊盘之间发生短路的担心。
此外，测试焊盘表面上的探针擦拭擦过部分测试焊盘且因此产生的刮屑粘附到探针的尖端部分。通过探测的重复该刮屑接二连三地粘附到探针的尖端部分，这最终干扰探针和测试焊盘之间的电连接。在探针探测进行预定次数之后，应该通过用某清洁的薄片研磨探针的尖端部分清洗探针。该不可避免添加的清洗步骤延长了探针测试步骤，还延长半导体集成电路器件的制造时间，导致半导体集成电路器件的生产成本上升的这种问题。
如上所述，由于测试焊盘的数目增加和测试焊盘之间的间距减窄执行探针测试变得困难。因此本发明人研究了通过使用如图79所示的探针器进行的测试，该探针器具有配备有悬臂式探针101的布线衬底102且使探针101与芯片主表面上方的凸块电极接触。
图80是在探针测试过程中，图79中的区域A的局部放大平面图，以及图81是图示了沿图80的线C-C的横截面的实质部分的局部横截面图。在区域A中，凸块电极103的延伸方向与探针101的延伸方向几乎相同。因此在与凸块电极103接触之后(参考图82和83)，探针101在凸块电极103的延伸方向(由图80和81中的箭头所示)擦拭。图84是在探针测试步骤过程中，图79中的区域B的局部放大的平面图，以及图85是图示了沿图84中的线D-D的横截面的实质部分的局部放大横截面图。在区域B中，凸块电极103的延伸方向与探针101的延伸方向相交。因此在与凸块电极103接触之后(参考图86和87)探针101在与凸块电极103的延伸方向相交的方向(由图84和85中的箭头所示)中擦拭(过驱动)。因此存在在探针101的擦拭之后探针101的尖端部分偏离凸块电极103以及由探针101引起凸块电极103之间短路的担心。
目前，已经研究了利用DFT(可测试性设计)或BIST(嵌入自测试)减小将与探针接触的测试焊盘数目的方法。但是使用DFT(可测试性设计)或BIST(嵌入自测试)需要布置新的测试焊盘。为了防止探针与测试焊盘接触时的冲击损坏元件或互连，测试焊盘布置在其下既不形成元件又不形成互连的输入/输出区。随着半导体集成电路器件的运行速度增加，另一方面在它们的输入/输出区布置大量的电源焊盘以便减小噪音(减小电源阻抗)的需要也在增长。在限制尺寸的芯片中，每个输入/输出区的尺寸也被限制。因此电源焊盘的布置使之难以保持用于布置DFT或BIST使用的上述测试焊盘的区域。
因此本发明的一个目的是提供一种技术，允许电测试具有以窄间距布置的测试焊盘的半导体集成电路器件。
本发明的另一个目的是提供一种技术，在测试半导体集成电路器件时能减小对测试焊盘的损害。
本发明的再一目的是提供一种技术，能缩短半导体集成电路器件的制造工序中的电测试步骤。
从这里的描述和附图将使本发明的上述描述和其他目的以及新的特点变得明显。
接下来将简要地概括本申请中公开的发明的典型发明。
在本发明的一个方面，由此提供一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
第一电极布置在沿每个芯片区周边的多个行中，以及第一行中包括的第一电极和第二行中包括的第一电极交替地布置在沿每个芯片区周边的方向中。
在本发明的另一个方面中，由此提供一种半导体集成电路器件的制造方法，该方法包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，
通过以下步骤形成第一薄片：
(b-1)制备具有可结晶性的第一衬底；
(b-2)有选择地和各向异性地刻蚀第一衬底，以形成棱锥体或梯形棱锥体形状的多个第一孔；
(b-3)在每个第一孔上方有选择地形成多个第一金属膜，以填充第一孔；
(b-4)在第一衬底和第一金属膜上方形成第一聚酰亚胺膜，
(b-5)有选择地刻蚀第一聚酰亚胺膜，以形成到达第一金属膜的多个第一开口部分；
(b-6)在第一聚酰亚胺膜上方形成第二金属膜，以嵌入第一开口部分和构图第二金属膜，以形成将电连接到第一金属膜的第二互连，
(b-7)在第二互连和第一聚酰亚胺膜上方形成第二聚酰亚胺膜；
(b-8)将第二薄片键合到第一衬底上，在第一金属膜上方的第二薄片中形成第二开口部分，以及在第一区上方的第二薄片中形成第三开口部分，其中在第一衬底上方没有形成第一金属膜；
(b-9)在第二开口部分中形成弹性材料，以嵌入第二开口部分，同时第二薄片键合到第一衬底；
(b-10)除去第一衬底并由第一金属膜形成接触端子；以及
(b-11)除去第三开口部分下面的第二聚酰亚胺膜和第一聚酰亚胺膜，以及
第二薄片具有类似于半导体晶片的线性膨胀系数。
在本发明的再一方面，还提供一种半导体集成电路器件的制造方法，该方法包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
每个接触端子的尖端部分具有大于在半导体集成电路器件的制造步骤过程中粘附到半导体晶片的灰尘颗粒尺寸的高度。
在本发明的又一方面，还提供一种半导体集成电路器件的制造方法，该方法包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
其中接触端的第一接触端的尖端部分和第一电极之间的电接触表面的第一区域大于接触端的第二接触端的尖端部分和第一电极之间的电接触表面的第二区域，在电测试时相对大的电流流过第一区域，相对小的电流流过第二区域。
接下来将逐项列举在此描述的另一发明的要点。
项1：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有在晶片的主表面上方形成的将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
每个第一电极是突出电极。
项2：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；
(c)使半导体晶片经历等离子体处理和清洗处理的至少一种，以及
(d)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对。
项3：根据项2所述的半导体集成电路器件的制造方法中，其中
等离子体处理是具有氟气的灰化或刻蚀。
项4：根据项2所述的半导体集成电路器件的制造方法中，其中
清洗处理是超声波清洗处理。
项5：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
所述的步骤(c)还包括以下步骤：
(c1)在接触端子的尖端部分与第一电极接触之后，以一种方式或在相对于第一电极的第一方向中来回移动接触端子的尖端部分，以及
(c2)步骤(c1)之后，执行电测试。
项6：根据项5所述的半导体集成电路器件的制造方法中，其中
所述第一方向是与半导体晶片的主表面相交的方向，
项7：根据项5所述的半导体集成电路器件的制造方法中，其中
每个第一电极具有作为主要成分的铝。
项8：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
每个芯片区具有多个电路块，
第一电极形成将分别电连接到电路块的多个电极组，以及
在步骤(c)中，通过使接触端子的尖端部分与将电连接到选自电路块的至少一个的至少一个电极组接触执行半导体集成电路器件的电测试。
项9：根据项8所述的半导体集成电路器件的制造方法中，其中
每个电路块具有在其中形成的用于检查每个电路块工作的第一电路。
项10：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
每个芯片区具有多个电路块，
第一电极分为将电连接到电路块的第一电路块的第一电极组和将电连接到除第一电路块之外的电路块的第二电极组，
第二电极组布置在沿芯片区周边的第二区中以及第一电极组布置在第二区内部的第三区中，以及
在步骤(c)中，通过使接触端子的尖端部分与第一电极组接触执行半导体集成电路的电测试。
项11：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有在晶片的主表面上方形成的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
第一电极沿芯片区的周边布置在第二区中且分为布置在芯片区拐角的第三电极组和除第三电极组之外的第二电极组。
项12：根据项11所述的半导体集成电路器件的制造方法中，其中
每个芯片区具有在其中形成的第一电路，该第一电路检查半导体集成电路的工作且将电连接到第三电极组，
在步骤(c)中，通过使接触端子的尖端部分与第三电极组接触执行半导体集成电路器件的电测试。
项13：根据项11所述的半导体集成电路器件的制造方法中，其中
第二电极组电连接到半导体集成电路，以及
在步骤(c)中，通过使接触端子的尖端部分与第二电极组和第三电极组接触执行半导体集成电路器件的电测试。
项14：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个芯片区具有在其上方形成的半导体集成电路，以及具有形成在晶片的主表面上方、将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与芯片区中的第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对。
项15：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备具有在其上方形成的半导体集成电路的半导体芯片，以及具有在芯片的主表面上方将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
第一电极布置在沿半导体芯片周边的多个行中以及第一行中包括的第一电极和第二行中包括的第一电极交替地布置在沿半导体芯片周边的方向中。
项16：根据项15所述的半导体集成电路器件的制造方法中，其中
第一电极是具有金作为主要成分的突出电极且在平面图中是矩形，具有长边和短边，所述较长的边朝着半导体芯片的周边方向延伸。
项17：根据项15所述的半导体集成电路器件的制造方法，其中
半导体集成电路器件包括LCD驱动器。
项18：根据项15所述的半导体集成电路器件的制造方法，其中
在第一薄片中，第二互连具有多个互连层。
项19：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备具有在其上方形成半导体集成电路的半导体芯片，以及在芯片的主表面上方具有将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，
通过以下步骤形成所述的第一薄片：
(b-1)制备具有可结晶性的第一衬底；
(b-2)有选择地和各向异性地刻蚀第一衬底，以形成棱锥体或梯形棱锥体形状的多个第一孔；
(b-3)在每个第一孔上方有选择地形成多个第一金属膜，以填充第一孔；
(b-4)在第一衬底和第一金属膜上方形成第一聚酰亚胺膜，
(b-5)有选择地刻蚀第一聚酰亚胺膜，以形成到达第一金属膜的多个第一开口部分；
(b-6)在第一聚酰亚胺膜上方形成第二金属膜，以嵌入第一开口部分和构图第二金属膜，以形成将电连接到第一金属膜的第二互连，
(b-7)在第二互连和第一聚酰亚胺膜上方形成第二聚酰亚胺膜；
(b-8)将第二薄片键合到第一衬底上，在第一金属膜上方的第二薄片中形成第二开口部分，以及在第一区上方的第二薄片中形成第三开口部分，其中在第一衬底上方没有形成第一金属膜；
(b-9)在第二开口部分中形成弹性材料，以嵌入第二开口部分，同时第二薄片键合到第一衬底；
(b-10)除去第一衬底并由第一金属膜形成接触端子；以及
(b-11)除去第三开口部分下面的第二聚酰亚胺膜和第一聚酰亚胺膜，以及
第二薄片具有类似于半导体芯片的线性膨胀系数。
项20：根据项19所述的半导体集成电路器件的制造方法，其中
第二薄片由42合金或不胀钢制成。
项21：根据项19所述的半导体集成电路器件的制造方法，其中
第一金属膜包括第一金属层和第二金属层，
步骤(b3)还包括步骤：在第一衬底上方形成第一金属层和在第一金属层上方形成第二金属层，以及
第一金属层具有比第二金属层更高的硬度并具有抗氧化能力。
项22：根据项21所述的半导体集成电路器件的制造方法中，其中
第一金属层具有作为主要成分的铑，以及
第二金属层具有作为主要成分的镍或铜。
项23：根据项22所述的半导体集成电路器件的制造方法中，其中
第一金属层具有1至4μm的厚度。
项24：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备具有在其上方形成半导体集成电路的半导体芯片，以及在芯片的主表面上方具有将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面之上，以便与第一电极的相应电极相对，以及
每个接触端子的尖端部分具有大于在半导体集成电路器件的制造步骤过程中粘附到半导体芯片的灰尘的颗粒尺寸的高度。
项25：一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备具有在其上方形成的半导体集成电路的半导体芯片，以及在芯片的主表面上方具有将电连接到半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到第一互连，以及接触端子的尖端部分固定到布线衬底，以便与半导体晶片的主表面相对；以及用于从第一薄片的后表面挤压其中形成了接触端子的第一薄片的区域的挤压机构；以及
(c)通过使接触端子的尖端部分与第一电极接触，执行半导体集成电路的电测试，其中：
接触端子的每个尖端部分布置在第一薄片的主表面上方，以便与第一电极的相应电极相对，以及
其中接触端的第一接触端的尖端部分和第一电极之间的电接触表面的第一区域大于接触端的第二接触端的尖端部分和第一电极之间的电接触表面的第二区域，在电测试时相对大的电流流过第一区域，相对小的电流流过第二区域。
项26：根据项25所述的半导体集成电路器件的制造方法，其中
棱锥体或梯形棱锥体形状的突出布置在接触端子的尖端部分，以及
布置在第一接触端子的尖端部分的突出数目大于布置在第二接触端子的尖端部分的突出数目。
项27：根据项25所述的半导体集成电路器件的制造方法，其中
棱锥体或梯形棱锥体形状的突出布置在接触端子的尖端部分，以及
在平面图中，与布置在第二接触端子的尖端部分的突出相比，布置在第一接触端子的尖端部分的突出具有更大的尺寸，且这些突出的高度相等。
下面将简要地描述由在此公开的本发明的典型发明可得到的优点。
本发明使对具有以窄间距布置的测试焊盘的半导体集成电路器件进行电测试(探针测试)成为可能。
附图说明
图1是根据本发明的实施例1的探针卡底面的局部平面图；
图2是沿图1的线A-A的横截面图；
图3是半导体芯片的平面图，该半导体芯片经受用根据本发明的实施例1的探针卡的探针测试；
图4是如图3所示的半导体芯片上方形成的焊盘透视图；
图5是图示了如图4所示的半导体芯片至液晶板的连接方法的局部横截面图；
图6是薄膜片的局部平面图，该薄膜片构成本发明的实施例1的探针卡；
图7是沿图6的线B-B的横截面图；
图8是沿图6的线C-C的横截面图；
图9是薄膜片的局部平面图，该薄膜片构成本发明的实施例1的探针卡；
图10是薄膜片的局部平面图，该薄膜片构成本发明的实施例1的探针卡；
图11是薄膜片的局部平面图，该薄膜片构成本发明的实施例1的探针卡；
图12是沿图11的线D-D的横截面图；
图13是沿图11的线E-E的横截面图；
图14是局部横截面图，图示了构成本发明实施例1的探针卡的薄膜片的制造步骤；
图15是图14的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图16是图15的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图17是图16的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图18是图17的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图19是图18的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图20是图19的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图21是图20的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图22是图21的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图23是图22的制造步骤之后的制造步骤中薄膜片的局部横截面图；
图24是用于解释构成本发明实施例1的探针卡的薄膜片的探针和半导体芯片的焊盘之间接触的局部横截面图；
图25是用于解释构成本发明实施例1的探针卡的薄膜片的探针和半导体芯片的焊盘之间接触的局部横截面图；
图26是构成本发明实施例1的探针卡的薄膜片局部平面图；
图27是沿图26的线F-F的局部横截面图；
图28是构成本发明实施例1的探针卡的薄膜片局部平面图；
图29是沿图28的线F-F的局部横截面图；
图30是构成本发明实施例1的探针卡的薄膜片局部平面图；
图31是沿图30的线F-F的局部横截面图；
图32是构成本发明的实施例1的探针卡的薄膜片局部平面图；
图33是沿图32的线F-F的局部横截面图；
图34是构成本发明实施例1的探针卡的薄膜片局部平面图；
图35是沿图34的线F-F的局部横截面图；
图36是构成本发明实施例2的探针卡的薄膜片局部平面图；
图37是构成本发明实施例2的探针卡的薄膜片局部平面图；
图38是构成本发明实施例2的探针卡的薄膜片局部平面图；
图39是沿图38的线G-G的局部横截面图；
图40是构成本发明的实施例3的探针卡的薄膜片局部横截面图；
图41是本发明的实施例4的探针卡的局部横截面图以及将经受使用探针卡的探针测试的半导体芯片；
图42是本发明的实施例4的探针卡的局部横截面图以及将经受使用探针卡的探针测试的半导体芯片；
图43是本发明的实施例4的探针卡的局部横截面图以及将经受使用探针卡的探针测试的半导体芯片；
图44是将经受使用具有悬臂式探针的探针卡的探针测试的半导体芯片的平面图；
图45是将经受使用本发明实施例4的探针卡的探针测试的半导体芯片的平面图；
图46是将经受使用本发明实施例4的探针卡的探针测试的半导体芯片的平面图；
图47是用于解释通过本发明实施例5的探针卡进行的探针测试步骤的局部横截面图；
图48是图47的探针测试步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图49是图48的制造步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图50是用于解释通过本发明实施例5的探针卡进行的探针测试步骤的局部横截面图；
图51是在图50的探针测试步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图52是图51的制造步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图53是图52的制造步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图54图示了图50的实质部分的局部放大横截面图；
图55图示了通过本发明实施例5的探针卡进行探针测试步骤之后底电极的局部平面图；
图56是在图54的探针测试步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图57是用于解释通过本发明实施例6的探针卡进行的探针测试步骤的局部横截面图；
图58图示了通过本发明的实施例6的探针卡进行探针测试步骤之后焊盘的局部平面图；
图59图示了在图58的探针测试步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图60图示了图59中的布线球和焊盘之间的共晶体表面的局部横截面图；
图61是根据实施例6的半导体集成电路器件在其制造步骤过程中的局部横截面图；
图62是图61的制造步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图63是图62的制造步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图64是本发明实施例6的半导体集成电路器件在其制造步骤过程中的局部透视图；
图65是图64的制造步骤之后的制造步骤过程中半导体集成电路器件的局部透视图；
图66是图65的制造步骤之后的制造步骤过程中半导体集成电路器件的局部透视图；
图67是图66的制造步骤之后的制造步骤过程中半导体集成电路器件的局部透视图；
图68是根据本发明实施例7的半导体集成电路器件在其制造步骤过程中的局部横截面图；
图69是图68的制造步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图70是图69的制造步骤之后的制造步骤过程中半导体集成电路器件的局部横截面图；
图71是用于解释通过本发明实施例8的探针卡进行的探针测试步骤的局部横截面图；
图72是图71的探针测试步骤之后的探针测试步骤过程中的局部横截面图；
图73是图72的探针测试步骤之后的探针测试步骤过程中的局部横截面图；
图74是将经受用根据本发明的实施例9的探针卡的探针测试步骤的半导体芯片的局部平面图；
图75是将经受用根据本发明的实施例10的探针卡的探针测试步骤的半导体芯片的局部平面图；
图76图示了如图75所示的半导体芯片的引线框键合方法的局部平面图；
图77是将经受用根据本发明的实施例11的探针卡的探针测试步骤的半导体芯片的局部平面图；
图78是将经受用根据本发明的实施例12的探针卡的探针测试步骤的半导体芯片的局部平面图；
图79是由本发明人研究的探针器的局部平面图；
图80在探针测试步骤过程中图79中的一个区域的局部放大平面图；
图81图示了沿图80的线C-C的横截面实质部分的局部横截面图；
图82是在图80的探针测试步骤之后的探针测试步骤过程中图79中的一个区域的局部放大平面图；
图83图示了沿图82的线C-C的横截面实质部分的局部横截面图；
图84是在探针测试步骤过程中图79中的一个区域的局部放大平面图，；
图85图示了沿图84的线D-D的横截面实质部分的局部横截面图；
图86是在图84的探针测试步骤之后的探针测试步骤过程中图79中的一个区域的局部放大平面图；
图87图示了沿图86的线D-D的横截面实质部分的局部横截面图；以及
图88是具有其上方形成了半导体芯片区的半导体晶片的平面图，该半导体芯片区将经受使用本发明的实施例1的探针卡的探针测试。
具体实施方式
在根据本申请详细描述本发明之前，接下来将描述在此使用的术语的含义。
术语“晶片”意指用于集成电路制造的单晶硅衬底(通常具有基本上平坦的圆盘形状)、SOI(绝缘体上的硅)衬底、蓝宝石衬底、玻璃衬底或任何其他绝缘、半绝缘或半导体衬底或其复合衬底。在此使用的术语“半导体集成电路器件”不仅意指在半导体或绝缘体衬底如硅晶片或蓝宝石衬底上方制造的器件，而且意指在其他绝缘衬底如玻璃衬底，例如TFT(薄膜晶体管)和STN(超扭曲向列型)液晶上形成的器件，除非另外特别指明。
术语“器件表面”意指通过光刻法在其上方形成对应于多个芯片区的器件图形的晶片主表面。
术语“接触端子”意指通过采用类似于半导体集成电路的制造使用的晶片工艺，亦即使用光刻的构图法、CVD(化学气相淀积)、溅射和刻蚀的任意组合，与互连层集成地形成的硅晶片和电连接到其处的尖端部分。
术语“薄膜探针”意指具有在其上方布置的、与待测试晶片接触的接触端子的薄膜和从接触端子引出并具有用于外部接触的电极的互连。该薄膜探针的厚度约为10μm至100μm。
术语“探针卡”意指具有与待测试晶片接触的接触端子和多层布线衬底的结构体，而术语“半导体检查设备”意指具有探针卡和其上放置待测试晶片的样品支架的检查设备。
术语“探针测试”意指通过使用探针器对其晶片步骤已完成的晶片进行的电测试，更具体地说通过按压接触端子的尖端部分在芯片区的主表面上方形成的电极电测试半导体集成电路。在探针测试中，根据用于发现产品是否按规范工作的功能测试结果，或根据对DC工作特性和AC工作特性测试的结果该电路被判断为次品或合格品。在晶片分为芯片之后(或完成封装之后)由待执行的选择测试(终测)区分探针测试。
在下面描述的实施例中，为了方便起见必要时在分为多个截面或在多个实施例中进行描述。这些多个截面或实施例相互不独立，而是存在联系，以便一个是另一个的部分或整体的改进例子、详细或互补描述，除非另外特别地指明。
在以下描述的实施例中，当提到元件的数目(包括数目、值、量和范围)时，该数目不局限于具体数目，而可以是大于或小于具体数目，除非另外特别地指明，或大体明白该数目限于具体数目。
而且，在以下描述的实施例中，不用说构成元件(包括元件步骤)并不总是必需的，除非另外特别地指明，或大体明白它们是必需的。
类似地，在以下描述的实施例中，当提到构成元件的形状或位置关系时，也包含基本上相似或类似于它的形状或位置关系，除非另外特别地指明，或大体明白它不是。这也应用于上述值和范围。
在用于描述实施例的所有附图中，功能相同的部件将由相同的参考标记表示且将省略重复的描述。
在以下描述的实施例中使用的附图中，为了易于理解平面图有时被部分地画阴影。
在以下描述的实施例中，代表场效应晶体管的MISFET(金属绝缘体半导体场效应晶体管)将缩写为MIS。
接下来根据附图更具体地描述本发明的实施例。
(实施例1)
图1是根据实施例1的探针卡下表面的局部平面图，以及图2是沿图1的线A-A的横截面图。
如图1和2所示，实施例1的探针卡(第一卡)由例如多层布线衬底1、薄膜片(薄膜探针(第一薄片))2和柱塞(按压机构)3制成。薄膜片2通过按压器环4固定到多层布线衬底1的下面，以及柱塞3粘附到多层布线衬底1的上表面。开口部分5制作在多层布线衬底1的中心，且在该开口部分5中通过胶粘剂环6键合薄膜片2和柱塞3。
在薄膜片2的下表面上方，形成例如棱锥体形状或梯形棱锥体形状的多个探针(接触端子)7。在薄膜片2中，形成电连接到各个探针7并从每个探针7延伸到薄膜片2的端部的多个互连。在多层布线衬底1的下面上方，形成具有与互连的端部电接触的多个接收器(未图示)。接收器通过多层布线衬底1中形成的互连(第一互连)电连接到在多层布线衬底1的上表面上方布置的POGO座8。这些POGO座8每个具有容纳用于从测试器引入信号到探针卡的管脚的功能。
在该实施例1中，薄膜片2由例如主要由聚酰亚胺构成的薄膜制成。在该实施例中，由于这种薄膜片2具有柔韧性，栓塞3通过按压工具(按压机构)9从薄膜片2的上表面(反面)按压在具有其中形成探针7的区域中的薄膜片2，以便使所有探针7与芯片(半导体集成电路器件)的焊盘接触。换句话说，通过布置在栓塞3中的弹簧3A的弹力施加一定的压力到按压工具9。在实施例1中，给出42合金作为按压工具9的材料的一个例子。例如在日本未审专利公开号2001-159643中描述了一种如此构造的探针卡：栓塞按压探针，以便使所有探针与芯片的焊盘接触。
在实施例1中，例如具有在其上方形成有LCD(液晶显示)驱动器的芯片经受使用探针卡的探针测试(电测试)，图88是分为多个芯片(芯片区)10的晶片WH的平面图。分为芯片19的晶片WH经受使用实施例1的探针卡的探针测试。图3包括芯片10的平面图和其部分地放大图。芯片10由例如单晶硅衬底制成且在芯片的主表面上形成LCD驱动器电路。在芯片10的主表面周边，布置电连接到LCD驱动器电路的大量焊盘(第一电极)11和12。在图3中，沿芯片10的上长边和两个短边布置的焊盘11每个用作输出端子，同时沿芯片10的下长边布置的焊盘12每个用作输入端子。LCD驱动器的输出端子数目大于输入端子数目，以便尽可能地加宽两个相邻焊盘11之间的距离，焊盘11布置在沿芯片10的上长边和两个短边的两行中，此外芯片10的上长边和两个短边上的这两行焊盘11交替地布置。在实施例1中，两个相邻焊盘11之间的间距LP约为45μm。在实施例1中，在平面图中，每个焊盘11是矩形。在与芯片10的外圆周相交(以直角)的方向中延伸的长边长度LA约为80μm，而沿芯片10的外圆周延伸的短边长度LB约为30μm。
焊盘11和12是由例如Au(金)制成的凸块电极(突出电极)，且它们通过电镀、无电镀、淀积、溅射等方法形成在芯片10的输入/输出端子(键合焊盘)上方。图4是焊盘11的透视图。焊盘11具有约15μm的高度LC以及焊盘12具有相似的高度。
根据常规的半导体制造技术，通过在晶片主表面上方的大量分割的芯片区中形成LCD驱动器电路(半导体集成电路)或输入/输出端子(键合焊盘)可以制造芯片10，通过上述方法在输入/输出端子上方形成焊盘11并将晶片切割为各个芯片区。在实施例1中，在晶片切割之前为每个芯片区执行探针测试。在下面描述探针测试(通过该步骤焊盘11和12与探针7接触)时，芯片10意指晶片切割之前的每个芯片区，除非另外特别地指明。
图5图示了芯片10与液晶面板的连接方法的局部横截面图。如图5所示，液晶板具有例如玻璃衬底16、液晶层17和玻璃衬底18，玻璃衬底16具有在其主表面上形成的图形电极14和15，玻璃衬底18通过液晶层17与玻璃衬底16相对布置。在实施例1，通过面朝下键合芯片10，芯片10可以连接到液体板，以便焊盘11和12分别连接到液晶板的玻璃衬底16上方的图形电极14和15。
图6是图示了薄膜片2的下表面上方的部分区域的局部放大平面图，在薄膜片2中形成了探针7。图7是沿图6的线B-B的局部横截面图，以及图8是沿图6的线C-C的局部横截面图。
每个探针7是已构图为薄膜片2中的六边形平坦形状的金属膜21A或21B的一部分，且它是金属膜21A或21B，从薄膜片2的下表面突出为棱锥体或梯形棱锥体的部分。根据芯片10上方形成的焊盘11和12的位置，探针7布置在薄膜片2的主表面上方。图6图示了对应于焊盘11的探针7的位置。这些探针7的探针7A对应于两行布置的焊盘11当中相对接近芯片10的外圆周的行(下面该行称为“第一行”)的焊盘11，而探针7B对应于两行布置的焊盘11中相对远离芯片10(下面该行称作“第二行”)的外圆周的另一行的焊盘11。在本文中最接近的两个探针7A和探针7B之间的距离定义为水平方向上的距离LX和垂直方向上的LY，并且距离LX是22.5μm，是两个相邻焊盘11的间距LP的一半。在实施例1中，距离LY约为100μm。
例如通过以提及顺序依次层叠铑膜和镍膜形成每个金属膜21A和21B。在金属膜21A和21B上方形成聚酰亚胺膜22，以及在聚酰亚胺膜22上方形成连接到每个金属膜21的互连(第二互连)23。在聚酰亚胺膜23中形成的通孔24底部互连23与金属膜21A和21B接触。在聚酰亚胺膜22和互连23上方，形成聚酰亚胺膜25。
如上所述，金属膜21A和21B部分地变为以棱锥体或梯形棱锥体形状形成的探针7A和7B，以及在聚酰亚胺膜22中形成到达每个金属膜21A和21B的通孔24。如果在同一方向布置具有在其中形成的探针7A和通孔24的金属膜21A的平面图形以及具有在其中形成的探针7B和通孔24的金属膜21B的平面图形，那么存在由于相邻的金属膜21A和金属膜21B之间不可避免地接触，由探针7A和探针7B可得到的输入/输出不会相互独立的担心。在该实施例1中，如图6所示，通过旋转具有在其中形成的探针7A和通孔24的金属膜21A的平面图形180度获得具有在其中形成的探针7B和通孔24的金属膜21B的平面图形。这使在纸张上的水平线上避免具有在其中布置的探针7A和通孔24的金属膜21A的宽度部分和具有在其中布置的探针7B和通孔24的金属膜21B的宽度部分的平坦布置成为可能。代之，在纸张上的水平线上布置金属膜21A和金属膜21B的为平坦形状的向前渐变的部分。结果，可以防止相邻金属膜21A和金属膜21B之间不可避免地接触的这种麻烦。此外，即使以窄间距布置焊盘11(参考图3)，探针7A和7B也能布置在它们的相应位置。
在实施例1中，根据图3描述了具有以两行布置的焊盘11的芯片。另一方面，当芯片具有单行布置的焊盘时，可以使用其中在纸张上的水平线上布置了金属膜21A的宽度部分的薄膜片2，如图9所示。当芯片具有更大数目的焊盘11时，它们有时布置在至少3行中。图10是适于三行布置焊盘11的薄膜片2的局部平面图，而图11是适于四行布置焊盘11的薄膜片2的局部平面图。当芯片的尺寸未改变时，随布置的焊盘11数目增加如使用图6解释的距离LX变得更窄，且存在在包括金属膜21A和21B的金属膜之间将发生接触的担心。如图10和11所示，通过使用由旋转图6的金属膜21A的平面图形45度获得的那些金属膜21A，21B，21C和21D，可以防止在金属膜21A，21B，21C和21D中相互接触的这种麻烦。这里，图6所示的金属膜21A的平面图形被旋转45度。不用说平面图形的待旋转的角度不局限于45度，只要可以避免在21A，21B，21C和21D之间相互接触它可以是另一角度。形成具有对应于焊盘11的探针7C的金属膜21C，与对应于探针7B的焊盘11相比，金属膜21C布置在芯片10内的更内部的位置，同时与对应于探针7C的焊盘11相比，具有对应于焊盘11的探针7D的金属膜21D布置在芯片10内的更内部的位置。
图12是沿图11的线D-D的局部横截面图，以及图13是沿图11的线E-E的局部横截面图。当如图11所示布置具有对应于四行焊盘11的探针7A至7D的金属膜21A至21D时，电连接至金属膜21A至21D的所有重叠互连形成为一个互连层变得困难。这是因为由于距离LX减窄，在金属膜21A至21D之间可能发生相互接触，以及此外在电连接到金属膜21A至21D的互连之间可能发生相互接触。在实施例1中，如图12和13所示，这些互连形成为两个互连层(互连23和26)。在互连26和聚酰亚胺膜25上方形成聚酰亚胺膜27。相对低的互连23与聚酰亚胺膜22中形成的通孔24的底部上的金属膜21A和21C接触，而相对上面的互连26与聚酰亚胺膜22和25中形成的通孔28的底部上的金属膜21B和21D接触。这使之可以保持相同互连层中的两个相邻互连23或两个相邻互连26之间的大距离，且由此防止两个相邻互连23或26之间接触。当在至少5行中布置焊盘11时，探针的数目相应于它们而增加，且距离LX变窄，通过增加互连层的数目可以加宽互连之间的距离。
接下来参考图14至23描述实施例1的薄膜片2的结构及其制造步骤。图14至23是在其制造步骤过程中每个薄膜片2的局部横截面图，薄膜片2具有对应于如使用图6至8描述的两行焊盘11(参考图3)的探针7A和7B。在日本未审专利公开号平6(1994)-22885，平7(1995)-283280，平8(1996)-50146以及平8(1996)-201427，日本专利申请号平9(1997)-119107，日本未审专利公开号平11(1999)-23615，2002-139554和平10(1998)-308423，日本专利申请号平9(1997)-189660，日本未审专利公开号平11(1999)-97471和2000-150594，以及日本专利申请号2002-289377，2002-294376，2003-189949和2003-74429中也可以发现对薄膜片的结构及制造步骤、具有与探针7(探针7A至7D)相似结构的探针结构及制造步骤的描述。
如图14所示，通过热氧化在由具有约0.2至0.6mm厚度的硅制成的晶片(第一衬底)31的两侧上方形成氧化硅膜32至约0.5μm的膜厚度。利用光刻胶膜作为掩模，刻蚀晶片31的主表面边上方的氧化硅膜32，以在晶片31的主表面边上方的氧化硅膜32中形成到达晶片31的开口部分。利用氧化硅膜32的剩余部分作为掩模，用强碱性水溶液(例如，氢氧化钾的水溶液)各向异性地刻蚀晶片31，以在晶片31的主表面上方形成由(111)面包围的棱锥体或梯形棱锥体形状的孔(第一孔)33。
如图15所示，通过用氢氟酸和氟化铵的混合溶液的湿法刻蚀除去孔33的形成时用作掩模的氧化硅膜。然后热氧化晶片31，以在包括孔33内部的晶片31整个表面上形成具有约0.5μm厚度的氧化硅膜34。然后在包括孔33内部的晶片31的主表面上方形成导电薄膜35。可以通过例如连续地淀积约0.1μm厚的铬膜和通过溅射或汽相淀积约1μm厚的铜膜形成该导电膜35。在导电膜35上形成光刻胶膜之后，通过光刻，从其中将由后续步骤形成金属膜21A和21B(参考图6至8)的区域除去光刻胶膜，由此形成开口部分。
通过用导电膜35作为电极的电镀，在光刻胶膜开口底部上出现的导电薄膜35上方连续地淀积高硬度导电膜(第一金属膜)37和导电膜(第一金属膜)38。在实施例1中，例如，使用铑膜作为导电膜37，同时使用镍膜作为导电膜39。通过至此描述的步骤，可以由导电膜37和38形成金属膜21A或21B。孔33中的导电膜37和38变为探针7A或7B。通过下一个步骤除去导电膜35，但是随后将详细描述该步骤。
在金属膜21A或21B中，当在后续步骤中形成探针7A或7B时，由铑膜制成的导电膜37将是表面膜，且导电薄膜37将与焊盘11直接接触。对于该导电膜37，优先选择具有高硬度和优良抗磨性的材料。导电薄膜37与焊盘11直接接触，以便当通过探针7A或7B焊盘11的刮屑粘附到导电膜37时，用于除去刮屑的清洗步骤变得必要，这可能令人遗憾地延长了探针测试步骤。作为用于导电薄膜37的材料，优先选择抵抗与形成焊盘11的材料粘附的材料。在实施例1中，选择能满足这些条件的铑膜作为导电膜37。这能省略清洗步骤。由于导电膜37随其厚度增加具有更高的强度和抗磨性，因此优选形成更厚的膜，以延长探针7A或7B的寿命。但是铑膜作为导电膜37在膜形成过程中具有电镀应力且该电镀应力随膜变厚而增加。该电镀应力作用于氧化硅膜34和导电膜35之间的界面，以便存在增加的电镀应力可能不利地引起氧化硅膜34从导电膜35剥落的担心。因此作为克服它的一个对策，优选在不引起氧化硅膜34从导电膜35剥落的范围内使导电膜37制得尽可能厚。在实施例1中，例如，该导电膜37的厚度被调整为落入约1μm或更大至可以通过电镀实际地形成的最大厚度(例如，约4μm)范围。该厚度优选约2μm至3.5μm，更优选约2.5μm。根据由本发明人进行的与抗磨性相关的实验，具有约2μm厚度的导电膜37在探针测试中承受探针7A或7B和焊盘12之间约1000,000次的接触。在用作导电薄膜38的镍膜的形成过程中，也发生电镀应力，尽管该应力不大于导电膜37的应力。因此优选调整导电膜38的厚度在不允许氧化硅膜34从导电膜35剥落的范围之内。
在除去用于金属膜21A或21B(导电膜37和38)的形成采用的光刻胶膜之后，形成聚酰亚胺膜(第一聚酰亚胺膜)22(也参见图7和图8)，以覆盖金属膜21A或21B和导电膜35，如图16所示。在聚酰亚胺膜22中形成到达金属膜21A或21B的通孔(第一开口部分)24。它可以通过用铝膜作为掩模的激光束钻孔或干法刻蚀形成。
如图17所示，在包括通孔24内部的聚酰亚胺膜22上方形成导电膜(第二金属膜)42。可以通过例如连续地淀积约0.1μm厚的铬膜和通过溅射或汽相淀积约1μm厚的铜膜形成该导电膜42。在导电膜42上形成光刻胶膜之后，通过光刻构图光刻胶膜，以在光刻胶膜中形成到达导电膜的开口部分。然后通过电镀，在开口部分中的导电膜42上方形成导电膜(第二金属膜)43。在实施例1中，通过层叠作为导电膜43的铜膜获得膜，然后以此顺序的铜或镍膜可以作为一个例子给出。
在除去光刻胶膜之后，用导电膜43作为掩模刻蚀导电膜42，由此形成由导电膜42和43制成的互连23。互连23可以电连接到通孔24的底部上的金属膜21A或21B。
如图18所示，在晶片31的主表面上方形成如之前描述的聚酰亚胺膜(第二聚酰亚胺膜)25。聚酰亚胺膜25用作后续步骤中将固定到晶片31主表面上的金属片的粘结层。
如图19所示，然后金属片(第二薄片)45被固定到聚酰亚胺膜25的上表面上。作为用于金属片45的材料，选择具有低线性膨胀系数且具有接近于由硅制成的晶片31的线性膨胀系数的材料。在实施例1中，42合金(包含42％镍和58％铁以及具有4ppm/℃的线性膨胀系数)或不胀钢(包含36％镍和64％铁且具有1.5ppm/℃线性膨胀系数的合金)可以作为其例子给出。代替使用金属片45，可以形成材料质量类似于晶片31的硅膜，或具有可与硅相比较的线性膨胀系数的材料，例如可以使用铁、镍和钴的合金或陶瓷和树脂的混合材料。通过在晶片31的主表面上方布置这种材料可以固定金属片45，以便避免它们的未对准，然后在10至200kgf/cm2的压力下在至少等于聚酰亚胺膜25的玻璃转变点温度下加热，以在加压和加热的条件下执行键合。
通过使用聚酰亚胺膜25固定金属片45在其处可以获得具有增加强度的薄膜片2。当金属片45未被固定时，在探针测试时，由于薄膜片2的膨胀或收缩和待测试的晶片受温度的影响可能发生探针7A或7B的位置和焊盘11的位置未对准。这可能导致一个麻烦，如探针7A或7B和相应焊盘11之间的接触失败。根据实施例1，另一方面，通过将金属片45固定到晶片可以使否则根据探针测试时的温度将改变的薄膜片2和待测试晶片的膨胀或收缩量一致。这使之可以防止探针7A或7B与相应焊盘11的未对准。换句话说，不管探针测试时的温度探针7A或7B保持与相应焊盘11电接触成为可能。此外，在各种条件下保持薄膜片2和待测试晶片之间的相对的位置精度成为可能。
利用由光刻构图的光刻胶膜作为掩模，金属片45被刻蚀，以在平面图中在探针7A或7B上方的金属片45中形成开口部分(第二开口部分)46和在金属膜21A或金属膜21B之间的区域(第一区域)上方的金属片45中形成开口部分(第三开口部分)47。在实施例1中，对于上述刻蚀采用使用氯化铁溶液的喷射刻蚀。
在除去光刻胶膜之后，如图20所示，在开口46中形成弹性体(弹性材料)48。以弹性体48以从开口部分46突出预定量的这种方式形成弹性体。在实施例1中，例如，通过印刷或分配器涂敷弹性树脂到开口部分46的内部或通过布置硅片形成弹性体48。弹性体48通过局部变形吸收大量探针7A或7B的尖端部分的高度差异，同时减轻由探针7A或7B的尖端部分与焊盘11接触引起的冲击。因此，弹性体48通过其弹性吸收焊盘11的高度差异并完成每个探针7A或7B和焊盘11之间的接触。
如图21所示，例如通过用氢氟酸和氟化铵的混合溶液刻蚀除去晶片31反侧上的氧化硅膜34。然后通过用强碱溶液(例如，氢氧化钾的水溶液)刻蚀除去用于薄膜片2形成的晶片31形状。通过刻蚀连续地除去氧化硅膜34和导电膜35。使用氢氟酸和氟化铵的混合物刻蚀氧化硅膜34，使用高锰酸钾的水溶液刻蚀构成导电膜35的铬膜，以及用碱性的铜蚀刻剂刻蚀构成导电膜35的铜膜。通过至此提及的步骤，从探针7A或7B表面露出铑膜，铑膜是构成探针7A或7B的导电膜37(参考图15)。如上所述，具有铑膜的探针7A或7B作为其表面膜是抗材料粘附的，该材料如探针7A或7B接触的焊盘11的金，铑与镍相比具有更高的硬度且不容易氧化，以便可以获得稳定的接触电阻。
如图22所示，除去开口部分47下面的聚酰亚胺膜25和22，以形成开口部分49。通过用金属片45和弹性体48作为掩模的激光束钻孔或干法刻蚀形成该开口部分49。如图23所示，然后由例如42合金制成的按压工具50键合到弹性体48上，如图23所示，由此形成实施例1的薄膜片2。
因此通过上述步骤形成的实施例1的薄膜片2具有增加的刚性，因为它具有粘结在其处金属片45。如图24所示，如果待测试的晶片(芯片10)具有翘曲，那么发生焊盘11和焊盘12之间的高度差异S。存在该差异S可能引起麻烦的担心，亦即干扰相对短的焊盘12和探针7A或7B之间的接触。但是薄膜片2的刚性降低，因为在金属膜21A(金属膜21B)之间形成开口部分49。当通过在探针测试时的按压工具50施加压力时，可能给与薄膜片2在开口部分49中的台阶差在弹性体48的弹性形变范围内。结果，薄膜片2能具有消除差异S的台阶差，使之可以使所有探针7A或7B与焊盘11或12接触，而不失败。
如图25所示，存在当探针7A或7B与焊盘11或12接触时，如果具有粘附到待测试晶片(芯片10)主表面的灰尘DST，薄膜片2中没有开口部分49引起薄膜片2在灰尘DST上蔓延，以及不能完成探针7A或7B与焊盘11或12之间接触的担心。存在当薄膜片2在灰尘DST上蔓延时可能发生薄膜片2变形的另一担心。通过嵌入探针7A或7B在薄膜片2的内部，特别在探针7A或7B附近存在的灰尘DST很可能引起一个麻烦。通过形成开口部分49和当从顶上视察时灰尘DST位于开口部分49内时可以减小这种麻烦发生的概率。
接下来描述开口部分49的平面图形。图26，28，30，32和34是薄膜片2的下表面的局部平面图，而图27，29，31，33和35分别是沿图26，28，30，32和34的线F-F的局部横截面图。
在实施例1中，如图26所示的矩形图形可以给作开口部分49的平面图形的一个例子。当通过采用这种平面图形过度地降低薄膜片2的刚性时，聚酰亚胺膜22和25以及金属片45可以留下，类似在平面图中是矩形的开口部分49中的对角光束。通过这些，薄膜片2可以保持希望的刚性。如图30所示，形成如图30所示的隙状开口部分49并留下聚酰亚胺膜22和25以及金属片45作为如上所述的光束是可能的。通过这些，也可以保持薄膜片2的希望刚性。通过使用如参考图22描述的激光束钻孔可以缩短用于形成隙状开口49花费的时间。当如参考图1和2描述的按压环4、粘附环6和按压工具50每个具有圆盘平坦形状时，开口部分49可以具有平坦的圆盘形状，如图32所示。当每个粘附环6的图形和按压工具50具有平坦的圆盘形状，但是在平面图中开口部分49是矩形时，在另一方面，存在在矩形图形的角上集中不必要的压力的担心。但是通过使用用于开口部分的平坦圆盘形状图形可以防止不必要的压力集中。如根据图3描述，在平面图中待测试芯片10具有矩形形状，具有长边和短边。如图34所示，可以形成在平面图中具有矩形形状的开口部分49，具有短边和长边，以及留下图形中的聚酰亚胺膜22和25以及金属片45作为在沿短边方向延伸的多个光束。通过该结构，也可以保持薄膜片2的希望刚性。
(实施例2)
接下来将描述实施例2。
在参考实施例1中的图3描述的某些焊盘11和12中有较高的电流流动。当所有探针7A或7B具有相同尺寸时，电负载施加到探针7A或7B，探针7A或7B将与焊盘11或12接触，流过焊盘11或12的较高电流增加。随着电负载增加，变热的探针7A或7B可能不可避免地与焊盘11或12焊接或者探针7A或7B可能破裂。在实施例2中，如图36所示，为与流过较高电流的焊盘11或12相对的金属膜21B(或金属膜21A)布置多个探针(第一接触端子)7B(或探针(第一接触端子)7A)，使探针7B(或探针7A)和流过较高电流的焊盘11或12的总接触面积(第一接触面积)大于其他探针(第二接触端子)7B(或探针(第二接触端子)7A)和焊盘11或12的总接触面积(第二接触面积)。形成电连接到金属膜21B(或金属膜21A)的互连23A配备有探针7B(或探针7A)，以便其宽度大于其他互连23的宽度。这能减小探针7B(或探针7A)以及流过较高电流的焊盘11或12之间的接触电阻，而且减小互连23的电阻，由此可以减小施加到探针7B(或探针7A)的电负载。结果，可以防止如上所述的麻烦发生。
代替提供与流过较高电流的焊盘11或12相对、具有多个探针7B(或探针7A)金属膜21B(或金属膜21A)，金属膜21B(或金属膜21A)可以配备有具有相对大尺寸的探针7B(或探针7A)。由于在焊盘11或12表面上方已形成了薄自然氧化膜，因此探针7B(或探针7A)使自然氧化膜破裂且在侧面上形成与焊盘11或12的电接触。图38图示了探针7B和焊盘11或12的电接触区的局部平面图，其中图示了相对大尺寸的探针7B和焊盘11或12之间的电接触区CNT1以及相对小尺寸的探针7B和焊盘11或12之间的电接触区CNT2。用对角线图示这些电接触区CNT1和CNT2。通过布置具有相对大尺寸的探针7B(或探针7A)，可以使具有相对大尺寸的探针7B(或探针7A)的电接触区CNT1大于具有相对小尺寸的探针7B(或探针7A)的电接触区CNT2。这使之可以减小流过相对大电流的焊盘11或12和探针7B(或探针7A)之间的接触电阻。优选调整电接触区CNT1与电接触区CNT2的比率大于流过具有相对大尺寸的探针7B(或探针7A)的电流与流过具有相对小尺寸的探针7B(或探针7A)的电流比例。
当如上所述形成相对大尺寸的探针7B(或探针7A)时，可以调整相对大尺寸的探针7B(或探针7A)的高度H1和相对小尺寸的探针7B(或探针7A)的高度H2，使它们相等，如图39所示。这能使所有探针7A和7B与焊盘11和12接触而不失败。
(实施例3)
接下来将描述实施例3。
当如实施例1和2所述的探针7A或7B(参考图6至8)与焊盘11或12接触时(参考图3)，压力施加到探针7A或7B的尖端部分的平坦部分。当大的压力施加到探针7A或7B以及该平坦部分的区域较小时，包括探针7A或7B的金属膜21A或21B可能不可避免地嵌入聚酰亚胺膜22和25中(参考图6至8)。此外当施加到探针7A或7B的负载过大时，可能发生探针7A和7B本身的压扁或磨损。因此，在实施例3中，在不引起这种麻烦的范围内加宽探针7A或7B尖端部分的平坦部分的区域。这使之可以防止探针7A和7B的断裂。
在实施例3中，不仅探针7A或7B尖端部分的平坦部分的区域增加而且探针7A或7B的高度也增加。如图40所示，探针7A(探针7B)的高度H1设为大于存在于半导体生产线(清洁室)中的灰尘DST尺寸的50％或更大，优选约70％或更大，更优选约100％或更大。当探针7A的高度H1设为灰尘DST尺寸的约50％或更大时，探针7A(探针7B)的高度H1约为200μm，当它设为灰尘DST尺寸的约70％或更大时，约为300μm，当它设为约灰尘DST尺寸的100％时，约为500μm。存在当高度H1过低时，在灰尘DST上蔓延的薄膜片2(参考图2)附着于芯片10表面并改变其形状的担心。具体地，在探针7A或7B附近存在的灰尘DST可能引起探针7A或7B嵌入薄膜片2内的这种麻烦。通过增加如上所述的探针7A(探针7b)的高度H1，可以防止薄膜片2(参考图2)在灰尘DST上蔓延，导致薄膜片的寿命延长。
(实施例4)
接下来将描述实施例4。
当通过使用具有由钨制成的悬臂式探针的探针卡代替实施例1至3中描述的具有薄膜片2的探针卡执行探针测试时，该薄膜片2(参考图1和2)具有在其上形成的探针7，在探针的针尖与焊盘11或12接触之后(参考图3)，当探针针尖滑动施加到针尖的过驱动的预定量时，辨别探针和焊盘11或12之间发生的电接触。这意指通过探针针尖的滑动破裂焊盘11或12表面上方形成的自然氧化膜，由此探针电连接到焊盘11或12。根据由本发明人进行的实验，探针针尖在焊盘11或12上滑动时从针尖施加到焊盘11或12(芯片10(参考图3))的压力是每探针5至10g。由本发明人进行的实验说明由于这种压力在焊盘11或12下面布置的互连中出现破裂。存在这种压力传输到芯片10中形成的互连(第四互连)或半导体元件可能对互连和半导体器件造成损坏的担心。因此难以在焊盘11或12下面布置互连和半导体元件。
当使用具有薄膜片2的探针卡执行探针测试时，该薄膜片2具有在其上方形成的探针7(探针7A和7B(参考图6至8))，在实施例1至3中描述了该卡，每个探针7和焊盘11或12可以被电连接而不滑动焊盘11或12上方的探针7。根据本发明人的实验，在那时施加到焊盘11或12的压力(第一压力)每探针7约为2g至3g，更加小于悬臂式探针的压力。因此即使在焊盘11或12下面布置互连和半导体元件，也可以减小对互连或半导体元件损坏的风险。具体描述，如图41和42所示，在构成芯片10的半导体衬底51的主表面(元件形成面)上方，可以在焊盘11或12的下面形成P型半导体区52和N型半导体区53和互连54和55，P型半导体区52和N型半导体区53随后是半导体元件。如图43所示，在焊盘11或12下面，可以在互连54和55上方分别布置由金属膜制成焊盘56和57。这使之可以增加由从探针7施加到互连54和55的压力引起的损坏的抵抗性。
在实施例1中，描述了具有在其上方形成的LCD驱动器的芯片10，而在实施例4中，芯片10是具有在其上方形成的具有多种功能的半导体集成电路的SoC(芯片上系统)。如图44所示，当这种芯片10经受使用具有悬臂式探针的探针卡的探针测试时，可以防止损坏互连和半导体元件，例如在其中已形成了互连和半导体元件的有源区L上方不布置焊盘11和12，但是在除有源区L之外形成焊盘的焊盘形成区PA上方布置焊盘11和12。另一方面，当使用具有薄膜片2的探针卡执行探针测试时，该薄膜片2具有在其上方形成的探针7，对互连和半导体元件造成的损坏存在更少担心，以便可以将焊盘11和12布置在有源区L上方。这使之可以省略焊盘形成区PA且由此减窄芯片10的区域。此外，由于可以在有源区L上方布置焊盘11和12，因此可以自由地选择焊盘11和12的位置，不仅可以沿芯片10的周边而且可以在芯片10的平面内，这增加芯片10内的半导体元件、互连和焊盘11和12的布局设计的自由度。例如，通过刚好在芯片10内形成的输入/输出缓冲器上方形成焊盘11和12可以增加输入/输出缓冲器电路的工作速度，并缩短从输入/输出缓冲器电路到焊盘11和12的互连长度。
(实施例5)
接下来将描述实施例5。
在实施例1中，焊盘11和12(参考图3)是由金制成的凸块电极。在此情况下，当使用具有由钨制成的悬臂式探针的探针卡执行探针测试时，探针针尖滑动，以破裂焊盘11或12a上方的自然氧化膜，以便不可避免地增加焊盘11或12表面上形成的探针凹痕。如实施例4所述，悬臂式探针的使用伴有这种缺点：每个探针施加到焊盘11或12的压力高达约5g至10g，且因为焊盘11或12由相对软的金属如金制成，这种探针的使用成为加深其凹痕的原因。因此当通过随后步骤中的回流工艺将组件衬底上的焊盘键合到焊盘11或12时存在键合失败的危险。当使用具有这种键合失败的芯片10制造产品时，它们可能是缺陷产品。
如实施例4中已做的描述，当使用具有薄膜片2的探针卡执行探针测试时，该薄膜片2具有在其上方形成的探针(探针7A和7B(参考图6至8)，在实施例1至2中描述了该卡，探针7可以电连接到焊盘11和12而不滑动焊盘11和12上方的探针7。此时焊盘11和12上施加的压力小到每个探针7约2至3g。如图47所示，即使在使用具有薄膜片2的探针卡执行探针测试(参考图47)之后，在焊盘11和12表面上由探针形成的凹痕SC也可以制得更小和更浅(参考图48)，薄膜片2具有在其上方形成的探针7A和7B。结果，即使通过后续步骤中的回流工艺将组件衬底61的一侧上的焊盘62键合到焊盘11或12(如图49所示)，也可以防止键合失败。
在上述实施例中，焊盘11和12每个由金制成。即使当焊盘11和12每个由焊料制成，使用具有悬臂式探针的探针卡的探针测试也可以使由探针在每个焊盘11和12的表面上形成了的凹痕更大和更深。通过使用具有薄膜片2的探针卡执行探针测试可以使探针的凹痕更小和更浅，该薄膜片2具有在其上方形成的探针7A和7B。
如图50所示，为了完全避免在焊盘11和12上形成凹痕SC，在焊盘11和12形成之前，在后续步骤中将被键合焊盘11和12的下电极63可以经受使用具有薄膜片2的探针卡的探针测试，该薄膜片2具有在其上方形成的探针7A和7B。如图51所示，在下电极63上方形成焊盘11和12的图形和进行如图52所示的加热和熔化处理之后进行该探针测试，以确保下电极63键合到焊盘11和12。如图53所示，然后通过回流工艺将组件衬底61一侧上的焊盘62键合到焊盘11和12，由此将芯片10安装在组件衬底61上方。
此外当使用具有悬臂式探针的探针卡执行这些下电极63的探针测试时，在下电极63上形成的探针凹痕可能变得更大和更深。当探针凹痕变得更大和更深时，在下电极63上方形成焊盘11和12的图形和通过加热和熔化处理将下电极63完全键合到焊盘11和12的步骤过程中存在焊盘11和12从下电极63的上表面脱落的危险。除其中将形成焊盘11和12的焊盘形成区之外，形成用于使探针与下电极63接触的探针探测区可以认为是用于克服该问题的一个措施。但是添加这种探针探测区加大了下电极63和芯片10。
图54图示了下电极63和探针7A或7B附近的局部放大的横截面图，而图55图示了在其处接触探针7A或7B之后下电极63的局部平面图。如图50至53所示，通过使用具有薄膜片2的探针卡的探针测试(参考图54)，可以使在下电极63上形成的探针凹痕SC更小和更浅(参考图55)，该薄膜片2具有在其上方形成的探针7A或7B。在实施例5中，如图56所示，即使用掩模在下电极63上方形成焊盘11或12的图形(金属膜)和通过加热和熔化将下电极63完全键合到焊盘11或12的步骤之后，也可以防止焊盘11或12从下电极63的上表面分开。结果，下电极63不需要与探针7A或7B接触的探针探测区，这导致下电极63尺寸缩小以及芯片10尺寸也缩小(参考图54)。
(实施例6)
接下来将描述实施例6。
在实施例1至5，焊盘11和12(例如，参考图3)是由金制成的凸块电极。在实施例6中，它们是用于通过引线键合将芯片安装在组件衬底上的每个键合焊盘。
如实施例5所述，使用具有由钨制成的悬臂式探针的探针卡的探针测试不可避免地放大和加深由探针在焊盘11或12的表面上形成的凹痕。当金引线例如键合到焊盘11或12时，在焊盘11或12上和在引线球和焊盘11或12之间的界面上形成金球(下面称作“引线球”)，在金和构成焊盘11或12的金属之间形成共晶合金，使之可以电气地和机械地增强金线与焊盘11或12的键合度。但是，根据由本发明人进行的实验，当存在如上所述的大和深凹痕时，在凹痕部分不形成共晶合金且从电气和机械的观点上看金线与焊盘11或12之间的键合度是不足的。随着焊盘11或12的面积(尺寸)缩小，焊盘11或12的表面中的凹痕比率变得更大，这可以引起金线与焊盘11或12之间的键合度的电气和机械的损坏。
如图57所示，另一方面，通过使用具有薄膜片2的探针卡的探针测试，如实施例5所述可以使由焊盘11或12和探针7之间的接触形成的凹痕SC(参考图58)更小和更浅，该薄膜片2配备有探针7(探针7A或7B(参考图6至8))，在实施例1至3中描述了该卡。当金引线65键合到焊盘11或12时，在焊盘11或12上形成引线球65A以及在引线球65A和焊盘11或12的界面上形成上述共晶合金，如图59所示，共晶体表面AS包括由探针7A或7B形成的凹痕SC(参考图60)。换句话说，也可以在凹痕部分SC处形成共晶合金，由此在金引线65和焊盘11或12之间可得到足够的电气和机械键合度。
如图61所示，利用类似于金引线65的键合采用的毛细管的毛细管65，通过引线凸块在焊盘11或12上方形成将是凸块电极的引线球67，在将引线球67键合到焊盘11或12之后扯断引线。当由探针测试在焊盘11或12上形成的凹痕大和深时，在金和构成焊盘11的金属之间不形成共晶合金，且存在通过引线的扯断力引线球67从焊盘11或12分开的风险。当使用具有薄膜片2的探针卡进行探针测试时，如实施例5所述可以使焊盘11或12上形成的凹痕更小和更浅，以便甚至在凹痕部分也可以形成共晶合金，该薄膜片2配备有探针7，在实施例1至3中描述了该卡。这能在引线球67和焊盘11或12之间获得强机械键合度，使之可以防止通过扯掉引线时的力使引线球67从焊盘11或12分开(参考图62)。结果，可以防止开口失败的发生，否则由于通过引线球67的回流工艺在组件衬底61的一侧上将引线球67键合到焊盘62以及在后续步骤中将芯片10安装在组件衬底61上之后，引线球67从焊盘11或12脱开将发生该开口失败。
当焊盘11或12是用于将金引线65键合在其处的键合焊盘时，组件衬底61是玻璃环氧衬底，以及通过MAP(铸模阵列封装)系统执行封装，首先晶片分为各个芯片10，并且然后如图64所示，通过芯片处理机构68将芯片10安装在组件衬底61上。
如图65所示，通过毛细管66将金引线65键合到芯片10侧上的焊盘11或12和组件衬底61的一侧上的焊盘62。例如，当金引线65的一端键合到由Cu(铜)制成的引线框时，在约240℃进行键合。如实施例6，当金引线65的一端键合到组件衬底61时，该组件衬底61是玻璃环氧衬底，在大约170至200℃进行键合，低于键合到引线框时温度，以便减小对组件衬底61的损害。用于将金引线65键合到焊盘11或12采用的温度几乎等于该温度。键合时的温度降低干扰在焊盘11或12上形成的凹痕SC(参考图56)处的金和构成焊盘11或12的金属之间的共晶合金形成。如果使用具有悬臂式探针的探针卡执行探针测试且通过探针在焊盘11或12表面上方形成的凹痕变得更大和更深，那么从机械和电气观点上看，金线与焊盘11或12之间可能发生键合度的进一步降低。由于可以使在焊盘11或12上形成的凹痕更小和更浅，如实施例5所述，通过使用具有薄膜片2的探针卡进行探针测试，即使在凹痕部分也可以形成共晶合金，该薄膜片2具有在其上方形成的探针7，在实施例1至3中描述了该卡。这使之可以防止金引线65和焊盘11或12之间的机械键合度和电气键合度降低。
如图66所示，通过用铸模树脂(密封剂)69密封具有在其上方安装的芯片10的组件衬底61的主表面并如图67所示通过划片锯70切割组件衬底61和铸模树脂69制造实施例6的半导体器件。
(实施例7)
接下来将描述实施例7。
如实施例3所述，当粘结到芯片10表面上的灰尘DST的高度(直径)(参考图40)大于探针7A或7B(参考图40)的高度H1(参考图40)时，存在薄膜片2在灰尘DST上蔓延的担心，这导致薄膜片2变形(参考图2)和损坏探针7A或7B。由于探针7A或7B一旦损坏不能容易地修复，因此在探针测试之前需要尽可能地从芯片10的表面除去灰尘DST。根据本发明人的分析，灰尘DST是基于碳的灰尘。在实施例7中，在探针测试之前，例如用O2(氧气)等离子体71灰化(参考图69)具有在其上方形成的焊盘11或12和具有在其处粘附的灰尘(DST)的芯片10(参考图68)表面。通过该处理，在O2等离子体71中的氧原子71A和灰尘DST之间发生化学反应，由此从芯片10的表面除去灰尘DST。换句话说，在探针测试之前可以从芯片10的表面除去灰尘DST。结果，即使如图70所示执行使用具有薄膜片2的探针卡的探针测试，该薄膜片2具有在其上方形成的探针7A或7B，可以防止因为薄膜片2在灰尘DST上蔓延否则将发生的薄膜片2的变形和对探针7A或7B的损害。
在实施例7，芯片10的表面经受灰化。代替灰化，可以采用利用氟气的光刻蚀。通过该方法，可以除去灰尘DST。芯片10可以经受清洗处理(例如，具有纯水或甲醇的超声波清洗)代替等离子体处理如灰化或刻蚀。通过该清洗处理可以除去灰尘DST。等离子体处理和清洗处理可以组合使用，通过该组合可以更有效地除去灰尘DST。
(实施例8)
接下来将描述实施例8。
如上所述，当使用具有薄膜片2的探针卡执行探针测试时，探针7的尖端部分破裂焊盘11或12表面上方的自然氧化膜，由此使探针7电连接到焊盘11或12，该薄膜片2具有在其上方形成的探针(探针7A或7B(参考图6至8)，在实施例1至3中描述了该卡)。当焊盘11或12是由Al(铝)制成的键合焊盘时，非常容易形成其自然氧化膜，以便探针7的尖端部分应该因此破裂自然氧化膜，而不失败。
在实施例8中，如图71所示，在探针7A或7B与焊盘11或12的表面上的自然氧化膜72接触之后，探针卡在垂直方向(第一方向)上的预定距离内往复运动，如图72所示。在实施例8中，例如，探针卡首先上升20至30μm，并且然后它降低，以使探针7A或7B与焊盘11或12的表面(自然氧化膜72)接触。探针卡上升20至30μm，但是不限制其高度。当高度增加没有不利地影响探针卡的工作速度时，它可以上升更多。通过该往复运动，在探针7A或7B的侧面上自然氧化膜72可以破裂，如图73所示，且破裂位置可以用作探针卡7A或7B和焊盘11或12之间的电流通道ER。预定距离内的探针卡的垂直往复运动可以替换为预定距离内的芯片10的水平(第一方向)往复运动。在往复运动时，应该调整芯片10的移动距离，以便在焊盘11或12的表面上形成的探针7A或7B的凹痕SC(例如，参考图58)不变得如此大，以致不利地影响后续引线键合步骤，且该距离应该调整，以便探针7A或7B不偏离焊盘11或12。在实施例8中，在一个方向中移动的距离约为1μm至10μm，优选约1μm至5μm，更优选约5μm。
通过在足够大的距离内往复运动探针卡但是没有不利地影响后续引线键合步骤，不仅可以破裂探针7A或7B的侧表面上的而且破裂其底表面上的自然氧化膜72。这使探针7A或7B和焊盘11或12之间的电连接更可靠。
(实施例9)
接下来将描述实施例9。
图74是根据实施例9的芯片10的平面图。在实施例9中，SoC用作芯片10。在芯片10中形成IPU(知识产权)模块如CPU(中央处理单元)芯体73，RAM(随机存取存储器)芯体74，ROM(只读存储器)芯体75和模拟芯体76。在沿芯片10周边的焊盘形成区PA中，布置将电连接到这些IP模块的焊盘11。因为构成IP模块的互连宽度变得更窄，在IP模块中可以合并大数目的互连且IP模块具有更多功能。这导致芯片10中合并的BIST电路数目增加，又反过来导致焊盘11的数目增加。然而随着焊盘11的数目增加，两个相邻焊盘11之间的间距变窄且最终到达其极限。
在实施例9中，例如，在每个IP模块中和围绕IP模块形成BIST电路(第一电路)，在每个IP模块的周边布置电连接到每个BIST电路、小于焊盘11且专门地用于探针测试的焊盘(第一电极，电极组)11A。如实施例1所述，在薄膜片2中，可以在对应于芯片10的焊盘位置处布置探针7A和7B(参考图6至8)，以便探针7A和7B也可以布置在对应于专门用于探针测试且小于焊盘11的焊盘11a的位置处。如实施例4所述，当使用具有薄膜片2的探针卡执行探针测试时，即使在焊盘11下面形成这些互连和半导体元件也较少担忧损坏互连和半导体元件。因此焊盘11可以布置在芯片10中心的有源区L上。这能够探针测试每个IP模块。结果，可以执行每个IP模块的探针测试，而不使用焊盘形成区PA中布置的焊盘11。在一个IP模块的探针测试时，可以输入用于测试的信号而不通过另一IP模块，由此测试结果不受另一IP模块影响。通过这种焊盘11A的布置，可以减小焊盘形成区PA中布置的焊盘11的数目。
通过如上所述的每个IP模块的探针测试可以测试芯片10的所有功能，以便可以省略使用焊盘11的最终探针测试。这有助于缩短探针测试花费的时间。用于探针测试花费的时间的缩短导致用于探针测试的必要成本减少。
由于焊盘11A专门地用于探针测试，在后续步骤输入通过用保护膜覆盖焊盘11A，芯片10具有增加的耐湿性和抗退化性。
(实施例10)
接下来将描述实施例10。
在实施例9中，描述了使用具有薄膜片2的探针卡的探针测试，该薄膜片2具有在其上方形成的探针7(探针7A或7B(参考图6至8))，同时围绕每个IP模块布置将电连接至每个IP模块、小于焊盘11且专门地用于探针测试的焊盘11A。在实施例10中，如图75所示，通过没有任何改进的在芯片10中制造具有在其中形成的存在的CPU芯片的半导体元件图形和互连的芯片-中-芯片系统CPU芯体(第一电路块)73A，在芯片10上方形成大规模微型计算机，以及在CPU芯体73A的周边布置任选的IP模块(电路块)，如RAM芯体74A，ROM芯体75A和模拟芯体76A。在这种芯片10中，以类似于实施例9中的CPU芯体73采用的方式使用在CPU芯体73A的周边(第三区)布置的焊盘(第一电极组)11A执行CPU芯体73A的探针测试。因此可以应用CPU芯片的现有设计图形和探针测试图形。另一方面，使用沿芯片10的周边布置在焊盘形成区(第二区)PA中且电连接到相应IP模块的焊盘(第二电极组)11执行IP模块如RAM芯体74A、ROM芯体75A和模拟芯体76A的探针测试。
在实施例9中，焊盘11A不电连接到芯片10的外部端子。在实施例10中，另一方面，通过照原样制造现有CPU芯片的半导体元件和互连图形形成CPU芯体73A，以便可以使用焊盘11A作为键合焊盘。例如，金引线65的一端可以键合到它。金引线65的另一端键合到引线框77，由此制造根据实施例10的半导体集成电路器件(参考图76)。
(实施例11)
接下来将描述实施例11。
在如实施例9所述的芯片10中，在引线键合步骤和密封步骤之后应力倾向于集中在芯片10的拐角区(参考图74)上。因此存在在覆盖芯片10表面的保护膜中出现破裂或当形成互连和半导体元件时这种应力可能破裂这些互连或半导体元件的担心。因此芯片10的拐角区不能用于形成互连或半导体元件。在实施例11中，如图77所示，将电连接到在每个CPU芯体73、RAM芯体74、ROM芯体75和模拟芯体76中布置的BIST电路且专门用于探针测试的焊盘(第一电极，第三电极组)11B布置在芯片10的拐角区CA中。与焊盘11B接触的探针7A或7B(参考图6至8)从焊盘11B发送控制信号CS到BIST电路，由此执行探针测试。通过在芯片10的拐角区CA中布置将电连接到BIST电路且专门地用于探针测试的焊盘11B，可以抑制焊盘形成区PA中的将电连接到BIST电路的焊盘11数目增加。这增加焊盘形成区PA中布置11的自由度。探针测试之后，通过用保护膜覆盖焊盘11B芯片10能够具有增加的耐湿性。
没有焊盘11B，存在于区CA上方的探针7A或7B不与焊盘接触且一个应力作用于另一探针7A或7B上，该应力可能促进另一探针7A或7B的尖端部分磨损。焊盘11B的布置可以停止具体探针7A或7B的尖端部分的磨损加速度。如果焊盘11B仅用来干扰特定探针7A或7B的尖端部分的磨损，焊盘11B不必电连接到BIST电路。
优选布置这种焊盘11B，不管存在或不存在到BIST电路的电连接。在设计芯片布局时，通过使用自动布局设计工具可以自动地布置焊盘11B。在区域CA中，除焊盘11B之外可以放置其它芯片-拐角-辨别标记。
(实施例12)
接下来将描述实施例12。
当通过使用具有薄膜片2的探针卡执行探针测试时，该薄膜片2具有在其上方形成的探针7(探针7A或7B(参考图6至8))，在实施例1至3中描述了该卡，具有至少2000个管脚的窄焊盘至焊盘间距芯片可以经受该探针测试。如果具有焊盘2000个管脚的芯片可以经受具有上述探针卡的探针测试，那么可以为四个芯片同时执行探针测试，每个芯片具有500个焊盘的管脚。因此，可以同时处理许多芯片。这种多芯片探针测试可以与如实施例9所述的每个IP模块的探针测试结合使用。如图78所示，探针测试受到同时对四个芯片19和对单个芯片10执行操作的影响，更具体受同时使探针7A和7B与沿芯片10的周边布置在焊盘形成区PA中的焊盘11和包括CPU芯体73的焊盘11A接触的影响，该CPU芯体73是IP模块，焊盘11A电连接至CPU芯体73且专门地用于CPU芯体73的探针测试。芯片10的数目不局限于四个，但是至少两个。这种多个芯片10的同步测试可以减小探针测试需要的时间且这导致探针测试的处理量增加。此外，由于可以增加探针测试的处理量，因此可以减小探针测试的成本。
基于一些实施例具体描述了由本发明人进行的本发明。但是应该注意本发明不局限于它们，而是在不脱离本发明范围的程度可以修改。
在上述实施例中，在晶片切割为各个芯片之前执行探针测试。可以在分为各个芯片之后执行该探针测试。
在上述实施例中，探针具有作为表面膜的铑膜。可以使用任意膜代替铑膜，只要它具有高硬度、优良的抗磨性、对构成焊盘的材料的抵抗粘附力以及低电阻。
根据本发明的半导体集成电路器件的制造方法可以广泛地应用于半导体集成电路器件的制造步骤中的探针测试步骤。

Claims (20)

1.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个所述芯片区具有在其上方形成的半导体集成电路，以及具有形成在所述晶片的主表面上方、将电连接到所述半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与所述第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到所述第一互连，以及所述接触端子的尖端部分固定到所述布线衬底，以便与所述半导体晶片的所述主表面相对；以及用于从所述第一薄片的后表面挤压其中形成了所述接触端子的所述第一薄片的区域的挤压机构；以及
(c)通过使所述接触端子的所述尖端部分与所述第一电极接触，执行所述半导体集成电路的电测试，
其中所述接触端子的每个所述尖端部分布置在所述第一薄片的所述主表面上方，以便与所述第一电极的相应电极相对，以及
其中所述第一电极布置在沿每个所述芯片区周边的多个行中，以及第一行中包括的所述第一电极和第二行中包括的所述第一电极交替地布置在沿每个所述芯片区所述周边的方向中。
2.根据权利要求1的半导体集成电路器件的制造方法，
其中所述第一电极每个是具有金作为主要成分的突出电极，且在平面图中具有矩形形状，具有长边和短边，所述长边朝着所述芯片区的所述周边延伸。
3.根据权利要求1的半导体集成电路器件的制造方法，还包括以下步骤：
(d)在步骤(c)之后，在所述第一电极上方形成突出电极。
4.根据权利要求1的半导体集成电路器件的制造方法，
其中所述半导体集成电路器件包括LCD驱动器。
5.根据权利要求1的半导体集成电路器件的制造方法，
其中在所述第一薄片中，所述第二互连由多个互连层形成。
6.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个所述芯片区具有在其上方形成的半导体集成电路，以及具有形成在所述晶片的主表面上方、将电连接到所述半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与所述第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到所述第一互连，以及所述接触端子的尖端部分固定到布线衬底，以便与所述半导体晶片的所述主表面相对；以及用于从所述第一薄片的后表面挤压其中形成了所述接触端子的所述第一薄片的区域的挤压机构；以及
(c)通过使所述接触端子的所述尖端部分与所述第一电极接触，执行所述半导体集成电路的电测试，
其中所述接触端子的每个所述尖端部分布置在所述第一薄片的所述主表面上方，以便与所述第一电极的相应电极相对，
其中通过以下步骤形成所述的第一薄片：
(b-1)制备具有可结晶性的第一衬底；
(b-2)有选择地和各向异性地刻蚀所述第一衬底，以形成棱锥体或梯形棱锥体形状的多个第一孔；
(b-3)在每个所述第一孔上方，有选择地形成多个第一金属膜，以填充所述第一孔；
(b-4)在所述第一衬底和所述第一金属膜上方形成第一聚酰亚胺膜；
(b-5)有选择地刻蚀所述第一聚酰亚胺膜，以形成到达所述第一金属膜的多个第一开口部分；
(b-6)在所述第一聚酰亚胺膜上方形成第二金属膜，以嵌入所述第一开口部分和构图第二金属膜，以形成将电连接到所述第一金属膜的第二互连；
(b-7)在所述第二互连和所述第一聚酰亚胺膜上方形成第二聚酰亚胺膜；
(b-8)将第二薄片键合到所述第一衬底上，在所述第一金属膜上方的所述第二薄片中形成第二开口部分，以及在第一区上方的所述第二薄片中形成第三开口部分，其中在所述第一衬底上方没有形成所述第一金属膜；
(b-9)在所述第二开口部分中形成弹性材料，以嵌入所述第二开口部分，同时所述第二薄片键合到所述第一衬底；
(b-10)除去所述第一衬底并由所述第一金属膜形成所述接触端子；以及
(b-11)除去所述第三开口部分下面的所述第二聚酰亚胺膜和所述第一聚酰亚胺膜，以及
其中所述第二薄片具有类似于半导体晶片的线性膨胀系数。
7.根据权利要求6的半导体集成电路器件的制造方法，
其中所述第二薄片由42合金或不胀钢制成。
8.根据权利要求6的半导体集成电路器件的制造方法，
其中所述第一金属膜包括第一金属层和第二金属层，
其中所述步骤(b3)还包括在所述第一衬底上方形成所述第一金属层和在所述第一金属层上方形成所述第二金属层的步骤，以及
其中所述第一金属层具有比所述第二金属层更高的硬度且具有抗氧化能力。
9.根据权利要求8的半导体集成电路器件的制造方法，
其中所述第一金属层具有作为主要成分的铑，以及
其中所述第二金属层具有作为主要成分的镍或铜。
10.根据权利要求9的半导体集成电路器件的制造方法，
其中所述第一金属层具有1μm至4μm的厚度。
11.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个所述芯片区具有在其上方形成的半导体集成电路，以及具有形成在所述晶片的主表面上方、将电连接到所述半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与所述第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到所述第一互连，以及所述接触端子的尖端部分固定到布线衬底，以便与所述半导体晶片的所述主表面相对；以及用于从所述第一薄片的后表面挤压其中形成了所述接触端子的所述第一薄片的区域的挤压机构；以及
(c)通过使所述接触端子的所述尖端部分与所述第一电极接触，执行所述半导体集成电路的电测试，
其中所述接触端子的每个所述尖端部分布置在所述第一薄片的所述主表面上方，以便与所述第一电极的相应电极相对，以及
其中每个所述接触端子的所述尖端部分具有比在所述半导体集成电路器件的所述制造步骤过程中粘附到所述半导体晶片的灰尘的颗粒尺寸更大的高度。
12.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个所述芯片区具有在其上方形成的半导体集成电路，以及具有形成在所述晶片的主表面上方、将电连接到所述半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与所述第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到所述第一互连，以及所述接触端子的尖端部分固定到布线衬底，以便与所述半导体晶片的所述主表面相对；以及用于从所述第一薄片的后表面挤压其中形成了所述接触端子的所述第一薄片的区域的挤压机构；以及
(c)通过使所述接触端子的所述尖端部分与所述第一电极接触，执行所述半导体集成电路的电测试，
其中所述接触端子的每个所述尖端部分布置在所述第一薄片的所述主表面上方，以便与所述第一电极的相应电极相对，以及
其中所述接触端子的第一接触端子的所述尖端部分和所述第一电极之间的电接触表面的第一区域大于所述接触端子的第二接触端子的所述尖端部分和所述第一电极之间的电接触表面的第二区域，在所述电测试时相对大的电流流过所述第一区域，相对小的电流流过所述第二区域。
13.根据权利要求12的半导体集成电路器件的制造方法，
其中每个所述接触端子的所述尖端部分配有所述棱锥体或梯形棱锥体形状的突出，以及
其中在所述第一接触端子的所述尖端部分的所述突出的数目大于在所述第二接触端子的所述尖端部分的所述突出的数目。
14.根据权利要求12的半导体集成电路器件的制造方法，
其中每个所述接触端子的所述尖端部分配有所述棱锥体或梯形棱锥体形状的突出，以及
其中在平面图中，与布置在所述第二接触端子的所述尖端部分的突出相比，布置在所述第一接触端子的所述尖端部分的突出具有更大的尺寸，且这些突出在高度上相等。
15.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个所述芯片区具有在其上方形成的半导体集成电路，以及具有形成在所述晶片的主表面上方、将电连接到所述半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与所述第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到所述第一互连，以及所述接触端子的尖端部分固定到布线衬底，以便与所述半导体晶片的所述主表面相对；以及用于从所述第一薄片的后表面挤压其中形成了所述接触端子的所述第一薄片的区域的挤压机构；以及
(c)通过使所述接触端子的所述尖端部分与所述第一电极接触，执行所述半导体集成电路的电测试，
其中所述接触端子的每个所述尖端部分布置在所述第一薄片的所述主表面上方，以便与所述第一电极的相应电极相对，
其中在所述芯片区中，所述第一电极布置在其中已形成了半导体元件和第四互连的有源区上方，以及
其中在所述步骤(c)中，所述接触端子的所述尖端部分保持所述接触端子和所述第一电极之间的电接触，以及以不破坏所述半导体元件和所述第四互连的第一压力与所述第一电极接触。
16.根据权利要求15所述的半导体集成电路器件的制造方法，
其中每个所述接触端子的所述第一压力是3g或更小。
17.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个所述芯片区具有在其上方形成的半导体集成电路，以及具有形成在所述晶片的主表面上方、将电连接到所述半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与所述第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到所述第一互连，以及所述接触端子的尖端部分固定到布线衬底，以便与所述半导体晶片的所述主表面相对；以及用于从所述第一薄片的后表面挤压其中形成了所述接触端子的所述第一薄片的区域的挤压机构；以及
(c)通过使所述接触端子的所述尖端部分与所述第一电极接触，执行所述半导体集成电路的电测试，以及
(d)在所述步骤(c)之后，在所述第一电极的每一个上方形成突出电极，
其中所述接触端子的每个所述尖端部分布置在所述第一薄片的所述主表面上方，以便与所述第一电极的相应电极相对。
18.根据权利要求17所述的半导体集成电路器件的制造方法，其中通过选自下列方法的一种方法形成所述步骤(d)中的所述突出电极：
(d1)通过使用掩膜在所述第一电极上方形成金属膜并且然后在加热的条件下熔化该金属膜的方法；以及
(d2)通过布线凸块并且然后在加热的条件下熔化布线球将所述布线球键合至每个所述第一电极的方法。
19.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备分为多个芯片区的半导体晶片，每个所述芯片区具有在其上方形成的半导体集成电路，以及具有形成在所述晶片的主表面上方、将电连接到所述半导体集成电路的多个第一电极；
(b)制备包括布线衬底的第一卡，该布线衬底具有在其上方形成的第一互连；第一薄片，具有将与所述第一电极接触的多个接触端子和将电连接到该接触端子的第二互连，所述第二互连电连接到所述第一互连，以及所述接触端子的尖端部分固定到布线衬底，以便与所述半导体晶片的所述主表面相对；以及用于从所述第一薄片的后表面挤压其中形成了所述接触端子的所述第一薄片的区域的挤压机构；以及
(c)通过使所述接触端子的所述尖端部分与所述第一电极接触，执行所述半导体集成电路的电测试，
(d)在所述步骤(c)之后，将所述半导体晶片切割为各个半导体芯片；
(e)在组件衬底上方安装所述半导体芯片和引线键合所述第一电极至所述组件衬底的所述主表面上方的第二电极；
(f)在所述步骤(e)之后，用密封剂密封所述组件衬底的所述主表面；以及
(g)在所述步骤(f)之后，分开所述组件衬底，
其中所述接触端子的每个所述尖端部分布置在所述第一薄片的所述主表面上方，以便与所述第一电极的相应电极相对。
20.根据权利要求19所述的半导体集成电路器件的制造方法，其中所述组件衬底具有作为主要成分的玻璃环氧树脂，以及其中在不高于200℃的温度下执行所述引线-键合。
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