CN1623098A - 在自一测试和扫描一测试期间检测或查找交叉时钟域故障的多一捕获为测试而设计的系统 - Google Patents

在自一测试和扫描一测试期间检测或查找交叉时钟域故障的多一捕获为测试而设计的系统 Download PDF

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Abstract

一种方法和设备，用于提供经排序的捕获时钟(111，114，117，120)，以在自－测试或扫描－测试模式中在集成电路或电路组件(133)中检测或查找在N个时钟域(CD1，CD2，CD3，CD4)中的故障以及交叉任何两个时钟域(CCD1，CCD2，CCD3，CCD4)的故障，其中N＞1，以及每个域具有多个扫描存储单元(SC)。所述方法和设备允许在位移操作期间产生N个伪随机或预定激励(109)，并装载到集成电路或电路组件中的N个时钟域中的所有扫描存储单元，在捕获操作期间把经排序的捕获时钟序列(CK1，CK2，CK3，CK4)施加到N个时钟域中的所有扫描存储单元，在压缩/比较操作期间，压缩或比较所有扫描存储单元的N个输出响应(110)，用于进行分析，以及重复上述过程，直到到达预定的限制标准。进一步开发一种计算机辅助设计(CAD)系统，以实现方法和合成设备。

Description

在自—测试和扫描—测试期间 检测或查找交叉时钟域故障的多—捕获为测试而设计的系统
有关的申请数据
本申请要求2001年2月15日提出的美国临时申请第60/268,601号的利益，这里引用所述申请作为参考。
技术领域
本发明一般涉及嵌入为测试而设计(DFT)技术的集成电路或电路组件中的逻辑设计的测试。尤其，本发明涉及在集成电路或电路组件的自—测试或扫描—测试期间检测和查找每个时钟域中的逻辑故障和与任何两个时钟域交叉的逻辑故障。
发明背景
在本说明书中，使用术语集成电路来描述嵌入为测试而设计(DFT)技术的芯片或MCM(多芯片模块)。认为术语电路组件和印制电路板是可互换的。术语电路组件包括印制电路板以及其它类型的电路组件。电路组件是集成电路的组合。制造所产生的组合以形成物理或功能单元。
一般，集成电路或电路组件包含两个或多个系统时钟，每个时钟控制被称为时钟域的一个模块或逻辑块。每个系统时钟或是直接来自基本输入(边缘引脚/连接器)或是在内部产生。这些系统时钟可以在完全无关的频率(时钟速度)上、在相互的分谐波上、在相同频率但是不同时钟移位上或在上述的混合上进行操作。由于在这些系统时钟之间的时钟移位，当使用自—测试或扫描—测试之类的为测试而设计技术时，与两个时钟域之间的功能相关联的故障(被称为交叉时钟域故障)极可能变得难于测试。在最坏的情况中，当这些交叉时钟域故障蔓延到接收时钟域时，可能完全阻塞该时钟域中所有故障的检测或查找。因此，为了解决故障蔓延问题，建议为测试而设计方法来接管所有系统时钟的控制，并重新配置它们作为捕获时钟。
在本领域中测试交叉时钟域故障以及在每个时钟域中的故障的现有技术的为测试而设计方法集中于使用孤立的为测试而设计、成比值的为测试而设计以及one-hot为测试而设计技术。它们都是指单个捕获的为测试而设计技术，因为在自—测试或扫描—测试期间的每个捕获周期中，它们都不可能提供多个移位捕获时钟(或捕获时钟的排序序列)。
在使用孤立的为测试而设计技术中，通过把与时钟域交叉的和流到接收时钟域的所有边界信号中的每一个强制到预定的逻辑值0或1而完全阻塞或禁止它们。见Nadeau-Dostie等人发布(2001)的美国专利第6,327,684号。一般，这种方法可以允许并行地测试所有时钟域。这种方法的主要缺点在于它需要在时钟域之间插入捕获禁止的逻辑，以及每个与一个时钟域相关联的所有扫描使能信号都必须高速操作。要作出重大努力才能改变设计，并且可能影响正常模式的操作。使所有扫描使能信号高速运行需要把它们安排成使用规划时钟树合成(CTS)的时钟信号。此外，由于边界信号可以穿过在两个方向上的两个时钟域，这种方法需要在两个或多个测试期间测试交叉时钟域故障。这实质上可能增加所需要的测试时间，并甚至可能使捕获禁止的逻辑的实施比预期更复杂。
在使用成比值的为测试而设计技术中，必须在一个基准时钟的分谐波上操作所有时钟域。例如，假定设计包含分别运行在150MHz、80MHz和45MHz的3个时钟域。在测试期间，3个时钟域可以在150MHz、75MHz和37.5MHz上操作。见Nadeau-Dostie等人发布(1994)的美国专利第5,349,587号。这种方法减少测试多频率设计的复杂性，并且避免潜在的空转或定时妨碍交叉时钟域。它还允许并行地测试所有时钟域。然而，由于时钟域工作频率的变化，这种方法在它们的额定时钟速度处(高速)失去了测试多频率设计的自—测试或扫描—测试的意图，并且在对所有时钟域进行再定时(或同步)上可能需要重大的设计和规划方面的努力。功率损耗还可能是另一个严重的问题，因为每隔几个周期同时触发所有扫描存储单元(存储器单元)。
在使用one-hot为测试而设计技术中，首先必须使流入交叉时钟域的接收时钟域的每个交叉时钟域信号初始化或保持在0或1的逻辑值。通常通过把预定的逻辑值移入所有时钟域以致强迫所有交叉时钟域信号都处于已知状态而完成初始化。然后进行一个域一个域的测试，因此，称之为one-hot测试。见Bhawmik等人提出的美国专利第5,680,543号(1997)。使用这种方法的主要益处是它仍可以检测或查找交叉时钟域故障而不需要插入禁止逻辑，尤其，在临界路径交叉时钟域中。然而，不象孤立的或成比值的为测试而设计方法，本方法要求串行地测试所有的时钟域，导致较长的测试时间。在对于所有时钟域的再定时(或同步)上，本方法还要求重大的设计和布局努力。
已经建议了两种另外的现有技术的为测试而设计方法，一种用于扫描—测试，另一种用于自—测试。把两种方法都称为多—捕获为测试而设计技术，因为在扫描—测试或自—测试期间的每个捕获周期中，它们可以提供多个移位的捕获时钟(或捕获时钟的排序序列)。
第一现有技术多—捕获为测试而设计方法是在扫描—测试模式中测试每个时钟域中的故障或两个时钟域之间的故障。见Buch等人提出的美国专利第6,070,260号(2000)以及Ruiz等人提出的美国专利第6,195,776号(2001)。这些方法依靠使用多个移位的扫描时钟或多个移位的捕获事件，在ATE(自动测试设备)中，每个事件在相同的降低的时钟速度上工作以检测故障。使用组合的ATPG(自动测试图案产生)来产生扫描—测试图案，并且创建ATE测试程序来检测集成电路中的故障。不幸地，当前可得到的ATPG工具只假设一个时钟脉冲(时钟周期)应用于每个时钟域。因此，这些方法只检测在扫描—测试模式中的犹豫故障。对于全—扫描或部分—扫描设计，没有现有技术建议使用多个移位的捕获时钟来测试要求两个或多个捕获时钟脉冲的延误或犹豫故障。
第二现有技术的多—捕获为测试而设计方法是在自—测试模式中测试在每个时钟域中的故障和在两个时钟域之间的故障。见Hetherington等人共同著作的文章(1999)。整个方法依靠使用多个被捕获跟随的移位时钟，在一个可编程捕获窗口中，每个时钟在它的工作频率处操作，以高速检测故障。需要在捕获窗口中的时钟抑制、复杂的扫描使能(SE)、定时波形以及移位时钟脉冲来控制捕获操作。这些移位时钟脉冲还可能需要精确的时间对准。结果，对于在全部不相关的频率(例如，133MHz和60MHz)处操作的包括时钟域的设计，执行高速自—测试变得十分困难。
因此，存在对于改进的方法、设备或计算机辅助设计(CAD)系统的一种需求，以允许使用简单的多—捕获为测试而设计技术，在时钟域中或任何两个时钟域之间以高速或低速测试故障。本发明的方法和设备将控制在自—测试或扫描—测试中的捕获时钟的多—捕获操作。不需要使用在捕获窗口中的移位时钟脉冲、在正常模式中插入捕获禁止的逻辑、在捕获时钟脉冲上施加时钟抑制以及在扫描使能(SE)信号上编复杂的定时波形。此外，本发明的CAD(计算机辅助设计)系统进一步包括执行多—捕获的自—测试或扫描合成、组合故障仿真以及组合ATPG(自动测试图案产生)的计算机—执行的—步骤，在使用多—捕获为测试而设计技术的CAD领域中，当前是不可得到的这些的。
发明内容
因此，本发明的主要目的是提供执行多—捕获为测试而设计技术的一种改进的多—捕获为测试而设计系统。这种为测试而设计系统将包括一种方法和设备，用于允许以高速/低速对在集成电路或电路组件中的所有时钟域中的故障以及交叉时钟域的故障进行检测或查找。在本发明中，可以实现所述方法或设备，并放置在集成电路或电路组件内部或外部。
在本发明中还包括计算机辅助设计(CAD)系统，它综合这种为测试而设计系统和产生所要求的硬件描述语言(HDL)测试装置和自动测试设备(ATE)测试程序。用于表示集成电路的硬件描述语言(HDL)包括，但是不限于，Verilog或VHDL。ATE是集成电路测试仪或任何设备，它实现多—捕获为测试而设计系统，并且在所测试的集成电路或电路组件的外部。
本发明的焦点在于用于自—测试和扫描—测试的多—捕获为测试而设计系统。在自—测试环境中，一个自—测试周期经常包括3个主要的操作：移位、捕获和压缩(compact)。在每个自—测试周期期间，移位和压缩可以同时发生。为了增加电路的故障覆盖，经常需要包括扫描—测试周期来执行结束的自动测试图案产生。一个扫描—测试周期经常包括扫描—测试环境中的3个主要操作：移位、捕获和比较。在每个扫描—测试周期期间，移位和比较操作可以同时发生。在自—测试和扫描—测试混合环境中，扫描—测试周期可以执行压缩操作而不是比较操作。因此，在本发明中，自—测试周期进一步包括移位、捕获和比较操作，而扫描—测试周期进一步包括移位、捕获和压缩操作。
本发明的多—捕获为测试而设计系统进一步包括任何方法或设备，用于在每个自—测试或扫描—测试周期期间，同时执行移位和压缩或移位和比较操作。可以用于测试包括N个时钟域的任何集成电路或电路组件，其中，N＞1。每个捕获时钟控制一个时钟域，当需要时，可以按它的额定时钟速度(高速)或降低的时钟速度(低速)进行操作。
在移位操作期间，多—捕获为测试而设计系统首先在(装载)N个伪随机或预定的激励中同时产生和移位到所有时钟域中的所有扫描存储单元。移位频率与高速测试不相关。根据需要，可以使用较低频率来降低测试施加时间。多—捕获为测试而设计系统必须等待，直到已经把所有激励装载或移位到所有扫描存储单元。此时，每个与一个时钟域相关联的所有扫描使能(SE)信号将从移位操作切换到捕获操作。在完成捕获操作之后，所有扫描使能(SE)信号将从捕获操作切换到移位操作。可以简单地使用一个全局扫描使能(GSE)信号来驱动这些扫描使能信号。
本发明的多—捕获为测试而设计系统进一步包括任何方法和设备，用于在每个时钟域中按任何选择时钟速度执行移位操作，以及对于高速或低速测试只使用一个全局扫描使能(GSE)信号来驱动所有扫描使能(SE)信号。还可以按它所选择的降低的时钟速度使全局扫描使能(GSE)信号操作。因此，不需要通过选择路由传递这些扫描使能(SE)信号作为使用布局时钟树合成(CTS)的时钟信号。本发明应用于在捕获周期中需要多捕获时钟脉冲(不包括移位时钟脉冲)的任何自—测试或扫描—测试方法。
在完成移位操作之后，把捕获时钟的经排序的序列施加到所有时钟域。在捕获操作期间，每个经排序的序列包括N个捕获时钟，其中，一次只有一个或少数几个有效。移位时钟脉冲不存在于每个捕获周期中。现在施加两个连续的捕获时钟脉冲(双捕获)，而不是使用被捕获跟随的移位时钟脉冲，来执行高速的延误故障测试。在捕获周期中执行多捕获使延迟测试无效以及假路径的危险性降低，所述延迟测试无效以及假路径是由于用伪随机或预定激励填充扫描存储单元而导致扫描存储单元中的不合规定的状态而可能发生的。
在本发明中，多—捕获为测试而设计系统使用菊花链时钟触发或令牌环时钟使能技术来产生一个接一个的捕获时钟，以及进行排序。使用这种方法的一个主要的优点是不管每个捕获时钟将使用什么时钟速度，测试结果总是可重复的。问题是对于测试时钟域之间的延误故障，两个相邻捕获时钟之间的相对时钟延迟可能难于精确地控制。
作为一个例子，假定捕获周期包括4个捕获时钟，CK1、CK2、CK3和CK4。(进一步的说明请参考附图部分详细说明中的图3和10)。菊花链时钟触发技术暗示移位周期的完成触发全局扫描使能(GSE)信号，使之从移位周期切换到捕获周期，这依次触发CK1，最后的CK1脉冲的上升沿触发CK2，最后的CK2脉冲的上升沿触发CK3，以及最后的CK3脉冲的上升沿触发CK4。最终，最后CK4脉冲的上升沿触发全局扫描使能(GSE)信号，使之从捕获周期切换到移位周期。
令牌环时钟使能技术暗示移位周期的完成使全局扫描使能(GSE)信号从移位周期切换到捕获周期，这依次启动CK1，CK1脉冲的完成启动CK2，CK2脉冲的完成启动CK3，CK3脉冲的完成启动CK4。最终，CK4脉冲的完成启动全局扫描使能(GSE)信号，使之从捕获周期切换到移位周期。
这两种技术之间的仅有的差别是前者使用时钟边缘来触发下一个操作，而后者使用信号电平来启动下一个操作。实际上，可以使用混合方法。由于使用菊花链或令牌环方法，所以多—捕获为测试而设计系统允许当特定频域不能以高速操作时按降低的时钟速度测试任何频域。这在测试诸如微处理器和网络芯片之类的高速集成电路中是极普通的，其中以不同的价格来销售不同的时钟速度。此外，由于它是容易控制的，所以这种方法进一步允许简单地使用内部再配置的捕获时钟进行高速扫描—测试。因此，除了高速自—测试之外，对于高速的扫描—测试，可以使用低成本的测试仪(自动测试设备ATE)。
本发明的多—捕获为测试而设计系统进一步包括在捕获操作(周期)中应用经排序的捕获时钟序列，并以所选择的时钟速度操作每个捕获时钟。使用菊花链时钟触发或令牌环时钟使能技术，把经排序的捕获时钟序列一个一个地施加到在测试的电路中。当需要增加电路的故障覆盖时，这些捕获时钟的排序是可以进一步编程的。还可以禁止或选择每个捕获时钟，以促进故障诊断。此外，当两个时钟域相互不交互作用时，可以对它们同时进行测试，以缩短捕获周期时间。
本发明的每个捕获时钟进一步包括一个或多个时钟脉冲。时钟脉冲的数目是可以进一步编程的。当使用自—测试时，通常把多—捕获为测试而设计系统放置在集成电路内，因此，所有捕获时钟是在内部产生的。当使用扫描—测试时，通常使多—捕获为测试而设计系统驻留在自动测试设备中，因此，从外部控制所有捕获时钟。然而，对于高速扫描—测试，经常需要使用它在每个时钟域中的相应工作频率来捕获输出响应。本发明进一步包括任何方法和设备，用于允许使用供高速扫描—测试或自—测试的内部产生的或受外部控制的捕获时钟。
在完成捕获操作之后，在内部压缩所有扫描存储单元处捕获的所有输出响应，以进行签名或移位输出到多—捕获为测试而设计系统，用于直接进行比较。压缩或比较操作与移位操作同时发生，并且移位、捕获以及压缩/比较操作将继续进行，直到到达诸如完成所有的自—测试或扫描—测试周期之类的预定限制标准。最终，当在自—测试或扫描—测试期间使用压缩操作时，多—捕获为测试而设计系统将对照预期的签名而比较签名。这种比较可以用内部比较器在集成电路中完成，或在自动测试设备中使最终签名移位输出而供分析用。
在本发明中，使用自—测试和扫描—测试两种技术来检测或查找犹豫(stuck-at)或延误故障。犹豫故障进一步包括其它犹豫类型的故障，诸如开路和短路故障。延误故障进一步包括诸如过渡(门延迟)、多周期延误以及路径延误故障之类的其它非犹豫类型的延误故障。此外，每个扫描存储单元可以是一个经多路复用的D触发器或是一个电平敏感的锁存器，而在测试的集成电路或电路组件可以是全—扫描或部分扫描设计的。
一般，只需要分别施加一个时钟脉冲和两个连续的时钟脉冲来测试一个时钟域中的犹豫故障和延误故障。在一个时钟域中和时钟域之间存在多周期路径，然而，为了捕获，需要等待许多时钟周期。为了测试在时钟域中的多周期路径，本发明进一步包括只施加一个时钟脉冲来测试每个时钟域中的这些多周期路径，这是通过把该域的捕获时钟速度的频率降低到一个程度，使之只在它指定的特定额定时钟速度处一次捕获一个相等周期等待(周期延迟)的路径而实现的。为了测试两个时钟域之间的多周期路径，本发明进一步包括把沿路径的相对时钟延迟调节到一个程度，使之在它指定的额定时钟速度处捕获交叉边界多周期路径。
概括起来，本发明集中于以降低的时钟速度使用一个全局扫描使能(GSE)信号来驱动所有扫描使能(SE)信号，并施加经排序的捕获时钟序列来捕获自—测试和扫描—测试两种模式中的输出响应。本发明假定集成电路或电路组件必须包括两个或多个时钟域，每个时钟域受到一个捕获时钟的控制。在自—测试期间，每个捕获时钟应包括一个或多个时钟脉冲，而在扫描—测试期间，捕获时钟中之一必须包括两个或多个时钟脉冲。
由于容易控制扫描使能信号和捕获时钟信号，现在可以通过一种设备容易地实现以及使用计算机辅助设计(CAD)工具综合本发明的多—捕获为测试而设计系统。本发明进一步包括如此的CAD系统，用于综合设备以及在自—测试或扫描—测试模式中使用组合的故障仿真和组合的自动测试图案产生来验证它的正确性。
附图简述
当研究下列说明书和附图时，对本发明的上述的以及其它的目的、优点和特征将更为明了，其中：
图1示出具有4个时钟域和4个系统时钟的全扫描或部分扫描设计的一个例子，其中，在自—测试或扫描—测试模式中以降低的时钟速度使用根据本发明的多—捕获为测试而设计系统来检测或查找犹豫故障。
图2示出根据本发明的具有多个PRPG-MISR对的多—捕获为测试而设计系统，在图1给出的设计中在自—测试或扫描—测试模式中以降低的时钟速度使用它来检测或查找犹豫故障。
图3示出根据本发明的图1中给出的全扫描设计的定时图，其中，在自—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。还示出控制事件的链。
图4示出根据本发明的图1中给出的全扫描设计的定时图，其中，在自—测试模式中使用经缩短又经排序的捕获时钟序列来检测或查找每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。
图5示出根据本发明的图1中给出的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经加长又经排序的捕获时钟序列来检测或查找每个时钟域中的其它犹豫类型故障以及交叉时钟域的其它犹豫类型故障。
图6示出根据本发明的图1中给出的部分扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。
图7示出具有4个时钟域和4个系统时钟的全扫描或部分扫描设计的一个例子，其中，在自—测试或扫描—测试模式中以它所要求的时钟速度使用根据本发明的多—捕获为测试而设计系统来检测或查找犹豫、延误以及多周期延误故障。
图8示出根据本发明的具有多个PRPG-MISR对的多—捕获为测试而设计系统，在图7给出的设计中在自—测试或扫描—测试模式中以它所要求的时钟速度使用它来检测或查找犹豫、延误以及多周期延误故障。
图9示出根据本发明的图7中给出的全扫描设计的定时图，其中，在自—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。
图10示出根据本发明的图7中给出的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的延误故障以及交叉时钟域的犹豫故障。
图11示出根据本发明的图7中给出的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经缩短又经排序的捕获时钟序列来检测或查找每个时钟域中的延误故障以及交叉时钟域的犹豫故障。
图12示出根据本发明的图7中给出的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的犹豫故障以及交叉时钟域的延误故障。
图13示出根据本发明的图7中给出的部分扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的延误故障以及交叉时钟域的延误故障。
图14示出根据本发明的图7中给出的部分扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经再排序的捕获时钟序列来检测或查找每个时钟域中的延误故障以及交叉时钟域的犹豫故障。
图15示出根据本发明的图7中的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经加长又经排序的捕获时钟序列来检测或查找每个时钟域中的另外的延误故障以及交叉时钟域的另外的犹豫故障。
图16示出根据本发明的图7中的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的2-周期延误故障以及交叉时钟域的犹豫故障。
图17示出根据本发明的图7中的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的2-周期延误故障以及交叉时钟域的2-周期犹豫故障。
图18示出根据本发明的图7中的部分扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。
图19示出根据本发明的图7中的部分扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的延误故障以及交叉时钟域的犹豫故障。
图20示出根据本发明的图7中的部分扫描设计的定时图，其中，在自—测试或扫描—测试模式中使用经排序的捕获时钟序列来检测或查找每个时钟域中的2-周期延误故障以及交叉时钟域的犹豫故障。
图21示出根据本发明的图7中的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中，选择在捕获周期期间的捕获时钟CK2，以诊断CK2捕获的故障。
图22示出根据本发明的图7中的全扫描设计的定时图，其中，在自—测试或扫描—测试模式中，选择在捕获周期期间的捕获时钟CK1和CK3，以诊断CK1和CK3捕获的故障。
图23示出根据本发明的图1中的全扫描设计的定时图，其中，使移位周期期间的所有捕获时钟都偏移，以降低功率损耗。
图24示出根据本发明的多—捕获CAD(计算机辅助设计)系统，其中，使用CAD系统来执行自—测试模式中的全扫描或部分扫描上的多—捕获为测试而设计技术。
图25示出根据本发明的多—捕获CAD(计算机辅助设计)系统，其中，使用CAD系统来执行扫描—测试模式中的全扫描或部分扫描上的多—捕获为测试而设计技术。
具体的实施方式
下面的说明是实施本发明的当前设想的最佳模式。本说明没有限制的意思，而只是为了说明本发明的原理的目的。应该参考所附的权利要求书来确定本发明的范围。
图1示出具有多—捕获为测试而设计系统的全扫描或部分扫描设计的一个例子。设计133包括4个时钟域，CD1102到CD4105，以及4个系统时钟，CK1111到CK4120。每个系统时钟控制一个时钟域。CD1102和CD2103相互通过交叉时钟域逻辑块CCD1106进行通信；CD2103和CD3104相互通过交叉时钟域逻辑块CCD2107进行通信；而CD3104和CD4105相互通过交叉时钟域逻辑块CCD3108进行通信。
原始设计4个时钟域，CD1102到CD4105，分别运行在150MHz、100MHz、100MHz和66MHz。然而，在本例子中，由于只使用为测试而设计(自—测试或扫描—测试)技术来检测或查找设计133中的犹豫故障，所以再配置所有系统时钟，CK1111到CK4120，使之在10MHz处操作。把再配置的系统时钟称为捕获时钟。
在自—测试或扫描—测试期间，多—捕获为测试而设计系统101将接管对所有激励，109、112、115和118，所有系统时钟，CK1111到CK4120，以及所有输出响应，110、113、116和119的控制。
在移位操作期间，多—捕获为测试而设计系统101首先通过109、112、115和118产生伪随机或预定激励，以及同时移位到4个时钟域，CD1102到CD4105，中所有扫描链SCN中的所有扫描存储单元SC。多—捕获为测试而设计系统101应该等待，直到已经使所有激励，109、112、115和118移位到所有扫描存储单元SC。应该注意，在移位操作期间，可以使捕获时钟在它的额定时钟速度(高速)或所要求的时钟速度处工作。
在完成移位操作之后，把经排序的捕获时钟序列施加到所有时钟域，CD1102到CD4105。在捕获操作期间，每个捕获时钟可以工作于它的额定时钟速度(高速)或降低的速度(低速)，而且所述捕获时钟可以在内部产生或从外部控制。在本例子中，再配置所有系统时钟，CK1111到CK4120，使之在10MHz的降低频率处工作。
在完成捕获操作之后，使在所有扫描存储单元SC处捕获的输出响应都通过响应110、113、116和119移位输出到多—捕获为测试而设计系统101，用于在压缩操作期间进行压缩或直接在比较操作期间进行比较。
根据图1，使用在图3到图6中给出的定时图来说明，通过使捕获时钟序列正确地排序，以及通过调节相对时钟间延迟，可以在自—测试或扫描—测试中检测或查找在每个时钟域中的以及交叉时钟域的犹豫故障。请注意，用不同方式对捕获时钟序列进行排序和对相对时钟间延迟进行调节，将导致检测或查找到不同的故障。
图2示出根据本发明的一个实施例的具有3个PRPG-MISR对的多—捕获为测试而设计系统，用于检测或查找在自—测试中图1给出的设计133中的犹豫故障。
使用伪随机图案发生器(PRPG)，211到213，来产生伪随机图案。使用移相器，214到216，来断开伪随机图案发生器(PRPG)的不同输出之间的相关性。来自移相器的位流成为测试激励，109、112、115和118。
使用空间压缩器，217到219，来减少测试响应110、113、116和119中的位流数目。空间压缩器是任选的，只有当MISR的额外开销变成一种忧虑时才使用。然后通过多输入签名寄存器(MISR)，220到222，对空间压缩器的输出进行压缩。在施加所有测试激励之后，多输入签名寄存器(MISR)的内容就变成签名，236到238。然后，比较器，223到225，对签名与相应的预期值进行比较。使用误差指示器226来组合各个通过/失败信号，242到244，全局通过/失败信号245。另一方面，可以使多输入签名寄存器(MISR)220到222中的签名移位到设计的外面，用于通过单元223、239、224、240、225和241组成的单个扫描链进行比较。
中央自—测试控制器202通过操纵各个扫描使能信号，204到207，以及通过使捕获时钟，CK1111到CK4120，再配置而控制整个测试过程。尤其，可以通过一个全局扫描使能(GSE)信号201来控制扫描使能信号，204到207，所述全局扫描使能(GSE)信号201是一个慢信号，其中，它不需要在施加到任何时钟域的任何时钟的半个周期中稳定下来。需要某些另外的控制信号203来进行其它的控制任务。
在相同频率工作的时钟域103和104共享相同的PRPG212和MISR221对。应该注意，应该正确地管理时钟CK2114和CK3117之间的偏移，以防止移位操作期间的任何定时违规以及捕获操作期间的任何竞争。
可以把在PRPG，211到213，以及MISR，220到222，中的所有存储单元连接到扫描链，可以从所述扫描链移位输入用于再活化(reseed)的预定图案，并且可以使经计算的签名移位输出，供分析用。这种配置有助于增加故障覆盖以及促进故障诊断。
图3示出根据本发明的一个实施例的在图1中给出的全扫描设计的定时图，用于在自—测试模式中用经排序的捕获时钟序列来检测或查找在每个时钟域中的犹豫故障和交叉时钟域的犹豫故障。定时图300示出在相同频率上操作的4个捕获时钟，CK1111到CK4120，的波形的序列。
在每个移位周期310期间，把一系列10MHz的脉冲通过捕获时钟，CK1111到CK4120，施加到移位激励到所有时钟域，CD1102到CD4105中的所有扫描存储单元。
在每个捕获周期311期间，按下列次序施加4组捕获时钟脉冲：第一，把一个捕获脉冲施加到CK1111以检测或查找时钟域CD1102中的犹豫故障。第二，把一个捕获脉冲施加到CK2114以检测或查找时钟域CD2103中的犹豫故障。第三，把一个捕获脉冲施加到CK3117以检测或查找时钟域CD3104中的犹豫故障。第四，把一个捕获脉冲施加到CK4120以检测或查找时钟域CD4105中的犹豫故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1106到CCD3108中的线121、125和129到达的犹豫故障：必须调节CK1111的捕获脉冲的上升沿和CK2114的捕获脉冲的上升沿之间的相对时钟延迟307，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1106捕获输出响应123。
相同的原理应用于CK2114和CK3117之间的相对时钟延迟308，以及CK3117和CK4120之间的相对时钟延迟309，用于分别通过CCD2107和CCD3108捕获输出响应127和131。
应该注意，一般在每个移位周期期间，允许任何捕获时钟在它所要求的或降低的时钟速度上操作。此外，不需要所有捕获时钟都必须在相同的时钟速度上操作。此外，为了降低移位周期期间的峰值功率消耗，可以使所有捕获时钟偏移，以致在任何给定的时刻，只有一个时钟域中的扫描存储单元可以改变状态。当再请求时，还可以使用工作在降低时钟速度的一个全局扫描使能(GSE)信号201，以把测试操作从移位周期切换到捕获周期，反之亦然。
 按如下的方式使用菊花链时钟触发技术来产生一个接一个的捕获时钟序列和进行排序：在移位周期中的最后脉冲的上升沿把0施加到全局扫描使能(GSE)信号201而触发事件301，使测试操作从移位周期切换到捕获周期。GSE201的下降沿把一个捕获脉冲施加于CK1111而触发事件302。相似地，CK1111的捕获脉冲的上升沿把一个捕获脉冲施加到CK2114而触发事件303，CK2114的捕获脉冲的上升沿把一个捕获脉冲施加到CK3117而触发事件304，CK3117的捕获脉冲的上升沿把一个捕获脉冲施加到CK4120而触发事件305。最终，CK4120的捕获脉冲的上升沿把1施加到全局扫描使能(GSE)信号201而触发事件306，把测试操作从捕获周期切换到移位周期。在图4到图6中还使用这个菊花链时钟触发技术对捕获时钟序列进行排序。
图4示出根据本发明的一个实施例的在图1中示出的全扫描设计的定时图，用于在自—测试模式中用经缩短又经排序的捕获时钟序列检测或查找在每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障，定时图400示出在相同频率上工作的4个捕获时钟，CK1111到CK4120，的波形序列。
在每个移位周期402期间，通过捕获时钟，CK1111到CK4120，把一系列10MHz的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1102到CD4105，中的所有扫描存储单元的。
在每个捕获周期403期间，按下列次序施加两组捕获时钟脉冲：第一，把一个捕获脉冲同时施加到CK1111和CK3117以分别检测或查找时钟域CD1102和CD3104中的犹豫故障。第二，把一个捕获脉冲同时施加到CK2114和CK4120以分别检测或查找时钟域CD2103和CD4105中的犹豫故障。
此外，如果满足下列条件，则还同时检测或查找可以从交叉时钟域逻辑块CCD1106到CCD3108中的线121、128和129到达的犹豫故障：必须调节CK1111和CK3117的捕获脉冲的上升沿和CK2114和CK4120的捕获脉冲的上升沿之间的相对时钟延迟401，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1106到CCD3108捕获输出响应123、126和131。
图5示出根据本发明的一个实施例的在图1中示出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经加长又经排序的捕获时钟序列检测或查找在每个时钟域中的其它犹豫故障以及交叉时钟域的其它犹豫故障，定时图500示出在相同频率上工作的4个捕获时钟，CK1111到CK4120，的波形序列。
在每个移位周期503期间，通过捕获时钟，CK1111到CK4120，把一系列10MHz的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1102到CD4105，中的所有扫描存储单元的。
在每个捕获周期504期间，按下列次序施加两组捕获时钟脉冲：第一，把两个捕获脉冲同时施加到CK1111和CK3117。第二，把一个捕获脉冲同时施加到CK2114和CK4120。如果满足下列条件，则可以检测或查找从121到123、从124到122、从125到127、从128到126、从129到131、从132到130的所有交叉时钟域组合中的犹豫故障：必须调节CK1111和CK3117的第一捕获脉冲的上升沿和CK2114和CK4120的捕获脉冲的上升沿之间的相对时钟延迟501，以致不会发生竞争或定时违规，同时分别通过交叉时钟域逻辑块CCD1106到CCD3108捕获输出响应123、126和131。必须调节CK2114和CK4120的捕获脉冲的上升沿和CK1111和CK3117的第二捕获脉冲的上升沿之间的相对时钟延迟502，以致不会发生竞争或定时违规，同时分别通过交叉时钟域逻辑块CCD1106到CCD3108捕获输出响应122、127和130。
图6示出根据本发明的一个实施例的在图1中示出的向前馈送部分扫描设计的定时图，用于在自—测试或扫描—测试模式中用经缩短又经排序的捕获时钟序列检测或查找在每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。假定时钟域CD1102到CD4105包括形成不大于2的序列深度的许多未扫描存储单元。定时图600示出在相同频率上工作的4个捕获时钟，CK1111到CK4120，的波形序列。
在每个移位周期606期间，通过捕获时钟，CK1111到CK4120，把一系列10MHz的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1102到CD4105，中的所有扫描存储单元的。
在每个捕获周期607期间，按下列次序施加两组捕获时钟脉冲：第一，把3个10MHz的脉冲(两个是功能脉冲，而一个是捕获脉冲)同时施加到CK1111和CK3117以分别检测或查找时钟域CD1102和CD3104中的犹豫故障。第二，把3个10MHz的脉冲(两个是功能脉冲，而一个是捕获脉冲)同时施加到CK2114和CK4120以分别检测或查找时钟域CD2103和CD4105中的犹豫故障。
此外，如果满足下列条件，则还同时检测或查找可以从交叉时钟域逻辑块CCD1106到CCD3108中的线121、128和129到达的犹豫故障：必须调节CK1111和CK3117的捕获脉冲的上升沿和CK2114和CK4120的捕获脉冲的上升沿之间的相对时钟延迟603，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1106到CCD3108捕获输出响应123、126和131。
图7示出根据本发明的一个实施例的具有多—捕获为测试而设计系统的全扫描或部分扫描设计的例子。设计733与图1中给出的设计133相同。与图1相同，原始设计4个时钟域，CD1102到CD4105，分别运行在150MHz、100MHz、100MHz和66MHz。与图1的唯一不同之处在于将直接使用这些时钟频率而无需变换，以便执行每个时钟域以及交叉时钟域中的犹豫故障、延误故障、以及多周期延误故障的高速自—测试或扫描—测试。
根据图7，使用图9到20给出的定时图来说明，通过使捕获时钟序列正确地排序以及通过调节相对的时钟之间延迟，在自—测试或扫描—测试模式中可以得到对于每个时钟域以及交叉时钟域中的犹豫故障、延误故障、以及多周期延误故障的高速检测或查找。请注意，以不同方法使捕获时钟序列排序以及调节相对时钟之间延迟将导致检测或查找到不同的故障。
图8示出根据本发明的一个实施例的具有3个PRPG-MISR对的多—捕获为测试而设计系统，用于在自—测试或扫描—测试模式中检测或查找图7给出的设计中的犹豫故障、延误故障、以及多周期延误故障。多—捕获为测试而设计系统的组成和操作基本上与图2中给出的那个系统相同。有两个主要的差别：一个差别是，在本例子中，直接使用原始时钟频率，150MHz、100MHz、100MHz和66MHz，而无需变换，以便执行高速自—测试或扫描—测试。另一个差别是，在本例子中，对于扫描链等的物理设计需要特别的当心。
在相同频率上工作的时钟域703和704共享PRPG812和MISR821的相同对应该注意，必须正确地管理时钟CK2714和CK3717之间的偏移，以防止移位操作期间的任何定时违规以及捕获操作期间的任何竞争。
可以把在PRPG811到813以及MISR820到822中的所有存储单元连接到扫描链，可以从所述扫描链移位输入用于再活化(reseed)的预定图案，并且可以使经计算的签名移位输出，供分析用。这种配置有助于增加故障覆盖以及促进故障诊断。
图9示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。定时图900示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。这个定时图基本上与图3给出的定时图相同，除了在移位和捕获两种周期中，捕获时钟，CK1711到CK4720，分别运行于150MHz、100MHz、100MHz以及66MHz而不是图3中的10MHz之外。
图10示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。定时图1000示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1014期间，通过捕获时钟，CK1111到CK4120，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1015期间，按下列次序施加4组捕获时钟脉冲：第一，把两个150MHz的捕获脉冲施加到CK1711以检测或查找时钟域CD1702中的延误故障。第二，把两个100MHz的捕获脉冲施加到CK2714以检测或查找时钟域CD2703中的延误故障。第三，把两个100MHz的捕获脉冲施加到CK3717以检测或查找时钟域CD3704中的延误故障。第四，把两个66MHz的捕获脉冲施加到CK4720以检测或查找时钟域CD4705中的延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的犹豫故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟1008，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1706捕获输出响应723。
把相同的原理施加于CK2714和CK3717之间的相对时钟延迟1010以及CK3717和CK4720之间的相对时钟延迟1012，分别通过CCD2707和CCD3708捕获输出响应727和731。
按下列方法使用菊花链时钟触发技术产生和排列一个接一个的捕获时钟序列：在移位周期中的最后脉冲的上升沿把0施加到全局扫描使能(GSE)信号801而触发事件1001，使测试操作从移位周期切换到捕获周期。GSE801的下降沿把两个捕获脉冲施加于CK1711而触发事件1002。相似地，CK1711的第二捕获脉冲的上升沿把两个捕获脉冲施加到CK2714而触发事件1003，CK2714的第二捕获脉冲的上升沿把两个捕获脉冲施加到CK3717而触发事件1004，CK3717的第二捕获脉冲的上升沿把两个捕获脉冲施加到CK4720而触发事件1005。最终，CK4720的第二捕获脉冲的上升沿把1施加到全局扫描使能(GSE)信号801而触发事件1006，把测试操作从捕获周期切换到移位周期。在图9和图11中还使用这个菊花链时钟触发技术对捕获时钟序列进行排序。
图11示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经缩短又经排序的捕获时钟序列检测或查找在每个时钟域中的延误故障以及交叉时钟域的犹豫故障。定时图1100示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1108期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1109期间，按下列次序施加4组捕获时钟脉冲：第一，把两个频率150MHz的捕获脉冲施加到CK1711，同时把两个频率100MHz的时钟脉冲施加到CK3717，以分别检测或查找时钟域CD1702和CD3704中的延误故障。第二，把两个频率100MHz的捕获脉冲施加到CK2714，同时把两个频率66MHz的捕获脉冲施加到CK4720，以分别检测或查找时钟域CD2703和CD4705中的延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、728和729到达的犹豫故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟1102，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1706捕获输出响应723。
把相同的原理施加于CK3717和CK2714之间的相对时钟延迟1104以及CK3717和CK4720之间的相对时钟延迟1106，分别通过CCD2707和CCD3708捕获输出响应726和731。
图12示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的犹豫故障以及交叉时钟域的延误故障。定时图1200示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1204期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1205期间，按下列次序施加4组捕获时钟脉冲：第一，把一个150MHz的捕获脉冲施加到CK1711，以检测或查找时钟域CD1702中的犹豫故障。第二，把一个100MHz的捕获脉冲施加到CK2714，以检测或查找时钟域CD2703中的犹豫故障。第三，把一个100MHz的捕获脉冲施加到CK3717，以检测或查找时钟域CD3704中的犹豫故障。第四，把一个66MHz的捕获脉冲施加到CK4720，以检测或查找时钟域CD4705中的犹豫故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的延误故障：必须调节CK1711的捕获脉冲的上升沿和CK2714的捕获脉冲的上升沿之间的相对时钟延迟1201，使之符合从721到723的路径的高速定时要求。相似地，必须调节CK2714和CK3717之间的相对时钟延迟1202以及CK3717和CK4720之间的相对时钟延迟1203，使之分别符合从725到727的路径以及从729到731的路径的高速定时要求。
图13示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的延误故障以及交叉时钟域的延误故障。定时图1300示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1308期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1309期间，按下列次序施加4组捕获时钟脉冲：第一，把两个150MHz的捕获脉冲施加到CK1711，以检测或查找时钟域CD1702中的延误故障。第二，把两个100MHz的捕获脉冲施加到CK2714，以检测或查找时钟域CD2703中的延误故障。第三，把两个100MHz的捕获脉冲施加到CK3717，以检测或查找时钟域CD3704中的延误故障。第四，把两个66MHz的捕获脉冲施加到CK4720，以检测或查找时钟域CD4705中的延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的延误故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟1302，使之符合从721到723的路径的高速定时要求。相似地，必须调节CK2714和CK3717之间的相对时钟延迟1304以及CK3717和CK4720之间的相对时钟延迟1306，使之分别符合从725到727的路径以及从729到731的路径的高速定时要求。
图14示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经再排序的捕获时钟序列检测或查找在每个时钟域中的延误故障以及交叉时钟域的犹豫故障。定时图1400示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1408期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1409期间，按下列次序施加4组捕获时钟脉冲：第一，把两个66MHz的捕获脉冲施加到CK4720，以检测或查找时钟域CD4705中的延误故障。第二，把两个100MHz的捕获脉冲施加到CK3717，以检测或查找时钟域CD3704中的延误故障。第三，把两个100MHz的捕获脉冲施加到CK2714，以检测或查找时钟域CD2703中的延误故障。第四，把两个150MHz的捕获脉冲施加到CK1711，以检测或查找时钟域CD1702中的延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线724、728和732到达的犹豫故障：必须调节CK4720的第二捕获脉冲的上升沿和CK3717的第一捕获脉冲的上升沿之间的相对时钟延迟1402，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD3708捕获输出响应730。
相同的原理应用于CK3717和CK2714之间的相对时钟延迟1404，以及CK2714和CK1711之间的相对时钟延迟1406，用于分别通过CCD2707和CCD1706捕获输出响应726和722。
图15示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经加长又经排序的捕获时钟序列检测或查找在每个时钟域中的延误故障以及交叉时钟域的犹豫故障。定时图1500示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1514期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1515期间，按下列次序施加7组双捕获脉冲：第一，把两个150MHz的捕获脉冲施加到CK1711。第二，把两个100MHz的捕获脉冲施加到CK2714。第三，把两个100MHz的捕获脉冲施加到CK3717。第四，把两个66MHz的捕获脉冲施加到CK4720。第五，把两个100MHz的捕获脉冲施加到CK3717。第六，把两个100MHz的捕获脉冲施加到CK2714。第七，把两个150MHz的捕获脉冲施加到CK1711。
对于捕获时钟CK1711，使用第二脉冲和第三脉冲来激励检测或查找时钟域CD1702中的延误故障所需要的转换。由于通过两个接近功能的图案产生转换，所以激励假路径的危险性较小。此外，可以通过转换来检测或查找时钟域CD1702中的另外的延误故障。还可以把相同的结果应用于时钟域CD2703和CD3704。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线724、728和732到达的犹豫故障：必须调节CK4720的第二捕获脉冲的上升沿和CK3717的第一捕获脉冲的上升沿之间的相对时钟延迟1508，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD3708捕获输出响应730。
相同的原理应用于CK3717和CK2714之间的相对时钟延迟1510，以及CK2714和CK1711之间的相对时钟延迟1512，用于分别通过CCD2707和CCD1706捕获输出响应726和722。
图16示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的2-周期延误故障以及交叉时钟域的犹豫故障。假定时钟域，CD1702到CD4705，中的某些路径需要两个周期来使信号通过。定时图1600示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1608期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1609期间，按下列次序施加4组捕获时钟脉冲：第一，把两个75MHz(150MHz的一半)的捕获脉冲施加到CK1711，以检测或查找时钟域CD1702中的2-周期延误故障。第二，把两个50MHz(100MHz的一半)的捕获脉冲施加到CK2714，以检测或查找时钟域CD2703中的2-周期延误故障。第三，把两个50MHz(100MHz的一半)MHz的捕获脉冲施加到CK3717，以检测或查找时钟域CD3704中的2-周期延误故障。第四，把两个33MHz(66MHz的一半)的捕获脉冲施加到CK4720，以检测或查找时钟域CD4705中的2-周期延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的犹豫故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟1602，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1706捕获输出响应723。
相同的原理应用于CK2714和CK3717之间的相对时钟延迟1604，以及CK3717和CK4720之间的相对时钟延迟1606，用于分别通过CCD2707和CCD3708捕获输出响应727和731。
图17示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的2-周期延误故障以及交叉时钟域的2-周期延误故障。假定时钟域，CD1702到CD4705，以及交叉时钟域逻辑块，CCD1706到CCD3708，中的某些路径需要两个周期来使信号通过。定时图1700示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1708期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1709期间，按下列次序施加4组捕获时钟脉冲：第一，把两个75MHz(150MHz的一半)的捕获脉冲施加到CK1711，以检测或查找时钟域CD1702中的2-周期延误故障。第二，把两个50MHz(100MHz的一半)的捕获脉冲施加到CK2714，以检测或查找时钟域CD2703中的2-周期延误故障。第三，把两个50MHz(100MHz的一半)的捕获脉冲施加到CK3717，以检测或查找时钟域CD3704中的2-周期延误故障。第四，把两个33MHz(66MHz的一半)的捕获脉冲施加到CK4720，以检测或查找时钟域CD4705中的2-周期延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的2-周期延误故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟1702，使之符合从721到723的路径的2-周期定时要求。相似地，必须调节CK2714和CK3717之间的相对时钟延迟1704以及CK3717和CK4720之间的相对时钟延迟1706，使之分别符合从725到727的路径以及从729到731的路径的2-周期定时要求。
图18示出根据本发明的一个实施例的在图7中给出的向前馈送部分扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的犹豫故障以及交叉时钟域的犹豫故障。假定时钟域，CD1702到CD4705，中包括形成不大于2的序列深度的许多未扫描的存储器存储单元。定时图1800示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1812期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1813期间，按下列次序施加4组捕获时钟脉冲：第一，把三个150MHz的捕获脉冲(两个是功能脉冲，一个是捕获脉冲)施加到CK1711，以检测或查找时钟域CD1702中的犹豫故障。第二，把三个100MHz的捕获脉冲(两个是功能脉冲，一个是捕获脉冲)施加到CK2714，以检测或查找时钟域CD2703中的犹豫故障。第三，把三个100MHz的捕获脉冲(两个是功能脉冲，一个是捕获脉冲)施加到CK3717，以检测或查找时钟域CD3704中的犹豫故障。第四，把三个66MHz的捕获脉冲(两个是功能脉冲，一个是捕获脉冲)施加到CK4717，以检测或查找时钟域CD4705中的犹豫故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的犹豫故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟1803，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1706捕获输出响应723。
相同的原理应用于CK2714和CK3717之间的相对时钟延迟1806，以及CK3717和CK4720之间的相对时钟延迟1809，用于分别通过CCD2707和CCD3708捕获输出响应727和731。
图19示出根据本发明的一个实施例的在图7中给出的向前馈送部分扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的延误故障以及交叉时钟域的犹豫故障。假定时钟域，CD1702到CD4705，中包括形成不大于2的序列深度的许多未扫描的存储器存储单元。定时图1900示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期1916期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期1917期间，按下列次序施加4组捕获时钟脉冲：第一，把四个150MHz的脉冲(两个是功能脉冲，两个是捕获脉冲)施加到CK1711，以检测或查找时钟域CD1702中的延误故障。第二，把四个100MHz的脉冲(两个是功能脉冲，两个是捕获脉冲)施加到CK2714，以检测或查找时钟域CD2703中的延误故障。第三，把四个100MHz的脉冲(两个是功能脉冲，两个是捕获脉冲)施加到CK3717，以检测或查找时钟域CD3704中的延误故障。第四，把四个66MHz的脉冲(两个是功能脉冲，两个是捕获脉冲)施加到CK4720，以检测或查找时钟域CD4705中的延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的犹豫故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟1904，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1706捕获输出响应723。
相同的原理应用于CK2714和CK3717之间的相对时钟延迟1908，以及CK3717和CK4720之间的相对时钟延迟1912，用于分别通过CCD2707和CCD3708捕获输出响应727和731。
图20示出根据本发明的一个实施例的在图7中给出的向前馈送部分扫描设计的定时图，用于在自—测试或扫描—测试模式中用经排序的捕获时钟序列检测或查找在每个时钟域中的2-周期延误故障以及交叉时钟域的犹豫故障。假定时钟域，CD1702到CD4705，中包括形成不大于2的序列深度的许多未扫描的存储器存储单元。还假定时钟域，CD1702到CD4705，中的某些路径需要两个周期来使信号通过。定时图2000示出在不同频率上工作的4个捕获时钟，CK1711到CK4720，的波形序列。
在每个移位周期2016期间，通过捕获时钟，CK1711到CK4720，把一系列150MHz、100MHz、100MHz以及66MHz等不同频率的时钟脉冲施加到移位激励，所述移位激励是到所有时钟域，CD1702到CD4705，中的所有扫描存储单元的。
在每个捕获周期2017期间，按下列次序施加4组捕获时钟脉冲：第一，把四个脉冲(两个是150MHz的功能脉冲，两个是75MHz(150MHz的一半)的捕获脉冲)施加到CK1711，以检测或查找时钟域CD1702中的2-周期延误故障。第二，把四个的脉冲(两个是100MHz的功能脉冲，两个是50MHz(100MHz的一半)的捕获脉冲)施加到CK2714，以检测或查找时钟域CD2703中的2-周期延误故障。第三，把四个脉冲(两个是100MHz的功能脉冲，两个是50MHz(100MHz的一半)的捕获脉冲)施加到CK3717，以检测或查找时钟域CD3704中的2-周期延误故障。第四，把四个脉冲(两个是66MHz的功能脉冲，两个是33MHz(66MHz的一半)的捕获脉冲)施加到CK4720，以检测或查找时钟域CD4705中的2-周期延误故障。
此外，如果满足下列条件，则还同时检测或查找可以分别从交叉时钟域逻辑块CCD1706到CCD3708中的线721、725和729到达的犹豫故障：必须调节CK1711的第二捕获脉冲的上升沿和CK2714的第一捕获脉冲的上升沿之间的相对时钟延迟2004，以致不会发生竞争或定时违规，同时通过交叉时钟域逻辑块CCD1706捕获输出响应723。
相同的原理应用于CK2714和CK3717之间的相对时钟延迟2008，以及CK3717和CK4720之间的相对时钟延迟2012，用于分别通过CCD2707和CCD3708捕获输出响应727和731。
图21示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，其中，选择在捕获周期期间的捕获时钟CK2在自—测试或扫描—测试模式中诊断CK2捕获的故障。
故障诊断是一种查找故障的过程。为了达到这个目的，经常需要使用一种方法，在所述方法中，测试图案只检测部分故障，并且保证没有其它故障检测到。如果测试图案没有产生与观察到的响应相匹配的响应，则它可以宣布该部分必定包括至少一个实际故障。然后以相同于部分故障的方法进一步查找实际故障。
定时图2100示出促进这种方法的一种方式。在捕获周期2107中，只把两个100MHz的捕获脉冲施加到捕获时钟CK2714，同时使其它三个捕获时钟保持无效。结果，对于延误故障，只有在时钟域CD2703中的那些可检测到。此外，对于犹豫故障，只有在交叉时钟域逻辑块CCD1706和CCD2707中的那些可检测到。显然，这种时钟定时有助于故障诊断。
图22示出根据本发明的一个实施例的在图7中给出的全扫描设计的定时图，其中，选择在捕获周期期间的捕获时钟CK1和CK3在自—测试或扫描—测试模式中诊断CK1和CK3捕获的故障。
定时图2200示出有助于如在图21的说明中所述的故障诊断的又一个定时方案。在捕获周期2208中，把两个150MHz的捕获脉冲施加到捕获时钟CK1711，以及把两个100MHz的捕获脉冲施加到捕获时钟CK3717，同时使其它两个捕获时钟保持无效。结果，对于延误故障，只有在时钟域CD1702和CD3704中的那些可检测到。此外，对于犹豫故障，只有在交叉时钟域逻辑块CCD1706到CCD3708中的以及时钟域CD1702和CD3703中的那些可检测到。显然，这种时钟定时有助于故障诊断。
图23示出根据本发明的一个实施例的在图1中给出的全扫描设计的定时图，其中，在移位周期期间使所有捕获时钟都偏移，以降低功率消耗。定时图2300只示出移位周期期间捕获时钟CK1111到CK4120的波形。对于捕获周期，可以施加在本专利中要求的任何捕获定时控制方法。
在移位周期2305期间，通过正确地设置时钟CK1111和CK2114的移位脉冲之间的延迟2301、时钟CK2114和CK3117的移位脉冲之间的延迟2302、时钟CK3117和CK4120的移位脉冲之间的延迟2303、时钟CK4120和CK1111的移位脉冲之间的延迟2304而使时钟CK1111到CK4120偏移。结果，使峰值功率消耗和平均功率消耗两者降低。此外，在图2中的共享的PRPG-MISR对228中，在捕获周期期间，时钟CK2114，第一到达捕获时钟，驱动PRPG212，而时钟CK3117，最后到达捕获时钟，驱动MISR221。因此，当对于自—测试模式中的多个时钟域使用共享的PRPG-MISR对时，经排序的捕获序列保证正确的捕获操作。
图24示出本发明的一个实施例的流程图。多捕获自—测试计算机辅助设计(CAD)系统2400接受用户提供的HDL代码或网表2402以及自—测试控制文件2401和所选择的造型程序库2403。自—测试控制文件2401包括编译2404、自—测试规则检查2406、自—测试规则修复2507以及多捕获自—测试合成2408所需要的所有设置信息和脚本。结果，产生一个等效的组合电路模型2409。然后，可以执行组合故障仿真2410。最终，使用后—处理2411来产生最后的自—测试HDL代码或网表2412以及HDL测试基准和自动测试设备程序2413。把所有报告和误差存储在报告文件2414中。
多捕获自—测试合成2408使用分层的方法，在所述方法中，对于每个独立的时钟域或组合的时钟域，它合成多个PRPG-MISR对，一次一个，然后合成包括误差指示器的中央自—测试控制器，最终，使中央自—测试控制器与合成的PRPG-MISR对接合。每个PRPG-MISR对包括PRPG、任选的移相器、任选的空间压缩器、MISR以及比较器。此外，在PRPG-MISR合成期间，可以把许多备用扫描存储单元插入所选择的时钟域。结果，中央自—测试控制器可以保持完整无缺，即使当以后阶段对于电路修改的需要增长时。
图25示出本发明的一个实施例的流程图。多捕获扫描计算机辅助设计(CAD)系统2500接受用户提供的HDL代码或网表2502以及扫描控制文件2501和所选择的造型程序库2503。扫描控制文件2501包括编译2504、扫描规则检查2506、扫描规则修复2507以及多捕获扫描合成2508所需要的所有设置信息和脚本。结果，产生一个等效的组合电路模型2509。然后，可以执行组合ATPG(自动测试图案产生)2510。最终，使用后—处理2511来产生最后的扫描HDL网表2512以及HDL测试基准和自动测试设备程序2513。把所有报告和误差存储在报告文件2514中。
因此，已经描述了本发明的当前较佳实施例，现在可以理解，已经充分达到本发明的目标。熟悉本领域技术的人员会理解，将建议结构和电路中的许多改变以及本发明的充分不同的实施例和应用都不偏离本发明的精神和范围。打算把这里的揭示和说明作为示例，而不存在任何限制本发明的意思，由这里所附的权利要求书以及它们的等效物更佳地定义本发明的范围。

Claims (75)

1.一种方法，用于提供经排序的捕获时钟，以在自—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述方法包括下列步骤：
(a)在移位操作期间，在所述集成电路或电路组件中产生N个伪随机激励，并装载到在所述N个时钟域中的所有所述扫描存储单元；
(b)在捕获操作期间，把经排序的捕获时钟序列施加到所述N个时钟域中的所有所述扫描存储单元；
(c)在压缩操作期间，把所有所述扫描存储单元的N个输出响应压缩成签名；以及
(d)重复步骤(a)-(c)，直到到达预定的限制标准，其中，(a)和(c)实质上同时发生。
2.如权利要求1所述的方法，其特征在于，每个所述捕获时钟是可编程的，以包括一个或多个时钟脉冲，用于在一个所述时钟域中的所有所述扫描存储单元上执行所述移位/压缩和捕获操作；其中，所述捕获时钟单独地控制所述时钟域；所述捕获时钟可以在内部产生或受到外部的控制，而且可以以它的额定时钟速度(高速)操作或以所选择的时钟速度操作。
3.如权利要求1所述的方法，其特征在于，进一步包括提供每个在一个所述时钟域中的N个扫描使能(SE)信号；其中，使用所述扫描使能(SE)信号使操作从移位/压缩切换到捕获，反之亦然；进一步，所述扫描使能(SE)信号可以在内部产生或受外部控制，而且可以在额定时钟速度(高速)操作或以所选择的时钟速度操作。
4.如权利要求3所述的方法，其特征在于，所述提供N个扫描使能(SE)信号进一步包括使用一个全局扫描使能(GSE)信号来驱动所述N个扫描使能(SE)信号；其中，在所选择的降低时钟速度上操作所述全局扫描使能(GSE)信号。
5.如权利要求1所述的方法，其特征在于，所述产生和装载N个伪随机激励进一步包括在所选择的时钟速度上或在相同的时钟速度上操作所有捕获时钟，当在相同的时钟速度上操作时，使所有所述捕获时钟偏移，以致在任何给定时刻只使在一个所述时钟域中的扫描存储单元改变状态以降低功率消耗。
6.如权利要求1所述的方法，其特征在于，进一步包括在到达所述预定限制标准之后，为了误差指示而对所述签名与它们的预期签名进行比较的步骤；其中对所述签名与它们预期的签名进行比较的所述步骤进一步包括在集成电路或电路组件内比较所述签名，或移位输出所述签名，用于在自动测试设备中进行比较。
7.如权利要求1所述的方法，其特征在于，所述产生和装载N个伪随机激励进一步包括使用多个伪随机图案发生器(PRPG)和移相器。
8.如权利要求7所述的方法，其特征在于，每个所述伪随机图案发生器(PRPG)进一步包括使用一个有限状态机自动地产生许多测试图案；其中，通过移相器把所述测试图案施加到多个时钟域。
9.如权利要求7所述的方法，其特征在于，每个所述移相器进一步包括使用组合的逻辑网络对所述测试图案进行去压缩成为所述伪随机激励。
10.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括在没有任何逻辑块相互交叉的多个时钟域上同时执行所述捕获操作。
11.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按所选择的次序施加所述捕获时钟，用于检测或查找在所述集成电路或电路组件中的另外的故障。
12.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括选择地施加比所述经排序的捕获时钟序列较长或较短的另一个经排序的捕获时钟序列，用于检测或查找在所述集成电路或电路组件中的另外的故障。
13.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括禁止一个或多个捕获时钟以促进故障诊断。
14.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按所选择的时钟速度选择地操作所述捕获时钟，用于检测或查找在所述捕获时钟控制的时钟域中的犹豫故障。
15.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按捕获时钟的额定时钟速度选择地操作所述捕获时钟，用于检测或查找在所述捕获时钟控制的时钟域中的延误故障。
16.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括使所述捕获时钟速度降低到一个程度，以致在预定的额定时钟速度上测试到延误故障，所述延误故障是与在时钟域的相等周期等待的所有多周期路径相关联的。
17.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按所选择的时钟速度选择地操作两个所述捕获时钟，用于检测或查找交叉两个所述时钟域的犹豫故障。
18.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括选择地调节按所选择时钟速度操作的两个所述捕获时钟的相对时钟延迟，用于检测或查找交叉两个所述时钟域的犹豫故障。
19.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括选择地调节两个所述捕获时钟的相对时钟延迟到一个程度，以致在预定的额定时钟速度上测试到延误故障，所述延误故障是与交叉两个所述时钟域的相等周期等待的所有多周期路径相关联的。
20.如权利要求1所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括在所述集成电路或电路组件内部或外部控制任何两个相邻捕获时钟之间的相对时钟延迟。
21.如权利要求1所述的方法，其特征在于，所述压缩N个输出响应进一步包括使用多个空间压缩器和多输入签名寄存器(MISR)。
22.如权利要求21所述的方法，其特征在于，每个所述空间压缩器进一步包括使用组合的逻辑网络来压缩所述输出响应成为经压缩的输出响应。
23.如权利要求21所述的方法，其特征在于，每个所述多输入签名寄存器(MISR)进一步包括使用一个有限状态机来压缩所述经压缩的输出响应成为签名；所述MISR通过空间压缩器压缩所述输出响应成为所述签名。
24.如权利要求1所述的方法，其特征在于，进一步包括当所述多个时钟域的所有捕获时钟在相同的钟速度上操作时，使用PRPG-MISR对来测试在多个时钟域中的故障；使所有的所述捕获时钟偏移，以致在每个移位、捕获或压缩操作期间，消除竞争和定时违规。
25.如权利要求24所述的方法，其特征在于，所述PRPG-MISR对进一步包括PRPG、任选的移相器、任选的空间压缩器、MISR以及比较器。
26.如权利要求25所述的方法，其特征在于，所述PRPG-MISR对进一包括在所述多个时钟域中把所述PRPG连接到第一—到达捕获时钟以及把所述MISR连接到最后—到达捕获时钟。
27.如权利要求1所述的方法，其特征在于，所述压缩N个输出响应进一步包括选择地直接对所述N个输出响应和它们的预期输出响应进行比较，并使用比较操作立即指示误差。
28.如权利要求1所述的方法，其特征在于，所述扫描存储单元是多路复用的D触发器或电平敏感的锁存器，进一步，其中在测试的所述集成电路或电路组件是全扫描或部分扫描设计。
29.如权利要求1所述的方法，其特征在于，所述故障进一步包括犹豫故障和延误故障；其中，所述犹豫故障进一步包括其它犹豫故障，诸如开路和短路故障，其中，所述延误故障进一步包括其它非犹豫类型的延误故障，诸如过渡(门延迟)、多周期延误以及路径延误故障。
30.一种设备，用于提供经排序的捕获时钟，以在自—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述设备包括：
(a)一种装置，用于在移位操作期间，在所述集成电路或电路组件中产生N个伪随机激励，并装载到在所述N个时钟域中的所有所述扫描存储单元；
(b)一种装置，用于在捕获操作期间，把经排序的捕获时钟序列施加到所述N个时钟域中的所有所述扫描存储单元；
(c)一种装置，用于在压缩操作期间，把所有所述扫描存储单元的N个输出响应压缩成签名；以及
(d)一种装置，用于重复步骤(a)-(c)，直到到达预定的限制标准，其中，(a)和(c)实质上同时发生。
31.如权利要求30所述的设备，其特征在于，把所述(a)-(d)的所述装置放置在所述集成电路或电路组件的内部或外部。
32.一种方法，用于提供经排序的捕获时钟，以在自—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述方法包括下列步骤：
(a)在移位输入操作期间，把N个伪随机激励移位输入到在所述集成电路或电路组件中的所述N个时钟域中的所有所述扫描存储单元；
(b)在捕获操作期间，把经排序的捕获时钟序列施加到所述N个时钟域中的所有所述扫描存储单元；以及
(c)在移位输出操作期间，移位输出所有所述扫描存储单元的N个输出响应，用于进行分析。
33.如权利要求32所述的方法，其特征在于，进一步包括提供每个在一个所述时钟域中的N个扫描使能(SE)信号；其中，使用所述扫描使能(SE)信号使操作从移位/压缩切换到捕获，反之亦然；进一步，所述扫描使能(SE)信号可以在内部产生或受外部控制，而且可以在额定时钟速度(高速)操作或以所选择的时钟速度操作。
34.如权利要求33所述的方法，其特征在于，所述提供N个扫描使能(SE)信号进一步包括使用一个全局扫描使能(GSE)信号来驱动所述N个扫描使能(SE)信号；其中，在所选择的降低时钟速度上操作所述全局扫描使能(GSE)信号。
35.如权利要求32所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括用于产生经排序的捕获序列的任何装置；其中，所述经排序的捕获序列不包括所述捕获操作期间的任何移位时钟脉冲。
36.一种计算机辅助设计(CAD)系统，用于提供经排序的捕获时钟，以在自—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述CAD系统包括计算机执行的下列步骤：
(a)把以物理形式表示的所述集成电路或电路组件的HDL代码或网表编译到一个设计数据库；
(b)执行自—测试规则检查，用于检查所述设计数据库是否包括任何多捕获自—测试规则的违规；
(c)执行自—测试规则修复，直到已经确定所有所述多捕获自—测试规则的违规；
(d)执行多捕获自—测试合成，用于产生自—测试HDL代码或网表；以及
(e)产生HDL测试基准以及自动测试设备测试程序，用于验证所述自—测试HDL代码或网表的正确性。
37.如权利要求36所述的CAD系统，其特征在于，所述步骤(a)-(e)接受用户提供的自—测试控制信息，并报告结果和误差，如果有的话。
38.如权利要求36所述的CAD系统，其特征在于，所述执行自—测试规则检查进一步包括确自—测试所需要的定时钟域以及捕获时钟的数目，同时待测时钟域、待施加于自—测试的经排序的捕获时钟序列以及在额定时钟速度或所选择的时钟速度上待操作的捕获时钟。
39.如权利要求36所述的CAD系统，其特征在于，所述执行多捕获自—测试合成进一步包括分层的计算机执行步骤：
(a)对于每个独立的时钟域或组合的时钟域，合成多个PRPG-MISR对，一次一个，其中，每个所述PRPG-MISR对进一步包括PRPG、任选的移相器、任选的空间压缩器、MISR以及比较器；以及
(b)与所述PRPG-MISR对一起合成中央自—测试控制器。
40.如权利要求39所述的CAD系统，其特征在于，所述一个域一个域地合成多个PRPG-MISR对进一步包括把备用扫描存储单元插入所选择的时钟域。
41.如权利要求36所述的CAD系统，其特征在于，所述执行多捕获自—测试合成使用权利要求1的所述方法实现权利要求30的所述设备。
42.如权利要求36所述的CAD系统，其特征在于，所述产生HDL测试基准和自动测试设备测试程序进一步包括下列步骤：根据所述经排序的捕获时钟序列把所述设计数据库转换成等效的组合电路模型，以及执行组合的故障仿真，以计算电路的输出响应、签名和故障覆盖。
43.一种方法，用于提供经排序的捕获时钟，以在扫描—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述方法包括下列步骤：
(a)在移位操作期间，在所述集成电路或电路组件中产生N个预定激励，并装载到在所述N个时钟域中的所有所述扫描存储单元；
(b)把经排序的捕获时钟序列施加到所述N个时钟域中的所有所述扫描存储单元，其中，在捕获操作期间，一个或多个捕获时钟必须包括两个或多个时钟脉冲；
(c)在比较操作期间，对于在所述N个时钟域中的所有所述扫描存储单元，将N个输出响应与它们的预期输出响应直接进行比较，并立即指示误差；以及
(d)重复步骤(a)-(c)，直到到达预定的限制标准，其中，(a)和(c)实质上同时发生。
44.如权利要求43所述的方法，其特征在于，每个所述捕获时钟是可编程的，以包括一个或多个时钟脉冲，用于在一个所述时钟域中的所有所述扫描存储单元上执行所述移位/比较和捕获操作；其中，所述捕获时钟单独地控制所述时钟域；所述捕获时钟可以在内部产生或受到外部的控制，而且可以以它的额定时钟速度(高速)操作或以所选择的时钟速度操作。
45.如权利要求43所述的方法，其特征在于，进一步包括提供每个在一个所述时钟域中的N个扫描使能(SE)信号；其中，使用所述扫描使能(SE)信号使操作从移位/压缩切换到捕获，反之亦然；进一步，所述扫描使能(SE)信号可以在内部产生或受外部控制，而且可以在额定时钟速度(高速)操作或以所选择的时钟速度操作。
46.如权利要求45所述的方法，其特征在于，所述提供N个扫描使能(SE)信号进一步包括使用一个全局扫描使能(GSE)信号来驱动所述N个扫描使能(SE)信号；其中，在所选择的降低时钟速度上操作所述全局扫描使能(GSE)信号。
47.如权利要求43所述的方法，其特征在于，所述产生和装载N个预定激励进一步包括在所选择的时钟速度上或在相同的时钟速度上操作所有捕获时钟，当在相同的时钟速度上操作时，使所有所述捕获时钟偏移，以致在任何给定时刻只使在一个所述时钟域中的扫描存储单元改变状态以降低功率消耗。
48.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括在没有任何逻辑块相互交叉的多个时钟域上同时执行所述捕获操作。
49.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按所选择的次序施加所述捕获时钟，用于检测或查找在所述集成电路或电路组件中的另外的故障。
50.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括选择地施加比所述经排序的捕获时钟序列较长或较短的另一个经排序的捕获时钟序列，用于检测或查找在所述集成电路或电路组件中的另外的故障。
51.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括禁止一个或多个捕获时钟以促进故障诊断。
52.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按所选择的时钟速度选择地操作所述捕获时钟，用于检测或查找在所述捕获时钟控制的时钟域中的犹豫故障。
53.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按捕获时钟的额定时钟速度选择地操作所述捕获时钟，用于检测或查找在所述捕获时钟控制的时钟域中的延误故障。
54.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括使所述捕获时钟速度降低到一个程度，以致在预定的额定时钟速度上测试到延误故障，所述延误故障是与在时钟域的相等周期等待的所有多周期路径相关联的。
55.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括按所选择的时钟速度选择地操作两个所述捕获时钟，用于检测或查找交叉两个所述时钟域的犹豫故障。
56.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括选择地调节按所选择时钟速度操作的两个所述捕获时钟的相对时钟延迟，用于检测或查找交叉两个所述时钟域的延误故障。
57.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括选择地调节两个所述捕获时钟的相对时钟延迟到一个程度，以致在预定的额定时钟速度上测试到延误故障，所述延误故障是与交叉两个所述时钟域的相等周期等待的所有多周期路径相关联的。
58.如权利要求43所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括在所述集成电路或电路组件内部或外部控制任何两个相邻捕获时钟之间的相对时钟延迟。
59.如权利要求43所述的方法，其特征在于，所述对N个输出响应直接与它们的预期输出响应进行比较进一步包括使用压缩操作选择地压缩所述N个输出响应成为签名。
60.如权利要求59所述的方法，其特征在于，所述压缩N个输出响应成为签名进一步包括在到达所述预定限制标准之后，对所述签名与它们的预期签名进行比较；其中，对所述签名与它们的预期签名进行的所述比较进一步包括在所述集成电路内部比较所述签名，或移位输出所述签名用于在自动测试设备中进行比较。
61.如权利要求43所述的方法，其特征在于，所述扫描存储单元是多路复用的D触发器或电平敏感的锁存器，进一步，其中在测试的所述集成电路或电路组件是全扫描或部分扫描设计。
62.如权利要求43所述的方法，其特征在于，所述故障进一步包括犹豫故障和延误故障；其中，所述犹豫故障进一步包括其它犹豫故障，诸如开路和短路故障，其中，所述延误故障进一步包括其它非犹豫类型的延误故障，诸如过渡(门延迟)、多周期延误以及路径延误故障。
63.一种设备，用于提供经排序的捕获时钟，以在扫描—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述设备包括：
(a)一种装置，用于在移位操作期间，在所述集成电路或电路组件中产生N个预定激励，并装载到在所述N个时钟域中的所有所述扫描存储单元；
(b)一种装置，用于在捕获操作期间，把经排序的捕获时钟序列施加到所述N个时钟域中的所有所述扫描存储单元，其中一个或多个捕获时钟必须包括两个或多个时钟脉冲；
(c)一种装置，用于在比较操作期间，把所述N个时钟域中的所有所述扫描存储单元的N个输出响应直接与它们的预期输出响应进行比较，并立即指示误差；以及
(d)一种装置，用于重复步骤(a)-(c)，直到到达预定的限制标准，其中，(a)和(c)实质上同时发生。
64.如权利要求63所述的设备，其特征在于，把所述(a)-(d)的所述装置放置在所述集成电路或电路组件的内部或外部。
65.一种方法，用于提供经排序的捕获时钟，以在扫描—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述方法包括下列步骤：
(a)在移位输入操作期间，把N个预定激励移位输入到在所述集成电路或电路组件中的所述N个时钟域中的所有所述扫描存储单元；
(b)在捕获操作期间，把经排序的捕获时钟序列施加到所述N个时钟域中的所有所述扫描存储单元，其中一个或多个捕获时钟必须包括两个或多个时钟脉冲；以及
(c)在移位输出操作期间，移位输出所有所述扫描存储单元的N个输出响应，用于进行分析。
66.如权利要求65所述的方法，其特征在于，进一步包括提供每个在一个所述时钟域中的N个扫描使能(SE)信号；其中，使用所述扫描使能(SE)信号使操作从移位/压缩切换到捕获，反之亦然；进一步，所述扫描使能(SE)信号可以在内部产生或受外部控制，而且可以在额定时钟速度(高速)操作或以所选择的时钟速度操作。
67.如权利要求66所述的方法，其特征在于，所述提供N个扫描使能(SE)信号进一步包括使用一个全局扫描使能(GSE)信号来驱动所述N个扫描使能(SE)信号；其中，在所选择的降低时钟速度上操作所述全局扫描使能(GSE)信号。
68.如权利要求65所述的方法，其特征在于，所述施加经排序的捕获时钟序列进一步包括用于产生经排序的捕获序列的任何装置；其中，所述经排序的捕获序列不包括所述捕获操作期间的任何移位时钟脉冲。
69.一种计算机辅助设计(CAD)系统，用于提供经排序的捕获时钟，以在扫描—测试模式中，在集成电路或电路组件中检测或查找N个时钟域中的故障和交叉任何两个时钟域的故障，其中，N＞1，并且每个域具有多个扫描存储单元，所述CAD系统包括计算机执行的下列步骤：
(a)把以物理形式表示的所述集成电路或电路组件的HDL代码或网表编译到一个设计数据库；
(b)执行扫描规则检查，用于检查所述设计数据库是否包括任何多捕获扫描规则的违规；
(c)执行扫描规则修复，直到已经确定所有所述多捕获扫描规则的违规；
(d)执行多捕获扫描合成，用于产生扫描HDL网表；以及
(e)产生HDL测试基准以及自动测试设备测试程序，其中一个或多个捕获时钟必须包括两个或多个时钟脉冲，用于验证所述扫描HDL网表的正确性。
70.如权利要求69所述的CAD系统，其特征在于，所述步骤(a)-(e)接受用户提供的扫描控制信息，并报告结果和误差，如果有的话。
71.如权利要求69所述的CAD系统，其特征在于，所述执行扫描规则检查进一步包括确定扫描—测试所需要的时钟域和捕获时钟的数目，同时待测时钟域、待施加于扫描—测试的经排序的捕获时钟序列以及在额定时钟速度或所选择的时钟速度上待操作的捕获时钟。
72.如权利要求69所述的CAD系统，其特征在于，所述执行多捕获扫描合成进一步包括把备用扫描存储单元插入所选择的时钟域。
73.如权利要求69所述的CAD系统，其特征在于，所述执行多捕获自—测试合成使用权利要求43的所述方法实现权利要求63的所述设备。
74.如权利要求69所述的CAD系统，其特征在于，所述产生HDL测试基准和自动测试设备测试程序进一步包括下列步骤：根据所述经排序的捕获时钟序列把所述设计数据库转换成等效的组合电路模型，以及执行组合的ATPG(自动测试图案产生)，以产生电路的测试图案以及报告它的故障覆盖。
75.如权利要求69所述的CAD系统，其特征在于，所述产生HDL测试基准和自动测试设备测试程序进一步包括当使用压缩操作来压缩所述电路的输出响应时，执行在所述组合的电路模型上的组合的逻辑仿真，以计算所述电路的签名。
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