CN1637944A - 半导体存储器装置的加电电路 - Google Patents

Abstract

加电电路包括一电源电压电平跟随器单元，用于输出第一偏压以及第二偏压，其系与一电源电压成比例的增加或下降；第一电源电压检测单元用于检测：响应该第一偏压，该电源电压变为一对应到NMOS晶体管之阈值电压的电源电压之第一临界电压电平；第二电源电压检测单元用于检测：响应该第二偏压，该电源电压变为一对应到PMOS晶体管之阈值电压的电源电压之第二临界电压电平；以及总和单元，用于执行对输出自第一电源电压检测单元之第一检测信号以及一输出自第二电源电压检测单元之第二检测信号的一逻辑操作，从而输出一个确认信号，其中该确认信号系当电源电压满足第一与第二临界电压电平两者时会动作。

Description

半导体存储器装置的加电电路

技术领域

本发明系关于一半导体装置；并且更特别的是关于一用于半导体存储器装置之加电电路。

背景技术

在半导体存储器装置当中，设置有各种不同的内部逻辑与内部电压产生块，用于稳定被包含在半导体存储器装置当中的元件之操作。在该半导体存储器装置被正常地操作之前，该内部逻辑应当被初始化为一个预定的状态。

该内部电压产生块提供一偏压给该内部逻辑。在供应一电源电压VDD之后，若该内部电压并没有到达一适恰的电压电平时，就会产生一些问题，诸如造成半导体存储器装置之可靠性下降的锁住(latch-up)现象。因此，半导体存储器装置设置有一加电电路，其用于初始化该内部逻辑，并且预防由于不稳定的内部电压造成的锁住现象。

当半导体存储器装置开始在它的初始状态被供应一电源电压VDD时，该加电电路控制该内部逻辑，使得该内部逻辑能够在一电源电压VDD之电压电平系高过于一电源电压VDD之临界电压电平之后，能够被操作。

输出自该加电电路之加电信号会检测该电源电压VDD之电压电平的上升，从而当电源电压VDD之电压电平系高于临界电压电平时，该加电信号从一逻辑低电平被改变为逻辑高电平。

在另一方面，若该电源电压VDD之电压电平系低于该临界电压电平，该加电信号变成一逻辑低电平。

通常来说，在电源电压VDD被供应到该半导体存储器装置之后，当该加电信号在一逻辑低电平时，被设置在内部逻辑之闩锁器系被初始化为一预定的状态，并且该内部电压产生块也同样被初始化。

同时，该临界电压电平是一个所需的电压电平，其系为了让该内部逻辑正常化的操作。为了让模拟电路被稳定地初始化，该临界电压电平通常被设定高于一金属氧化物半导体(MOS)晶体管之阈值电压。

第1图为一概要的电路图显示包含在一半导体存储器装置中的公知加电电路。

如图所示，该公知加电电路包括一电源电压电平跟随器单元100、一电源电压触发单元110以及一缓冲单元120。

该电源电压电平跟随器单元100会产生一偏压Va，其系对一电源电压VDD成比例的线性地增加或减少。该电源电压触发单元110用于检测：该电源电压VDD之电压电平为响应该偏压Va会变成其之临界电压电平。该缓冲单元120会缓冲输出自该电源电压触发单元110之一检测限制信号(detect bar signal)detb，用于产生一加电信号pwrup。

此中，该电压电平跟随器100设置有连接在介于该电源电压VDD与一地电压VSS间的第一电阻器R1与第二电阻器R2，用于电压分配。

该电源电压触发单元110包括一P沟道金属氧化物半导体(PMOS)晶体管MP0，一N沟道金属氧化物半导体(NMOS)晶体管MN0与一第一反相器INV0。

该PMOS晶体管MP0系连接于介于电源电压VDD与节点N1之间，并且其之栅极连接于地电压VSS。该NMOS晶体管MN0系连接于该地电压VSS以及该结点N1之间，并且其之栅极系连接到该偏压Va。该第一反相器INV0会接收到来自该结点N1之检测信号det以输出该检测限制信号detb。此中，该PMOS晶体管MP0能够被其它具有如同与该PMOS晶体管MP0相同有效电阻之其它负载元件所替代。

同时，该缓冲单元120系设置有多个反相器INV1到INV4，用于接收该检测限制信号detb，以输出该加电信号pwrup。

第2图为一时序图，显示如第1图所示之公知加电电路之运作。

该输出自电源电压电平跟随器单元100的偏压Va遵循一显示如下的数学公式。

$\mathrm{Va}=\frac{R2}{R1+R2}\×\mathrm{VDD}$ 公式1

那即是，该偏压Va依照该电源电压VDD的电压电平增加而增加。如果该偏压Va系增加到大于一NMOS晶体管MN0之阈值电压，该NMOS晶体管MN0导通并且该检测信号det依靠该PMOS晶体管MP0与该NMOS晶体管MN0其上之电流流动而被改变。

在一初始状态，该检测信号det系跟随该电源电压VDD而被增加。之后，随着该偏压Va的增加，该NMOS晶体管MN0具有一增加的电流流动并且该检测信号det在一预定之电源电压VDD的电压电平被改变为逻辑低电平。在此同时，当检测信号det之电平越过第一反相器INV0之逻辑阈值时，一检测限制信号detb之电平系随着电源电压VDD而被增加。该输出自第一反相器INV0之检测限制信号detb系在缓冲单元120被缓冲并且输出，当作具有一逻辑高位的加电信号pwrup。

然而，该公知加电电路依靠一MOS晶体管之阈值电压来测定电源电压VDD之临界电压电平。因此，若该MOS晶体管由于一些在制程当中的变量而变的不稳定，其之阈值电压会被降低，导致加电信号pwrup不正常的提早复位。结果，该不正常提早复位会导致一半导体存储器装置之不稳定操作。

发明内容

因此，本发明之一目的系为提供一使用在一半导体存储器装置之加电电路，其具有能够预防一加电信号之不正常提早复位之能力。

根据本发明之一观点，提供包含在加电电路的电源电压电平跟随器单元，用于输出第一偏压与第二偏压，其系与电源电压成比例的增加或下降；第一电源电压检测单元，用于检测：该电源电压变为对应于NMOS晶体管之阈值电压的电源电压之第一临界电压电平，以响应该第一偏压；第二电源电压检测单元，用于检测：该电源电压变为一对应于PMOS晶体管之阈值电压的电源电压之第二临界电压电平，以响应该第二偏压；以及总和单元，用于执行对输出自第一电源电压检测单元之第一检测信号以及一输出自第二电源电压检测单元之第二检测信号的逻辑操作，从而输出一个确认信号，其中该确认信号系当电源电压满足第一与第二临界电压电平两者时激活。

附图说明

通过最佳实施例与附图结合之详细描述，本发明之上述及其它目标之优点与特征，将会变的非常明显，在其中：

第1图为一概要的电路图，显示一公知加电电路；

第2图为一时序图，显示如第1图所示之公知加电电路之运作；

第3图为一概要的电路图，说明根据本发明之第一最佳实施例之一加电电路；以及

第4图为一概要电路图，说明根据本发明之第二最佳实施例之一加电电路。

具体实施方式

以下，一根据本发明之加电电路参考伴随的图式，将详细被描述。

第3图为一概要的电路图，说明根据本发明之第一最佳实施例之一加电电路。

如图所示，该加电电路包括一电源电压电平跟随器单元200、第一电源电压检测单元210A、第二电源电压检测单元210B、总和单元220以及一缓冲单元230。

该电源电压电平跟随器单元200会产生第一偏压V1以及第二偏压V2，其系与一电源电压VDD的电压电平成比例的线性增加或下降。

该第一电源电压检测单元210A系用来检测：为了响应第一偏压V1，电源电压VDD之电压电平会变成其对应于N沟道金属氧化物半导体(NMOS)晶体管MN1之阈值电压的第一临界电压电平，并且因而输出一第一检测限制信号det1b。

该第二电源电压检测单元210B系用来检测：为了响应第二偏压V2，电源电压VDD之电压电平会变成其对应于P沟道金属氧化物半导体(PMOS)晶体管MP1之阈值电压的第二临界电压电平，并且因而输出一延迟的第二检测限制信号det2b。

该总和单元220藉由在该第一检测限制(bar)信号det1b以及该被延迟的第二检测信号det2d上执行一逻辑操作，而输出一确认信号det_confirm。此中，该确认信号det_confirm系当电源电压VDD满足第一与第二临界电压电平两者时会激活。

该缓冲单元230藉由缓冲该确认信号det_confirm以输出一加电信号pwrup。

该电源电压电平跟随器单元200设置有连接于电源电压VDD以及一地电压VSS之间的第一电阻器R1、第二电阻器R2与第三电阻器R3，系用于电压分配。此中，该第一到第三电阻器R1到R3能够被诸如MOS晶体管等其它有源元件所替代。

该第一电源电压检测单元210A系设置有第一负载电阻R_load1，第一反相器INV5以及该NMOS晶体管MN1。

该第一负载电阻R_load1系连接于电源电压VDD与第一结点N2之间。该NMOS晶体管MN1系连接于该第一结点N2与该地电压VSS之间，并且通过NMOS晶体管MN1的栅极接收该第一偏压V1。该第一反相器INV5会从第一结点N2接收第一检测信号det1。此中，该第一负载电阻R_load1能够被诸如PMOS晶体管等其它的负载元件所取代。

该第二电源电压检测单元210B设置有第二负载电阻R_load2、第二反相器INV6、第三反相器INV7以及该PMOS晶体管MP1。

该第二负载电阻R_load2系连接于该地电压VSS以及一第二结点N3之间。该PMOS晶体管MP1系连接于该第二结点N3与该电源电压VDD之间，并且通过该PMOS晶体管MP1的栅极接收一第二检测信号det2。该第二反相器INV6会接收该第二检测信号det2，并且该第三反相器INV7会从该第二反相器INV6接收一输出信号。此中，该第二负载电阻R_load2能够被诸如NMOS晶体管等其它的负载元件所取代。

该总和单元220包括一NAND门NAND1以及一第四反相器INV8。

该NAND门NAND1会接收该第一检测限制信号det1b以及该被延迟的第二检测信号det2d，并且对接收的两个信号执行逻辑NAND运算。该第四反相器INV8会从该NAND门NAND1接收一输出信号。

此中，在第一检测限制信号det1b以及该被延迟第二检测信号det2b系被激活为一逻辑高电平，并且该确认信号det_confirm同样的也被动作为一逻辑高电平的假设之下，该NAND门NAND1被采用于该总和单元220。假使所有的第一检测限制信号det1b、被延迟的第二检测信号det2d以及确认信号det_confirm没有被激活为一逻辑高电平，该总和单元220就应当被实施为为其它逻辑门。举例来说，若第一检测限制信号det1b以及已延迟第二检测信号det2d被动作为逻辑低电平，并且确认信号det_confirm被动作为逻辑高电平，总和单元220能够被实现为一单一NOR门。

缓冲单元230包括第五反相器INV9以及第六反相器INV10，用于接收确认信号det_confirm。

加电电路的操作系描述如下。

该第一与第二偏压V1与V2分别遵循显示如下的两个数学公式。

$V1=\frac{R2+R3}{R1+R2+R3}\×\mathrm{VDD}$ 公式2

$V2=\frac{R3}{R1+R2+R3}\×\mathrm{VDD}$ 公式3

那即是，在该电源电压VDD开始将被供应到该加电电路之后，随着该电源电压VDD增加，该第一偏压V1系与该电源电压VDD成比例的增加。由于该第一NMOS晶体管MN1被截止，该第一检测信号det1也同样的与该电源电压VDD成比例的增加。之后，假使该第一偏压V1变为高于该NMOS晶体管MN1之阈值电压，该NMOS晶体管MN1即会导通。之后，该第一检测信号det1之信号电平会被改变为一逻辑低电平。因此，该第一检测限制信号det1b系作为一逻辑高电平从第一反相器INV5输出，并且其系与该电源电压VDD成比例的增加。

同样的，假使该第二偏压V2变为高于该NMOS晶体管MN2之阈值电压，该NMOS晶体管MN2会导通。之后，该第二检测信号det2之信号电平会被改变为一逻辑高电平。因此，该已延迟第二检测信号det2d系被从第三反相器INV7输出为一个逻辑高电平，并且其系与该电源电压VDD成比例的增加。

同时，由于NMOS晶体管MN1的阈值电压特性不同于PMOS晶体管MP1的阈值电压特性，该第一检测限制信号det1b以及该已延迟第二检测信号det2d会在不同的时间点上变为逻辑高电平。

在第一检测限制信号det1b以及已延迟第二检测信号det2d两者都在逻辑低电平或者是相反的逻辑电平，如一个逻辑高电平和一个逻辑低电平的情形当中，确认信号det_confirm会在逻辑低电平。若第一检测限制信号det1b以及已延迟第二检测信号det2d两者都变为在逻辑高电平当中，确认信号det_confirm会变成在逻辑高电平当中。之后，确认信号det_confirm在缓冲单元230中被缓冲，并且在逻辑高电平被输出作为加电信号pwrup。

因此，根据第一最佳实施例，在半导体存储器装置的初始操作，若电源电压VDD增加到第一临界电压电平以及第二临界电压电平的其中之一，该加电信号pwrup就会改变它的逻辑电平，其中被选择的临界电压电平系比其它的高。因此，假若该加电电路被应用到半导体存储器装置，加电信号pwrup的不正常提早复位就被预防了。该加电信号pwrup的不正常提早复位会经由诸如制程等许多因素所导致。

结果，其亦可预防一半导体存储器装置的不正常操作。

第4图为一概要电路图，说明根据本发明之第二最佳实施例之一加电电路。

如图所示，根据本发明之第二最佳实施例之加电电路包括：一第一电源电压电平跟随器单元300A、第二电源电压电平跟随器单元300B、第一电源电压检测单元310A、第二电源电压检测单元310B、总和单元320以及一缓冲单元330。

该第一电源电压电平跟随器单元300A会伺服输出一第一偏压V1，其系对一电源电压VDD成比例的线性地增加或减少。该第二电源电压电平跟随器单元300B会伺服输出一第二偏压V2，其系对电源电压VDD成比例的线性地增加或减少。

该第一电源电压检测单元310A系伺服检测：为了响应一第一偏压V1，电源电压VDD之电压电平会变成其对应于NMOS晶体管MN1之阈值电压的第一临界电压电平，并且因而输出一第一检测限制信号det1b。

该第二电源电压检测单元310B系用来检测：为了响应一第二偏压V2，电源电压VDD之电压电平会变成它的对应于PMOS晶体管MP1之阈值电压的第二临界电压电平，并且因而输出一已延迟第二检测信号det2d。

该总和单元320藉由对该第一检测限制(bar)信号det1b以及该被延迟的第二检测信号det2d执行一逻辑操作，而输出一确认信号det_confirm。此中，该确认信号det_confirm系当电源电压VDD满足第一与第二临界电压电平两者时会激活。

该缓冲单元330藉由缓冲该确认信号det_confirm以输出一加电信号pwrup。

那即是，根据本发明之第二最佳实施例之加电电路，包含：第一与第二电源电压电平跟随器单元300A以及300B，分别用于输出第一偏压V1与第二偏压V2。因此，根据本发明之第二最佳实施例的加电电路，除了在两个电源电压电平跟随器单元300A以及300B不同于根据本发明之第一最佳实施例的加电电路之外，其余皆是相同的。

同时，该第一电源电压电平跟随器单元300A包括连接于电源电压VDD以及一地电压VSS之间的第一电阻器R11以及一第二电阻器R21，系用于电压分配。该第二电源电压电平跟随器单元300B包括连接于电源电压VDD以及一地电压VSS之间的一第三电阻器R12以及一第四电阻器R22，系用于电压分配。

此中， $\frac{R21}{R11+R21}$ 之电阻系相等于公式2当中 $\frac{R2+R3}{R1+R2+R3}$ 之电阻，并且 $\frac{R22}{R12+R22}$ 之电阻系相等于公式3当中 $\frac{R3}{R1+R2+R3}$ 之电阻。

根据本发明之第二最佳实施例之加电电路的操作，系相同于上述之根据本发明之第一最佳实施例之加电电路的操作。

由此，描述如上之根据本发明的加电电路，能够预防加电信号pwrup之不正常的提早复位。因此，能够获得半导体存储器装置的稳定操作。特别是通过上述的加电电路，即使一使用低工作电压的半导体存储器装置，也能够稳定的操作。

本发明已经被特殊之实施例所描述，很明显的熟悉此项技艺者将可藉此对其做出各种改变与修改，而不背离如同定声明在下的申请专利范围之精神与领域。

【主要代表之元件符号】

100…                   电源电压电平跟随器单元

110…                   电源电压触发单元

120…                   缓冲单元

VDD…                   电源电压

VSS…                   地电压

MP0-MP4…           P沟道金属氧化物半导体(PMOS)晶体管

MN0-NM4…           N沟道金属氧化物半导体(NMOS)晶体管

INV1-INV16…     反相器

pwrup…               加电信号

Rx…                     电阻器

Nx…                     节点

Va…                     偏压

Det…                   检测信号

Detb…                 检测限制信号

200…                   电源电压电平跟随器单元

210…                   电源电压检测单元

220…                   总和单元

230…                    缓冲单元

Detbn…                输出信号

210A…                  第一电源电压检测单元

210B…                  第二电源电压检测单元

300A…                  第一电源电压电平跟随器单元

300B…                  第二电源电压电平跟随器单元

310A…                  第一电源电压检测单元

310B…                  第二电源电压检测单元

320…                    总和单元

330…             缓冲单元

Claims (11)

1.一种用于半导体存储器装置之加电电路，包含：电源电压电平跟随器单元，用于输出第一偏压以及第二偏压，其与一电源电压成比例的增加或下降；

第一电源电压检测单元，用于检测：响应该第一偏压，该电源电压变为对应于NMOS晶体管之阈值电压的电源电压之第一临界电压电平；

第二电源电压检测单元，用于检测：响应该第二偏压，该电源电压变为对应于PMOS晶体管之阈值电压的电源电压之第二临界电压电平；以及

总和单元，用于执行对输出自第一电源电压检测单元之第一检测信号以及一输出自第二电源电压检测单元之第二检测信号的一逻辑操作，从而输出一个确认信号，其中该确认信号系当电源电压满足第一与第二临界电压电平两者时被激活。

2.如权利要求第1项之加电电路，更包括：

缓冲单元，用于缓冲输出自总和单元的确认信号，从而输出一加电信号。

3.如权利要求第1项之加电电路，其中该电源电压电平跟随器单元包含：

第一负载元件、第二负载元件以及第三负载元件，它们全部都串接在电源电压与地电压之间，用于输出该第一偏压到一介于该第一负载元件以及该第二负载元件之间的第一共同节点，并且输出该第二偏压到一介于该第二负载元件以及该第三负载元件之间的第二共同节点。

4.如权利要求第1项之加电电路，其中

该电源电压电平跟随器单元包括：

第一电源电压电平跟随器单元，其具有串接于该电源电压与一地电压之间的第一负载元件以及一第二负载元件；以及第二电源电压电平跟随器单元，其具有串接于该电源电压与一地电压之间的第三负载元件以及一第四负载元件。

5.如权利要求第1项之加电电路，其中该第一电源电压检测单元包含：

第一负载元件，连接于该电源电压与第一节点之间；

NMOS晶体管，连接在该第一节点以及一地电压之间，用于通过该NMOS晶体管的栅极接收该第一偏压；以及

连接至该第一节点的第一反相器。

6.如权利要求第5项之加电电路，其中该第一负载元件被实施为一P沟道金属氧化物半导体(PMOS)晶体管，其系连接于该电源电压与该第一节点之间，并且其通过PMOS晶体管之栅极接收该地电压。

7.如权利要求第5项之加电电路，其中该第二电源电压检测单元包含：

第二负载元件，连接于该地电压与一第二节点之间；

PMOS晶体管，连接在该第二节点以及该电源电压之间，用于通过该PMOS晶体管的栅极接收该第二偏压；

连接至该第二节点的第二反相器；以及

第三反相器，用于从该第二反相器接收输出信号。

8.如权利要求第7项之加电电路，其中该第二负载元件被实施为为NMOS晶体管，其系连接于该地电压与该第二节点之间，并且通过该NMOS晶体管之栅极接收该电源电压。

9.如权利要求第7项之加电电路，其中该总和单元包括：

NAND门，用于接收该第一检测信号以及该第二检测信号；以及第四反相器，用于从该NAND门接收输出信号。

10.如权利要求第1项之加电电路，其中该总和单元包括一NOR门，用于接收该第一检测信号以及该第二检测信号。

11.  如权利要求第2项之加电电路，其中该缓冲单元包括串接之缓冲器，用于接收该确认信号。

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