CN1643651A - 多室基材处理系统中执行的整合原位蚀刻制程 - Google Patents

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Abstract

一种整合原位蚀刻制程，在具有第一和第二蚀刻反应室的多反应室基材处理系统中执行。在一个实施例中，第一反应室包含一被粗糙化至至少100 Ra的内表面，并且第二反应室包含粗糙度小于约32 Ra的内表面。该制程包括传送一由上至下形成有图案化的光阻光罩、介电层、阻障层以及位于基材内欲被接触的特征在其上的基材至第一反应室中，在此介电层以一可助长聚合物形成在反应室的粗糙化内表面上的制程来蚀刻。然后，该基材在真空环境下从第一反应室传送至该第二反应室，并且在第二反应室内被暴露在反应性等离子体中，例如氧气，以去除沉积在基材上的光阻光罩。在光阻光罩被去除之后，阻障层在多反应室基材制程系统的第二反应室中利用可防止聚合物形成在第二反应室的相对平滑内表面上的制程来蚀穿至该欲被接触的特征。三个蚀刻步骤皆在一系统级原位制程中执行，因此基材不会在步骤之间被暴露于环境中。在某些实施例中，第一反应室内表面的粗糙度介于100和200 Ra之间，而在其它实施例中，第一反应室内表面的粗糙度介于110和160 Ra之间。

Description

多室基材处理系统中执行的整合原位蚀刻制程
技术领域
本发明涉及用于半导体集成电路制造的等离子体蚀刻制程。更明确的说，本发明涉及用来蚀刻作为层与层间的介电层介电结构的系统级原位积体制程。
背景技术
生产半导体集成电路的技术在晶体管、电容器、以及其它可以被制作在一单一集成电路芯片上的电子装置的数量上持续进步。此积集度的增加程度大部分是通过降低这些集成电路的最小特征尺寸来达到。积集度的增加程度也导致组成集成电路的层数量增加。正如集成电路内的层的数量持续增加，容许一功能层的制程步骤数量降低的先进制程也被开发。但是，这些先进制程常常在蚀刻制程化学机制上有特别的需求。介电层蚀刻呈现出某些最具困难度的需求。
过去，在集成电路中用来作为层与层间介电材料的常见材料是未掺杂的二氧化硅，其介电常数(k)通常介于约3.9-4.2之间。近几年，半导体制造商取而代之使用介电常数比二氧化硅低的材料来作为层与层间的绝缘层。两种目前常用的此种材料包含掺杂氟的硅玻璃(FSG)，其k值一般介于约3.4-3.7之间，以及掺杂碳的二氧化硅玻璃(SiOC薄膜)，其k值介于约2.5和3.1之间。
与介电常数比二氧化硅低的金属层间(intermetal)介电层的潮流一致，许多半导体制造商在其多层内联机结构的形成上使用铜而非铝。但是因为铜很难蚀刻成为准确无误的图案，习知的用来形成此种内联机的沉积/选择性蚀刻制程变为不堪使用。因此，一种被称为双镶嵌制程的制程被许多半导体制造商用来形成铜内联机。在双镶嵌制程中，一个或多个覆盖(blanket)金属层间介电层被沉积，并且随后被图案化并蚀刻以界定出层与层间的介层洞以及内联机。铜或其它传导材料然后被镶嵌至界定出来的图案中，并且任何过量的传导材料在平坦化制程中从基材顶端被移除，例如化学机械研磨制程(CMP)。
介电层在此种双镶嵌制程中的蚀刻通常包含两个分离的微影步骤。一个步骤界定出沟槽(trenches)，而另一个界定出介层洞。一种特定的双镶嵌结构形式在第1图中以立方剖面图示出。
如在第1图中所示，基材10包含传导特征11在其表面上。若基材10已经包含一线圈层(wiring level)在其表面上，则传导特征11是金属制并且可以是先前形成的双镶嵌金属化。两个金属线圈层之间的内联机称为介层洞。以往，形成金属化的金属是铝及其合金或钨，但是现在许多先进的集成电路被设计为具有铝的金属化。另外，传导特征11可以是硅基材10内的一个被掺杂的区域，例如，源极或汲极。在此情况下，硅层和第一金属化层之间的内联机称为接触窗。虽然本发明的方法和技术可以有利地应用在接触窗的形成上，但据信本发明特别适用于介层洞的形成上，特别是铜介层洞和其下的铜线11。
下终止层12(有时称为阻障层，当沉积在金属化上方时)，下介电层14，中间终止层16，以及上介电层20被沉积在基材10上方并且包含传导特征11。终止层12、16具有与介电层14、20的组成相对的组成，以便得到可有效在上覆的介电层14、20蚀刻出垂直孔洞，但在终止层12、16上终止的蚀刻化学机制。也就是说，该蚀刻制程选择性地蚀刻位于终止层上的介电层。或者换个方式说，该介电层蚀刻对于终止材料是有选择性的。如前所述，较先进的电路被设计为具有两个由介电常数比二氧化硅低的介电材料所组成的介电层14、20，例如掺杂碳的二氧化硅玻璃。据此，在此所述的双镶嵌结构的具体实例利用黑钻石(Black DiamondTM)，其为SiOC材料(有时称为SiCOH材料)，由本发明所让予的应用材料公司所研发，来作为介层洞和沟槽介电层。黑钻石(Black DiamondTM)的两种典型的终止或阻障材料若不是硅碳化物(碳化硅或硅碳氮(SiCN))材料，例如也由应用材料公司研发的BloKTM，就是硅氮化物。黑钻石(Black DiamondTM)和BloKTM两者都是应用材料公司，本发明的受让人，的商标。
黑钻石(Black DiamondTM)和BloKTM可以利用等离子体辅助化学气相沉积(PECVD)技术以连续步骤形成在单一反应器或同一个多反应室系统的分离的反应室内。例如，黑钻石(Black DiamondTM)可以利用使用三甲基硅烷(trimethylsilane，TMS)和分子氧作为制程气体的PECVD技术来形成。BloKTM可以在相同的反应器内于氦气组成的载气存在的情况下利用四甲基环四硅氧烷(tetramethylcyclotetrasiloxane，TMCTS)作为二氧化硅前驱物来形成。利用BloKTM而非氮化硅来作为终止及/或阻障层的优点是BloKTM的k值比氮化硅小。这些实例是非限制性的并且只表示示出的垂直结构的一个优点。
图1所示的双镶嵌蚀刻结构形成在前述的垂直结构中。图2显示出可以被执行来蚀刻第1图所示的双镶嵌结构之制程顺序的流程图。如在第2图中所示，在所有的双镶嵌层12、14、16、20都在一水平之未图案化的垂直结构内形成(步骤74)之后，一第一光阻层被沉积在沟槽介电层20上方，并以相对应于这些介层洞孔洞18的孔隙来图案化(步骤76)。接着，一延伸的介层洞利用一必定蚀刻地非常深的多步骤蚀刻制程从沟槽介电层20的顶部至阻障层12的顶部被蚀刻出来。此步骤可以蚀刻出一非常窄的孔洞(例如宽度0.1或0.13微米并且在接触窗蚀刻的情况中深宽比大于10∶1，以及在典型的层与层间的双镶嵌应用的情况中深宽比介于约4-6∶1之间的孔洞)。此多步骤蚀刻制程(步骤78)的要求相当严苛，并且必须将蚀刻终止的可能性纳入考虑。(蚀刻终止的发生是因为氟碳基氧化物蚀刻对于下方的硅或BloKTM以及垂直的侧壁的高选择性有赖于发生在非氧化物的表面上以及侧壁上之聚合物的沉积。但是，若该蚀刻化学机制太丰富，太有利于聚合物的形成，聚合物可能会将侧壁连接起来并覆盖住发展中的孔洞的氧化物底部，因而阻碍进一步的蚀刻)。此多步骤蚀刻制程中较先执行的步骤必须蚀穿该上沟槽介电层和该上BloKTM蚀刻终止层两者，而该制程的最后步骤需要对下方的下BloKTM阻障层12有良好的选择性。
在多步骤蚀刻78完成时，该第一光阻层被去除，并且一新的光阻层(未在第1图中示出)被沉积在该沟槽介电层30上方并在该沟槽22的区域上图案化(步骤80)。接着，在一沟槽蚀刻步骤中(步骤82)，沟槽介电层20被蚀刻至中间BloKTM终止层16，因而形成沟槽22。在沟槽蚀刻82之后，该光阻层以一可以同时去除任何在沟槽蚀刻82中产生的聚合物之制程来去除(步骤84)。在步骤84中去除该光阻有时称为灰化。最后，下BloKTM阻障层12，其在介层洞孔洞18底部呈被暴露的状态，被去除以暴露出接触窗或金属层11(步骤86)。
上述制程的结果是一通常呈圆形的介层洞孔洞18被蚀刻穿过该介层洞介电层14以及该下BloKTM阻障层12直至下方的传导特征11。多个这样的介层洞孔洞18被蚀刻延伸至不同的传导特征11。沟槽22沿着基材10的表面延伸并且被蚀刻穿过沟槽介电层20以及中间BloKTM终止层16。
在此双镶嵌蚀刻结构完成之后，以例如铜的金属来填充沟槽22和介层洞18。一常被用来将铜填充于沟槽22和介层洞18中的技术是电镀。但是，铜也可以利用物理气相沉积(PVD)制程、化学气相沉积(CVD)制程及/或无电解电镀来沉积在这些沟槽和介层洞区域中。阻障层通常是先共形(conformally)涂覆在被填充的孔洞上。一典型的铜的阻障层包含钽/氮化钽。该金属被沉积至满溢该沟槽22的厚度，并且也覆盖住该上氧化物层30的上平面表面30。化学机械研磨(CMP)被应用在该晶圆的上表面上。CMP去除相对软的暴露出来的金属，但在相对硬的介电层20上终止。结果是一位于该沟槽22内之水平的金属内联机以及多个在该介层洞孔洞18内的垂直金属内联机(介层洞)。
如可以为熟知技艺者所了解的，如上所述之双镶嵌蚀刻制程在用来蚀穿该沟槽介电层、去除该光阻以及蚀穿该阻障层等步骤中(步骤82、84、86)需要不同的蚀刻化学机制和蚀刻能力。因为这样的制程对基材蚀刻设备之不同的需求以及设备本身的限制，许多集成电路制造厂在晶圆厂内使用分开的设备或系统来执行上述之氧化物蚀刻顺序的每一个步骤。这样的设备安排提供的是一异位(ex situ)蚀刻制程，因为基材必须在无尘室内的几个设备之间传送。晶圆在真空反应室之间的传送期间于大气环境中的暴露可能会导致已部分处理的集成电路之金属特征的腐蚀。众所周知的铜对于在空气中发生腐蚀的敏感度增加了损坏的风险。此外，随着时间而形成在该反应器反应室内侧上的碳基残余物可能会再沉积于暴露的铜表面上。因为这些碳基残余物可能会非常难以从铜表面上移除，其存在会不利地影响随后对于铜的电接触的形成。
此外，这样的异位制程可能导致聚合物形成在该接触窗或介层洞区域18的底部，这在终止层开放步骤86中是不容易蚀刻的。因此，许多使用异位制程来执行步骤82、84、86的集成电路制造商进一步在去光阻步骤84和终止层开放步骤86之间执行一湿式溶剂蚀刻，利用，例如，将基材浸入氟化氢溶液中。
应用材料公司的工程师，该公司为本发明的受让人，研发出一种整合的介电层蚀刻制程，其可以在单一蚀刻反应室中执行，因此消除了基材于蚀刻制程期间被暴露在环境中所引发的问题。关于上述之单一反应室蚀刻制程的一种版本在美国专利申请案第09/201,590中被描述。在09/201,590号申请案中所描述的制程提供与先前所知的异位介电层蚀刻制程比较起来在蚀刻成果以及物主成本两方面的改良。该制程也可以在不需于去光阻和终止层开放步骤之间执行一湿式溶剂浸泡的情况下被用来形成双镶嵌结构而有令人满意的结果。
这些双镶嵌介电沟槽和介层洞蚀刻步骤被预期是未来的先进集成电路生产中的主要步骤中的一些。工业来源预测这些介电层蚀刻方法的市场是设备基材处理制造商最大的市场之一，如果不是最大的。因此，虽然在上述专利申请案中所描述的整合(all-in-one)单一反应室原位介电蚀刻方法提供一相对于异位制程之显着的改良，另一种执行该介电层蚀刻步骤的方法是值得预期的。
发明内容
本发明提供一执行介电层蚀刻制程之系统级原位方法，例如在第2图中所示之步骤82、84、86(介电层蚀刻、去光阻、终止/阻障层开放)的三步骤沟槽蚀刻程序。本发明的实施例在一多反应室基材制程系统中使用两个不同的反应室以执行这样一个三步骤蚀刻顺序。本方法于真空条件下在该多反应室系统内的两个反应室之间传输要被处理的基材，因此不会让基材在该蚀刻程序的几个步骤之间暴露于环境中。
发明人发现这样一个双反应室原位方法不论是与前述的异位系统或单一反应室原位系统相比都可以降低物主的成本。发明人也发现这样一个双反应室原位方法与一单一的、整合的反应室方法相比可提供改良的蚀刻结果，当欲在该介电层蚀刻步骤中蚀刻的介电材料是一硅氧化物材料时，例如一掺杂碳的二氧化硅玻璃(SiOC)薄膜、一掺杂氟的二氧化硅玻璃(SiOF)薄膜或可以利用一氟基化学机制蚀刻的其它薄膜。
在一实施例中，本发明的方法系一在一具有第一和第二反应室之多反应室基材制程系统内执行的整合蚀刻制程。该制程包含传送一由上至下形成有一图案化的光阻光罩、一介电层、一阻障层以及一位于该基材内之欲被接触的特征在其上的基材至该第一反应室中，在此该介电层以一可助长聚合物形成在该第一反应室内表面上的制程来蚀刻。该基材然后在真空环境下从该第一反应室传送至该第二反应室，并且在该第二反应室内被暴露在一反应性等离子体中，例如一氧气等离子体，以去除沉积在该基材上的光阻光罩。在该光阻光罩被去除之后，该阻障层在该多反应室基材制程系统的第二反应室中利用可防止聚合物形成在该第二反应室内表面上的制程来蚀穿至该欲被接触的特征。三个蚀刻步骤皆在一系统级原位制程中执行，因此该基材不会在步骤之间被暴露于环境中。在某些具体实施例中，该第一反应室的内表面在第一蚀刻步骤期间被冷却以促进聚合物形成在该表面上，并且该第二反应室内表面的温度在该第二蚀刻步骤期间被控制以最小化聚合物的形成。
在另一个实施例中，本发明的方法系一在一具有第一和第二反应室之多反应室基材制程系统内执行的整合蚀刻制程，其中该第一反应室包含一具有第一粗糙度的内表面，并且该第二反应室包含一具有比该第一粗糙度低的第二粗糙度的内表面。该制程包含传送一由上至下形成有一图案化的光阻光罩、一介电层、一阻障层以及一位于该基材内之欲被接触的特征在其上的基材至该第一反应室中，在此该介电层以一可助长聚合物形成在该反应室之粗糙化的内表面上的制程来蚀刻。该基材然后在真空环境下从该第一反应室传送至该第二反应室，并且在该第二反应室内被暴露在—反应性等离子体中，例如一氧气等离子体，以去除沉积在该基材上的光阻光罩。在该光阻光罩被去除之后，该阻障层在该多反应室基材制程系统的第二反应室中利用可防止聚合物形成在该第二反应室之相对平滑的内表面上之制程来蚀穿至该欲被接触的特征。三个蚀刻步骤皆在一系统级原位制程中执行，因此该基材不会在步骤之间被暴露于环境中。在某些实施例中，该第一反应室内表面的粗糙度介于100和200Ra之间，而在其它实施例中，该第一反应室内表面的粗糙度介于100和140Ra之间。在某些实施例中，该第二反应室内表面的粗糙度小于或等于32Ra。
在某些实施例中，在该第一反应室中进行蚀刻的介电层若不是一掺杂碳的二氧化硅玻璃层就是—硅酸氟玻璃层。此外，在某些实施例中，该顶层系选自一硅氮化物层或一硅碳化物层(例如碳化硅或硅碳氮(SiCN))。本发明之再进一步的实施例在该第一反应室内利用一由氟碳气体所形成的等离子体来蚀刻该介电层。
本发明之这些及其它实施例，以及其优势和特征，通过如下的论述和伴随的图示被更详尽地描述。
附图说明
图1是可以利用本发明的方法来形成的双镶嵌结构的立方剖面图；
图2是示出一种制程顺序的流程图，其可以被执行以蚀刻在图1中所示的双镶嵌结构；
图3是示出根据本发明实施例的介电层蚀刻程序的三个主要步骤的流程图；
图4是根据本发明实施例的多反应室基材制程系统的简化图标；
图5A-5C是显示出一MERIE反应室的几个部分的简化图示，在本发明某些实施例中其可以被用来作为图4所示的反应室A；
图6A-6C是可以根据本发明实施例来蚀刻的几个结构的简化的剖面图示；
图7是说明根据本发明的一实施例的介电层蚀刻步骤的主蚀刻部分的重要制程趋势的图表；
图8是说明根据本发明的另一实施例的介电层蚀刻步骤的主蚀刻部分的重要制程趋势的图表；
图9A-9B是表示出利用根据先前已知的、整合的反应室制程技术来蚀刻入基材的结构的剖面的简化图标；
图10A-10B是表示出利用根据本发明的一实施例的技术来蚀刻入基材的结构的剖面的简化图标；以及
图11是根据本发明的另一实施例的多反应室基材制程系统的简化图标。
附图中符号说明
10   基材                  11   特征
12   下终止层              14   下介电层
16   中间终止层            18   介层洞
20   上介电层              22   沟槽
30   沟槽介电层            95   多反应室系统
96   中央自动控制装置      98   系统
99   自动控制装置          100  MERIE反应室
102  外罩                  104  外壁
106  内壁                  108  反应室
110  冷却台座/阴极组合     112  晶圆交换系统
114  气体歧管              116  基材
118  电磁铁            120  电磁铁
122  电磁铁            124  电磁铁
130  气体供应系统      132  供应管线
134  导管              136  环状排气管路
138  排气埠            140  真空帮浦系统
142  孔洞              144  环状平板
146  进口              148  箭号
150  反应室制程区域    152  射频电力供应系统
160  处理器            162  电源供应系统
164  电源供应          166  电源供应器
200  基材              202  介电层堆栈
204  底部抗反射层      206  抗反射介电层
208  黑钻石TM层       210  光阻材料
212  BloKTM层         220  基材
222  介层洞            224  BARC层
226  DARC层            228  黑钻石TM层
230  光阻材料          232  BloKTM层
240  基材              242  DARC层
244  黑钻石TM层       246  光阻材料
248  BloKTM层
实施方式
I序言
第3图系一示出根据本发明之实施例的介电层蚀刻程序的三个主要步骤的流程图。如在第3图中所示，该介电层蚀刻程序，其预期是被集成电路制造商用来制造未来的集成电路之最普遍的步骤程序之一，包含一介电层蚀刻步骤90、一去光阻步骤92以及一终止层开放步骤94。步骤90、92和94被用在标准集成电路制造技术中介层洞的形成上以及单镶嵌和双镶嵌制程中。
了解到介电层蚀刻程序对半导体产业的重要性，母案美国专利申请案序号第09/538,443号的发明人对数种用来执行该制程的方法之物主成本进行详细分析。此分析的结论是在一多反应室系统中使用两个分离的反应室并且在真空条件下将基材在两个反应室之间传送的系统级原位方法在物主成本上不论是与一多反应室异位方法或一单一、整合的反应室方法相比都呈现出显着的优势。如在此所使用者，一”整合的(all-in-one)”反应室方法表示介电层蚀刻、去光阻和终止层开放步骤都在一原位制程中于一单一反应室内执行。
发明人进一步发现当该双反应室方法包含一用来执行硅氧化物(包含掺杂氟的硅玻璃(FSG)和掺杂碳的二氧化硅膜)介电层蚀刻步骤的第一反应室以及一用来执行去光阻和终止层开放步骤的第二反应室时，其与一整合的反应室方法相比有显着的效能优势。被用来在介电层蚀刻步骤90期间蚀刻该硅氧化物基的介电材料之反应室的侧壁内表面上会累积一含氟聚合物。当使用一整合的反应室方法时，发明人发现在随后的氧气去光阻制程中，氧气可能会与其反应并从该聚合物释放出氟，其对于该介电层有不良的等向蚀刻效应。此等向蚀刻效应可能会导致该介电层的过蚀刻，包含关键尺寸(critical dimension)的丧失。发明人将这种与氧气去光阻制程期间氟的释放有关的不良效应称为“氟记忆效应”。
在该介电层蚀刻步骤之后利用一干式净化法或相似的制程来将该聚合物材料从反应室侧壁上清除以消除或减少整合反应室方法中的氟记忆效应是可能的。但是，这样一个技术增加该设备之物主首席营运长(COO)的成本，因为需要用来执行此种净化步骤的时间降低了该设备的产量。
本发明的实施例利用在一第一反应室内执行该介电层蚀刻步骤并且在一第二的、分离的反应室内执行该去光阻和终止层开放步骤来消除或减少该氟记忆效应。本发明的实施例在该第一反应室内以一可助长聚合物形成在该第一反应室的内表面上的模式(有时在此被称为“沉积模式TM”)来执行该介电层蚀刻步骤，并且在一第二反应室内以一可防止聚合物形成在该第二反应室的内表面上的模式(有时在此被称为“净化模式TM”)来执行该去光阻(灰化制程)和终止层开放步骤。以此方式，累积在该第一反应室侧壁上的氟聚合物不会暴露在灰化制程中，并且绝佳的蚀刻成果可以被得到而不会有氟记忆效应的不利后果。此外，产量不会降低，因为不需要在每一个介电层蚀刻步骤之后净化反应室侧壁。沉积模式TM和净化模式TM都是应用材料公司的商标，其为本发明的受让人。
为了对本发明的实施例有更佳的认识和了解，请参照第4图，其为一根据本发明之一实施例之多反应室系统之简化的系统级图标。第4图中所示之多反应室系统可以基于由应用材料公司所制造的CenturaTM多反应室平台或其它型式的多反应室系统。应被了解的是本发明可以用在任何多反应室系统中，只要晶圆可以在不被暴露于无尘室环境的情况下从一个反应室传送至另一个反应室即可。第4图示出一四反应室Centura平台，其包含两个用来执行该介电层蚀刻步骤之分离的蚀刻反应室(反应室A)以及两个用来执行去光阻和终止层开放步骤两者的反应室(反应室B)。应被了解的是第4图所示出的反应室位置只是为了说明的目的。这些反应室可以在该多反应室系统中以不同的方式安置，并且该多反应室系统可以包含较少或较多个反应室，假使反应室A和反应室B的每一种都至少存在一个的话。
为了在例如第4图所示的多反应室系统95的系统中执行第3图所示的介电层蚀刻程序，一基材透过这些承载(load lock，LL)反应室之一被传送进入该多反应室基材制程系统中。一中央自动控制装置96然后将该基材从该承载反应室传送至用来执行该介电层蚀刻程序之步骤90的基材制程反应室内，其为第4图中反应室A的其中一个。在反应室A中的制程完成之后，该基材被自动控制装置96传送至下一个反应室，反应室B，在此去光阻和终止或阻障层蚀穿步骤92和94两者在基材上被执行。当该整合的介电层蚀刻程序完成时，该基材再次被传送至这些承载反应室的其中一个内，以从该多反应室基材制程系统95传送出去。
如可以被熟知技艺者所了解的，当基材制程系统95如第4图所示般包含多个用来执行相同制程步骤的反应室时，该系统可以同时在两个基材上执行同样的制程步骤。因此，第4图的实施例容许两个基材同时接受该介电层蚀刻步骤，同时容许另外两个基材若不是光阻层被去除就是硅氮化物层被蚀穿。
再次参考第3图，在本发明的实施例中，其中在反应室A内所蚀刻的介电材料是一硅氧化物材料，例如二氧化硅、掺杂氟的硅玻璃(FSG)或掺杂碳的二氧化硅玻璃时，蚀刻步骤90通常包含将该层暴露在一含氟等离子体中。这些离子体可以从一包含一种或多种氟碳前驱物以及其它成分，例如氮气、氧气及/或氩气的蚀刻剂气体来形成。添加氧气至该蚀刻剂气体中可以帮助去除残余物并帮助防止微沟槽化(microtrenching)，但它降低了对光阻的选择性。氮气有与氧气相似但稍微温和一点的效果，而添加氩气至该制程中会增加物理蚀刻成分但可能会增加琢面(faceting)(经由切削所产生的角落)或导致轮廓问题的产生。在某些实施例中一氧化碳也可以被添加以清除氟和碳离子。当该介电层是一掺杂碳的二氧化硅玻璃材料时，可以用在步骤90中的蚀刻剂气体的例子包含四氟化碳、氮气和氩气；六氟化四碳、氧气和氩气；三氟甲烷、氮气和氩气；以及四氟化碳、二氟甲烷、氧气和氮气。
在某些实施例中，步骤90所蚀刻的介电材料包含多个层或阶层(strata)。在这样的实施例中，在步骤90使用一利用不同蚀刻剂化学机制来蚀穿该介电层之不同阶层的多步骤蚀刻制程可能是有用的。可以受益于这样一个多步骤蚀刻制程的一个例子是一实施例，其中介层洞在步骤90中被蚀刻并且该沟槽介电材料与该介层洞介电材料不同，或当一例如层16的终止层在该沟槽和介层洞的层之间被蚀刻时。另一个例子包含当除了下方的介电材料之外，一上覆的硬光罩或反反射层也在步骤90中被蚀刻时。在又另外的实施例中，一多步骤蚀刻制程被使用，其中一第一、主蚀刻步骤蚀刻掉该介电材料的大部分，接着一高选择性以在该终止或阻障层上终止的过蚀刻步骤被应用以完成该蚀刻制程。
在某些实施例中，当在步骤92中被去除的光阻材料是一常用来图案化硅氧化物和相似的材料之有机光阻材料时，该去光阻步骤将该光阻暴露在反应性氧气物种中(例如从氧气形成的等离子体)或反应性氮气和氢气物种中(例如从氨气形成的等离子体)。
在某些实施例中，在步骤94中的阻障层蚀穿之阻障层若不是一硅氮化物(SiN)就是也可能包含氮(SiCN)的硅碳化物膜(SiC)。相似的蚀刻剂化学机制可以被用来开放这些阻障层的每一个。通常，阻障层开放步骤94利用一低功率等离子体以避免溅镀任何位于下方的铜层。在一实施例中，该阻障层开放步骤将该阻障层暴露在一由氟碳和氮形成的等离子体中。可以在步骤94中使用的蚀刻剂气体之一具体例子包含四氟化碳和氮气。在另一个实施例中，该阻障层开放步骤系一两步骤制程，其中该第一步骤将该层暴露在一四氟化碳、氮气等离子体中，而该第二步骤将其稍微暴露在一氧气后蚀刻等离子体处理下以去除任何可能会残留在该接触孔区域内的残余物。在又另外的实施例中，三氟甲烷以及选择性的氧气在步骤94中被添加至该蚀刻剂气体内，其分别增加蚀刻速率和蚀刻选择性。通常，较高的射频电压、压力和四氟甲烷及氮气流量会增加该终止层的蚀刻速率。
上述的蚀刻和去光阻制程本质上只是说明性的。本发明并不被任何特定的介电层蚀刻、去光阻或终止层开放化学机制所限制。
如前所表示者，本发明之某些实施例在反应室A中利用一可以促进聚合物形成在该反应室内表面上的制程来执行介电层蚀刻步骤90，并且在反应室B中利用一可以防止聚合物形成在该反应室内表面上的制程来执行去光阻和终止层蚀刻步骤92和94。在这些实施例中，反应室A和反应室B都含有可以在基材蚀刻期间控制聚合物形成的能力。
为了要在先前已知的一些蚀刻制程中得到一精确的、无微粒的蚀刻，在该介电层蚀刻步骤期间控制聚合物形成是一普遍且重要的功能。如为熟知技艺者所知的，当被蚀刻的介电层是一硅氧化物基材料时，该介电层蚀刻制程通常含有一含氟的蚀刻剂气体，例如一氟碳气体(例如CxFy或CxHyFz)。利用一氟基等离子体来蚀刻这样一种硅氧化物基材料会产生一种含氟聚合物，其有附着在该反应室内表面上的倾向。
每一个反应室通常都有在蚀刻制程期间控制聚合物形成的能力，通过最小化或防止聚合物形成在该反应室侧壁上或通过强制聚合物在没有微粒形成或剥落的情况下沉积到反应室侧壁上，因为任何形式的微粒都可能会导致随后制程期间的污染问题。控制聚合物形成是一个复杂的过程，因为聚合物的形成取决于多种变因，包含该蚀刻制程的气相化学机制(蚀刻剂气体、反应室压力、等离子体条件和被蚀刻的材料等等)以及材料从气相至反应室侧壁的附着力(其尤其取决于侧壁的内衬材料、侧壁的温度和侧壁的表面情况)。
在本发明的某些实施例中所使用的蚀刻反应室在每一个不同反应室的侧壁内含有一温度控制系统以帮助控制聚合物的形成。这样一个侧壁温度控制系统可以是将一热交换液体，例如一乙二醇混合物，循环通过反应室侧壁的液体通路形式或其它适合的方法。
本发明的实施例通过使该反应室在被称为沉积模式TM的模式下运转来促进聚合物形成在该介电层蚀刻反应室(反应室A)侧壁上。基本上这需要操作该反应室使得聚合物在一特定的蚀刻化学机制下被强制形成在该反应室侧壁上，以使在该介电层蚀刻制程期间随时都有一聚合物薄膜介于这些离子体和暴露于这些离子体及/或反应副产物的反应室侧壁之间。这可确保等离子体在每一个介电层蚀刻步骤中，包含从该步骤开始到该步骤结束，始终都会遭遇到位于该反应室侧壁上的相同材料。在这些实施例中沉积在侧壁上的聚合物的厚度并不像其存在性一般重要。
在这些实施例中，于利用该介电层蚀刻反应室以一生产制程来蚀刻一晶圆之前，该反应室的内表面在一反应室调整步骤(seasoning step)期间被涂覆一含氟聚合物材料。一调整步骤的一个例子是以一固定数量(例如25个)的调节晶圆(conditioning wafer)(例如裸露的硅或空白的光阻晶圆)相对于生产晶圆来执行一标准程序。此种型式的”调节”或”调整”通常是在反应室净化之后立即执行，但在处理生产晶圆之前。调整程序通常使用与该生产程序相同的气体化学机制、压力和电压。在该反应室以此方法被调整之后，该反应室就已经准备好在生产晶圆上执行介电层蚀刻步骤90。若该反应室没有被调整，在该介电层蚀刻制程中被蚀刻的第一个晶圆在最初会遭遇干净的反应室侧壁(没有形成聚合物的侧壁)并因此会与其后的晶圆有不同的蚀刻结果。
该反应室在沉积模式TM操作期间，聚合物可以继续在侧壁上沉积直到该涂层厚度厚到足够干扰正常的制程操作(例如阻碍气体流动到帮浦)或可能变成自限的(例如聚合物是一绝缘材料，而该聚合物暴露在等离子体下的表面达到不会进一步发生沉积的温度的情形)为止。在前者发生的情况下，一净化步骤被用来将该聚合物组成从该反应室侧壁上去除，如熟知技艺者所了解的，在该蚀刻制程被肇因于过量的聚合物累积之有害效应影响到之前。在该净化步骤之后，该反应室于处理另外的生产晶圆之前再一次被调整。在一实施例中，一反应室净化步骤在每100-200小时的运作之后在反应室A中被执行。
在一实施例中，沉积模式TM包含冷却该反应室侧壁至一可促进从该气相吸收的挥发性物种”黏着”的温度。在一特定实施例中，这包含将该反应室侧壁冷却至15℃或更低。在某些实施例中，此温度会随着该蚀刻步骤的化学机制而变动。此外。在某些实施例中，反应室A的内表面(反应室内侧壁聚合物形成发生处)是相对粗糙的。在某些实施例中，暴露在聚合物形成下的反应室侧壁内表面之加工的铝或铝合金表面系被粗糙化。
在本发明之某些实施例中，反应室A的内表面，可能是铝或铝合金，具有一范围从约100Ra至约200Ra的表面粗糙度，其中Ra(粗糙度的算数平均数)，其为测量到的轮廓高度偏差之绝对值的算数平均数，系由如下的方程式来决定，其中n是沿着线轮廓(line profile)高度位置的数量，zi是在位置i的高度而z是平均高度。
R a = 1 n Σ i = 1 n | z i - z ‾ |
在其它实施例中，表面粗糙度的范围从约110Ra至约160Ra。于一特定实施例中，反应室A内表面具有一粗糙化的表面型态类似轻微起伏的山丘和山谷之铝或铝合金。这些突起处高出这些凹陷处的估计平均高度大约是16Φm；这些突起处之间的估计平均距离大约是50Φm，取决于铝的等级。通常，这些突起处的高度范围从约8Φm至约25Φm，并且一突起处中心点和一邻接的突起处中心点之间的距离范围从约30Φm至约100Φm。
这样一个粗糙化的表面在突起处和凹陷处区域内提供了凹陷空间，其使半导体制程副产物可以沉积在其内，例如蚀刻副产物，避免这些副产物在被处理的半导体基材表面上再沉积。在某些实施例中，一保护涂层(内衬材料)被应用在该粗糙化的铝或铝合金表面以更进一步提高沉积的副产物之附着力，并提高反应室侧壁对于腐蚀性蚀刻剂等离子体的抵抗力。保护涂层的例子包含阳极氧化物、火焰喷涂(flame spray)沉积的铝氧化物、以及其它可以是传导性或非传导性的陶瓷涂层。较佳者，该保护涂层不会改变暴露在聚合物累积下之反应室侧壁表面的粗糙度。
一种适合用在反应室A侧壁内部的材料在2001年7月27日提出申请，标题为”电化学粗糙化铝质半导体制程设备表面”，发明人为Jennifer Y.Sun、Clifford C.Stow以及Senh thach之美国专利申请案第09/918,683号中被描述。09/918,683号申请案，其在此通过引用的方式完全并入本文中，描述一种电化学粗糙化一基材制程反应室的铝质表面的方法。在一特定实施例中，该电化学粗糙化的表面然后被覆以一氧化铝线以使该内表面的粗糙度介于100-140之间Ra。
相反地，在该第二反应室中，聚合物的形成利用使该第二反应室在净化模式TM下运作来避免。基本上，这需要操作该反应室，使得该反应室侧壁在一特定的蚀刻化学机制下的状态在蚀刻制程前后本质上是相同的，也就是说，当该制程开始以及当其结束时皆没有聚合物沉积在该反应室侧壁上。这也可以确保该去光阻和终止层开放等离子体在步骤92和94的每一个中都始终会遭遇到相同的反应室侧壁上的材料，包含从该步骤开始至该步骤结束为止。
通常，在净化模式TM下运作该反应室表示以一防止聚合物形成在该反应室侧壁上的方法来操作该反应室。一些聚合物的形成可能会在，例如，阻障或终止层开放步骤94期间发生。但是在这样的情况下，在净化模式TM下运作该反应室代表该终止层开放步骤包含于该终止层蚀刻之后执行一干式净化制程。因为在蚀刻该终止层期间所形成的聚合物与在介电层蚀刻步骤期间所形成者相去甚远，特别是当该反应室在一净化模式TM下运作时，所以可以被用来将这样的材料从该反应室侧壁去除的干式净化制程可以是相对简短的，并且不会对产量有实质上的冲击。
在一实施例中，该反应室系在一净化模式TM下运作，该净化模式TM的运作系利用控制该反应室侧壁的温度以避免引起由该气相吸收至该反应室侧壁之挥发性物种的”黏着”。在一实施例中，这些侧壁的温度被控制在约15℃和60℃之间。此温度在某些实施例中会取决于所牵涉到的化学机制而变动。在某些特定实施例中，于净化模式TM下之该反应室侧壁的温度被保持在比沉积模式TM下之这些侧壁高的温度下。
此外，在某些实施例中，有累积聚合物倾向的该反应室侧壁内表面具有一与该反应室A侧壁表面比起来较不粗糙的高度平滑表面。在一实施例中，暴露在可能的聚合物形成之该第二反应室内侧壁的表面粗糙度小于约32Ra，而在其它实施例中，该内表面的粗糙度介于20-32Ra之间。反应室B内部可以由，例如，上覆有一氧化铝保护薄膜之高度平滑的铝合金所组成。在一特定实施例中，该铝合金系一LPTM合金(LPTM系应用材料公司的商标，该公司为本发明的受让人)。
该LPTM合金具有如下的重量百分比组成：镁浓度范围从约3.5％至约4.0％、硅浓度范围从0％至约0.03％、铁浓度范围从0％至约0.03％、铜浓度范围从0.02％至约0.07％、锰浓度范围从约0.005％至约0.015％、锌浓度范围从约0.08％至约0.16％、铬浓度范围从约0.02％至约0.07％、以及钛浓度范围从0％至约0.01％、连同其它每一个都不超过约0.03％的个别不纯物和其它全部不超过约0.1％的不纯物。此外，该LPTM铝合金相对于从流动的不纯物所形成的微粒需要符合一特定的规格。在不纯化合物的微粒附聚作用中，至少95％的所有微粒之尺寸必须小于5Φm。5％的微粒尺寸范围可以在5Φm至20Φm之间。最后，不多于0.1％的微粒可以大于20Φm，但没有微粒比40Φm大。该LPTM合金包含释放应力，硬化和以氧化铝涂覆该合金的技术之进一步细节在2002年2月8日提出申请，标题为”应用在半导体制程设备中之抗卤素的电镀铝”，发明人为Yixing Lin、Brian T.West、Hong Wang、Shun J.Wu、Jennifer Y.Sun和Clifford S.Stow之美国专利申请案第10/071,869号中被描述。该10/071,869号申请案在此通过引用的方式完全并入本文中。
II可用在本发明中之范例反应室之简要说明
虽然许多蚀刻反应室可以在一多反应室系统中被用来作为反应室A以及反应室B，几个范例反应室在下面被提出以更详尽的说明本发明某些实施例的概念。需被了解的是这些范例反应室只做说明用，并且本发明不被任何特定的反应室形式所限。
1、反应室A
反应室A是高效能的蚀刻反应室，其可以令人满意地在特征尺寸为0.25微米或更小的集成电路上执行介电层蚀刻制程。这可能需要，例如，以至少6：1的深宽比以89。或更大的垂直轮廓在该介层洞的顶部和底部进行一介层洞的蚀刻以维持这种尺寸特征之关键尺寸(critical dimension)。
在本发明之一实施例中，第4图中所示的反应室A的每一个都可以是一磁场强化反应性离子蚀刻机(MERIE)的蚀刻反应室，例如由应用材料公司所制造的MxP、MxP+、eMxP+、SuperE或eMax反应室。或者，反应室A可以是任何其它形式的能够符合该介电层蚀刻步骤之制程效能要求，同时可以强化聚合物沉积至该反应室侧壁上的高效能介电层蚀刻反应室，包含，例如，利用感应、微波或电子回旋共振(ECR)技术来形成等离子体的反应室。
一范例反应室A在第5A至5C图中示出，其中第5A和5B图系一MERIE反应室100之简要剖面图，而第5C图系MERIE反应室100之简化的概要图示。参见第5A和5B图，反应室100包含一界定出一反应室108之具有八角形外壁104和圆形内壁106的外罩102，该内壁具有一与在一范例反应室B内同样类型的侧壁比较起来相对粗糙的表面。该系统也包含一气体和液体冷却台座/阴极组合110和一晶圆(基材)交换系统112。台座110可以被冷却以在一高偏压电力蚀刻制程期间将该基材保持在低于120℃的温度下以防止光阻燃烧(photoresist burning)。该晶圆交换系统112与该台座组合110合作以帮助一基材116在组合110上的对位以及在蚀刻之后将该晶圆116从该反应室108中移出。
制程气体利用一气体歧管114从一气体供应系统130被供应至该反应室108内部。该气体供应系统130透过供应管线132和导管134与该歧管114和反应室108连接。真空被应用在该反应室中并且用过的气体透过与排气埠138连接的环状排气管路136排出，该排气埠与一能够排空该反应室至5毫托耳和更少的压力水准的高效能真空帮浦系统140连接。排气气流从该反应室108被引导通过位于一环绕该阴极组合110之上部周边设置的水平环状平板144内的孔洞142。该平板144抑制等离子体渗透至该环状排气管路136中。
导管134从进口146将一例如氟碳的反应气体运送至歧管114内。该气体朝下离开该歧管(如箭号148所表示者)。当射频电力被应用至该阴极组合110时，一蚀刻等离子体在反应室制程区域150内形成。一射频电力供应系统152供应射频电力至该反应器系统100以产生这些离子体。射频电力系统152能够维持一高偏压电力水准以促进蚀刻制程期间的离子轰击。
为了控制等离子体，该反应器系统100进一步包含数个设置成一矩形数组的电磁铁118、120、122和124，其通常含有铜线圈，每一个都在该八角形外罩104间隔的外侧壁上。就其本身而言，邻接的线圈实质上与另一个呈直角。每一个线圈的形状实质上是矩形，具有相反的上半和下半部份以及相反的左半和右半部分，全部结合在一起，界定出一位于这些线圈之矩形内的开口。每一个线圈系由310圈的14线径(gauge)之绝缘的铜线所制成。
位于该反应室周边周围的四个线圈所构成的的数组将每一个线圈的左半部分设置成邻接于相邻线圈的右半部分。这些线圈的上半和下半部分的终端被向内转朝向该反应室(约45度的角度)以在实质上配合该八角形外罩的形状。
在第5A和5B图中示出的该反应器系统之其余的组成部分形成一操作反应器系统，其可被用来作为第4图中的反应室A。现在参见第5C图，一处理器160被用来通过电源供应系统162控制应用至该电磁铁的电流。这样的电流控制调节应用至这些电磁铁的电流的强度和方向(极性)、由这些电磁铁所产生的磁场强度以及由每一个电磁铁所产生的连合磁场所构成的组合磁场向量。
每一个线圈都被连接至可独立控制的直流电源供应器164和166。该计算机160控制由每一个电源供应器所产生的电流强度。就其本身而言，由这些线圈所产生的组合磁场强度可以被改变以选择蚀刻速率并改变对基材的离子轰击。这些电流强度通常系从电流强度选择清单或表来选择以产生一控制的等离子体密度的增强和一致的蚀刻速率。对选择的响应是，该计算机从一电流强度表撷取适当的命令讯号。这样的电流强度表被储存在该计算机160的内存中。
当第5A和5B图所示的反应器处理一基材或晶圆时，电源供应系统162供应所选择的电流强度予位于这些电磁铁内的这些线圈。在这样的制程期间，供应至这些线圈的电流会产生一通常横向于该晶圆平面的旋转磁场，其导致该晶圆表面上方等离子体均匀性的提高。一相似的效应可以利用一具有在固定方位上的永久磁铁的旋转转盘(rotating table)来得到。
反应室100的某些实施例在该反应室上方沿着一整合光学感应器或干涉工具(未在第5A-5C图中示出)上含有一石英或类似的窗口(未示出)，其侦测并测量由该基材表面所反射的等离子体放射。整合的干涉工具运用光波的反射和干涉现象来决定蚀刻进展特征(例如深度和蚀刻速率)。在某些实施例中，当介电薄膜被蚀刻时，在垂直或非垂直入射下所纪录的干涉讯号(即条纹)可以被用来判定蚀刻结束，一旦指示目标深度已达到时。以此方式终止该沟槽蚀刻制程具有将中间终止层16从该双镶嵌结构去除的好处，同时简化制程并降低该介电层堆栈的整体k值。在其它实施例中，该光学感应器可以被用来监控该蚀刻制程以判定该制程是否转移到特定的预定范围外，这表示良率降低的可能性，并且若是如此，即终止该制程。
传统上，干涉技术被用来测量覆盖薄膜(blanket film)的厚度。但是，图案化的晶圆所产生的干涉讯号是很难判读的，因为多个蚀刻正面(etchfronts)会对所观察到的讯号有贡献。蚀刻期间短暂的正常反射光强度包含由蚀刻该光阻光罩表面和该暴露的介电层表面所引起的频率成份。干涉工具被使用以分离出与蚀刻介电薄膜有关的频率成分并放大其讯号噪声比(signal-to-noise ratio)。在本发明之一实施例中，运用两个技术。
一个技术运用极化效应。当正常的入射非极化光从一介电层表面被反射时，平行于该沟槽方向的线性极化成分的反射性与垂直该沟槽者不同。此差异在该沟槽宽度小于用来侦测的波长时更为明显。同时，两种极化成分对光阻的无特征区域的反射性几乎是相同的。因此，这两种讯号比可以将干扰讯号从该光阻的无特征区域大幅度降低。
第二种技术牵涉到数字讯号处理(DSP)，其运用几种实时过滤器(filter)来平均磁场并将不想要的光阻讯号从该介电薄膜讯号分离出去。该实时讯号包含分别来自该光阻(OPR)、介电薄膜(OOX)、以及磁场调变(Omas)的三种频率。由该介电薄膜产生的讯号是最后余留下来的，在过滤作用先去除来自该磁场讯号的贡献接着去除来自该光阻讯号的贡献之后。
整合率(integrated rate)光学感应器的一个实施例，被称为一整合率显示器(iRMTM)，使用上述的两种技术来分离从该介电层所发射出来的讯号并增强讯号噪声比(SNR)。此外，该反射光可以被交叉极化(cross-polarized)以滤除来自该无特征光阻数字讯号处理的贡献以进一步增强讯号噪声比。该显示器运作时不需要外部光源；反之，其使用在该制程反应室中的等离子体自然发射出的光线。
另一个可以被用来作为反应室A之MERIE反应器的例子是由日商东京电器(Tokyo Electron)所发售的DRM，其中一横向于该晶圆平面的旋转磁场系通过一机械地围绕该制程反应室旋转的永久磁铁数组来供应。反应室A实施例的其它例子可以是高效能反应性离子蚀刻(RIE)反应器，其可以有多个分离的可控制电源输入至不同的反应室电极中，并且也可以有在高功率和频率下操作的电源供应器，并提供多种频率，如在技艺中已知者。
当然这些只是可以被用来作为第4图所示的反应室A的不同的高效能蚀刻反应室的几个例子。高密度等离子体蚀刻反应室可以在其它实施例中被使用。为了能够执行根据本发明所要求的介电层蚀刻步骤(例如，蚀刻一硅氧化物家族材料)，一高效能蚀刻反应室必须包含的最低限度特征组合包含：(1)偏压该晶圆以促进蚀刻制程期间的离子轰击以及维持该偏压水准在一相对高的功率水准下的能力，(2)利用高泵排量真空帮浦系统所产生的高泵排量，其能够排空该反应室至50毫托耳和更低的制程压力水准，并且较佳者排空至至少5毫托耳的压力水准，(3)一低温控制台座，以及(4)控制聚合物形成并强制聚合物沉积在反应室侧壁上而不会有如前所述之在蚀刻制程期间的微粒形成或剥落的情况发生的能力。
一高泵排量真空帮浦系统通常含有一涡轮分子帮浦以及一机械帮浦，但可以包含任何能够在该反应室中精确地维持50毫托耳或更低的压力水准之适当的真空系统。一低温控制台座能够在该蚀刻操作期间冷却该基材至低于120℃或更低的温度，以防止光阻”燃烧”。此种温度控制的可得性使制程工程师可以控制基材温度以增强对光阻的蚀刻选择性、增加介电层蚀刻速率并防止光阻燃烧。一特定的低温控制台座将一利用冷却器来冷却的液体循环通过该台座，如熟知技艺者所知者。
2、反应室B
第4图所示的反应室B系被设计来在一单一反应室中执行去光阻操作和硅氮化物或其它终止层蚀刻操作两者。虽然在一实施例中，反应室B不需要跟反应室A达到同样水准的超高效能，但在其它实施例中，反应室B和反应室A是非常相似的，主要的不同在暴露于可能的聚合物累积下的反应室内侧壁的表面粗糙度。
在某些实施例中，反应室B使用一由石英、陶瓷或可以抗化学物攻击的相似材料所制成的顶部及/或反应室内侧壁。如在前面的一个实施例中所讨论者，暴露在反应副产物下之反应室B的内侧壁系由一高度平滑的表面所组成，例如LPTM合金。此外，某些实施例包含如前所讨论的通过控制该反应室侧壁的温度来最小化聚合物形成的装置。
为了令人满意地执行去光阻和终止层开放步骤，反应室B包含一高泵排量真空系统以及一偏压系统，其至少可以让该反应室维持在一200瓦特或更低的相对低的偏压功率下。在一实施例中，反应室B的等离子体产生系统包含一耦合至一线圈或顶部电极的单一来源射频电力产生器，以及一耦合至该台座的低偏压射频电力产生器。在一双镶嵌铜制程中，要蚀穿该硅氮化物或其它终止层而不导致对下方的铜层产生过量的溅镀，低偏压电力是需要的。在某些实施例中，反应室B系由一远距产生等离子体之远程电源来提供电力，例如一微波、环状或感应电源，然后将化学调整过的物种或自由基流入该基材蚀刻反应室中。反应室B也可以包含可以形成一原位等离子体的设备或一远距等离子体形成系统以在每一个去光阻及/或终止层蚀刻操作之后可以执行一等离子体干式净化步骤。
在一实施例中，反应室B可以是一MERIE反应室，例如关于反应室A所述。在一实施例中，反应室B之MERIE反应室和反应室A之MERIE反应室主要的差异是反应室A内侧壁的表面比反应室B内相同的表面还要粗糙。如前所述，在一实施例中，该反应室A之MERIE反应室的内侧壁可以被粗糙化至超过100Ra的程度以使集中聚合物副产物在该内侧壁上的效果更好，然而反应室B之MERIE反应室的内侧壁可以由一具有一32Ra或更少的表面粗糙度之相对平滑的材料来形成。在另一个反应室A和B都是MERIE反应室的实施例中，一个额外的差异是一侦测并测量等离子体放射以终止该介电层蚀刻步骤的光学侦测器被包含在反应室A中，但是在反应室B中并没有包含光学侦测器。
在另一个实施例中，反应室B并不包含一高功率射频偏压系统。此外，反应室B的某些实施例进一步通过包含一配气系统来防止聚合物形成在反应室侧壁上，其利用从该反应室底部或侧壁流动一清洁气体来建立一将微粒抽出该反应室并进入该排出气流中的气流。
III发明实例和实验结果
为了进一步说明本发明的概念，下面提出的是根据本发明之实施例的蚀刻制程的数个实例。下面提出的发明实例可以被用来在一由应用材料公司制造的eMAX反应室中成功地图案化一可用于具有0.18微米关键尺寸集成电路之镶嵌或双镶嵌结构，而不会有关键尺寸的损失并且不会有不利的效应，例如弯曲(bowing)或k值的改变。在这些实例中，蚀刻步骤90的制程系在一以沉积模式操作的eMAX反应室中执行，而步骤92和，若使用的话，步骤94的制程系在一以净化模式操作的eMAX反应室中执行。该以沉积模式运作的eMAX反应室包含一标准氧化铝反应室内衬(liner)，其具有120±20Ra的粗糙度，而以净化模式运作的eMAX反应室具有一涂覆有氧化铝的LP内衬，其如前所讨论般提供一高度平滑的表面(小于32Ra)。除了此主要差异之外，两个eMAX反应室实质上是相似的。
发明实例1
第一个实例特别适用于一单镶嵌金属1沟槽蚀刻制程。在某些应用中，在另外的、上覆的金属层上使用一双镶嵌方法之前为一金属1层形成这样一个单镶嵌结构是很普遍的。第6A图示出一欲在步骤90中被蚀刻的具有三层介电层堆栈202之基材200的例子。介电层堆栈202包含一形成在一无机的抗反射介电层(DARC)206上之有机的底部抗反射层(BARC)204，该抗反射介电层206系形成在一黑钻石TM层208上方。一深紫外线光阻材料2 10被形成在该介电层堆栈上方，并且一BloKTM层212将该介电层堆栈和下方的基材分开。
下面提出的表1示出用来蚀刻该介电层材料、去光阻和开放该阻障层(分别是步骤90、92和94)的基本步骤。如在表1中所示，步骤90包含两个分开的步骤：一第一主蚀刻步骤和一对于下方的BloKTM材料有高度选择性的第二过蚀刻步骤。
                      表1
                          发明实例1之制程条件
    参数             介电层蚀刻     去光阻     终止层开放
    气流     CF4 70-100sccmN2 0-100sccmAr 0-500sccm     C4F6 10-30sccmO2 10-30sccmAr 0-1000sccm     O2100-500sccm     CF4 5-30sccmN2 0-100sccm
    电源     300-1000瓦     1000-1800瓦     100-500瓦     100-400瓦
    压力     100-300毫托耳     40-100毫托耳     80-400毫托耳     20-60毫托耳
    磁场B     0-40高斯     40高斯     0高斯     0高斯
    阴极温度     15℃     15℃     15℃     15℃
    侧壁温度     15℃     15℃     15℃     15℃
发明人执行数个不同的测试以测定在该主介电层蚀刻步骤中改变特定制程条件及/或增加额外的前驱物气体至该蚀刻剂气体所产生的效应。通常，较高的射频电力会增加蚀刻速率并改善微负载(microloading)。但是也不利地影响光阻选择性、辉纹(striation)和微沟槽化(microtrenching)。增加氩气及/或一氧化碳会改善微沟槽化但降低蚀刻速率。较高的压力有降低微沟槽化并增加蚀刻速率的倾向，但也有弯曲该蚀刻轮廓的倾向。侧壁温度和后方氦气温度可以被最佳化以改善蚀刻均匀性。第7图系一显示出在上面的表1中提出的介电层蚀刻步骤之该主蚀刻部分的重要制程趋势的图表。此外，在该介电层蚀刻步骤的过蚀刻部分中利用氮气和一氧化碳来取代氧气和氩气就不会造成辉纹，因为此过蚀刻化学机制和该光阻之间的高度选择性，但是会导致蚀刻出的沟槽有一锥形的轮廓。
发明实例2
第二实施例特别适用于一介层洞蚀刻制程，例如用来蚀刻第6B图中所示的位于基材220内的介层洞222的制程。基材220包含一形成在一DARC层226上方的BARC层224，该DARC层226形成在一黑钻石TM228上方。层228被用来作为微沟槽和介层洞介电层两者。一深紫外光光阻材料230被形成在该介电层堆栈上方，并且一BloKTM层232将该介电层堆栈和下方的基材隔开。一中间终止层并没有被包含在该沟槽和介电层之间，因为该制程在较后面的步骤中依赖iRM来终止该沟槽蚀刻。
本实例利用一对于该光阻和底部BloKTM层有高选择性的三步骤蚀刻制程作为介电层蚀刻步骤90来蚀刻位于该基材220内的介层洞。在第一步骤中，利用一四氟化碳等离子体来蚀刻该BARC层；该主蚀刻步骤利用一三氟甲烷和氮气等离子体，而最后，过蚀刻步骤利用一六氟化四碳、氧气和一氧化碳等离子体。在实例2中使用的介电层蚀刻步骤90的进一步细节在下面的表2中提供。随后的去光阻步骤利用在实例1中所提到的方式执行。
                         表2
                  发明实例2之制程条件
    参数     BARC蚀刻   主蚀刻     过蚀刻
    气流     CF4 150sccm   CHF3 10-30sccm     C4F6 10-
    N2 10-30sccmAr 500-1200sccm     25sccmO2 10-35sccmCO 0-800sccm
    电源     700瓦     600-1500瓦     1000-1800瓦
    压力     100毫托耳     50-150毫托耳     20-80毫托耳
    磁场B     20高斯     0-50高斯     30高斯
    阴极温度     15℃     15℃     15℃
    侧壁温度     15℃     15℃     15℃
发明人也执行数个不同的测试以测定在实例2之主介电层蚀刻步骤中改变特定制程条件及/或增加额外的前驱物气体至该蚀刻剂气体所产生的效应。第8图系一显示出在上面的表2中提出的介电层蚀刻步骤之该主蚀刻部分的重要制程趋势的图表。
发明实例3
第三个实例特别适用于一双镶嵌沟槽蚀刻制程，例如用来蚀刻第6C图所示的基材240的制程。基材240包含一形成在一黑钻石TM层244上方的DARC层242。该黑钻石TM层244被用来作为沟槽和介层洞介电层两者，并且不包含一中间终止层。一深紫外光光阻材料246被形成在该介电层堆栈上方，并且一BloKTM层248将该介电层堆栈和下方的基材隔开。
在此实例中，一沟槽可以利用一两步骤蚀刻制程作为介电层蚀刻步骤90来在基材240中蚀刻，例如在下面的表3中所示。在该第一步骤中，利用一四氟化碳等离子体来蚀刻该DARC层，而该主沟槽蚀刻步骤利用一四氟化碳、氮气和氩气等离子体。随后的去光阻和终止层开放步骤92和94可以利用与在上面的表1中所示相同的参数。
           表3
    发明实例3的制程条件
    参数     介电层蚀刻
    气流     CF4 90sccm     CF4 30-100sccmN2 0-50sccmAr  0-500sccm
    电源     300瓦     300-1000瓦
    压力     100毫托耳     100-400毫托耳
    磁场B     0高斯     0-40高斯
    阴极温度     15℃     15℃
    侧壁温度     15℃     15℃
在该介电层蚀刻步骤中增加RF电力会增加蚀刻速率并改善微承载。但是也不利地影响光阻选择性、辉纹和微沟槽化。较高的压力有改善微沟槽化、蚀刻速率、角落琢面化(corner faceting)和光阻选择性的倾向，但也有弯曲蚀刻轮廓的倾向。高氩气流量改善微承载，但是没有氮气的存在通常会产生弯曲的沟槽轮廓并降低光阻选择性。但是高氩气及/或氮气流量会创造出更多的琢面。
比较测试
为了证实本发明的有效性，将根据本发明的三步骤蚀刻制程和根据先前已知的技术之在一单一反应室中执行的一整合的三步骤蚀刻制程做比较的测试也被执行。这些测试蚀刻位于一多层介电层堆栈内的一双镶嵌沟槽，例如在第6C图中所示，该多层介电层堆栈包含一形成在一黑钻石TM层上的DARC层，而该黑钻石TM层则形成在一BloKTM阻障层上方。
使用整合的反应室方法的这些测试使用一由应用材料公司所制造的具有一标准内衬之eMAX反应室。该反应室在步骤90期间以沉积模式运作，并且在步骤92和94期间以净化模式运作。在该整合的介电层蚀刻步骤和去光阻步骤中所使用的这些参数在下面的表4中提出。如在表4中可以清楚看到的，根据此先前已知的制程之介电层蚀刻步骤包含一两步骤蚀刻制程，其中该第一步骤蚀刻该DARC层而该第二步骤蚀刻该主要介电层。
                                表4
    参数     DARC蚀刻     主蚀刻     去光阻
    气流     CF4 90sccm     CF4 80sccmN2 20sccmAr  100sccm     O2 250sccm
    电源     300瓦     500瓦     200瓦
    压力     100毫托耳     200毫托耳     80毫托耳
    磁场B     0高斯     10高斯     0高斯
    阴极温度     15℃     15℃     15℃
    侧壁温度     15℃     15℃     15℃
    内部氦气区域     16托耳     10托耳     8托耳
    内部氦气区域     10托耳     10托耳     16托耳
当作为整合制程的一部份来执行时，表4中所示的该蚀刻步骤和去光阻制程产生出承受关键尺寸损失并且展现出弯曲征兆的沟槽。描绘如在SEM照片中所见的这些沟槽剖面的图示在第9A图中示出。这些沟槽在该基材的中心和边缘显现出相似的轮廓。此外在形成介层洞的区域中，该整合制程过蚀刻该介层洞，甚至蚀穿下方的BloKTM层。描绘如在SEM照片中所见的此过蚀刻制程剖面的图示在第9B图中示出。
相反地，根据本发明之一实施例，其中具有不同粗糙度内衬之分开的反应室被使用，所执行的测试产生出关键尺寸被精确维持的沟槽和在该终止层上终止的介层洞。在一基材上与第9A和9B图中所示的那些区域相似的区域上描绘的该制程的沟槽和介层洞区域的图标分别在第10A和10B图中示出。下方的表5提出用在此实验中的参数。如在表5中所示，蚀刻步骤90包含分开的DARC和主蚀刻步骤，和在该整合的反应室方法中一样。
                           表5
    参数     DARC蚀刻     主蚀刻     去光阻
    气流     CF4 90sccm     CF4 80sccmN2 20sccm     O2  250sccm
    Ar 100sccm
    电源     300瓦     500瓦     200瓦
    压力     100毫托耳     200毫托耳     80毫托耳
    磁场B     0高斯     10高斯     0高斯
    阴极温度     15℃     15℃     15℃
    侧壁温度     15℃     15℃     15℃
    内部氦气区域     16托耳     10托耳     8托耳
    内部氦气区域     10托耳     10托耳     16托耳
IV本发明之另外的实施例
在本发明之其它实施例中，额外的反应室被添加至一多反应室系统中以在该基材上沉积铜阻障层和种层之前先执行一接触净化步骤及/或光学量测在反应室A和B中蚀刻出的特征的关键尺寸(CD)。第11图示出这样一个进一步包含一反应室C和一反应室或工具D的系统98之一实施例。重要的是，基材可以通过一个或多个自动控制装置99在反应室A、B、C和D之间传送而不会被暴露在无尘室环境下。
在一实施例中，反应室C系一湿式净化反应室，其将基材暴露在例如EKT或水的溶剂之蒸气下，如熟知技艺者所知道的，以去除聚合物或其它堆积在该蚀刻结构内的残余物，如果有的话。反应室C包含一喷洒/蒸发喷嘴，其以一高蒸气压喷洒该溶剂，因此该溶剂在抵达该基材之后就挥发掉。该溶剂在该基材被安置在一旋转台座上时被喷洒在该基材上以得到横越整个基材表面上的均匀的涂层。该溶剂的蒸发是很重要的，因此当该基材利用该中央自动控制装置穿过该中央晶圆传送反应室被传送出反应室C时，液态溶剂不会从该基材上滴落而污染该晶圆传送区域。
在其它实施例中，反应室C是一等离子体反应室，其将该基材暴露在一蚀刻剂气体下，例如一原位干式净化制程。在又另外的实施例中，反应室C将该基材暴露在一具有气体的密度和液体的溶解度之超临界流体下。
在反应室C中从该沟槽内去除聚合物及/或其它残余物之后，该基材可以被传送至反应室或工具D中以测量蚀刻出的沟槽的关键尺寸。本发明的实施例在将基材传送进入反应室/工具D之前先在反应室C中执行残余物去除步骤，因为可能会在步骤94完成之后附着在该蚀刻的沟槽内的聚合物和其它材料会干扰在反应室/工具D中执行的任何关键尺寸测量。
在一实施例中，反应室/工具D系一由耐诺(Nanometrics)公司所制造的NanoSpec 9000CD。该NanoSpec 9000可以测量低于0.1微米的关键尺寸，包含测量沟槽顶部和底部的关键尺寸。其利用一提供高产量、低成本的执行关键尺寸测量的方法之衍射(diffracted)光特征技术。该NanoSpec 9000利用多个波长和一垂直的入射角度来实时执行其关键尺寸分析，通过参考先前测量的关键尺寸结果所建立的特定线-轮廓特征的数据库。其它实施例可以使用不同的工具来测量蚀刻出的沟槽的关键尺寸。
本发明的某些实施例在每一个于系统98中处理的晶圆上进行关键尺寸测量。其它实施例只在每X个晶圆中抽出一个来进行测量，其中X是一整数，其范围在，例如，从2至25之间。本发明的实施例利用在工具D中进行的该关键尺寸测量来提供对未来在反应室A和B中执行的介电层蚀刻程序的回馈。如果，例如，工具D侦测到关键尺寸不符合制造商对一特定基材的规格要求，一控制器可以停止该系统100，因此偏离出该规格范围外的原因可以被确定并调整。这可以避免对许多随后基材的错误处理，其也可能会有以在制造商规格外的关键尺寸蚀刻的沟槽而因此有无法接受的低良率。
由于已完整描述本发明的至少一个实施例，对熟知技艺者来说实施本发明之其它等效的或替代的方法是显而易见的。例如，虽然本发明主要是关于一先蚀刻介层洞(via-first)的双镶嵌蚀刻制程来描述，但是本发明可以被应用在任何蚀穿一主要介电层和一蚀刻终止层并需要去除一光阻层的介电层蚀刻制程上。此外，本发明可以应用在一先蚀刻沟槽(trench-first)、自我对准式(self-aligned)(例如，该中间终止层被图案化，因此该沟槽和介层洞的蚀刻可以同时进行)、双硬光罩和双层光阻双镶嵌蚀刻制程以及单镶嵌制程和非镶嵌制程。此外，虽然本发明的实例包含蚀刻一黑钻石TM碳氧化硅(SiOC)层，本发明可以应用在其它碳氧化硅层上，例如CoralTM薄膜和AuroraTM薄膜。这些等效方法和替代方法连同可以被了解的明显的改变和修饰都意欲被包含在本发明的范围内。

Claims (52)

1.一种在具有第一和第二反应室的多反应室基材制程系统中执行的整合蚀刻制程，该制程包含：
将基材传送到第一反应室中，其中基材由上至下形成有图案化的光阻光罩、介电层以及阻障层；
在第一反应室中蚀刻介电层以将图案转移至介电层内，其中蚀刻制程以一种可促进聚合物形成在第一反应室内表面上的模式来执行；
在真空状态下将基材从第一反应室传送至第二反应室；以及
在第二反应室中，去除光阻光罩然后在将基材暴露在环境中之前先行蚀刻阻障层，其中阻障层蚀刻制程在一种可以防止聚合物形成在第二反应室内表面上的模式来执行。
2.如权利要求1所述的制程，其中上述在第一反应室内进行的蚀刻步骤包含冷却第一反应室内表面至第一温度。
3.如权利要求2所述的制程，其中上述在第二反应室内进行的蚀刻步骤包含控制第二反应室内表面的温度至第二温度以使在该表面上形成的聚合物达到最少。
4.如权利要求3所述的制程，其中上述第一温度低于第二温度。
5.如权利要求1所述的制程，其中上述介电层若不是掺杂碳的二氧化硅玻璃层就是氟硅玻璃(FSG)层。
6.如权利要求5所述的制程，其中上述阻障层选自硅氮化物层或硅碳化物层。
7.如权利要求5所述的制程，其中上述介电层在第一反应室中利用从氟碳气体形成的等离子体来进行蚀刻。
8.如权利要求7所述的制程，其中上述氟碳气体包含六氟化四碳(C4F6)。
9.如权利要求8所述的制程，其中上述多反应室系统还包含第三反应室以及用来测量在第一和第二反应室中所蚀刻结构的关键尺寸(criticaldimension)的工具，其中该方法还包含：
在终止层在第二反应室中被蚀刻之后，将基材传送至第三反应室中以清洁所蚀刻的线路图案；以及
然后，将基材传送至工具以测量与蚀刻结构有关的关键尺寸；
其中基材在被传送进入第一反应室和被传送进入工具之间并没有被暴露在无尘室或其它环境下。
10.如权利要求1所述的制程，其中上述蚀刻介电层的步骤包含将层暴露在从含有六氟化四碳的蚀刻剂气体所形成的等离子体中。
11.如权利要求10所述的制程，其中上述阻障层为硅碳化物层。
12.一种在具有第一和第二反应室的多反应室基材制程系统中执行的整合蚀刻制程，该制程包含：
将基材传送到第一反应室中，其中基材由上至下形成有根据图案而被图案化的光阻光罩、介电层以及阻障层，其中第一反应室的内表面具有第一表面粗糙度；
在第一反应室中蚀刻介电层以将图案转移至介电层内，其中蚀刻制程以一种可以促进聚合物形成在第一反应室内表面上的模式来执行；
在真空状态下将基材从第一反应室传送至第二反应室，其中第二反应室的内表面具有小于第一表面粗糙度的第二表面粗糙度；以及
在第二反应室中，去除光阻光罩然后在将基材暴露在环境中之前先行蚀刻阻障层，其中阻障层蚀刻制程在一种可以防止聚合物形成在第二反应室内表面上的模式来执行。
13.如权利要求12所述的制程，其中上述介电层若不是掺杂碳的二氧化硅玻璃层就是氟硅玻璃(FSG)层。
14.如权利要求13所述的制程，其中上述阻障层选自硅氮化物层或硅碳化物层。
15.如权利要求13所述的制程，其中上述介电层在第一反应室中利用从一氟碳气体形成的等离子体来进行蚀刻。
16.如权利要求12所述的制程，其中上述第一反应室内表面的粗糙度介于约100和200Ra之间。
17.如权利要求12所述的制程，其中上述第一反应室内表面的加工的铝表面是被粗糙化。
18.如权利要求16所述的制程，其中上述第一反应室内表面的粗糙度介于100和140Ra之间。
19.如权利要求18所述的制程，其中上述第一反应室内表面含有氧化铝涂层。
20.如权利要求12所述的制程，其中上述第二反应室内表面的粗糙度小于32Ra。
21.如权利要求12所述的制程，其中上述多反应室系统还包含第三反应室以及用来测量在第一和第二反应室中所蚀刻结构的关键尺寸(criticaldimension)的工具，其中该方法还包含：
在终止层在第二反应室中被蚀刻之后，将基材传送至第三反应室中以清洁所蚀刻的线路图案；以及
然后，将基材传送至工具以测量与蚀刻结构有关的关键尺寸；
其中基材在被传送进入第一反应室和被传送进入工具之间并没有被暴露在无尘室或其它环境下。
22.如权利要求12所述的制程，其中上述蚀刻介电层的步骤包含将该层暴露在从含有六氟化四碳的蚀刻剂气体所形成的等离子体中。
23.如权利要求22所述的制程，其中上述阻障层为硅碳化物层。
24.如权利要求12所述的制程，其中上述图案为线路图。
25.一种在具有第一和第二反应室的多反应室基材制程系统中执行的整合沟槽蚀刻制程，该制程包含：
将基材传送到第一反应室中，其中基材由上至下形成有图案化的光阻光罩、二氧化硅玻璃介电层以及阻障层，其中光阻光罩根据线路图来图案化并且其中第一反应室的内表面具有至少100Ra的表面粗糙度；
在第一反应室中蚀刻介电层以将线路图转移至介电层内，其中蚀刻制程以一种可以促进聚合物形成在第一反应室的粗糙化内表面上的模式来执行；
在真空状态下将基材从第一反应室传送至第二反应室，其中第二反应室的内表面具有小于第一反应室内表面粗糙度的粗糙度；以及
在第二反应室中，去除光阻光罩然后在将基材暴露在环境中之前先行蚀刻阻障层，其中阻障层蚀刻制程在一种可以防止聚合物形成在第二反应室内表面上的模式来执行。
26.如权利要求20所述的制程，其中上述在第一反应室内的蚀刻步骤包含冷却第一反应室的内表面。
27.如权利要求21所述的制程，其中上述在第二反应室内的蚀刻步骤包含控制第二反应室内表面的温度以最小化聚合物在该表面上的形成。
28.如权利要求25所述的制程，其中上述第二反应室内表面的粗糙度小于32Ra。
29.如权利要求25所述的制程，其中上述第二反应室内表面的粗糙度介于20Ra和32Ra之间。
30.如权利要求28所述的制程，其中上述介电层若不是掺杂碳的二氧化硅玻璃层就是氟硅玻璃(FSG)层。
31.如权利要求30所述的制程，其中上述阻障层选自硅氮化物层或硅碳化物层。
32.如权利要求30所述的制程，其中上述第一反应室内表面的粗糙度介于100和140Ra之间。
33.一种在具有第一和第二反应室的多反应室基材制程系统中执行的整合镶嵌沟槽蚀刻制程，该制程包含：
将基材传送到第一反应室中，其中基材由上至下形成有图案化的光阻光罩、掺杂碳的二氧化硅玻璃介电层以及阻障层，其中光阻光罩根据线路图来图案化，并且其中有累积聚合物倾向的第一反应室的内表面具有至少100Ra的表面粗糙度；
在第一反应室中蚀刻介电层以将线路图转移至介电层内，其中蚀刻制程以一种可以促进聚合物形成在第一反应室内表面上的模式来执行，并且其中蚀刻制程利用由光学感应器在蚀刻制程期间侦测到的干涉讯号来判定终点；
在真空状态下将基材从第一反应室传送至第二反应室，其中有累积聚合物倾向的第二反应室的内表面具有小于第一反应室内表面的粗糙度的粗糙度；以及
在第二反应室中，去除光阻光罩然后在将基材暴露在环境中之前先行蚀刻阻障层，其中阻障层蚀刻制程在一种可以防止聚合物形成在第二反应室内表面上的模式来执行。
34.如权利要求33所述的制程，其中上述第二反应室内表面的粗糙度小于32Ra。
35.如权利要求34所述的制程，其中上述第一反应室内表面的粗糙度介于约100和200Ra之间。
36.如权利要求34所述的制程，其中上述第一反应室内表面的粗糙度介于100和140Ra之间。
37.如权利要求34所述的制程，其中上述第一和第二反应室的内表面皆是形成在铝质侧壁上的氧化铝内衬(liner)。
38.如权利要求33所述的制程，其中上述终止层为二氧化硅碳化物层，并且蚀刻该介电层的步骤在蚀刻步骤的最后部分将介电层暴露在由含有六氟化四碳的蚀刻剂气体所形成的等离子体中。
39.一种在具有第一和第二反应室的多反应室基材制程系统中执行的整合蚀刻制程，该制程包含：
将基材传送到第一反应室中，其中基材由上至下形成有图案化的光阻光罩、介电层以及阻障层于其上；
在第一反应室中蚀刻介电层以将图案转移至介电层内，其中在蚀刻制程期间，第一反应室的内表面被冷却至第一温度以促进聚合物在第一反应室内表面上形成；
在真空状态下将基材从第一反应室传送至第二反应室；以及
在第二反应室中，去除光阻光罩然后在将基材暴露在环境中之前先行蚀刻阻障层，其中在阻障层蚀刻期间，第二反应室内侧壁的温度被控制在第二温度下以防止聚合物在第二反应室内表面上形成。
40.如权利要求39所述的制程，其中上述第一温度低于第二温度。
41.如权利要求40所述的制程，其中上述第一和第二反应室的第一和第二内表面都是反应室侧壁的内表面。
42.如权利要求41所述的制程，其中上述第一温度低于第二温度。
43.如权利要求42所述的制程，其中上述介电层若不是掺杂碳的二氧化硅玻璃层就是氟硅玻璃(FSG)层。
44.如权利要求42所述的制程，其中上述阻障层选自硅氮化物层或硅碳化物层。
45.如权利要求44所述的制程，其中上述介电层在第一反应室中利用从氟碳气体形成的等离子体来进行蚀刻。
46.如权利要求45所述的制程，其中上述氟碳气体包含六氟化四碳。
47.一种多反应室基材制程系统，包含：
第一等离子体蚀刻反应室，具有至少部分界定出第一反应室的等离子体制程区域的内侧壁，其中该内侧壁包含具有第一表面粗糙度的表面；
第二等离子体蚀刻反应室，具有至少部分界定出第二反应室的等离子体制程区域的内侧壁，其中该内侧壁包含具有比第一表面粗糙度小的第二表面粗糙度的表面；
基材传送反应室，与第一和第二等离子体蚀刻反应室耦合；以及
基材处理构件，位于基材传送反应室内，基材处理构件适于将基材传送进和出第一和第二等离子体蚀刻反应室。
48.如权利要求47所述的多反应室基材制程系统，其中上述第一内侧壁的表面为一氧化铝反应室内衬，并且其中第二内侧壁的表面也是一氧化铝反应室内衬。
49.如权利要求47所述的多反应室基材制程系统，其中上述第二表面粗糙度小于32Ra。
50.如权利要求47所述的多反应室基材制程系统，其中上述第一表面粗糙度介于约100和200Ra之间。
51.如权利要求47所述的多反应室基材制程系统，其中上述第一表面粗糙度介于100和140Ra之间。
52.如权利要求47所述的多反应室基材制程系统，其中上述第二表面粗糙度小于32Ra，并且其中第一表面粗糙度介于100和140Ra之间。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315156A (zh) * 2010-07-08 2012-01-11 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102087958B (zh) * 2009-12-03 2012-10-17 无锡华润上华半导体有限公司 反应室内副产物的处理方法
CN102810472A (zh) * 2011-05-31 2012-12-05 南亚科技股份有限公司 降低凹槽侧壁上的条痕的方法
CN104766797A (zh) * 2014-01-07 2015-07-08 北大方正集团有限公司 一种铝刻蚀方法

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274292B1 (en) 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US7804115B2 (en) 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6268282B1 (en) * 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US7067414B1 (en) * 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6440860B1 (en) * 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
US6993738B2 (en) * 2002-06-18 2006-01-31 Ip-First, Llc Method for allocating spare cells in auto-place-route blocks
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
JP4223348B2 (ja) * 2003-07-31 2009-02-12 Ｔｄｋ株式会社 磁気記録媒体の製造方法及び製造装置
US7256134B2 (en) * 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
KR100606532B1 (ko) * 2003-08-02 2006-07-31 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20060034012A1 (en) * 2003-08-29 2006-02-16 Lam Terence T Self-aligned coil process in magnetic recording heads
JP4729884B2 (ja) * 2003-09-08 2011-07-20 東京エレクトロン株式会社 プラズマエッチング方法
US7135410B2 (en) * 2003-09-26 2006-11-14 Lam Research Corporation Etch with ramping
US7094705B2 (en) * 2004-01-20 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-step plasma treatment method to improve CU interconnect electrical performance
JP2005277375A (ja) * 2004-02-27 2005-10-06 Nec Electronics Corp 半導体装置の製造方法
US6960535B1 (en) * 2004-05-14 2005-11-01 Sharp Kabushiki Kaisha Dual damascene etching process
TWI256083B (en) * 2004-06-02 2006-06-01 Lam Res Co Ltd Seasoning method for etch chamber
KR20050122427A (ko) * 2004-06-24 2005-12-29 동부아남반도체 주식회사 반도체 장치의 금속 배선 형성 방법
JP2006012332A (ja) * 2004-06-28 2006-01-12 Tdk Corp ドライエッチング方法、磁気記録媒体の製造方法及び磁気記録媒体
US7186650B1 (en) * 2004-08-02 2007-03-06 Advanced Micro Devices, Inc. Control of bottom dimension of tapered contact via variation(s) of etch process
US7192880B2 (en) * 2004-09-28 2007-03-20 Texas Instruments Incorporated Method for line etch roughness (LER) reduction for low-k interconnect damascene trench etching
US7352064B2 (en) * 2004-11-04 2008-04-01 International Business Machines Corporation Multiple layer resist scheme implementing etch recipe particular to each layer
US20060118519A1 (en) * 2004-12-03 2006-06-08 Applied Materials Inc. Dielectric etch method with high source and low bombardment plasma providing high etch rates
DE102004063264B4 (de) * 2004-12-29 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden elektrischer Verbindungen in einer Halbleiterstruktur
US8546264B2 (en) * 2005-06-02 2013-10-01 The Regents Of The University Of California Etching radical controlled gas chopped deep reactive ion etching
JP4705816B2 (ja) 2005-07-27 2011-06-22 株式会社日立ハイテクノロジーズ プラズマ処理装置
US20070045230A1 (en) * 2005-08-30 2007-03-01 Micron Technology, Inc. Methods for independently controlling one or more etching parameters in the manufacture of microfeature devices
US7704887B2 (en) * 2005-11-22 2010-04-27 Applied Materials, Inc. Remote plasma pre-clean with low hydrogen pressure
US7560387B2 (en) * 2006-01-25 2009-07-14 International Business Machines Corporation Opening hard mask and SOI substrate in single process chamber
US20070224827A1 (en) * 2006-03-22 2007-09-27 Ying Xiao Methods for etching a bottom anti-reflective coating layer in dual damascene application
KR100875653B1 (ko) * 2006-06-30 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US20080057725A1 (en) * 2006-08-30 2008-03-06 Sang-Il Hwang Method of manufacturing semiconductor device
KR100954116B1 (ko) 2006-11-06 2010-04-23 주식회사 하이닉스반도체 반도체 소자의 리세스패턴 형성방법
JP5103006B2 (ja) * 2006-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100847007B1 (ko) * 2007-05-31 2008-07-17 세메스 주식회사 플라즈마를 이용한 기판 처리 장치 및 방법
US7935640B2 (en) * 2007-08-10 2011-05-03 Tokyo Electron Limited Method for forming a damascene structure
US7947609B2 (en) * 2007-08-10 2011-05-24 Tokyo Electron Limited Method for etching low-k material using an oxide hard mask
US8080473B2 (en) * 2007-08-29 2011-12-20 Tokyo Electron Limited Method for metallizing a pattern in a dielectric film
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
KR101378469B1 (ko) 2008-05-07 2014-03-28 삼성전자주식회사 콘택 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US8084339B2 (en) * 2009-06-12 2011-12-27 Novellus Systems, Inc. Remote plasma processing of interface surfaces
US20100317198A1 (en) * 2009-06-12 2010-12-16 Novellus Systems, Inc. Remote plasma processing of interface surfaces
CN102044471B (zh) * 2009-10-09 2015-04-29 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US8721798B2 (en) 2010-04-30 2014-05-13 Applied Materials, Inc. Methods for processing substrates in process systems having shared resources
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
JP5296025B2 (ja) * 2010-08-27 2013-09-25 株式会社東芝 半導体装置の製造方法及び製造装置
US9034199B2 (en) 2012-02-21 2015-05-19 Applied Materials, Inc. Ceramic article with reduced surface defect density and process for producing a ceramic article
US9212099B2 (en) 2012-02-22 2015-12-15 Applied Materials, Inc. Heat treated ceramic substrate having ceramic coating and heat treatment for coated ceramics
US8932959B2 (en) * 2012-12-19 2015-01-13 Applied Materials, Inc. Method and system for etching plural layers on a workpiece including a lower layer containing an advanced memory material
US8668835B1 (en) 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack
US8906810B2 (en) 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
US9850568B2 (en) 2013-06-20 2017-12-26 Applied Materials, Inc. Plasma erosion resistant rare-earth oxide based thin film coatings
US9711334B2 (en) 2013-07-19 2017-07-18 Applied Materials, Inc. Ion assisted deposition for rare-earth oxide based thin film coatings on process rings
US9583369B2 (en) 2013-07-20 2017-02-28 Applied Materials, Inc. Ion assisted deposition for rare-earth oxide based coatings on lids and nozzles
US9725799B2 (en) 2013-12-06 2017-08-08 Applied Materials, Inc. Ion beam sputtering with ion assisted deposition for coatings on chamber components
US9869013B2 (en) 2014-04-25 2018-01-16 Applied Materials, Inc. Ion assisted deposition top coat of rare-earth oxide
US9976211B2 (en) 2014-04-25 2018-05-22 Applied Materials, Inc. Plasma erosion resistant thin film coating for high temperature application
US10730798B2 (en) 2014-05-07 2020-08-04 Applied Materials, Inc. Slurry plasma spray of plasma resistant ceramic coating
US10196728B2 (en) 2014-05-16 2019-02-05 Applied Materials, Inc. Plasma spray coating design using phase and stress control
KR101745686B1 (ko) * 2014-07-10 2017-06-12 도쿄엘렉트론가부시키가이샤 기판의 고정밀 에칭을 위한 방법
US9460898B2 (en) 2014-08-08 2016-10-04 Applied Materials, Inc. Plasma generation chamber with smooth plasma resistant coating
CN113382551A (zh) * 2015-05-06 2021-09-10 哈钦森技术股份有限公司 用于硬盘驱动器的挠曲部的等离子体处理
US9484202B1 (en) * 2015-06-03 2016-11-01 Applied Materials, Inc. Apparatus and methods for spacer deposition and selective removal in an advanced patterning process
JP2017059750A (ja) * 2015-09-18 2017-03-23 東京エレクトロン株式会社 被処理体を処理する方法
TWI640837B (zh) * 2015-12-18 2018-11-11 日商東京威力科創股份有限公司 使用光學投影之基板調整系統及方法
CN107887323B (zh) 2016-09-30 2020-06-05 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
CN108231659B (zh) 2016-12-15 2020-07-07 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
JP6869024B2 (ja) 2016-12-20 2021-05-12 東京エレクトロン株式会社 パーティクル除去方法及び基板処理方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4842683A (en) * 1986-12-19 1989-06-27 Applied Materials, Inc. Magnetic field-enhanced plasma etch reactor
JP3412173B2 (ja) * 1991-10-21 2003-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US5534108A (en) * 1993-05-28 1996-07-09 Applied Materials, Inc. Method and apparatus for altering magnetic coil current to produce etch uniformity in a magnetic field-enhanced plasma reactor
EP0648861A1 (en) * 1993-10-15 1995-04-19 Applied Materials, Inc. Semiconductor processing apparatus
JP3094816B2 (ja) 1994-10-25 2000-10-03 信越半導体株式会社 薄膜の成長方法
US5674321A (en) * 1995-04-28 1997-10-07 Applied Materials, Inc. Method and apparatus for producing plasma uniformity in a magnetic field-enhanced plasma reactor
US5665203A (en) * 1995-04-28 1997-09-09 International Business Machines Corporation Silicon etching method
US5785875A (en) * 1996-02-13 1998-07-28 Micron Technology, Inc. Photoresist removal process using heated solvent vapor
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US6176667B1 (en) * 1996-04-30 2001-01-23 Applied Materials, Inc. Multideck wafer processing system
US5970373A (en) * 1996-05-10 1999-10-19 Sharp Laboratories Of America, Inc. Method for preventing oxidation in the formation of a via in an integrated circuit
US5855681A (en) * 1996-11-18 1999-01-05 Applied Materials, Inc. Ultra high throughput wafer vacuum processing system
US5945354A (en) * 1997-02-03 1999-08-31 Motorola, Inc. Method for reducing particles deposited onto a semiconductor wafer during plasma processing
US5980768A (en) * 1997-03-07 1999-11-09 Lam Research Corp. Methods and apparatus for removing photoresist mask defects in a plasma reactor
US5811357A (en) * 1997-03-26 1998-09-22 International Business Machines Corporation Process of etching an oxide layer
US5902704A (en) * 1997-07-02 1999-05-11 Lsi Logic Corporation Process for forming photoresist mask over integrated circuit structures with critical dimension control
US6069091A (en) * 1997-12-29 2000-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ sequential silicon containing hard mask layer/silicon layer plasma etch method
KR100262506B1 (ko) * 1998-03-04 2000-09-01 김규현 반도체 소자의 제조 방법
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
WO2000026954A1 (en) 1998-10-30 2000-05-11 Applied Materials, Inc. Method of reducing stop layer loss in a photoresist stripping process using hydrogen as a fluorine scavenger
US6254689B1 (en) * 1999-03-09 2001-07-03 Lucent Technologies Inc. System and method for flash photolysis cleaning of a semiconductor processing chamber
EP1049133A3 (en) 1999-04-30 2001-05-16 Applied Materials, Inc. Enhancing adhesion of deposits on exposed surfaces in process chamber
US6500357B1 (en) * 1999-12-28 2002-12-31 Applied Materials Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6383931B1 (en) * 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102087958B (zh) * 2009-12-03 2012-10-17 无锡华润上华半导体有限公司 反应室内副产物的处理方法
CN102315156A (zh) * 2010-07-08 2012-01-11 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102810472A (zh) * 2011-05-31 2012-12-05 南亚科技股份有限公司 降低凹槽侧壁上的条痕的方法
CN104766797A (zh) * 2014-01-07 2015-07-08 北大方正集团有限公司 一种铝刻蚀方法

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