CN1643863A - 用于电磁耦合总线系统的基于码元的信令 - Google Patents

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Abstract

本发明提供了一种用于在多站总线系统中支持高数字带宽的机制。该系统的第一设备在一个码元中编码多个比特并且将已编码的码元驱动到多站总线上去。多个接收设备通过电磁耦合器连接到所述总线上。接收设备通过电磁耦合器对已编码的码元进行采样并且从采样的码元中恢复已编码的比特。

Description

用于电磁耦合总线系统的基于码元的信令
相关专利申请
本专利申请是在1999年5月25日提交的题为“高速数字分布式系统(High-Speed Digital Distribution System)”且申请号为09/318,287的美国专利申请的一部分的延续。
技术领域
本发明涉及到用于传输数字数据的机制，特别涉及用于在电磁耦合总线系统中传输数字数据的机制。
背景技术
诸如计算机的数字电子系统必须以越来越高的速率在其组件设备之间移动数据，从而充分利用这些组件设备所运行于的更高速度。例如，计算机可能包括一个或多个运行于吉赫兹或更高频率的处理器。这些处理器的数据吞吐量大大超过传统系统的数据传送带宽。通过对数据进行智能缓存，将频繁使用的数据保持在处理器芯片上，使这个矛盾稍微得到缓解。但是，即使最好的缓存结构也可能使处理器得不到充分的利用。相似的问题也在数字系统中出现，例如在通信网络、路由器、底板、I/O总线、便携式设备接口等等中，在这些数字系统中，数据必须在运行于更高频率的设备间传送。
通信信道的数字带宽(BW)可以表示为：
                BW＝FsNs
这里，Fs为码元在信道上传送的频率而Ns为每个时钟周期每个码元传送的比特数目(“码元密度”)。信道指通信的基本单元，例如单端信令中的电路板迹线或差分信令中的两条互补迹线。对于一个典型的基于总线的系统，Fs大约为200MHz，Ns为1，并且总线宽度(信道数目)为32，这提供低于一吉字节每秒的总线数据速率。
传统的用于改善BW的策略集中于增加参数Fs和Ns中的一个或两个。但是，这些参数不能无限地增加。例如，总线迹线用作信号波长可与总线尺寸相比的频率上的传输线。在此高频状况下，总线的电特性必须被小心地管理。这在包括三个或更多个通过平行短线电连接到每条总线迹线的设备的标准多站总线系统中特别明显。这些连接可在迹线阻抗中产生非连续性，这些非连续性使高频信号分散。分散的和非分散的信号之间的干扰显著地降低了信号的可靠性。产生的噪声可以通过系统组件的小心阻抗匹配得到减小。但是，阻抗匹配需要使用精确组件，这增加了这些系统的成本。除了阻抗非连续性以外，增加电容也可以使到总线迹线的连接影响系统性能。电容可以降低信号传播速度并降低迹线阻抗，而这又需要更大的驱动器电路并且增加功率消耗。
基于RAMBUSTM DRAM(RDRAM)技术的计算机系统提供了另外一种用于高速信令的方法。对于这些系统，设备装置在子卡上，这些设备通过昂贵的、紧密匹配的连接器与总线串行连接。阻抗匹配系列连接消除了平行短线的阻抗非连续性，但是信号路径必须横越每个子卡，从而增加了信号路径的长度。此外，不同子卡组件必须相互阻抗匹配，并与连接器阻抗匹配，并且所有与总线的某些部分接触的这些组件的寄生电容还影响到信号的传播速度、阻抗、驱动器大小和功率耗散。这些影响一起严重限制了能够置于总线上的组件的数目(或者总线容量)。
解决传统总线系统的频率限制的另一个策略是用总线迹线和设备之间的非直接(例如电磁)耦合替换直接电连接。例如，专利号为5,638,402的美国专利公开了使用电磁耦合器的系统。电磁耦合器对迹线阻抗的影响强烈依赖于在其耦合组件之间传输的信号能量的百分率，也就是其耦合系数。具有大耦合系数和/或长度的耦合器将它采样的信号能量的大百分率传输给其相关设备。大能量传输能够降低迹线阻抗的与标准直接电连接同样多的连续性。它们也可以快速地削弱信号能量，并且在多站总线上，距离信号源远的设备只能获得很少的信号能量。另一方面，太小的耦合系数和太短的长度将导致设备处较低的信噪比。此外，耦合系数对耦合组件的相对位置非常敏感。相对位置的变更可能根据距离是减小或增加，来相应地增加总线迹线上的噪声或减小与非比例的噪声相关的传输信号。
实际的BW限制也通过BW参数之间的交互产生，特别是在高频时。例如，与高频信令相关的更大的自感应噪声限制了信号解析的可靠性。这限制了使用更高码元密度的可能性。
调制技术已经应用到一些数字系统中从而在每个发送码元中编码多个比特，因而增加了Ns。这些技术的使用在很大程度上限制于点到点通信系统，特别是在高信令频率时。因为已编码的码元有更高的数据密度，它们只能在相对低的噪声环境中被可靠地解析。传输线效应限制了在高频通信中使用调制，特别是在多站环境中。例如，基于RDRAM的系统可以使用4个电压电平(称为QRSL)来将Ns增加到2。更积极的调制(幅度调制或其它方式)被噪声环境排除在外。
本发明寻求解决与数字电子系统中的数据通信相关的这些和其它问题。
附图说明
本发明可以通过参照后面附图理解，在附图中相同的元件用相同数字指示。这些附图被提供用来图示本发明的选择实施例并且不是用于限制本发明的范围。
图1是传统的使用电磁耦合器的多站总线系统的框图。
图2A是根据本发明的电磁耦合多站总线系统的框图。
图2B是表示图2A的电磁耦合总线系统的一个实施例的电特性的框图。
图3A-3E表示图2A和图2B的电磁耦合器的实施例以及这些耦合器在多站总线系统中的应用。
图4是通过适合于本发明使用的各种调制技术来表示多个数据比特的码元的图示。
图5A和图5B是适合本发明使用的接口的实施例的框图。
图6是通过幅度、脉冲宽度以及相位调制对比特进行编码和解码的收发机模块的一个实施例的框图。
图7A-7D是图6发射机的一个实施例的不同组件的电路图。
图8A-8E表示总线系统200的一个实施例中数据发射的不同阶段时的信号。
图9A-9E是适合本发明使用的接收机的一个实施例的不同组件的电路图。
图10是表示适合本发明使用的校准电路的框图。
图11是总线系统200的通信信道的实施例的频率响应曲线。
具体实施方式
下面的讨论阐明了多个具体细节从而提供对本发明的完整理解。然而，利用这个公开文本，本领域的普通技术人员将理解本发明可以不需要这些具体细节而被实施。此外，各种公知方法、过程、组件和电路没有具体描述是为了集中于本发明的特征。
通过对用于传输数据的频率和编码机制提供更多的控制，本发明支持高带宽通信。根据本发明的系统包括诸如总线的数据信道，该数据信道具有用于在其上耦合的设备间传输信号的基本上统一的电特性。该统一的电特性由这样一种电磁耦合方案支持，该方案允许在不显著增加可归因于传输线影响的噪声的情况下使用更高频率的信令。该方案使用平衡的电磁耦合器从而在通信信道和设备之间提供可靠的信号传输并且没有显著影响该通信信道的阻抗。产生的更清洁的噪声环境允许在选择表示数据的编码方案时具有更大的灵活性。
对于本发明的一个实施例，平衡的电磁耦合器包括被电介质分离开并具有特定范围内的耦合系数的第一和第二耦合器组件。耦合器组件中的至少一个具有能够降低耦合系数对耦合组件的相对位置变化的敏感度的几何形状。耦合器的长度可以被选择从而在不限制系统带宽的情况下提供充足的信号能量传输。
对于本发明的另一个实施例，设备使用选定的调制方案通过电磁耦合器与多站总线相互传送数据。电磁耦合器允许设备在总线上抽取较小部分的信号能量，这降低了设备对总线电特性的影响。采用的调制方案被选择用来平衡码元密度和对电磁耦合设备提供的阻抗环境中的码元间和码元内干扰的敏感度。
图1是表示多站总线系统100电特性的框图。系统100包括总线110以便在不同设备120(1)-120(n)(统称为“设备120”)间传送数据。设备120(1)电耦合到总线110，而设备120(2)-120(n)分别通过相关电磁耦合器160(1)-160(n-1)耦合到总线110。在后面的讨论中，电耦合指总线110和设备120(1)之间的相对低阻抗的能够传送低至零频率(DC)信号的电路径。图1还显示了当设备120在分离的子卡上时的寄生现象130，寄生现象130可能与设备120或连接器的封装相关。
对于多站总线系统，多个电磁耦合器160引入沿总线110的阻抗非连续性，它使阻抗匹配更困难。从阻抗非连续性反射的信号干扰其它信号(码元间或者码元内干扰)。由耦合器160产生的噪声环境和寄生现象130(当存在时)限制了可以用在系统100上的信令频率和码元密度。
类似于系统100的电磁耦合总线在专利号为5,638,402、3,516,065和3,619,504的美国专利中公开了。402号专利公开了具有平行平面形状(“平行耦合部分”)和约为.3的“后向串音系数”(Kb)的电磁耦合器160。Kb表示由原色信号在耦合器160上引起的反向传播信号的相对幅度。值为.3的Kb意味着在总线110上有强烈的信号分散以及每个耦合器上巨大的信号能量损耗。它还向设备120的接收机强加较大的动态范围需求。即使是值约为.2的Kb也表示总线110上有显著的信号削弱和噪声问题。
除了它们的强度外，平行平面耦合器160的耦合系数还对耦合器组件(162和164)的水平(x，y)和垂直(z)对齐中的变动非常敏感。一个解决方案是将电磁耦合器160的两边都嵌入到电路板中，并且具有充分保证耦合系数落入目标范围的精度。这个精度增加了系统100的成本。而且如寄生现象130所表示，它需要连接器来接纳子卡。
如果平行平面耦合器160实现在差分信令方案中，它还对噪声问题敏感，这里互补信号被驱动到总线迹线对上。对于这些系统，一对耦合器160传送互补信号给设备120中的差分接收机。平行平面耦合器160对其组件位置变动的敏感性增加了耦合器对具有失配耦合系数的可能性。这导致差分噪声的产生，它破坏了差分信令的益处。此外，除非耦合器在空间上分离足够远(增加为支持它们所需的电路板区域)，互补信号能交叉耦合，从而导致信噪比损耗。
图2A是表示根据本发明的系统200的一个实施例的框图。系统200可以是计算机系统，但是利用本公开文本，数字通信领域技术人员将认识到本发明的效益可以实现在任何需要高带宽数据传送的系统。
对于系统200，设备220(1)-220(m)(统称为“设备220”)通过总线210通信。出于这个目的，设备220(1)-220(m)分别包括接口230(1)-230(m)以便将信号传送给总线210或者从总线210接收信号。接口230(2)-230(m)与总线210分别通过相关的电磁耦合器240(1)-240(m-1)(统称为“电磁耦合器240”)通信。电磁耦合器240被平衡以限制设备220对总线210电特性的影响，同时在设备220和总线210之间提供可靠的信号传输。例如，电磁耦合器240的耦合系数被选择用来在总线210和设备220之间传送充足的信号能量，以便保持信号到噪声的余量(margin)，同时限制总线210上的信号反射和总线210上太快的信号能量衰减(信号能量的放出)。平衡的电磁耦合器240通常使用范围在.1到.4的耦合系数，例如Kb＝.05到.2。可以选择电磁耦合器240的几何形状来保持这些选中的耦合系数，使其不受总线和设备端耦合组件242和244各自的相对位置变动的影响(图2B)。
电磁耦合器传送的能量和使用电磁耦合器的系统支持的最大有效信令频率依赖于耦合器长度。此外，更长的耦合器占用更多的空间并需要更高的系统成本。
耦合器240传送的信号能量与感应信号波形的平方在其持续时间上的积分成比例。感应信号波形由Kb、总线迹线上的信号波形的幅度和耦合器的长度决定。对于给定的Kb值，耦合器越长，它传送抽样信号能量越多。此外，如果码元在总线210上以充分高的频率被驱动，该码元周期可以比感应波形持续时间短。在这环境下，耦合器240可以混合两个或更多码元的能量，也就是码元干扰，并且此干扰降低了信噪比。由于这些原因，耦合器240的长度应该足够长从而提供足够的信号能量给该设备而不产生码元间干扰或者过多的沿总线210的能量放出。
图2B是系统200的电特性的示意表示。信号在设备(例如设备220(2))和总线210之间通过电磁耦合器240(1)电磁传送。在后面的讨论中，电磁耦合指通过与信号相关的电场和磁场的信号能量传送。电磁耦合包括与信号电场相关的电容组件以及和信号磁场相关的电感组件。例如，Kb与电感耦合系数(KL)电容耦合系数(KC)如下式相关：
                 Kb＝.25(KL+KC)
这里，KL是耦合器组件之间的每单位长度互感与耦合器组件的自感的几何平均之比，而KC是耦合器组件之间的每单位长度的互电容与耦合器组件的每单位长度的自电容的几何平均之比。
电容和电感对传过耦合器240的能量的贡献的影响随信号频率变化。通常，电感组件的相对贡献随着信号频率的升高变得更显著。例如，显著的电感组件的存在可以用于在更高频率给信号提供定向。此外，电磁耦合器240具有分布式设备而不是集总式设备的性质。当信号波长变得可与耦合器240的物理尺寸相比时，耦合器240的电容和电感方面的分布式特性在更高频率时变得更为显著。
具有适当选择的耦合系数的电磁耦合器240的使用相对于在依赖于电连接或者不平衡耦合器的系统中使用的耦合器显著降低了系统200的阻抗非连续性。此外，向电磁耦合器240提供对于设备和总线端组件242和244的各自位置的变动相对不敏感的几何形状，这样就允许平衡耦合系数保持不变而不需要昂贵和精确的制造。总线210更均衡的阻抗提供用来在其中传送数据的更清洁的信号环境。根据本发明用来编码数据的调制方案既反映了总线210的更清洁的噪声环境，还反映了耦合器240对其传送波形的影响。
对于本发明的一个实施例，电磁耦合器240在总线210上将约5-10％的信号幅度传送给其相应的设备220。对于特定的耦合器形状和长度(Kb＝.13，L＝1cm)，这相当于少于1％的信号能量。总线210上信号能量相对小的衰减限制了多个设备220对总线210的阻抗的影响。这个受限的信号衰减的一个副作用是电磁耦合器240的设备端242上的信号波形(“传送波形”)是总线210上发送能量的小百分率。既然耦合系数是对称的，那么就有相似衰减在反向发生，从设备端242到总线210。这信号衰减的重要性取决于系统200中的噪声类型。
比例噪声是与信号能量成比例的噪声。与传送波形相关的比例噪声以与传送波形自己相同的程度衰减。比例噪声源包括没有被电磁耦合器240消除的信号反射。非比例噪声包括外部耦合噪声、热噪声，以及类似物。如果非比例噪声没有被解决，由电磁耦合器240产生的信号衰减可能影响系统200的性能。用于解决系统200中的非比例噪声的策略包括选择健壮的码元调制方案和使用差分信令。对于系统200的一个实施例，接口230在将传送波形解调以恢复传送数据之前将它放大。
电磁耦合器240的另一个副作用是传送波形相对于总线210上的信号改变。通常，传送过电磁耦合器240的信号是差分的。例如，电磁耦合器240的总线端244上的正信号脉冲260在电磁耦合器240的设备端242上变为正/负向脉冲270。系统200中采用的调制方案被选择从而在不降低通信信道可靠性的情况下容纳幅度衰减和与电磁耦合器240相关的信号差分。例如，尽管有非比例噪声源，信号衰减可以限制可用幅度调制电压电平的数目。如果需要用电平信令替换转变信令或除转变信令外还需要电平信令，差分就可能需要使用积分电路来恢复电平信令的DC电压。并且，在系统200中使用上升时间调制(下面将描述)使信号波形的二阶导数得到测量。
对于本发明的一个实施例，多站总线系统200是计算机系统而设备220对应于各种系统组件，例如处理器、存储器模块、系统逻辑以及类似物。本发明的实施例包括最多支持17个能传送信号频率为400MHz数据的设备220的50厘米长的总线210。通过采用提供每码元4比特码元密度的调制方案，系统200的这个实施例提供每信道每秒1.6吉比特的数字带宽。总线210的相对清洁的噪声环境实现的更高的信号频率和更高的码元密度可以用于提供更大的数字带宽。例如，如果使用适当的材料，多站总线系统中可以采用约1GHz的信令频率。
图11显示了描述材料和电封装领域现有技术的电磁耦合总线系统210的带宽的曲线系列。不同的曲线表示目标范围内不同数目的耦合器和不同的耦合系数。其形状是具有标为1101的通带的带通滤波器。频率下界通过耦合器240的频率响应来设置，而上界取决于印刷电路板材料损耗和封装寄生电感和电容。注意，对于1cm长的耦合器，长度感应带宽极限在约5GHz发生，但是，对于更长的耦合器，它会在更低的频率上发生，例如，对于4cm长的耦合器，它在1.25GHz时发生。因此，材料和寄生现象限制了提高码元频率Fs的能力。例如，普通的PC板电介质材料FR4严重衰减了3GHz以上的频率。为了增加在这些限制下的数字带宽，必须使用本发明中描述的调制技术来增加Ns。当材料特性得到改善时，例如用聚四氟乙烯替换FR4时，本发明可以在Fs、Ns或者二者的某些组合中进行缩放，从而如总线系统210的通带1101被加宽一样提供更高的数字带宽。
设备220和总线210之间的电磁耦合的一个优点是可以比直接耦合系统中或者比需要对耦合器组件精确定位的电磁耦合系统中更容易地向/从系统200增加和拆除设备220。例如，使用了电磁耦合器240就不需要建立或者断开到例如32比特总线的32根迹线的电连接。因为这一点，以及对静电放电保护和信号完整性的好处，本发明的电磁耦合特征对诸如热交换等应用具有重要的优点。
对于本发明的一个实施例，电磁耦合器240具有使得它们的耦合系数对设备端组件242和总线端组件244的相对位置不太敏感的几何形状。这些几何形状允许平衡耦合器240将它们的耦合系数保持在选定的范围内，而不用管设备端和总线端组件242和244各自的水平或者垂直间距的变动。
图3A表示具有提供设备220和总线210之间相对稳定耦合的几何形状的平衡电磁耦合器240的一个实施例300。相对于图2B(其中一部分在图3A中再现)中指示的坐标而言，耦合器300是在z轴负方向的示图。对于这个方向，总线端组件320看来在电磁耦合器300的设备端组件330的上面。总线和设备端组件320、330的几何形状允许通过耦合器300的传送的能量的量对总线和设备端组件320、330的相对对齐相对不敏感。
对于耦合器300，总线端组件320在其端点定义的纵向(沿y轴)波动从而形成之字形式样。总线端组件320的这个公开实施例包括4个从纵向在x轴上正向和负向交替的偏移(excursion)。从纵向偏移的这个公开数目、大小和角度被提供用来概括地图示几何形状。它们的值可以为适应特定实施例的限制而变化。设备端组件330有与总线端组件320互补的相似之字形式样。
重复的交叉形成了耦合器300的平行平面区域340(1)-340(4)(统称为“平行平面区域340”)和边缘区域(fringe region)350(1)-350(3)(统称为“边缘区域350”)。平行平面和边缘区域340和350分别给耦合器300的耦合系数提供不同的贡献，这减轻了组件320和330的相对对齐变动所产生的影响。例如，如果组件320和330从它们在x，y平面中的基准位置稍微偏移，平面区域340的大小没有显著变化，而当组件320和330从它们在x，y平面中的基准位置偏移，边缘区域350的大小发生变化，使相邻区域的变化大致互相补偿。对于耦合器300的一个实施例，其中S为.125cm，δ＝35°，而W为5mil，当组件320和330在x和/或y轴方向从它们正常对齐位置偏移±8mil时，Kc仅仅变化±2％。
组件320和330之间的垂直距离变化的影响在耦合器300中减小了。平行平面区域340中的耦合随距离(z)作反向变化，而边缘区域350中的变化随距离变化更慢。净效应是降低了对耦合器300在z轴方向上变化的敏感度。在对耦合器几何形状的这个选择下，耦合器距离(z)±30％的变化导致电容性耦合系数以低于±15％变化。这与基于平行平面的耦合器几何形状相比是良好的，后者在相同范围的导体距离上显示出+40％/-30％的变化。
对于耦合器300的这个公开实施例，组件320和330具有圆角从而为沿任何一个组件传送的信号提供相对统一的阻抗环境。出于相似的原因，组件320和330具有相对统一的交叉部分。总言之，耦合器300在设备220和总线210之间提供了健壮的信号传送，而没有在任何一个环境中引入显著的阻抗变化。
图3B表示了平衡电磁耦合器240的另一个实施例304。对于这个公开实施例，一个组件324保留了类似于上面描述的组件320的波形或者之字形形状，而第二组件334具有基本为直线的几何形状。组件334可以构成耦合器304的总线端或者设备端组件，而组件324构成相反端。耦合器304包括平行平面区域344和边缘区域354，但是后者比耦合器300中的边缘区域350小。因此，耦合器304对组件324和334的相对位置变化可能比耦合器300更敏感。
图3C表示平衡电磁耦合器240的另一个实施例308。对于这个实施例，一个组件328比第二组件338窄，以便提供平行平面区域348和边缘区域358这两者。
图3D图示了包含耦合器300的多站总线系统360的一部分。总线迹线380包括沿其长度间隔排列的多个总线端组件320。相应的设备370通过它们相关的设备端组件330被耦合到总线迹线380。组件320和330循环显示以便指明其几何形状。耦合器300的实施例可以在组件320和330之间包括选定的电介质材料从而可以方便定位或者调整耦合系数。
图3E图示了将设备370耦合到总线迹线380的一个机制。对于这个公开的实施例，总线迹线380(包括耦合器300的总线端组件320)被装配在电路板384上。总线迹线380的一端被连接到设备220(1)。设备370被装配在弯曲电路386并且连接到设备端组件330，设备端组件330只有一部分在图3E中可见。设备端组件330沿着弯曲电路386的表面延续，当弯曲电路386压在电路板384(如箭头指示)上时，弯曲电路386对着总线端组件320。插口388只有部分在图3E中可见，它被提供用来将弯曲电路386固定在适当位置。
弯曲电路386的柔软特性允许它在被压到电路板384上时可以弯曲。对于一个实施例，设备端组件330在弯曲电路386上相对平坦的部分，这相对平坦的部分是在把弯曲电路386压到电路板384上时形成的。当设备端组件330和总线端组件320完全插入时，在耦合器300上沿着z轴负向向下看时，设备端组件330和总线端组件320如图3A一样对齐。可能还提供隔片来保持总线端组件和设备端组件320和330各自之间的距离，或者组件320和330中的一个或两个都可涂上绝缘材料，这就允许它们被压到一起而不产生短路。将设备端组件330耦合到设备370的迹线随着弯曲电路386弯曲，从而在设备端组件330和设备370之间不需要连接器。
弯曲电路386可以包括例如一层或更多层诸如环氧电介质材料、聚酰亚胺(例如，Kapton by E.I.du Pont de Nemours of Wilmington，Delaware)或者聚对苯二甲酸乙二醇酯(PET)等的柔软和/或弹性材料。对于一个实施例，设备端组件330可以被柔软/弹性材料层夹在中间，从而提供用于形成耦合器300的弹性和绝缘隔离。这个公开的机制仅仅是可以用于将设备370耦合到总线迹线380的许多方式中的一种。例如，柔软材料和刚性材料的各种组合、子卡以及这些机制的变型也可以被采用。
根据本发明实现的多站总线系统提供的更清洁的噪声环境允许在比传统的多站总线系统更高的频率上可靠地传送信号。然而，仅仅由更高信令频率提供的带宽增益是有限的。例如，当信号频率升高时，能在传送信道中分散信号的不规则范围减小了。此外，不能完全消除或者屏蔽的寄生电容和电感降低了传送速度、衰减了信号幅度并在高频产生电路谐振。而且，诸如集肤效应和介电损失等的材料属性可能限制高频传播。由于电磁耦合器240的信号衰减也可能影响带宽。例如，放大传送信号从而补偿衰减可能限制信号传送的频率。
如上所述，信道的数字带宽通过BW＝Fs Ns给出，其中Fs为码元频率而Ns为每个码元传送比特的数目(“码元密度”)。对于本发明的一个实施例，多种调制方案被用来在给定的码元周期(1/Fs)上增加Ns。对于给定的Fs，更大的Ns提供了BW全面的提高，该BW避免了与对高频信令的单独依赖性相关的限制。选定的调制方案可以与高频信令结合以提供BW的显著增加。
在后面的讨论中，多种时域调制方案被用于示例。本发明的益处并不局限于这些公开的调制方案。诸如形状调制(在脉冲中改变边沿的数目)等的其它时域调制方案、诸如频率调制、相位调制和扩展频谱等的窄带和宽带频域调制方案或者时域与频域调制方案的结合(脉冲与高频正弦波叠加)也适合于本发明使用。
图4图示了说明Fs、Ns以及多种可用于将多个数据比特编码为一个码元的调制方案之间的相互影响的信号410。信号410包括在码元周期(Fs-1)上传送的已调制码元420。为了示例，相位调制、脉宽调制、上升时间调制和幅度调制方案在码元420中显示为对数据的5个比特(Ns＝5)编码。为了增加特定系统的带宽，本发明可以单独实现这些调制方案和其它调制方案，也可以实现它们的组合。通过考虑比特间隔(见下面)、噪声源、考虑中的每种调制方案中适用的电路限制和给定频率下可用的码元周期，调制方案可以被选定。
在后面的讨论中，“脉冲”指具有上升沿和下降沿的信号波形。对于基于脉冲的信令，信息可以在例如边沿位置、边沿形状(斜坡)以及边沿对之间的信号幅度上被编码。但是本发明不局限于基于脉冲的信令。诸如基于边沿的信令和多种幅度、相位或者频率调制周期波形等其它信号波形也可以实现。后面的讨论集中在基于脉冲的信令调制方案上来说明本发明的各个方面，但是这些方案不是实施本发明所必须的。类似于下面对基于脉冲的信令的那些讨论的考虑可以用于其它信号波形以选择适当的调制方案。
对于信号410，第一比特的值(0或1)可以通过码元周期(相位调制或PM)中码元420的前沿位置出现在哪里(p0或p1)来指示。第二和第三比特的值通过脉冲包含4个可能宽度(w0，w1，w2，w3)中的哪一个来指示(脉冲宽度调制或PWM)。第四种比特的值通过下降沿有大斜坡(rt0)还是有小斜坡(rt1)来指示(上升时间调制或RTM)，而第五比特值通过脉冲幅度为正还是负(a0，a1)来指示(幅度调制或AM)。黑体线表示码元420的实际状态，虚线表示对于描述的编码方案的其它可能状态。码元周期中指示的选通脉冲用来提供上升和下降沿位置可能与之比较的基准时间。上述调制方案编码的比特数目仅仅用于示例。此外，RTM可以用于码元420的上升和/或下降沿，而AM可以在码元420的大小和/或符号上编码比特。
PM、PWM和RTM是时域调制方案的实例。每种时域调制方案在一个或多个事件(例如上升沿或者其后跟着下降沿的上升沿)在码元周期中发生的时间对一个或多个比特编码。也就是说，不同的比特状态通过码元周期中不同的事件时间或者事件时间之间的差值来表示。与每个时域调制方案相关的比特间隔表示用来可靠区分方案中的不同比特状态的必要最小时间。为特定系统选定的调制方案和选定调制方案表示的比特的数目部分取决于备选调制方案的比特间隔和可用于容纳它们的时间(即码元周期)。
在图4中，t1表示相位调制方案中用来区分p0和p1所必须的最小时间。持续时间t1的一个比特间隔在码元周期中被分配从而允许脉冲沿可靠地分配到p0或p1。t1值取决于能干扰相位测量的噪声和电路限制。例如，如果选通脉冲由时钟脉冲提供，时钟颤动可能使选通脉冲位置(时间)不确定，这增加了可靠区分p0和p1所必须的最小间隔。在下面更详细地讨论了多种电路限制和解决方案。
同样地，持续时间t3的一个比特间隔在码元周期中分配，从而允许两种状态(rt0，rt1)被可靠地区分。t3的大小取决于与上升时间测量相关的噪声和电路限制。例如，通过穿过耦合器240，上升时间被区分。因此，t3必须足够长，从而能够允许二阶导数的测量。
持续时间t2的三个比特间隔在码元周期中分配，从而允许四种状态(w0，w1，w2，w3)被可靠地区分。t2的大小取决于与脉冲宽度测量相关的噪声和电路限制。如果脉冲宽度相对于时钟选通脉冲确定，涉及时钟颤动的考虑就可以应用。如果脉冲宽度相对于例如脉冲前沿确定，可以考虑诸如在前沿和后沿测量之间的电源电压的变化等。
通常，在具有比特间隔ti的时域调制方案(i)中编码n个比特值的所需时间为(2n-1)*ti。如果因为噪声或电路原因而使不统一的比特间隔更好，则分配给调制方案的总时间为它所有的比特间隔之和。当多个时域调制方案被采用时，码元周期应该足够长，从而能够容纳∑(2n(i)-1*ti，加任何附加的定时富余。这里，求和在所有的时域调制方案中使用。在上述实例中，码元周期应该能容纳t1+t3+3t2，再加任何其它的富余或定时。这些可能包括通过信道带宽和残留噪声及类似物来指示的最小脉冲宽度。
使用多种编码方案降低了对码元时间的限制。例如，只使用脉宽调制对5个比特编码需要至少31*t2。如果t2足够大，使用单一编码方案可能需要比不采用单一编码方案时所必需的更大的符号周期(更低的码元频率)。
最小分辨时间也可以与幅度调制相关。幅度调制不像时域调制方案，它通过与边沿位置基本正交的脉冲属性编码数据。因此，它不必直接加到码元周期所容纳的总比特间隔。例如，幅度调制使用电压电平的符号或大小来编码数据。
但是不同的调制方案并不完全正交。在上述实例中，两种幅度状态(正和负)编码一个比特，与这个间隔相关的最小时间可以通过例如检测器电路对振幅为A的电压的响应时间来确定。脉冲宽度应该至少足够长，从而能够判决A的符号。同样地，以上升时间状态rt1和宽度状态w3为特征的码元可能干扰下一个以相位状态p0为特征的码元。因此，当选择要用于本发明的调制方案时，需要考虑噪声和电路限制(在比特间隔中部分概括)、调制方案的相对独立性以及其它多种因素。
图5A是适合于给设备220(2)-220(m)处理多比特码元的接口230的实施例500的框图。例如，接口500可以用来将例如来自设备220(2)的出站比特编码为在总线210上传送的相应码元，并且将在总线210上接收到的码元解码为设备220(2)要使用的进站比特。
接口230的公开实施例包括收发机510和校准电路520。在图5A中显示的还有电磁耦合器240的设备端组件242，它提供传送波形给收发机510。例如，传送波形可以是发送脉冲420经电磁耦合器240产生的差分波形。设备端组件242被提供给接口230在其上进行通信的每个信道，例如总线迹线。图中指示的第二设备端组件242’用于采用差分信令的情况。
收发机510包括接收机530和发射机540。接收机530恢复在电磁耦合器240的设备端组件242上的传送波形中被编码的比特，并且将恢复的比特提供给与接口230相关的设备。接收机530的实施例可以包括放大器来补偿通过电磁耦合器240时的信号能量衰减。发射机540将相关设备提供的数据比特编码为码元，并且将码元驱动到电磁耦合器240的设备端组件242上去。
校准电路520管理可能影响收发机510性能的各种参数。对于接口230的一个实施例，校准电路520可以用于响应于过程、温度、电压及类似现象的变化调整终端电阻、放大器增益或者收发机510中的信号延迟。
图5B是适合为直接连接到通信信道的设备处理已编码码元的接口230的实施例504的框图。例如，在系统200(图2)中，设备220(1)可以表示直接连接到存储器总线(210)的计算机系统的系统逻辑电路或芯片组，而设备220(2)-220(m)可以表示计算机系统的存储器模块。相应地，DC连接506被提供给接口504在其上进行通信的每条信道或迹线。图中指示的第二DC连接506’(每信道)用于采用差分信令的情况。接口504可以包括时钟同步电路560用于计及从不同设备220(2)-220(m)转发的信号和本地时钟中的定时差异。
图6是表示收发机510的实施例600的功能块级框图，该接收机510适合于处理其中数据比特使用相位、脉宽和幅度调制进行编码并且选通脉冲由时钟信号提供的波形。收发机600支持如数据缓冲602和604所指示的差分信令，并且收发机通过控制信号608从例如校准电路520接收校准控制信号。
对于收发机510的公开实施例，发射机540包括相位调制器640、脉宽调制器630、幅度调制器620和输出缓冲器610。输出缓冲器610分别提供反相的或非反相的输出给缓冲602和604，从而支持差分信令。时钟信号被提供给相位调制器640从而使收发机510与系统时钟同步。调制器620、630和640的公开配置仅仅提供用作示例。相应的调制方案可以按不同的顺序使用，或者两个或更多方案并行使用。
接收机530的公开实施例包括放大器650、幅度解调器660、相位解调器670和脉宽解调器680。解调器660、670和680的顺序提供出来作为示例，而不是实现本发明所必需的。例如，各种解调器可以在信号上并行运行或者按不同于图中指示的顺序运行。
设备690(a)和690(b)(统称为“设备690”)充当芯片上的终端阻抗，在本发明的一个实施例中，当接口230正在接收时，该终端阻抗是激活的。设备690的效用在碰到例如过程、温度和电压变化时可能由校准电路520进行帮助。对于收发机600，设备690显示为N设备，但是可以通过多个N和/或P型设备串行或并行来提供期望的功能。校准电路520提供的控制可以是数字或模拟形式，并且可能通过输出使能来调节。
图7A是发射机540以及其组件调制器620、630和640的一个实施例的电路图。在图中显示的还有适合产生选通脉冲信号的选通脉冲发射机790，该选通脉冲信号可以通过总线210传送。对于系统200的一个实施例，提供了两个独立的选通脉冲。一个选通脉冲被提供用于从设备220(1)回到设备220(2)-220(m)的通信，另一个选通脉冲被提供用于从设备220(2)-220(m)到设备220(1)的反向通信。
发射机540的公开实施例调制时钟信号(CLK_PULSE)，从而对每个码元周期4个出站比特进行编码。一个比特按码元的相位编码(相位比特)，两个比特按照码元的宽度编码(宽度比特)，一个比特按码元的幅度编码(幅度比特)。发射机540可以用来产生每个码元周期的差分码元脉冲，并且选通脉冲发射机790可以用来产生每个码元周期的差分时钟脉冲。
相位调制器640包括MUX 710和延时模块(DM)712。MUX 710通过DM 712接收CLK_PULSE的延时版本以及从输入704接收CLK_PULSE的未延时版本。MUX 710的控制输入响应相位比特的值从而传送延时的或未延时的CLK_PULSE的第一边沿。通常，编码p相位比特的相位调制器640可以选择经过不同延迟的2p个版本的CLK_PULSE中的一个。对于这个公开实施例，相位调制器640的输出指示码元420的前沿，并且用作宽度调制器630产生后沿的定时基准。延时匹配模块(DMB)714被提供用来补偿宽度调制器630中的电路延时(诸如MUX 720的延时等)，该电路延时可能对码元420的宽度有不利的影响。DMB 714的输出是起动信号(START)，它被提供给幅度调制器620作附加处理。
宽度调制器630包括DM 722、724、726、728和MUX 720从而产生相对于第一边沿延迟了宽度比特指示的量的第二边沿。延迟的第二边沿形成停止信号(_STOP)，该停止信号被输入幅度调制器620作附加处理。对于发射机540的公开实施例，用于控制MUX 720的输入的两个比特为第二边沿选择4个不同延时中的一个，第二边沿在MUX 720的输出端提供。MUX 720的输入a、b、c和d在输入信号(即第一边沿)分别通过DM 722、724、726和728后对它进行抽样。例如，如果宽度比特指示输入c，MUX 720输出的第二边沿通过DM 722加DM 724加DM 726相对于第一边沿被延时。
幅度调制器620使用START和_STOP来产生具有由相位、宽度和幅度比特分别指示的第一边沿、宽度和极性的码元脉冲，并且对于给定的码元周期，该码元脉冲提供给发送机540。幅度调制器620包括转换器740(a)和740(b)，它们分别根据幅度比特的状态将START发送到边沿到脉冲产生器(EPG)730(a)和730(b)。例如，转换器740可以是与门。_STOP被提供给EPG 730(a)和730(b)(统称为EPG 730)的第二输入。当接收到START时，EPG 730开始码元脉冲，当接收到_STOP时，它终止码元脉冲。根据哪一个EPG 730被激活，正向或负向脉冲通过差分输出缓冲器610被提供给发射机540的输出端。
选通脉冲发射机790包括DM 750和匹配逻辑块780。DM 750延时CLK_PULSE以便提供适合解析码元420的数据相位选择p0和p1的选通脉冲信号。对于选通脉冲发射机790的一个实施例，DM 750将选通脉冲均匀地安置在由p0和p1表示的相位比特状态(图4)之间。例如，该选通脉冲可以被接收机530用来通过判决数据前沿在选通脉冲之前还是之后到达来解调相位。因此，选通脉冲发射机790的DM 750对应于数据发射机540的相位调制器640。在DM 750固定了其相对位置以后，匹配逻辑块780重复发射机540的余下电路从而保持选通脉冲的定时与数据一致。
通常，在物理布局层次上，DM 750和匹配逻辑块780对选通脉冲重复发射机540对数据信号的操作。因此，此延时匹配对于过程、温度和电压等的变化来说是健壮的。此外，从发射机540的输出端经过电路板迹线、电磁耦合器240、耦合器240另一端的电路板迹线而到达接收设备530的输入端的剩下通信信道可以在数据和选通脉冲之间延时中匹配，从而可以保持选定的相对定时。然而，延时的匹配是一个描述用于示例目的的实施例，而不是实施这个发明所必需的。例如，如果电路和剩余信道并没有保持数据到选通脉冲延时的匹配，接收机可以对选通脉冲的相对定时进行校准，或者甚至是通过从正确编码的数据恢复定时来对选通脉冲的缺乏进行补偿。
图7B是适合本发明使用的可编程延时模块(DM)770的一个实施例的示意图。例如，一个或更多个DM 770可以用作发射机540的公开实施例中的DM 712、722、724、726、728和750中任何一个，从而在START和_STOP中引入可编程的延时。DM 770包括分别通过第一和第二晶体管组774(a)、774(b)和776(a)、776(b)耦合到基准电压V1和V2的反相器772(a)和772(b)。基准电压V1和V2在有些实施例中可以是数字电源电压。编程信号p1-pj和n1-nk被分别加到晶体管组774(a)、774(b)和776(a)、776(b)，这些编程信号改变反相器772(a)和722(b)所见的电导，并因此改变它们的速度。如下面更详细的讨论，校准电路520可以用于给反相器772(a)和772(b)选择编程信号p1-pj和n1-nk。
图7C是适合本发明使用的EPG 730的一个实施例的示意图。EPG730的公开实施例包括晶体管732、734、736以及反相器738。N型晶体管734的门电极由START驱动。START的正向边沿指示码元脉冲的开始。P和N型晶体管732和736的门电极分别由_STOP驱动，对于图7A中的EPG 730(a)和730(b)来说，该_STOP是延时的和反相的START复制。_STOP的负向边沿指示码元脉冲的结束。当_STOP为高电平时，晶体管732断开而晶体管736导通。START上的正向边沿导通晶体管734，将节点N拉为低电平并且在EPG 730的输出端产生码元脉冲的前沿。随后_STOP的负向边沿断开晶体管736并导通晶体管732，将节点N拉为高电平并终止码元脉冲。
对于给定的码元脉冲，START可以在相应的_STOP被宣称之前或者之后被解除宣称(负向边沿)。例如，发射机540的公开实施例与CLK_PULSE保持定时，并且可以通过采用窄的CLK_PULSE获得更高的码元密度。START和_STOP的宽度因此是CLK_PULSE宽度的函数，同时START和_STOP之间的距离是宽度比特的函数。START的结束和_STOP的开始的不同可能的相对到达可能对宽度比特调制码元420有不利的影响。特别地，晶体管734可以在_STOP的负向边沿终止码元脉冲时导通或者断开。节点N因而既可以通过晶体管734暴露于节点P处的寄生电容，或不暴露。这个可变性可能通过EPG 730以非期望方式影响码元后沿的延时。
图7D是包括附加EPG 730(c)的发射机540的替换实施例。EPG730(c)对START重新整型以便保证避免上述可变性的稳定的定时。即，更改过的START被加宽，以使它经常在_STOP开始后结束。这个可以通过产生一个新的START完成，新START的开始由原START指示，但是其结束是由_STOP的开始而不是由CLK_PULSE的宽度指示。还应该注意，在图7D中的替换实施例中，通过延时匹配块714和EPG 730(c)的延时总和必须和宽度调制器630中的非期望延时匹配。
对于系统200的一个实施例，图8A到8E分别显示了CLK_PULSE、START、STOP、SYMBOL和TR_SYMBOL。这里，TR_SYMBOL表示传送通过电磁耦合器240后的SYMBOL的形状。TR_SYMBOL相对SYMBOL更小的幅度由图8D和图8E的波形之间的刻度变化大概地指示。TR_SYMBOL表示被接口230解码的信号，从而可以提取出给设备220作进一步处理的数据比特。每个SYMBOL编码的4个出站比特在相应的SYMBOL下面以(p，w1，w2，a)的顺序指示。
图9A是表示适合本发明使用的接收机530的一个实施例的示意图。接收机530的这个公开实施例处理差分数据信号。图9A还显示了适合处理差分选通脉冲信号的选通脉冲接收机902。选通脉冲接收机902可以如上面描述地为接收机530提供延时匹配。例如，接收机530和选通脉冲接收机902可以与上面讨论的发射机540和选通脉冲发射机790的实施例一起在系统200中使用。
接收机530的这个公开实施例包括对单端放大器920(a)和920(b)的差分，单端放大器920(a)和920(b)补偿与电磁耦合器240相关的能量衰减。响应传送信号(图8E中的TR_SYMBOL)上的正或负脉冲以及其互补，例如响应输入端602和604的信号，放大器920(a)和920(b)产生数字脉冲。放大器920除了放大以外，它还使用正确的定时信号对它们的输出进行闭锁，从而为后续数字电路提供充足的脉冲宽度。
匹配选通脉冲接收机902同样地放大伴随的差分选通脉冲信号。对于这个公开实施例，接收到的选通脉冲被用于解码数据码元420中的相位信息。选通脉冲接收机902包括对单端放大器920(c)和920(d)以及匹配电路904的差分。匹配电路904重复接收机530中许多余下电路，从而为数据和选通脉冲信号匹配延时，这类似于发射机540和选通脉冲发射机790的匹配。选通脉冲接收机902的一个实施例包括相应于相位解调器670和宽度解调器680但有较小的修改的电路。例如，选通脉冲缓冲器990为了分配给多个接收机530而缓冲接收到的选通脉冲，多达例如总线210中信道的数目个。选通脉冲缓冲器990可以很大，这个取决于它驱动的接收机的数目。数据缓冲器980相应于选通脉冲缓冲器990。为了节省面积，数据缓冲器980不必是选通脉冲缓冲器990的精确复制品。延时也可以这样来匹配，即通过使数据缓冲器980及其负载相对于它们在选通脉冲接收机902中相应的部分按比例缩小。
统一_或门(UOR)940(a)组合放大器920(a)和920(b)的输出来恢复TR_SYMBOL的第一边沿。名字统一_或表示对于两个输入通过门940的传播延时是统一的。UOR 940的一个实施例在图9C中显示。同样地，统一_与门(UAND)930恢复TR_SYMBOL的第二边沿。UAND 930的一个实施例在图9B中显示。
相位解调器670的这个公开实施例包括判优器(arbiter)950(b)(统称为“判优器950”)和数据缓冲器980。判优器950(b)分别比较UOR 940(a)从传送码元恢复的第一边沿与来自UOR 940(b)恢复的选通脉冲的相应边沿，并且根据恢复的码元第一边沿在选通脉冲的第一边沿前面还是后面设置相位比特。判优器950的实施例在图9D中显示。如果输入956在输入958之前升为高电平，输出952升为高电平。如果输入958在输入956之前升为高电平，输出954升为高电平。
图9E是表示放大器920的一个实施例的电路图。放大器920的这个实施例包括复位均衡设备922、增益控制设备924和充电前闭锁928。复位设备922加快了检测到脉冲以后复位放大器920的速度，从而为下一个码元周期做好准备。增益控制设备924补偿过程、电压、温度或类似变化时的放大器920的增益。控制信号926可以由校准电路520提供。更一般地，设备924可以是多个串行或并行连接的设备，并且信号926可以是校准电路520产生的几个比特。充电前闭锁928为了后续电路的方便而将接收到的脉冲重新整形。产生的输出脉冲宽度由定时信号_RST判决。对于放大器920的一个实施例，_RST和其它在接收机530中使用的定时信号一起由DM 916(图9A)产生。因为加电顺序或噪声，充电前闭锁928和信号_RST可能处于不一致的状态。附加的电路可能用来检测和纠正这样的事件。
幅度解调器660的这个公开实施例包括从放大器920(a)和920(b)接收放大传送信号的判优器950(a)。判优器950(a)根据放大器920(a)和920(b)输出中哪一个先出现脉冲来设置幅度比特。
宽度解调器680的这个公开实施例包括延时模块(DM)910、912、914、判优器950(c)、950(d)、950(e)以及解码逻辑电路960。恢复的第一码元边沿发送通过DM910、912和914从而产生一系列边沿信号，这些边沿信号具有的延时重复与不同码元宽度相关的延时。对于本发明的一个实施例，DM 910、912和914可以实现为可编程延时模块(图7B)。判优器950(c)、950(d)和950(e)确定对于产生的边沿信号的第二边沿的(临时)位置。解码逻辑电路960将这个位置映射为一对宽度比特。
闭锁970(a)、970(b)、970(c)和970(d)分别在其输入端接收第一和第二宽度比特、相位比特和幅度比特，并且当收到时钟信号时将提取出的(入站)比特传送给它们的输出端。对于接收机530的这个公开实施例，通过从通过DM 916的额外延时的宽度解调器680的延时链抽样信号来为闭锁提供时钟。该闭锁同步解调的比特和伴随的选通脉冲定时。此外，设备220可能还需要数据与本地时钟的同步，例如图5B中的时钟同步电路560。利用本公开文本，本领域中的技术人员将理解这也可以通过许多不同方式来完成。
接口230的实施例中的各种组件包括许多可能为了补偿过程、电压、温度及类似变化而作调整的电路元件。例如，补偿可能要调整可编程延时模块(DM 770)提供的延时、放大器(放大器920)提供的增益、或者终端阻抗(设备组690(a)和690(b))。
图10显示了校准电路520的实施例。校准的目的是使用反馈来测量和补偿各种过程、温度、电压及类似现象。图10中显示的校准电路520的这个实施例是延迟锁定环路(DLL)。时钟信号(CLK_PULSE)被串连的DM 1000(1)-1000(m)延时。DM的数目是这样选定的，它使得延时的总和能被设置成匹配一个CLK_PULSE周期。判优器950被用来检测通过DM 1000的延时总和什么时候低于、等于或大于一个时钟周期。DLL通过延时控制设置控制1010循环直到延时总和与一个时钟周期匹配。建立的控制设置反映了过程、温度、电压等对DM 1000延时的影响。当环境(温度、电压等)改变了或者根据其它策略的任何变化，校准电路520可以连续、周期地运行。
相同的校准控制设置可以分配给整个接口230中使用的DM，例如DM 712、DM 910等。接口230中DM的期望延时可以通过给每个这样的DM选择多个可编程延时模块770来实现，其中每个DM的可编程延时模块数目与所有DM 1000中包括的延时模块770的总数之比等于期望延时与时钟周期之比。例如，如果在DM 1000的总数中总共有20个延时模块770，通过为接口230中使用的任何特定DM使用2个延时模块770，就可以选择十分之一时钟周期的延时。此外，通过将额外的小负载插入到组成DM的选定延时模块770的输出，也可以为任何特定DM选择额外部分延时。
面对易变的环境，校准电路520获得的校准信息也可以用来控制其它的电路参数。这些参数可以包括终端设备690的阻抗和放大器920的增益。这可以通过使延时控制设置中包含的信息与过程、温度、电压和相似环境对其它电路参数的影响相关联来实现。
因此公开了用于在多站总线系统中提供高带宽通信的一种机制。这公开的系统采用电磁耦合器来传送数据到多站总线或者从多站总线接收数据。电磁耦合器对总线的电特性施加较小的微扰，减小了与高频相关的噪声和传输线效应。更清洁的噪声环境允许在多站总线系统中的高信令频率上采用各种调制方案。
这个公开的实施例被提供用来示例本发明的各种特性。基于总线的系统设计领域的技术人员利用本公开文本，将认识到这些公开实施例的各种变型和修改仍然落入所附权利要求的精神和范围之中。

Claims (30)

1.一种系统，包括：
一个导电迹线；
一个将按照选定的码元特性编码多个比特的第一码元驱动到所述导电迹线上的第一设备；和
一个从通过电磁耦合器传送到第二设备的波形中恢复多个比特的第二设备。
2.根据权利要求1的系统，其特征在于，所述第一码元特性包括码元周期中码元的第一和第二边沿的位置。
3.根据权利要求2的系统，其特征在于，所述第一设备包括响应于一个或更多个比特而定位所述码元的第一边沿的相位调制器。
4.根据权利要求2的系统，其特征在于，所述第一设备响应于多个比特而改变时钟脉冲，从而编码第一码元中的多个比特。
5.根据权利要求4的系统，其特征在于，所述导电迹线包括传送第一码元的第一迹线和传送时钟脉冲的第二迹线。
6.根据权利要求1的系统，其特征在于，所述第一设备包括相位、脉宽和幅度调制器，从而按第一码元的相位、宽度和幅度等特性编码所述多个比特。
7.根据权利要求1的系统，其特征在于，所述第一设备使用相位、脉宽、幅度和上升时间调制中的两个或更多个来编码所述多个比特。
8.根据权利要求1的系统，其特征在于，所述第二设备包括从传送波形中恢复所述多个比特的收发机。
9.根据权利要求8的系统，其特征在于，所述收发机响应于传送波形以及与传送波形相关的时钟信号的接收而恢复所述多个比特。
10.根据权利要求9的系统，其特征在于，所述第二设备响应于第一码元的接收而产生第二多比特码元。
11.一种用于传送数据的方法，包括：
响应于多个比特而调整第一码元的至少一个特性；
在相应的码元周期将所述第一码元驱动到导电迹线上；
通过电磁耦合采样所述第一码元；和
从所述采样码元恢复所述多个比特。
12.根据权利要求11的方法，其特征在于，调整所述第一码元的至少一个特性包括响应于第一和第二比特而调整所述码元的第一边沿和第二边沿。
13.根据权利要求12的方法，还包括，响应于第三比特而调整所述第一码元的幅度。
14.根据权利要求13的方法，其特征在于，调整所述第一码元的幅度包括响应于所述第三比特而调整幅度的符号。
15.根据权利要求11的方法，其特征在于，调整第一码元的至少一个特性包括响应于所述多个比特而调整所述第一码元的边沿的位置和斜率。
16.根据权利要求11的方法，其特征在于，恢复所述多个比特包括比较所述采样码元和相关时钟信号的样值。
17.根据权利要求11的方法，还包括，响应于从所述第一码元恢复的所述多个比特而产生第二码元。
18.一种系统，包括：
一个总线；
一个使用相位、脉宽和幅度调制中的一个或更多个将多个比特编码为一个码元并将所述码元驱动到总线上的第一设备；和
通过相应的电磁耦合器在所述总线上采样码元并从所述采样码元恢复所述多个比特的多个接收设备。
19.根据权利要求18的系统，其特征在于，所述第一设备电连接到所述总线。
20.根据权利要求19的系统，其特征在于，所述第一设备是芯片组而所述多个设备为多个存储器模块。
21.根据权利要求18的系统，其特征在于，所述第一设备响应于要生成所述码元的所述多个比特而改变时钟信号。
22.根据权利要求21的系统，其特征在于，所述多个比特包括用来改变所述时钟信号的相位延时和宽度的相位和宽度比特。
23.根据权利要求21的系统，其特征在于，所述第一设备将所述时钟脉冲驱动到所述总线上。
24.根据权利要求23的系统，其特征在于，所述多个第二设备采样所述时钟脉冲并通过比较经过采样的码元和时钟脉冲来恢复所述多个码元。
25.一种系统，包括：
一个在沿迹线的选定间隔处包括多个第一耦合组件的迹线；
一个在第一码元中编码多个比特并将所述码元驱动到迹线上的第一设备；
多个接收设备，每一个都接近所述第一耦合组件中相应的一个并且都包括第二耦合组件，所述第二组件对所述第一码元在所述第一耦合组件上产生的电磁场进行采样。
26.根据权利要求25的系统，其特征在于，所述第一设备使用相位、宽度和幅度调制中的一个或更多个编码所述多个比特。
27.根据权利要求25的系统，其特征在于，所述第一设备按照所述第一码元的选定特性编码所述多个比特。
28.根据权利要求25的系统，其特征在于，所述接收设备中的每一个包括对来自采样电磁场的已编码比特进行解码。
29.根据权利要求28的系统，其特征在于，接收设备中的至少一个响应于所述第一码元的接收而产生第二码元。
30.根据权利要求25的系统，其特征在于，所述第一和第二耦合组件中的至少一个具有能降低用于第一和第二耦合组件的耦合系数对所述第一和第二耦合组件的相对位置的依赖性的几何形状。
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WO (1) WO2002057928A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104648281A (zh) * 2014-12-12 2015-05-27 深圳市美好幸福生活安全系统有限公司 非接触式信号接收电路及安全报警装置
CN107223312A (zh) * 2015-02-04 2017-09-29 高通股份有限公司 用于数据链路功率降低和吞吐量提高的多调制

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7230954B2 (en) * 2001-12-04 2007-06-12 Delphi Technologies, Inc. Cross link intra-vehicular data communication using a field coupled transmission line
JP2003197753A (ja) * 2001-12-26 2003-07-11 Elpida Memory Inc メモリ装置及びメモリバス伝送システム
US7075795B2 (en) * 2002-02-14 2006-07-11 Intel Corporation Electromagnetic bus coupling
US20030152153A1 (en) * 2002-02-14 2003-08-14 Simon Thomas D. Signaling through electromagnetic couplers
US6911853B2 (en) * 2002-03-22 2005-06-28 Rambus Inc. Locked loop with dual rail regulation
US6952123B2 (en) * 2002-03-22 2005-10-04 Rambus Inc. System with dual rail regulated locked loop
US6759881B2 (en) 2002-03-22 2004-07-06 Rambus Inc. System with phase jumping locked loop circuit
US6922091B2 (en) * 2002-09-03 2005-07-26 Rambus Inc. Locked loop circuit with clock hold function
US7135903B2 (en) * 2002-09-03 2006-11-14 Rambus Inc. Phase jumping locked loop circuit
DE10218513B4 (de) * 2002-04-25 2008-08-21 Qimonda Ag Schaltungsanordnung und Verfahren zur Übertragung digitaler Signale
US7167527B1 (en) * 2002-05-02 2007-01-23 Integrated Memory Logic, Inc. System and method for multi-symbol interfacing
US7088198B2 (en) * 2002-06-05 2006-08-08 Intel Corporation Controlling coupling strength in electromagnetic bus coupling
US7126437B2 (en) * 2002-06-05 2006-10-24 Intel Corporation Bus signaling through electromagnetic couplers having different coupling strengths at different locations
US7068120B2 (en) * 2002-06-25 2006-06-27 Intel Corporation Electromagnetic bus coupling having an electromagnetic coupling interposer
TWI242132B (en) * 2002-07-01 2005-10-21 Renesas Tech Corp Equal-amplitude directional coupling bus system
US20040101060A1 (en) * 2002-11-26 2004-05-27 Intel Corporation Low power modulation
US6887095B2 (en) * 2002-12-30 2005-05-03 Intel Corporation Electromagnetic coupler registration and mating
US7453950B2 (en) * 2003-02-18 2008-11-18 Intel Corporation System and method of efficiently modulating data using symbols having more than one pulse
US20040165677A1 (en) * 2003-02-24 2004-08-26 Sheng Shen Method and system to efficiently modulate data while reducing DC drift
US7002430B2 (en) * 2003-05-30 2006-02-21 Intel Corporation Compact non-linear geometry electromagnetic coupler for use with digital transmission systems
US7305023B2 (en) * 2003-07-23 2007-12-04 Intel Corporation Receivers for cycle encoded signals
US7308025B2 (en) * 2003-07-23 2007-12-11 Intel Corporation Transmitters providing cycle encoded signals
US7480330B2 (en) * 2004-03-30 2009-01-20 Intel Corporation Method and apparatus to perform modulation using integer timing relationships between intra symbol modulation components
US7352816B2 (en) * 2004-04-16 2008-04-01 Agilent Technologies, Inc. Data oversampling via clock and data interpolation
US20060093029A1 (en) * 2004-10-29 2006-05-04 Becker Matthew E Apparatus and method for grey encoding modulated data
US7202756B2 (en) * 2005-06-24 2007-04-10 Intel Corporation Electromagnetic coupler with direct current signal detection
US7342466B2 (en) * 2005-08-10 2008-03-11 Intel Corporation Hybrid coupler having resistive coupling and electromagnetic coupling
FR2902599B1 (fr) * 2005-10-06 2008-10-03 Nsi Sa Dispositif de lecture d'informations sur bus numerique sans connexion filaire au reseau
WO2007093935A2 (en) * 2006-02-13 2007-08-23 Nxp B.V. Data communication method, data transmission and reception device and system
US7490189B2 (en) * 2006-06-14 2009-02-10 Sun Microsystems, Inc. Multi-chip switch based on proximity communication
US7925816B2 (en) * 2006-11-06 2011-04-12 Oracle America, Inc. Architecture for an output buffered switch with input groups
US9350577B2 (en) 2007-01-22 2016-05-24 Sato Holdings Corporation Communication method and device
US7900129B2 (en) * 2007-01-29 2011-03-01 Via Technologies, Inc. Encoded mechanism for source synchronous strobe lockout
US7900080B2 (en) * 2007-01-29 2011-03-01 Via Technologies, Inc. Receiver mechanism for source synchronous strobe lockout
US7899143B2 (en) * 2007-01-29 2011-03-01 Via Technologies, Inc. Adjustment mechanism for source synchronous strobe lockout
US7804923B2 (en) * 2007-01-29 2010-09-28 Via Technologies, Inc. Apparatus and method for locking out a source synchronous strobe receiver
US20110033007A1 (en) * 2007-12-19 2011-02-10 Zerbe Jared L Multi-band, multi-drop chip to chip signaling
US8243868B2 (en) * 2007-12-31 2012-08-14 Agere Systems Inc. Method and apparatus for duty cycle pre-distortion and two-dimensional modulation
US7900098B2 (en) * 2008-04-01 2011-03-01 Intel Corporation Receiver for recovering and retiming electromagnetically coupled data
US8315303B1 (en) * 2008-04-25 2012-11-20 Pmc-Sierra, Inc. Phase pre-emphasis for a serial data transmitter
FR2935206B1 (fr) * 2008-08-20 2010-10-08 Michelin Soc Tech Rotor interieur pour machine electrique a cales d'aimants en forme de "t"
US9214200B2 (en) * 2010-04-05 2015-12-15 Rambus Inc. Methods and apparatus for transmitting data in a phase modulated signal derived from early and late timing signals
US9288089B2 (en) 2010-04-30 2016-03-15 Ecole Polytechnique Federale De Lausanne (Epfl) Orthogonal differential vector signaling
US9450744B2 (en) 2010-05-20 2016-09-20 Kandou Lab, S.A. Control loop management and vector signaling code communications links
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
US9401828B2 (en) 2010-05-20 2016-07-26 Kandou Labs, S.A. Methods and systems for low-power and pin-efficient communications with superposition signaling codes
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US9596109B2 (en) 2010-05-20 2017-03-14 Kandou Labs, S.A. Methods and systems for high bandwidth communications interface
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9362962B2 (en) 2010-05-20 2016-06-07 Kandou Labs, S.A. Methods and systems for energy-efficient communications interface
US8593305B1 (en) 2011-07-05 2013-11-26 Kandou Labs, S.A. Efficient processing and detection of balanced codes
US9479369B1 (en) 2010-05-20 2016-10-25 Kandou Labs, S.A. Vector signaling codes with high pin-efficiency for chip-to-chip communication and storage
US9246713B2 (en) 2010-05-20 2016-01-26 Kandou Labs, S.A. Vector signaling with reduced receiver complexity
US9667379B2 (en) 2010-06-04 2017-05-30 Ecole Polytechnique Federale De Lausanne (Epfl) Error control coding for orthogonal differential vector signaling
US9275720B2 (en) 2010-12-30 2016-03-01 Kandou Labs, S.A. Differential vector storage for dynamic random access memory
WO2012115288A1 (ko) * 2011-02-21 2012-08-30 서울대학교산학협력단 멀티드롭버스 시스템 및 임피던스 정합방법
US9268683B1 (en) 2012-05-14 2016-02-23 Kandou Labs, S.A. Storage method and apparatus for random access memory using codeword storage
US9582451B2 (en) 2013-02-01 2017-02-28 Infineon Technologies Ag Receiver architecture
WO2014124450A1 (en) 2013-02-11 2014-08-14 Kandou Labs, S.A. Methods and systems for high bandwidth chip-to-chip communications interface
KR102241045B1 (ko) 2013-04-16 2021-04-19 칸도우 랩스 에스에이 고 대역폭 통신 인터페이스를 위한 방법 및 시스템
US9875209B2 (en) * 2013-05-06 2018-01-23 Qualcomm Incorporated Synchronous data-link throughput enhancement technique based on data signal duty-cycle and phase modulation/demodulation
WO2014210074A1 (en) 2013-06-25 2014-12-31 Kandou Labs SA Vector signaling with reduced receiver complexity
GB201312899D0 (en) * 2013-07-18 2013-09-04 Wood John Isolated networking system
US9806761B1 (en) 2014-01-31 2017-10-31 Kandou Labs, S.A. Methods and systems for reduction of nearest-neighbor crosstalk
EP3100424B1 (en) 2014-02-02 2023-06-07 Kandou Labs S.A. Method and apparatus for low power chip-to-chip communications with constrained isi ratio
EP3672176B1 (en) 2014-02-28 2022-05-11 Kandou Labs, S.A. Clock-embedded vector signaling codes
US11240076B2 (en) 2014-05-13 2022-02-01 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9148087B1 (en) 2014-05-16 2015-09-29 Kandou Labs, S.A. Symmetric is linear equalization circuit with increased gain
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
CN106797352B (zh) 2014-07-10 2020-04-07 康杜实验室公司 高信噪特性向量信令码
US9432082B2 (en) 2014-07-17 2016-08-30 Kandou Labs, S.A. Bus reversable orthogonal differential vector signaling codes
WO2016014423A1 (en) 2014-07-21 2016-01-28 Kandou Labs S.A. Multidrop data transfer
KR101949964B1 (ko) 2014-08-01 2019-02-20 칸도우 랩스 에스에이 임베딩된 클록을 갖는 직교 차동 벡터 시그널링 코드
US9674014B2 (en) 2014-10-22 2017-06-06 Kandou Labs, S.A. Method and apparatus for high speed chip-to-chip communications
KR102372931B1 (ko) 2015-06-26 2022-03-11 칸도우 랩스 에스에이 고속 통신 시스템
US9557760B1 (en) 2015-10-28 2017-01-31 Kandou Labs, S.A. Enhanced phase interpolation circuit
US9577815B1 (en) 2015-10-29 2017-02-21 Kandou Labs, S.A. Clock data alignment system for vector signaling code communications link
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US10003315B2 (en) 2016-01-25 2018-06-19 Kandou Labs S.A. Voltage sampler driver with enhanced high-frequency gain
WO2017185070A1 (en) 2016-04-22 2017-10-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
CN115085727A (zh) 2016-04-22 2022-09-20 康杜实验室公司 高性能锁相环
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
EP3449606A4 (en) 2016-04-28 2019-11-27 Kandou Labs S.A. LOW POWER MULTILAYER ATTACK CIRCUIT
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
WO2017189931A1 (en) 2016-04-28 2017-11-02 Kandou Labs, S.A. Vector signaling codes for densely-routed wire groups
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US10372665B2 (en) 2016-10-24 2019-08-06 Kandou Labs, S.A. Multiphase data receiver with distributed DFE
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
WO2018191749A1 (en) 2017-04-14 2018-10-18 Kandou Labs, S.A. Pipelined forward error correction for vector signaling code channel
DE112018002643T5 (de) 2017-05-22 2020-05-07 Invention Mine, Llc Multimodale datengetriebene taktwiederherstellungsschaltung
US10116468B1 (en) 2017-06-28 2018-10-30 Kandou Labs, S.A. Low power chip-to-chip bidirectional communications
US10686583B2 (en) 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10693587B2 (en) 2017-07-10 2020-06-23 Kandou Labs, S.A. Multi-wire permuted forward error correction
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
US10496583B2 (en) 2017-09-07 2019-12-03 Kandou Labs, S.A. Low power multilevel driver for generating wire signals according to summations of a plurality of weighted analog signal components having wire-specific sub-channel weights
US10467177B2 (en) 2017-12-08 2019-11-05 Kandou Labs, S.A. High speed memory interface
US10326623B1 (en) 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
WO2019133897A1 (en) 2017-12-28 2019-07-04 Kandou Labs, S.A. Synchronously-switched multi-input demodulating comparator
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US10742451B2 (en) 2018-06-12 2020-08-11 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
CN113169714A (zh) 2018-09-10 2021-07-23 康杜实验室公司 用于控制切片器工作电流的带稳定高频峰化功能的可编程连续时间线性均衡器
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US10721106B1 (en) 2019-04-08 2020-07-21 Kandou Labs, S.A. Adaptive continuous time linear equalization and channel bandwidth control
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain
WO2024049482A1 (en) 2022-08-30 2024-03-07 Kandou Labs SA Pre-scaler for orthogonal differential vector signalling

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3516065A (en) 1967-01-13 1970-06-02 Ibm Digital transmission system
FR1548848A (zh) 1967-01-13 1968-12-06
US3835252A (en) 1968-11-12 1974-09-10 Burroughs Corp Signal transmission system over bidirectional transmission line
US3764941A (en) 1972-12-08 1973-10-09 Ibm Stripline directional coupling device
US3786418A (en) 1972-12-13 1974-01-15 Ibm Multi-terminal digital signal communication apparatus
US4227181A (en) * 1977-10-12 1980-10-07 Ford Motor Company Peripheral station in an information handling system
US4489417A (en) * 1982-11-24 1984-12-18 International Business Machines Corporation Multi-level communication circuitry for communicating digital signals between integrated circuits
US4641322A (en) * 1983-10-18 1987-02-03 Nec Corporation System for carrying out spread spectrum communication through an electric power line
US4825450A (en) * 1987-03-12 1989-04-25 The Boeing Company Binary data communication system
US4823364A (en) 1987-03-12 1989-04-18 The Boeing Company Receive coupler for binary data communication systems
JP2582077B2 (ja) * 1987-07-08 1997-02-19 株式会社日立製作所 バス接続方式
US4904879A (en) 1988-09-30 1990-02-27 Amp Incorporated Data current coupler and methods of making and assembling same
GB2241620B (en) * 1990-02-13 1994-11-30 Matsushita Electric Ind Co Ltd A pulse signal delay device
US5081648A (en) 1990-03-12 1992-01-14 The Boeing Company Current mode data bus digital communications system
US5621913A (en) * 1992-05-15 1997-04-15 Micron Technology, Inc. System with chip to chip communication
GB9222914D0 (en) * 1992-11-02 1992-12-16 3Com Uk Limited Ethernet repeater
US5365205A (en) 1993-05-20 1994-11-15 Northern Telecom Limited Backplane databus utilizing directional couplers
US5574273A (en) * 1993-06-14 1996-11-12 Hitachi Maxell, Ltd. Non-contact system parallel data transfer system
US6728113B1 (en) 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
JP3399630B2 (ja) 1993-09-27 2003-04-21 株式会社日立製作所 バスシステム
US5504479A (en) * 1995-06-07 1996-04-02 Western Atlas International, Inc. Carrierless amplitude and phase modulation telementry for use in electric wireline well logging
US5867535A (en) * 1995-08-31 1999-02-02 Northrop Grumman Corporation Common transmit module for a programmable digital radio
DE69733182T2 (de) * 1996-05-09 2006-02-16 Citizen Watch Co., Ltd. Speichermediumsystem mittels einer kontaktlosen karte
US6865232B1 (en) * 1996-09-02 2005-03-08 Stmicroelectronics N.V. Multi-carrier transmission systems
US6005895A (en) 1996-12-20 1999-12-21 Rambus Inc. Apparatus and method for multilevel signaling
US6084883A (en) * 1997-07-07 2000-07-04 3Com Corporation Efficient data transmission over digital telephone networks using multiple modulus conversion
US6167132A (en) * 1997-04-22 2000-12-26 Silicon Laboratories, Inc. Analog successive approximation (SAR) analog-to-digital converter (ADC)
US6091739A (en) * 1997-10-31 2000-07-18 Nortel Networks Corporation High speed databus utilizing point to multi-point interconnect non-contact coupler technology achieving a multi-point to multi-point interconnect
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6262998B1 (en) * 1997-12-24 2001-07-17 Nortel Networks Limited Parallel data bus integrated clocking and control
US6546055B1 (en) * 1998-01-12 2003-04-08 The Board Of Trustees Of The Leland Stanford Junior University Carrier offset determination for RF signals having a cyclic prefix
JP3981899B2 (ja) * 1998-02-26 2007-09-26 ソニー株式会社 送信方法、送信装置及び受信装置
US6016086A (en) * 1998-04-03 2000-01-18 Nortel Networks Corporation Noise cancellation modification to non-contact bus
US6246729B1 (en) * 1998-09-08 2001-06-12 Northrop Grumman Corporation Method and apparatus for decoding a phase encoded data signal
JP3765192B2 (ja) 1998-10-28 2006-04-12 株式会社日立製作所 方向性結合式バスシステム
US6111476A (en) * 1998-12-21 2000-08-29 Nortel Networks Corporation Non-contact coupling system
US6529564B1 (en) * 1999-01-28 2003-03-04 Nortel Networks Limited Data pulse receiver
US6446152B1 (en) 1999-03-03 2002-09-03 Nortel Networks Limited System and method for multi-coupling digital signals and a backplane data bus with multi-coupling of digital signals
US6449308B1 (en) 1999-05-25 2002-09-10 Intel Corporation High-speed digital distribution system
US6496889B1 (en) * 1999-09-17 2002-12-17 Rambus Inc. Chip-to-chip communication system using an ac-coupled bus and devices employed in same
US6498512B2 (en) * 2001-02-27 2002-12-24 Intel Corporation Clock reshaping

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104648281A (zh) * 2014-12-12 2015-05-27 深圳市美好幸福生活安全系统有限公司 非接触式信号接收电路及安全报警装置
CN107223312A (zh) * 2015-02-04 2017-09-29 高通股份有限公司 用于数据链路功率降低和吞吐量提高的多调制
CN107223312B (zh) * 2015-02-04 2018-09-25 高通股份有限公司 用于数据链路功率降低和吞吐量提高的多调制

Also Published As

Publication number Publication date
TWI250417B (en) 2006-03-01
US20010006538A1 (en) 2001-07-05
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GB0312958D0 (en) 2003-07-09
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US6697420B1 (en) 2004-02-24
KR20040004437A (ko) 2004-01-13
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WO2002057928A3 (en) 2003-01-23
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KR100571535B1 (ko) 2006-04-14
US7075996B2 (en) 2006-07-11
US20010053187A1 (en) 2001-12-20
US8204138B2 (en) 2012-06-19
GB2388000A (en) 2003-10-29

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