CN1666456A - 时钟数据恢复电路 - Google Patents

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Abstract

在本发明的时钟数据恢复电路中，分频器对输入数据进行分频生成分频输入数据，相位比较器检测由电压控制振荡器生成的时钟和分频输入数据之间的相位差，生成用来消除检测出的相位差的相位差信号，电压控制振荡器根据相位差信号调整振荡频率而生成时钟，数据识别器使用由电压控制振荡器生成的时钟，识别输入数据。

Description

时钟数据恢复电路
技术领域
本发明涉及用于通信系统等中的时钟数据恢复电路(clock datarecovery circuit)，详细地说，涉及根据归零(RZ：Return-to-Zero)数据生成时钟，进行数据识别的时钟数据恢复电路。
背景技术
图13是展示例如在A.pottbcker及其它“A Si Bipolar Phase andFrequency Detector IC for Clock Extraction up to 8Gb/s”(IEEEJournal to Solid State Circuits，vol.SC-27 pp1747-1751(1992))中所示的无归零(NRZ：Non Return-to-Zero)数据用的现有的时钟数据恢复电路的结构的框图。
图13所示的现有的时钟数据恢复电路具备相位比较器100、低通滤波器(以下称为LPF)200、电压控制振荡器(以下称为VCO)300、数据识别器400。
相位比较器100对输入数据DIN和由VCO300生成的时钟CLK1的相位进行比较，检测出这2个信号的相位差。然后，向LPF200输出用模拟值表示检测出的相位差的相位差信号FEO1。LPF200向VCO300输出除去了相位差信号FEO1的高频成分而平滑化了的电压控制信号。VCO300根据电压控制信号调整振荡频率而生成时钟CLK1，并将生成的时钟CLK1输出到相位比较器100和数据识别器400。数据识别器400根据由VCO300生成的时钟CLK1，识别输入数据DIN是“0”还是“1”。
图14是展示图13所示的相位比较器100的结构的框图。相位比较器100具备第1采样保持电路110、第2采样保持电路120、选择器130。
第1采样保持电路110在输入数据DIN为“H”的期间对时钟CLK1的电压值进行采样，并在输入数据DIN的下降沿保持时钟CLK1的电压值。
第2采样保持电路120在输入数据DIN为“L”的期间对时钟CLK1的电压值进行采样，并在输入数据DIN的上升沿保持时钟CLK1的电压值。
选择器130在输入数据DIN为“H”的情况下选择第2采样保持电路120的输出SHO2，在输入数据DIN为“L”的情况下选择第1采样保持电路110的输出SHO1，并将选择出的信号作为相位差信号FEO1输出。
接着，说明现有的时钟数据恢复电路的动作。首先，参照图15的时序图，说明相位比较器100的动作。图15的时序图展示了VCO300生成的时钟CLK1的相位比输入数据DIN的相位早的情况。另外，输入数据DIN以NRZ数据为“H”、“L”、“L”、“H”、“L”、“H”，即“1”、“0”、“0”、“1”、“0”、“1”的顺序输入。
如果输入数据DIN从“L”变化为“H”，则第1采样保持电路110开始时钟CLK1的电压值的采样。另外，第2采样保持电路120保持输入数据DIN的上升沿的瞬间的时钟CLK1的电压值。然后，在输入数据DIN为“H”的期间，选择器130选择第2采样保持电路120的输出SHO2，并将选择出的第2采样保持电路120的输出SHO2作为相位差信号FEO1输出。
如果输入数据DIN从“H”变化为“L”，则第1采样保持电路110保持输入数据DIN的下降沿的瞬间的时钟CLK1的电压值，第2采样保持电路120开始时钟CLK1的电压值的采样。然后，在输入数据DIN为“L”的期间，选择器130选择第1采样保持电路110的输出SHO1，并将选择出的第1采样保持电路110的输出SHO1作为相位差信号FEO1输出。
这样，相位比较器100在输入数据DIN的变化点(上升沿和下降沿)检测输入数据DIN和时钟CLK1的上升沿之间的相位差，作为用模拟值表示检测出的相位差的信息的相位差信号FEO1输出。
接着，说明现有的时钟数据恢复电路的动作。相位比较器100如上述所示那样对输入数据DIN和由VCO300生成的时钟1的相位进行比较，检测出这2个信号的相位差。然后，向LPF200输出将检测出的相位差作为模拟值的相位差信号FEO1。
LPF200向VCO300输出除去了相位差信号FEO1的高频成分而平滑化了的电压控制信号。VCO300根据电压控制信号调整振荡频率而生成时钟CLK1。即，通过根据在相位比较器100中检测出的输入数据DIN的变化点和时钟CLK1的上升沿之间的相位差调整振荡频率，而使输入数据DIN和时钟CLK1的上升沿的相位符合。VCO300将生成的时钟CLK1输出到相位比较器100和数据识别器400。
数据识别器400在时钟CLK1的下降沿识别输入数据DIN是“1”还是“0”。然后，将识别出的数据作为识别数据输出。输入到相位比较器100和数据识别器400的输入数据DIN信号是同一信号，因此根据电压控制信号调整振荡频率而生成的时钟CLK1的下降沿相位与输入到数据识别器400的输入数据DIN的位(bit)中央的相位一致。因此，数据识别器400如图16(a)所示那样，如果在时钟CLK1的下降沿识别输入数据DIN，则能够在成为输入数据DIN的最优识别点的位中央识别输入数据DIN。
但是，由通信系统处理的数据并不只限于NRZ数据。在此，假设在上述现有技术的时钟数据恢复电路的输入数据中输入RZ数据。参照图17的时序图，说明在输入数据DIN中输入了RZ数据的情况下的相位比较器100的动作。
在图17的时序图中，与上述在输入数据DIN中使用NRZ数据的情况一样，VCO300生成的时钟CLK1的相位也比输入数据DIN的相位早，在输入数据DIN中输入RZ数据的“100101”。
如果输入数据DIN从“L”变化为“H”，则第1采样保持电路110开始对时钟CLK1的电压值的采样，第2采样保持电路120保持输入数据DIN的上升沿的瞬间的时钟CLK1的电压值。然后，在输入数据DIN为“H”的期间，选择器130选择第2采样保持电路120的输出SHO2，并将选择出的第2采样保持电路120的输出SHO2作为相位差信号FEO1输出。
如果输入数据DIN从“H”变化为“L”，则第1采样保持电路110保持输入数据DIN的下降沿的瞬间的时钟CLK1的电压值，第2采样保持电路120开始对时钟CLK1的电压值的采样。然后，在输入数据DIN为“L”的期间，选择器130选择第1采样保持电路110的输出SHO1，并将选择出的第1采样保持电路110的输出SHO1作为相位差信号FEO1输出。
由于由VCO300生成的时钟CLK1的相位也比输入数据DIN的相位早，所以在输入数据DIN从“H”变化为“L”的情况下，如图17所示，输入数据DIN的下降沿的瞬间的时钟CLK1保持“H”。因此，第1采样保持电路110的输出SHO1和第2采样保持电路120的输出SHO2成为不同的值。
本来，在输入数据DIN和时钟CLK1处于固定的相位关系的情况下，作为相位比较器100的输出的相位差信号FEO1也必须是固定的。
但是，在向上述现有技术的时钟数据恢复电路输入了RZ数据的情况下，在图17中用点划线所示的理想的相位差信号FEO1的值与实际选择器130输出的相位差信号FEO1产生偏差。
另外，在由VCO300生成的时钟CLK1的相位比输入数据DIN的相位早的情况下，相位差信号FEO1的偏差在输入数据DIN为“L”的期间中持续。即，相位差信号FEO1的偏差的期间依存于输入数据DIN变化。
由于在这样向上述现有技术的时钟数据恢复电路输入了RZ数据的情况下，用来生成识别数据的时钟的相位差信号产生偏差，同时该偏差的期间依存于输入数据，所以识别数据的时钟的相位摇摆，有无法正确地识别输入数据的问题。
发明内容
本发明就是鉴于上述问题而提出的，其目的在于提供一种能够稳定地识别RZ数据的输入数据的时钟数据恢复电路。
在本发明的时钟数据恢复电路中，其特征在于包括：根据电压控制振荡器生成的时钟，识别输入数据的数据识别器；对上述输入数据进行分频的分频器；检测上述电压控制振荡器生成的时钟和在上述分频器中分频了的输入数据的相位差，生成用来消除该检测出的相位差的相位差信号的相位比较器；根据上述相位差信号调整振荡频率而生成上述时钟，并输出到上述数据识别器和上述相位比较器的上述电压控制振荡器。
根据本发明，对分频了的输入数据和生成的时钟的相位进行比较而检测出相位差，根据用来消除检测出的相位差的相位差信号，调整振荡频率而生成与输入数据的相位符合的时钟，根据生成的时钟识别输入数据。
附图说明
图1是展示本发明的实施例1的时钟数据恢复电路的结构的框图。
图2是展示图1所示的相位比较器的结构的框图。
图3是说明本发明的实施例1的时钟数据恢复电路的动作的时序图。
图4是展示本发明的实施例2的时钟数据恢复电路的结构的框图。
图5是说明本发明的实施例2的时钟数据恢复电路的动作的时序图。
图6是展示本发明的实施例3的时钟数据恢复电路的结构的图。
图7是说明本发明的实施例3的时钟数据恢复电路的动作的时序图。
图8是展示本发明的实施例4的时钟数据恢复电路的结构的框图。
图9是说明本发明的实施例4的时钟数据恢复电路的动作的时序图。
图10是展示本发明的实施例5的时钟数据恢复电路的结构的框图。
图11是展示本发明的实施例6的时钟数据恢复电路的结构的框图。
图12是说明本发明的实施例6的时钟数据恢复电路的动作的时序图。
图13是展示现有的时钟数据恢复电路的结构的框图。
图14是展示图13所示的相位比较器的结构的框图。
图15是说明现有的时钟数据恢复电路的动作的时序图。
图16展示数据和时钟的相位关系的图。
图17是说明现有的时钟数据恢复电路的动作的时序图。
具体实施方式
为了更详细地说明本发明，而依照附图进行说明。
实施例1
使用图1～图3，说明本发明的实施例1。图1是展示本发明的实施例1的时钟数据恢复电路的结构的框图。本发明的实施例1的时钟数据恢复电路具备相位比较器1、低通滤波器(以下称为LPF)2、电压控制振荡器(以下称为VCO)3、数据识别器4、分频器5。
分频器5例如使用T触发器等，将输入数据RZ-DATA的频率分频为1/2。然后，将分频输入数据RZ-DATA1输出到相位比较器1。具体地说，在每次检测出输入数据RZ-DATA的上升沿时，分频器5使分频输入数据RZ-DATA1反转，并输出到相位比较器1。
相位比较器1对分频输入数据RZ-DATA1和由VCO3生成的时钟CLK的相位进行比较，检测出这2个信号的相位差。然后，将用模拟值表示了检测出的相位差的相位差信号FEO输出到LPF2。LPF2将除去了相位差信号FEO的高频成分而平滑化了的电压控制信号输出到VCO3。VCO3根据电压控制信号调整振荡频率而生成时钟CLK，并将生成的时钟CLK输出到相位比较器1和数据识别器4。数据识别器4根据由VCO3生成的时钟CLK识别输入数据RZ-DATA是“0”还是“1”。
图2是展示图1所示的VCO3的结构的框图。相位比较器1具备第1采样保持电路11、第2采样保持电路12、选择器13。
第1采样保持电路11在分频输入数据RZ-DATA1为“H”的期间对时钟CLK的电压值进行采样，在分频输入数据RZ-DATA1的下降沿保持时钟CLK的电压值。
第2采样保持电路12在分频输入数据RZ-DATA1为“L”的期间对时钟CLK的电压值进行采样，在分频输入数据RZ-DATA1的上升沿保持时钟CLK的电压值。
选择器13在分频输入数据RZ-DATA1为“H”的情况下选择第2采样保持电路12的输出SH2，在分频输入数据RZ-DATA1为“L”的情况下选择第1采样保持电路11的输出SH1，并将选择出的信号作为相位差信号FEO输出。
接着，说明本发明的实施例1的时钟数据恢复电路的动作。首先，参照图3的时序图，说明分频器5和相位比较器1的动作。图3的时序图展示了由VCO3生成的时钟CLK的相位比输入数据RZ-DATA的相位早的情况，输入数据RZ-DATA以RZ信号为“H”、“L”、“L”、“H”、“L”、“H”，即“1”、“0”、“0”、“1”、“0”、“1”的顺序输入。
如果输入数据RZ-DATA从“L”变化为“H”，则分频器5检测输入数据RZ-DATA的上升沿，并反转分频输入数据RZ-DATA1。即，分频器5在每个输入数据RZ-DATA的上升沿，使分频输入数据RZ-DATA1从“L”反转为“H”，或从“H”反转为“L”。
在分频输入数据RZ-DATA1从“L”变化为“H”的情况下，第1采样保持电路11开始对时钟CLK的电压值进行采样。另外，第2采样保持电路12保持分频输入数据RZ-DATA1的上升沿的瞬间的时钟CLK的电压值。然后，在分频输入数据RZ-DATA1为“H”的期间，选择器13选择第2采样保持电路12的输出SH2，将选择出的第2采样保持电路12的输出SH2作为相位差信号FEO输出。
在分频输入数据RZ-DATA1从“H”变化为“L”的情况下，第1采样保持电路11保持分频输入数据RZ-DATA1的下降沿的瞬间的时钟CLK的电压值。另外，第2采样保持电路12开始对时钟CLK的电压值进行采样。然后，在分频输入数据RZ-DATA1为“L”的期间，选择器13选择第1采样保持电路11的输出SH1，并作为相位差信号FEO输出。
这样，相位比较器1在每次输入数据RZ-DATA成为“H”时，切换第1采样保持电路11的输出SH1和第2采样保持电路12的输出SH2，输出相位差信号FEO。即，检测在输入数据RZ-DATA中输入了“H”时的输入数据RZ-DATA的上升沿和时钟CLK的上升沿之间的相位差，输出用模拟值表示检测出的相位差信息的相位差信号FEO。
接着，说明时钟数据恢复电路的动作。分频器5检测输入数据RZ-DATA的上升沿，使分频输入数据RZ-DATA1反转。相位比较器1对分频输入数据RZ-DATA1和由VCO3生成的时钟CLK的相位进行比较，检测分频输入数据RZ-DATA1和由VCO3生成的时钟CLK的相位差。然后，向LPF2输出用模拟值表示检测出的相位差的相位差信号FEO。LPF2向VCO3输出除去了相位差信号FEO的高频成分而平滑化了的电压控制信号。
VCO3根据电压控制信号调整振荡频率而生成时钟CLK。即，通过根据在相位比较器1中检测出的输入数据RZ-DATA的上升沿和时钟CLK的上升沿之间的相位差调整振荡频率，使输入数据RZ-DATA的上升沿和时钟CLK的上升沿的相位符合。VCO3将生成的时钟CLK输出到相位比较器1和数据识别器4。
数据识别器4在时钟CLK的下降沿识别输入数据RZ-DATA是“1”还是“0”。然后，将识别出的数据作为识别数据输出。输入到相位比较器1的分频输入数据RZ-DATA1在分频器5中被分频为与输入数据RZ-DATA的上升沿同步。因此，如图16(b)所示，如果在时钟CLK的下降沿识别输入数据RZ-DATA，则能够识别输入数据RZ-DATA。
这样，在本实施例1中，对分频了输入数据的分频输入数据和生成的时钟的相位进行比较而检测出相位差，根据用来消除检测出的相位差的相位差信号，调整振荡频率而生成与输入数据的相位符合的时钟，根据生成的时钟识别输入数据，因此，在通过RZ数据输入数据的情况下，能够抑制相位差信号的偏差，能够使用不依存于输入数据而相位摇摆的时钟识别输入数据。
实施例2
使用图4和图5，说明本发明的实施例2。在实施例1中，由于使VCO生成的时钟的上升沿与分频了输入数据的分频输入数据的变化点符合，所以能够使用相位不摇摆的时钟识别输入数据。但是，如图16(b)所示，由于识别数据的时钟的下降沿与输入数据的最优识别点偏离，所以也有由于输入数据的占空比(duty)的变动，而无法正确识别数据的情况。
为了改善这样的问题，在本实施例2中，调整VCO生成的时钟的相位，使时钟的下降沿与输入数据的最优识别点符合。
图4是展示本发明的实施例2的时钟数据恢复电路的结构的框图。本发明的实施例2的时钟数据恢复电路在实施例1的时钟数据恢复电路的VCO3和相位比较器1之间追加可变延迟器6。向具有与图1所示的实施例1的时钟数据恢复电路相同的功能的构成部分赋予同一符号，并且省略重复的说明。
可变延迟器6根据从调整端子输入的调整信号，向相位比较器1输出使从VCO3输入的时钟CLK延迟了的延迟时钟CLKD。
相位比较器1检测与在分频器5中分频了的输入数据RZ-DATA的上升沿同步的分频输入数据RZ-DATA1和输入的时钟的上升沿之间的相位差。所以，如图16(c)所示，为了将VCO3生成的时钟CLK的下降沿调整到输入数据RZ-DATA的最优识别点(输入数据RZ-DATA的位宽度的中央)，而必须调整输入到相位比较器1的时钟。
在此，假设输入数据RZ-DATA和可变延迟器6输出的延迟时钟CLKD的相位是锁定状态(相位一致)。如图5所示，如果假设输入数据RZ-DATA的位宽度为W，时钟CLK的周期为T，则为了使时钟CLK的下降沿与输入数据RZ-DATA的最优识别点一致而必需的与时钟CLK对应的延迟时钟CLKD的延迟量delay由下式表示：
delay＝T/2-W/2。
所以，可变延迟器6可以向相位比较器1输出使由VCO3生成的时钟CLK只延迟了T/2-W/2后的延迟时钟CLKD。因此，向可变延迟器6的调整端子输入使由VCO3生成的时钟CLK只延迟T/2-W/2那样的调整信号。
接着，说明本发明的实施例2的时钟数据恢复电路的动作。可变延迟器6根据从调整端子输入的调整信号，向相位比较器1输出使由VCO3生成的时钟CLK延迟了的延迟时钟CLKD。相位比较器1对与在分频器5中分频了的输入数据RZ-DATA的上升沿同步的分频输入数据RZ-DATA1和延迟时钟CLKD的相位进行比较，检测出分频输入数据RZ-DATA1和由VCO3生成的时钟CLK之间的相位差。然后，向LPF2输出用模拟值表示检测出的相位差的相位差信号FEO。LPF2向VCO3输出除去了相位差信号FEO的高频成分而平滑化了的电压控制信号。VCO3根据电压控制信号调整振荡频率而生成时钟CLK，并向可变延迟器6和数据识别器4输出生成的时钟CLK。数据识别器4在时钟CLK的下降沿识别输入数据RZ-DATA是“1”还是“0”。然后，将识别出的数据作为识别数据输出。
这样，在实施例2中，可变延迟器生成使由VCO生成的时钟只延迟从外部输入的调整时间的延迟时钟，相位比较器对延迟时钟和分频了输入数据的分频输入数据的相位进行比较，因此能够使VCO生成的时钟的下降沿与对应于输入数据的占空比的最优识别点符合。
实施例3
使用图6和图7，说明本发明的实施例3。在实施例2中，通过将在相位比较器中比较相位的分频输入数据作为基准使时钟延迟，从而使VCO生成的时钟的下降沿与输入数据的最优识别点符合。在本实施例3中，通过将输入到相位比较器的时钟作为基准使分频输入数据延迟，从而使VCO生成的时钟的下降沿与输入数据的最优识别点符合。
图6是展示本发明的实施例3的时钟数据恢复电路的结构的框图。本发明的实施例3的时钟数据恢复电路在图1所示的实施例1的时钟数据恢复电路的分频器5和相位比较器1之间追加可变延迟器6a。向具有与图1所示的实施例1的时钟数据恢复电路相同的功能的结构部分赋予相同的符号，并省略重复的说明。
可变延迟器6a根据从调整端子输入的调整信号，向相位比较器1输出使从分频器5输入的分频输入数据RZ-DATA1延迟了的延迟分频输入数据RZ-DATA2。
在此，VCO3生成的时钟CLK和可变延迟器6a输出的延迟分频输入数据RZ-DATA2的相位处于锁定状态。如图7所示，如果假设输入数据RZ-DATA的位宽度为W，时钟CLK的周期为T，则为了使时钟CLK的下降沿与输入数据RZ-DATA的最优识别点一致所必需的与分频输入数据RZ-DATA1对应的延迟分频输入数据RZ-DATA2的延迟量delay用下式表示：
delay＝T/2+W/2。
所以，可变延迟器6a可以向相位比较器1输出使在分频器5中分频了的分频输入数据RZ-DATA1只延迟T/2+W/2的延迟分频输入数据RZ-DATA2。因此，向可变延迟器6a的调整端子输入使在分频器5只分频了的分频输入数据RZ-DATA1只延迟T/2+W/2的调整信号。
接着，说明本发明的实施例3的时钟数据恢复电路的动作。分频器5检测出输入数据RZ-DATA的上升沿，使分频输入数据RZ-DATA1反转。可变延迟器6根据从调整端子输入的调整信号，向相位比较器1输出使分频输入数据RZ-DATA1延迟了的延迟分频输入数据RZ-DATA2。相位比较器1在延迟分频输入数据RZ-DATA2的变化点检测延迟分频输入数据RZ-DATA2和由VCO3生成的时钟CLK的相位差。然后，向LPF2输出用模拟值表示检测出的相位差的相位差信号FEO。LPF2向VCO3输出除去相位差信号FEO的高频成分而平滑化了的电压控制信号。VCO3根据电压控制信号调整振荡频率而生成时钟CLK，并向数据识别器4输出生成的时钟CLK。数据识别器4在时钟CLK的下降沿识别输入数据RZ-DATA是“1”还是“0”。然后，将识别出的数据作为识别数据输出。
这样，在实施例3中，可变延迟器生成使分频了输入数据的分频输入数据只延迟从外部输入的调整时间的延迟分频输入数据，相位比较器对VCO生成的时钟和延迟分频输入数据的相位进行比较，因此能够使VCO生成的时钟的下降沿与对应于输入数据的占空比的最优识别点符合。
实施例4
使用图8和图9，说明本发明的实施例4。在实施例3和实施例4中，以相位比较器1的输入的一方作为基准，通过使另一方延迟，从而将用于识别数据的时钟的下降沿调整为输入数据的最优识别点。在本实施例4中，通过使识别的输入数据延迟，来将用来识别数据的时钟的下降沿调整为最优识别点。
图8是展示本发明的实施例4的时钟数据恢复电路的结构的框图。本发明的实施例4的时钟数据恢复电路在实施例1的时钟数据恢复电路的数据识别器4的前级追加可变延迟器6b。向具有与图1所示的实施例1的时钟数据恢复电路相同的功能的构成部分赋予同一符号，并且省略重复的说明。
可变延迟器6b根据从调整端子输入的调整信号，向数据识别器4输出使输入数据RZ-DATA延迟了的延迟输入数据RZ-DATA3。
在此，输入到相位比较器1的输入数据RZ-DATA和VCO3生成的时钟CLK的相位处于锁定状态。如图9所示，如果设输入数据RZ-DATA的位宽度为W，则为了使时钟CLK的下降沿与输入数据RZ-DATA的最优识别点一致所必需的与分频输入数据RZ-DATA1对应的延迟分频输入数据RZ-DATA2的延迟量delay用下式表示：
delay＝W/2。
所以，可变延迟器6b可以向数据识别器4输出使输入数据RZ-DATA只延迟W/2的延迟输入数据RZ-DATA3。因此，向可变延迟器6b的调整端子输入使由分频器5分频了的输入数据RZ-DATA只延迟W/2那样的调整信号。
接着，说明本发明的实施例4的时钟数据恢复电路的动作。分频器5检测输入数据RZ-DATA的上升沿，使分频输入数据RZ-DATA1反转。相位比较器1在分频输入数据RZ-DATA1的变化点检测分频输入数据RZ-DATA1和由VCO3生成的时钟CLK的相位差。然后，向LPF2输出用模拟值表示检测出的相位差的相位差信号FEO。LPF2向VCO3输出除去相位差信号FEO的高频成分而平滑化了的电压控制信号。VCO3根据电压控制信号调整振荡频率而生成时钟CLK，并向数据识别器4输出生成的时钟CLK。
可变延迟器6b根据从调整端子输入的调整信号，向数据识别器4输出使输入数据RZ-DATA延迟了的延迟输入数据RZ-DATA3。数据识别器4在时钟CLK的下降沿识别输入数据RZ-DATA是“1”还是“0”。然后，将识别出的数据作为识别数据输出。
这样，在本实施例4中，可变延迟器生成使输入数据只延迟从外部输入的调整时间的延迟输入数据，数据识别器在由VCO生成的时钟的下降沿识别延迟输入数据，因此能够使VCO生成的时钟的下降沿与对应于输入数据的占空比的最优识别点符合。
实施例5
使用图10说明本发明的实施例5。在实施例2中，从外部输入在可变延迟器中使由VCO生成的时钟延迟的延迟量。在本实施例5中，在时钟数据恢复电路内生成输入到可变延迟器的延迟量。
图10是展示本发明的实施例5的时钟数据恢复电路的结构的框图。本发明的实施例5的时钟数据恢复电路向实施例3的时钟数据恢复电路中追加占空比检测器7。向具有与图4所示的实施例3的时钟数据恢复电路相同的功能的构成部分赋予同一符号，并且省略重复的说明。
占空比检测器7检测输入数据RZ-DATA的占空比，即位宽度。然后，计算在可变延迟器6中使时钟CLK延迟的延迟量，并将计算出的延迟量输出到可变延迟器6的调整端子。
如实施例2所说明的那样，如果假设输入数据RZ-DATA的位宽度为W，时钟CLK的周期为T，则输出到可变延迟器6的延迟量是“T/2+W/2”因此，占空比检测器7根据检测出的输入数据RZ-DATA的位宽度，计算T/2+W/2的延迟量，并输出到可变延迟器6。
由于除了由占空比检测器7计算在实施例3中从外部输入到可变延迟器6的调整信号以外，实施例5的时钟数据恢复电路的动作是相同的，所以在此省略其说明。
这样，在本实施例5中，占空比检测器检测输入数据的位宽度，并计算用来使VCO生成的时钟的下降沿与输入数据的最优识别点符合的延迟量，因此不从外部设置延迟量，而能够使VCO生成的时钟的下降沿与对应于输入数据的占空比的最优识别点符合。
另外，如果图6所示的实施例3的时钟数据恢复电路具备占空比检测器，占空比检测器检测输入数据位宽度并计算使分频输入数据只延迟T/2+W/2的延迟值，并将计算出的延迟值输出到可变延迟器6a的调整端子，则也能够不从外部设置延迟量，而使VCO生成的时钟的下降沿与对应于输入数据的占空比的最优识别点符合。
另外，如果图8所示的实施例4的时钟数据恢复电路具备占空比检测器，占空比检测器检测输入数据RZ-DATA位宽度并计算使输入数据RZ-DATA只延迟W/2的延迟值，并将计算出的延迟值输出到可变延迟器6b的调整端子，则也能够不从外部设置延迟量，而使VCO生成的时钟的下降沿与对应于输入数据的占空比的最优识别点符合。
实施例6
使用图11和图12，说明本发明的实施例6。图11是展示本发明的实施例6的时钟数据恢复电路的结构的框图。本发明的实施例6的时钟数据恢复电路由以下部分构成：具有分频器85、相位比较器81、LPF82和VCO83的第1时钟生成电路8；具有分频器95、相位比较器91、LPF92和VCO93的第2时钟生成电路9；相位合成器10；数据识别器4。
第1时钟生成电路8生成与输入数据RZ-DATA的上升沿的相位一致的时钟CLKR。
分频器85例如使用T触发器等，在每次检测出输入数据RZ-DATA的上升沿时使分频输入数据RZ-DATAR反转，并输出到相位比较器81。
相位比较器81对分频输入数据RZ-DATAR和由VCO83生成的时钟CLKR的相位进行比较，检测出这2个信号的相位差。然后，向LPF82输出用模拟值表示检测出的相位差的相位差信号FEOR。另外，由于相位比较器91的结构与图2所示的实施例1的相位比较器1一样，所以在此省略其说明。
LPF82向VCO83输出除去了相位差信号FEOR的高频成分而平滑化了的电压控制信号。VCO83根据电压控制信号调整振荡频率而生成时钟CLKR，并将生成的时钟CLKR输出到相位比较器81和相位合成器10。
第2时钟生成电路9生成与输入数据RZ-DATA的下降沿的相位一致的时钟CLKR。
分频器95例如使用T触发器等，在每次检测出输入数据RZ-DATA的下降沿时使分频输入数据RZ-DATAF反转，并输出到相位比较器91。
相位比较器91对分频输入数据RZ-DATAF和由VCO93生成的时钟CLKF的相位进行比较，检测出这2个信号的相位差。然后，向LPF92输出用模拟值表示检测出的相位差的相位差信号FEOF。另外，由于相位比较器91的结构与图2所示的实施例1的相位比较器1一样，所以在此省略其说明。
LPF92向VCO93输出除去了相位差信号FEOR的高频成分而平滑化了的电压控制信号。VCO93根据电压控制信号调整振荡频率而生成时钟CLKF，并将生成的时钟CLKR输出到相位比较器91和相位合成器10。
相位合成器10对由第1时钟生成电路8生成的时钟CLKR和由第2时钟生成电路9生成的时钟CLKF进行合成。然后，向数据识别器4输出使合成的时钟反转了的时钟CLKM。
数据识别器4根据由相位合成器10合成的时钟CLKM，识别输入数据RZ-DATA是“0”还是“1”。
接着，参照图12的时序图，说明本实施例6的时钟数据恢复电路的动作。另外，由于第1时钟生成电路8生成与输入数据RZ-DATA的上升沿的相位一致的时钟CLKR的动作、第2时钟生成电路9生成与输入数据RZ-DATA的下降沿的相位一致的时钟CLKF的动作与实施例1的分频器5、相位比较器1、LPF2和VCO生成时钟CLK的动作一样，所以在此省略其说明。
在此，第1时钟生成电路8和第2时钟生成电路9处于锁定状态。即，输入到相位比较器81的作为分频器85的输出的分频输入数据RZ-DATAR的上升沿和下降沿与由VCO81生成的时钟CLKR的上升沿一致，输入到相位比较器91的作为分频器95的输出的分频输入数据RZ-DATAF的上升沿和下降沿与由VCO91生成的时钟CLKF的上升沿一致。
如图12所示，第1时钟生成电路8的分频器85检测输入数据RZ-DATA的上升沿，使作为输出的分频输入数据RZ-DATAR反转，第2时钟生成电路9的分频器95检测输入数据RZ-DATA的下降沿，使作为输出的分频输入数据RZ-DATAF反转。即，第2时钟生成电路9的分频输入数据RZ-DATAF相对于第1时钟生成电路9的分频输入数据RZ-DATAR延迟了输入数据RZ-DATA的位宽度量。
由于第1时钟生成电路8和第2时钟生成电路9都处于锁定状态，所以由第2时钟生成电路9生成的时钟CLKF相对于由第1时钟生成电路生成的时钟CLKR延迟了输入数据RZ-DATA的位宽度量。相位合成器10对这2个时钟CLKR和时钟CLKF进行合成。然后，向数据识别器4输出使合成的时钟反转了的时钟CLKM。即，相位合成器10通过对输入数据RZ-DATA的上升沿和时钟的上升沿一致的时钟CLKR、输入数据RZ-DATA的下降沿和时钟的下降沿一致的时钟CLKF进行合成，进而进行反转，从而生成使时钟的下降沿与输入数据RZ-DATA的最优识别点一致了的时钟CLKM。
数据识别器4在时钟CLKM的下降沿识别输入数据RZ-DATA是“1”还是“0”。然后，将识别出的数据作为识别数据输出。
这样，在本实施例6中，在第1时钟生成电路中，第1时钟生成电路内的分频器在输入数据的上升沿使数据反转，生成相位与生成的分频输入数据的变化点一致的第1时钟，在第2时钟生成电路中，第2时钟生成电路内的分频器在输入数据的下降沿使数据反转，生成相位与生成的分频输入数据的变化点一致的第2时钟，相位合成器使合成了第1时钟和第2时钟的时钟反转，生成用来识别数据的时钟，因此能够始终在与输入数据的占空比对应的最优识别点识别数据。
如上所述，本发明的时钟数据恢复电路对于必须根据输入数据生成用来识别输入数据的时钟的通信系统是有用的，特别适用于在输入数据中使用RZ数据的通信系统。

Claims (12)

1.一种时钟数据恢复电路，其特征在于包括：
根据由电压控制振荡器生成的时钟，识别输入数据的数据识别器；
对上述输入数据进行分频的分频器；
检测由上述电压控制振荡器生成的时钟和在上述分频器中分频了的输入数据之间的相位差，生成用来消除该检测出的相位差的相位差信号的相位比较器；
根据上述相位差信号调整振荡频率而生成上述时钟，并输出到上述数据识别器和上述相位比较器的上述电压控制振荡器。
2.根据权利要求1所述的时钟数据恢复电路，其特征在于：
在上述电压控制振荡器和上述相位比较器之间还具备：生成使由上述电压控制振荡器生成的时钟只延迟了规定的时间的延迟时钟的可变延迟器，其中
上述相位比较器检测上述延迟时钟和在上述分频器中分频了的输入数据之间的相位差，生成上述相位差信号。
3.根据权利要求2所述的时钟数据恢复电路，其特征在于：
从外部设置使由上述电压控制振荡器生成的时钟延迟的规定的时间。
4.根据权利要求2所述的时钟数据恢复电路，其特征在于还包括：
根据上述输入数据的占空比决定使由上述电压控制振荡器生成的时钟延迟的延迟时间，并将该决定的延迟时间输出到上述可变延迟器的占空比检测器。
5.根据权利要求1所述的时钟数据恢复电路，其特征在于：
在上述分频器和上述相位比较器之间还具备：生成使在上述分频器中分频了的输入数据只延迟了规定的时间的延迟分频输入数据的可变延迟器，其中
上述相位比较器检测由上述电压控制振荡器生成的时钟和上述延迟分频输入数据之间的相位差，生成上述相位差信号。
6.根据权利要求5所述的时钟数据恢复电路，其特征在于：
从外部设置使在上述分频器中分频了的输入数据延迟的规定的时间。
7.根据权利要求5所述的时钟数据恢复电路，其特征在于还包括：
根据上述输入数据的占空比决定使在上述分频器中分频了的输入数据延迟的延迟时间，并将该决定的延迟时间输出到上述可变延迟器的占空比检测器。
8.根据权利要求1所述的时钟数据恢复电路，其特征在于：
在上述数据识别器的前级还具备：生成使上述输入数据只延迟了规定的时间的延迟输入数据的可变延迟器，
上述数据识别器根据由上述电压控制振荡器生成的时钟，识别上述延迟输入数据。
9.根据权利要求8所述的时钟数据恢复电路，其特征在于：
从外部设置使上述输入数据延迟的规定的时间。
10.根据权利要求8所述的时钟数据恢复电路，其特征在于还包括：
根据上述输入数据的占空比决定使上述输入数据延迟的延迟时间，并将该决定的延迟时间输出到上述可变延迟器的占空比检测器。
11.一种时钟数据恢复电路，其特征在于包括：
生成与输入数据的上升沿同步的第1时钟的第1时钟生成电路；
生成与上述输入数据的下降沿同步的第2时钟的第2时钟生成电路；
对上述第1时钟和上述第2时钟进行合成，并向数据识别器输出该第1时钟和该第2时钟的中间相位的时钟的相位合成器；
根据上述中间相位的时钟，识别上述输入数据的数据识别器。
12.根据权利要求11所述的时钟数据恢复电路，其特征在于：
上述第1时钟生成电路具备：
在上述输入数据的上升沿对该输入数据进行分频的分频器；
检测上述第1时钟和在上述分频器中分频了的输入数据之间的相位差，生成用来消除该检测出的相位差的相位差信号的相位比较器；
根据上述相位差信号调整振荡频率而生成上述第1时钟，并输出到上述相位合成器和上述相位比较器的上述电压控制振荡器，
上述第2时钟生成电路具备：
在上述输入数据的下降沿对该输入数据进行分频的分频器；
检测上述第2时钟和在上述分频器中分频了的输入数据之间的相位差，生成用来消除该检测出的相位差的相位差信号的相位比较器；
根据上述相位差信号调整振荡频率而生成上述第2时钟，并输出到上述相位合成器和上述相位比较器的上述电压控制振荡器。
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