CN1670853B

CN1670853B - 编码装置

Info

Publication number: CN1670853B
Application number: CN2005100529853A
Authority: CN
Inventors: 永井宏树
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-03-17
Filing date: 2005-03-04
Publication date: 2010-04-28
Anticipated expiration: 2025-03-04
Also published as: CN1670853A; US20050210361A1; TWI310936B; JP2005267719A; US7475324B2; TW200601280A

Abstract

本发明提供一种谋求编码处理的进一步高速化的编码装置，其中具有：进行所述错误检测编码的生成的错误检测编码生成部；进行所述加扰处理的加扰处理部；进行所述第一纠错码的生成的第一纠错码生成部；和进行所述第二纠错码的生成的第二纠错码生成部；具有并列化处理所述错误检测编码生成部、所述加扰处理部、所述第一纠错码生成部、所述第二纠错码生成部中的两个以上处理的编码控制部。

Description

编码装置

技术领域

本发明涉及编码装置。

背景技术

近几年，作为光盘，追记型(Write Once)或可重写型(Rewritable)等的DVD(Digital Versatile Disk数字多用光盘)介质的普及正在扩大。在DVD介质的记录方式中，将提高记录·再生品位作为目的，进行规格化，以便对成为记录对象的数据(记录数据)实施加扰(scramble)处理、ECC(Error Correcting Code)编码处理和8-16调制处理等之后进行记录。下面，将对这些记录数据的一系列的处理叫做「编码(Encoding)处理」，将进行编码处理的装置叫做「编码装置」。

下面，以图11、12、13、14为基础，说明DVD的编码处理。

图11是用于说明DVD的数据扇区的概念图。

首先，记录数据按每2048字节进行分割。该被分割的数据叫做主数据，对其前端附加12字节的标题。该标题由4字节的ID(Identification Code识别码)、相对其ID的2字节错误检测编码(IED：Id Error Detection CodeID检错码)、复制保护信息等6字节的预约数据(CPM：CopyrightManagement Code拷贝权管理码)构成。另外，在主数据末尾附加4字节的EDC(Error Detection Code检错码)。该EDC是相对于附加了标题的主数据的检测错误编码。

对主数据附加了标题和EDC的总2064字节的数据，作为被分为172字节单位的172字节(列)×12行的数据扇区来对待。另外，对数据扇区中的主数据的2048字节，从包含在标题的ID的比特7，将比特4的信息作为加扰密钥，实施利用PN(Pseudo random Noise伪随机噪声)系列加法运算的加扰处理。

图12是用来说明DVD的1ECC块的概念图。

16个数据扇区汇集而形成172字节×192行的矩阵(以下称数据扇区群)。另外，对该数据扇区，生成并附加作为相对构成行的172字节的数据群的纠错码的内奇偶校验(PI：Inter Code Parity)和作为相对构成列的192行份的数据群的纠错码的外奇偶校验(PO：Outer Code Parity)。另外，外奇偶校验PO和内奇偶校验PI是通过对已经实施加扰处理的2064字节实施规定的运算处理而生成的。

附加了外奇偶校验PO和内奇偶校验PI的182字节(列)×208行的数据叫做1ECC块，作为进行纠错处理或错误检测处理的单位来对待。另外，如图13所示，进行1ECC块的行更换，以使16行的外奇偶校验PO按顺序配置在每一行附加内奇偶校验PI的每一个数据扇区后面。在此，在一个数据扇区附加10字节的内奇偶校验PI和外奇偶校验PO的182字节×13行的数据是作为记录扇区来处理的。并且，对16个记录扇区所构成的1ECC块份的数据实施8-16调制或NRZI变换等之后，进行向DVD介质的记录。

图14是包含进行上述编码处理的编码装置的系统构成图。

编码装置810将从主机800转送过来的记录数据暂时写入DRAM(Dynamic Random Access Memory动态随机存取存储器)820中。在此，DRAM820是适用于SDRAM(Synchronous DRAM)等的高集成化的易失性存储器，一般作为DVD介质所处理的大容量记录数据的缓冲存储器来使用。

编码装置810对写入该DRAM820中的记录数据，在每一次处理中按顺序进行叫做标题的生成附加、加扰处理、EDC的生成附加、外奇偶校验PO及内奇偶校验PI的生成附加的一系列处理。

[专利文献1]

特开2004-22130号公报

但是，如图14所示，在编码装置810中，按顺序进行叫做加扰处理、EDC的生成附加、外奇偶校验PO和内奇偶校验PI的生成附加的一系列处理。由此，在到编码处理的每一个处理中的一个处理执行结束为止的期间内，到其处理后继续进行的其他处理为止，产生等待时间(处理开始等待时间)。

并且，编码处理的每一个处理伴随向DRAM820等存储装置的存取(写入/读出)。因此，通过按顺序进行编码处理的每一个处理，从而伴随编码处理的每一个处理的向DRAM820等存储装置的存取所需时间(存取时间)被积累。

这样，在现有的编码处理的结构中，上述的处理开始等待时间或向存储装置的存取时间的积累成为障碍，很难谋求编码处理的进一步高速化。

发明内容

为了解决上述问题的主要的本发明，是一种编码装置，其中将向光盘的记录数据暂时写入存储装置后，根据所述记录数据构成附加标题及错误检测编码的扇区单位的数据群，并且，通过汇集所述扇区单位的多个数据群来形成矩阵，从而构成块单位的数据群；进行：相对于所述块单位的数据群的除去所述标题和所述错误检测编码的加扰处理；相对所述块单位数据群中、构成每一行的第一数据群的第一纠错码的附加；和相对于所述块单位数据群中、构成每一列的第二数据群的第二纠错码的附加，其具有：进行所述错误检测编码的生成的错误检测编码生成部；进行所述加扰处理的加扰处理部；进行所述第一纠错码的生成的第一纠错码生成部；和进行所述第二纠错码的生成的第二纠错码生成部；具有并列化处理所述错误检测编码生成部、所述加扰处理部、所述第一纠错码生成部、所述第二纠错码生成部中的两个以上处理的编码控制部，编码控制部对错误检测编码生成部执行生成利用从存储装置读出的所述记录数据的错误检测编码用的运算处理；同时，对加扰处理部执行实施利用所述已读出的所述记录数据的所述加扰处理的运算处理；进一步地，对所述第一纠错码生成部，执行生成利用已经实施过所述加扰处理的所述记录数据的所述第一纠错码用的第一运算处理；同时，对所述第二纠错码生成部，执行生成利用已经实施过所述加扰处理的所述记录数据的所述第二纠错码用的第二运算处理。

根据本发明，可以提供一种使光盘记录之际伴随的编码处理高速化的编码装置及其编码方法。

附图说明

图1是说明有关本发明的第一实施方式的光盘系统的整体构成的图。

图2是用于说明光盘的逻辑格式与DRAM的地址空间之间的对应关系的图。

图3是说明PO处理用SRAM的地址空间的图。

图4是说明有关本发明的第一实施方式的编码装置的处理的流程图。

图5是说明有关本发明的第一实施方式的编码装置的处理的图。

图6是说明有关本发明的第一实施方式的编码装置的处理的图。

图7是说明有关本发明的第一实施方式的编码装置的处理的图。

图8是说明有关本发明的其他实施方式的编码装置的构成的图。

图9是说明有关本发明的其他实施方式的编码装置的处理的图。

图10是说明有关本发明的其他实施方式的编码装置的处理的图。

图11是说明DVD的数据扇区的图。

图12是说明DVD的ECC块的图。

图13是说明DVD的记录扇区的图。

图14是说明现有的编码处理的图。

图中：10-光盘，100-主机，200-编码装置，210-主接口部，220-DRAM存取控制部，230-标题处理部，240-加扰处理部，250-EDC处理部，251-寄存器，260、290、310-选择部，270-PO处理部，280-SRAM，300-PI处理部，320-编码控制部，330-8-16调制部，400-DRAM，500-模拟信号处理电路，600-光拾器，700-微机，810-编码装置，820-DRAM。

具体实施方式

<系统构成>

图1是包含本发明的第一实施方式的编码装置的光盘系统的整体构成图。另外，在本实施方式中，作为对象的光盘是追记型或可重写型等记录型DVD介质。

光盘系统主要由主机100、数字信号处理电路200、DRAM400、模拟信号处理电路500、光拾器600、微机700构成。

主机100例如是安装了光盘存储装置(点划线内)的个人用计算机等，向数字信号处理电路200转送成为光盘10的记录对象的记录数据(影像数据、图像数据、声音数据等)。

数字信号处理电路200是例如以SDP(Digital Signal Processor数字信号处理器)的形态，将数字控制跟踪伺服或聚焦伺服的数字伺服部、数字控制编码/译码等DVD用信号处理的DVD用信号处理部进行单芯片化的电路。在此，有关本实施方式的编码装置实施数字信号处理电路200中的DVD用信号处理部的一个功能。

由此，在后面要叙述的数字信号处理电路200的说明中，成为以本实施方式有关的编码装置为中心的说明。另外，将上述数字伺服部和DVD用信号处理部分别作为一个芯片处理也可以，并且，将DVD用信号处理部中、编码/译码的每一个处理部分别作为一个芯片，即本实施方式的编码装置作为单独的一个芯片来实施也可以。

数字信号处理电路200(『编码装置』)将主机100转送过来的记录数据暂时写入DRAM400中。然后，对写入到DRAM400的记录数据实施DVD的编码处理等规定的数字信号处理。另外，在本实施方式中，采用了适合于高集成化和大容量存储的SRAM(Static Random Access Memory)等DRAM400，但除此之外，还可以采用SRAM等易失性存储器或者闪存、EEPROM(电可擦可编程只读存储器)等非易失性存储器。

模拟信号处理电路500，对由数字信号处理电路200实施了规定的数字信号处理的记录数据进行位于光拾器600内的半导体激光器(省略图示)的叫做驱动控制的规定模拟信号处理。另外，也可以将模拟信号处理电路500和数字信号处理电路200集成为一个芯片来实施。

光拾器600具备半导体激光器、光检测器、光学透镜或伺服用适配器(均省略图示)，根据由模拟信号处理电路500实施了规定模拟信号处理的记录数据进行半导体激光器的驱动控制等，射出对光盘10进行记录用激光。

微机700管理数字信号处理电路200、模拟信号处理电路500、光拾器600等光盘装置整体的控制。

<DRAM的地址空间>

图2是说明构成规定为DVD的逻辑格式的1ECC块(更换行之前)的数据与DRAM400的1ECC块份的地址空间(以下称DRAM地址空间)之间的对应关系的图。另外，在下面，将构成1ECC块的数据表述为1字节单位的数据(以下称为符号)「Bi，j(i、j为自然数)」。

在1ECC块中，每12行×172列份的符号群构成一个数据扇区。并且，汇集16个该数据扇区而形成矩阵的192(12×16)行×172列的符号群「Bi，j(i＝0～191、j＝0～171)」成为内奇偶校验PI和外奇偶校验PO进行的纠错对象的数据扇区。

每一个数据扇区中、前端12字节的符号群「Bi，j(i＝12×n(n＝0～15)，j＝0～11)」，构成对每数据扇区附加的标题(ID、IED、CPM)。该标题分别存储在DRAM地址空间中设定的区域A(『第一存储区域』)内。另外，在区域A中，对每构成12字节标题的符号，附加表示与其对应的数据扇区前端行的行地址和对应于符号列顺序的列地址。

每一个数据扇区中、除了前端12字节和末尾4字节以外的符号群分别构成2048字节的主数据。该2048字节的主数据存储在DRAM地址空间中设定的区域B内。另外，在区域B中，对每构成2048字节主数据的符号，附加表示与其排列顺序相应的行地址和列地址。

每一个数据扇区中、末尾4字节的符号群「Bi，j(i＝12×n(n＝1～16)-1，j＝168～171)」，构成对每数据扇区附加的EDC。另外，EDC存储在DRAM地址空间中设定的区域C内。另外，在区域C中，对每构成4字节EDC的符号附加表示对应于数据扇区最终行的行地址和对应于符号列顺序的列地址。

对每一个数据扇区中、构成每一行的符号群分别附加由10字节构成的内奇偶校验PI「Bi，j(i＝0～191、j＝172～181)」。并且，对构成每一列的符号群分别附加由16字节构成的外奇偶校验PO「Bi，j(i＝192～207、j＝0～171)」。该内奇偶校验PI和外奇偶校验PO分别存储在DRAM地址空间中设定的区域D(『第二存储区域』)和区域E中。

进一步地，对构成外奇偶校验PO的每一行的符号群「Bi，j(i＝192～207，j＝0～171)」附加相对于符号群的内奇偶校验PI「Bi，j(i＝192～207，j＝172～181)」。该内奇偶校验PI存储在DRAM地址空间中设定的区域F内。另外，符号群「Bi，j(i＝192～207，j＝0～171)」也可以设为相对于内奇偶校验PI「Bi，j(i＝0～191，j＝172～181)」的外奇偶校验PO。

这样，按照实际生成标题、EDC、内奇偶校验PI、外奇偶校验PO的顺序，在1ECC块的份的DRAM地址空间中预先划分区域A～区域F。这样，如后所述，在将并列化的编码处理的每一个执行结果写入DRAM400之际，可以有效的进行对DRAM400的存取。

另外，在对DRAM400进行以1个符号为单位的写入/读出的情况下，指定对应于该1个符号的行地址和列地址来进行。另外，在对DRAM400进行以1ECC块中的1行为单位的写入/读出的情况下，首先指定行地址后，按顺序更新列地址来进行。并且，结束向被指定行的写入/读出之后，进行下一行的写入/读出。

《第一实施方式》

<数字信号处理电路(编码装置)>

对图1中所示的数字信号处理电路200(『控制部』)、即本实施方式的编码装置的详细构成进行说明。

主接口部(主I/F部)210是控制与主机100之间数据接收的接口。主I/F部210在编码处理时，将从主机100对光盘装置(点划线内)转送的记录数据，向DRAM存取控制部220转送。其结果，从主机100转送过来的记录数据以2048字节(主数据)为单位进行分割，暂时写入到DRAM400中。另外，作为主I/F部210，例如采用ATAPI(AdvancedTechnology Attachment Packet Interface)。

DRAM存取控制部220控制向DRAM400的写入/读出。另外，向DRAM400的写入/读出是根据编码控制部320中所生成的存取控制信号，以图2所示的1ECC块的每一行为单位、进一步地以构成每一行的1个符号为单位来进行的。

标题处理部230生成附加给每一个数据扇区的4字节标题。该已生成的标题由DRAM存取控制部220写入到DRAM300中。

加扰处理部240对由DRAM存取控制部220从DRAM300读出的主数据，逐次执行将和该主数据同时读出的标题所含ID的比特7到比特4的信息作为加扰密钥的PN系列加法运算，即用来实施加扰处理的运算处理。已经实施过加扰处理的主数据一齐向选择部260、290、310供给。

EDC处理部250，和加扰处理并行，依次执行：根据由DRAM存取控制部220从DRAM300读出的主数据和标题，生成4字节EDC用的运算处理(以下称EDC处理)。并且，EDC处理部250在将EDC的运算中的中间数据(以下称EDC中间数据)存储在寄存器251的同时，一齐向选择部260、290、310供给。另外，作为EDC，例如可以采用奇偶校验位、CRC(Cyclic Redundancy Code循环冗余码)等。

选择部260(『第一选择部』)根据从编码控制部320以规定的选择定时供给的控制信号A，选择由加扰处理部240实施过加扰处理的主数据或EDC中间数据的一方。

PO处理部270(『第二纠错码生成部』)对选择部260中选择完的数据逐次执行用来生成外奇偶校验PO(『第二纠错码』)的运算处理(以下称PO处理。『第二运算处理』)。另外，作为外奇偶校验PO，可以采用里德·索洛蒙码(Reed-Solomon码)等。

但是，由于是以数据扇区群的每一行为单位从DRAM400读出主数据的，故不能计算读出最终数据扇区中、最终行的主数据为止的与数据扇区群的每一列相应的外奇偶校验PO。因此，作为用于存储外奇偶校验PO的运算中的中间数据(以下称PO中间数据)的存储装置，设有SRAM280。

如图3所示，SRAM280为了存储与数据扇区群的每一列(从第0列到第171列)相应的中间数据，需要有每16行×172字节份的存储容量。另外，将PO中间数据存储在SRAM280中，同时一齐向选择部290、310供给。

选择部290(『第二选择部』)根据从编码控制部320以规定的选择定时供给的控制信号B，选择已经实施过加扰处理的主数据、EDC中间数据或PO中间数据的任一方。

PI处理部300(『第一纠错码生成部』)对选择部290中选择完的数据逐次执行生成内奇偶校验PI(『第一纠错码』)用的运算处理(以下称PI处理。『第一运算处理』)。其结果，已经生成的内奇偶校验PI向选择部310供给。另外，作为内奇偶校验PI，可以采用里德·索洛蒙码(Reed-Solomon码)等。

选择部310(『第三选择部』)根据从编码控制部320以规定的选择定时供给的控制信号C，选择已经实施过加扰处理的主数据、EDC中间数据、PO中间数据或内奇偶校验PI的任一方。

编码控制部320管理数字信号处理电路200的编码处理的整体控制，在适当定时内生成向DRAM存取控制部220供给的地址数据或命令数据等存储器存取控制信号、或向选择部260、290、310供给的控制信号A、B、C等。其结果，从DRAM400逐次读出数据扇区群所包含的主数据。并且，在选择部310中，逐次选择并列化处理加扰处理、EDC处理、PI处理、PO处理的执行结果，重新写到DRAM400中。在此刻，在DRAM400中构成1ECC块。

8-16调制部330对DRAM400中构成的1ECC块实施交织处理、8-16调制处理、NRZI调制处理。并且，已经由8-16调制部330实施过规定处理的数据被转送到模拟信号处理电路500。

<编码处理的流程>

＝＝＝概要＝＝＝

图4是说明有关本发明的编码处理流程的流程图。另外，在下面的说明中，没有特意的说明，以数字信号处理电路200为动作主体。

首先，数字信号处理电路200通过主I/F部210接收从主机100转送过来的信号(S400)。该记录数据以2048字节(主数据)为单位被分割，同时，由DRAM存取控制部220暂时写入到DRAM400(S401)。接着，由标题处理部230生成附加给数据扇区的标题。该已生成的标题由DRAM存取控制部220写入到DRAM400中(S402)。

由DRAM存取控制部220，从DRAM400以1ECC块为单位、详细说是以每1符号为单位来逐次读出数据扇区群所包含的主数据(S403)。将该已经读出的主数据供给到加扰处理部240、EDC处理部250，将已实施过加扰处理和EDC处理的主数据逐次供给到PO处理部270、PI处理部300。其结果，作为并列化处理，执行加扰处理、EDC处理、PO处理和PI处理(S404)。然后，将并列化处理的每一个执行结果通过选择器310和存储器存取控制部220逐次写入到DRAM400中(S405)。

这样，本发明的编码装置，在对写入到DRAM400的主数据进行构成1ECC块用的编码处理的情况下，因为并列化处理加扰处理、EDC处理、PO处理和PI处理，所以只要一次读出写入到DRAM400的主数据就可以。其结果，和以往的情况比较，可以减少对DRAM400等存储装置的存取次数，进一步地，编码处理的高速化成为可能。

＝＝＝第i行的处理＝＝＝

图5是用于说明对构成1ECC块的第i行的符号群「Bi，j(j＝0～171)」以1符号单位进行编码处理的流程图。

首先，在图5中所示的期间A中，从DRAM400读出1ECC块的第i行第0列相对应的Bi，0。将该已读出的Bi，0供给到加扰处理部240和EDC处理部250。其结果，在加扰处理部240中生成对符号Bi，0实施了加扰处理的加扰数据Si，0，同时，在EDC处理部250中以符号Bi，0基础生成中间数据Ei，0。

接着，在图5中所示的期间B中，加扰数据Si，0在选择器310中被选择后，写入到DRAM400。另外，加扰数据Si，0并行于向DRAM400的写入，通过选择器260供给到PO处理部270，同时通过选择器290供给到PI处理部300。另外，在PO处理部270中，从SRAM280读出第i-1行为止的PO处理中所运算的PO中间数据Oi-1，0。其结果，在PO处理部270中，以加扰数据Si，0和PO中间数据为基础，生成PO中间数据Oi，0，同时，在PI处理部300中，以加扰数据Si，0为基础，生成PI中间数据Ii，0。

然后，在图5中所示的期间C中，将第i行为止的PO处理中所运算的PO中间数据Oi，0存储在SRAM280中。另外，并行于向SRAM280的存储，从DRAM400读出下一个第i行第1列对应的Bi，1，反复进行上述的编码处理。

另外，在图5中所示的期间D中，设为对第i行第171列为止的符号「Bi，j(j＝0～171)」结束规定的编码处理的情况。这种情况下，PI中间数据Ii，171变为第i行最终的10字节份的内奇偶校验「PIi，j(j＝172～181)」。因此，在图5中所示的期间E以后，是内奇偶校验「PIi，j(j＝172～181)」以1字节为单位写入到DRAM400中。

＝＝＝第(12×n(n＝1～16)-1)行的处理＝＝＝

图6是用于说明对构成1ECC块的第11行的符号群「B11，j(j＝0～171)」，以1符号群为单位进行编码处理的流程图。另外，在第11行的编码处理中，是对DRAM400进行EDC的写入的情况。

首先，在图6中所示的期间A中，设为以1ECC块的第11行第167列对应的符号B11，167为基础，生成加扰数据S11，167和EDC中间数据E11，167的情况。然后，在图6中所示的期间B中，将加扰数据S11，167写入到DRAM400，同时生成PO中间数据O11，167和PI中间数据I11，167。

在此，EDC中间数据E11，167变为，附加给第一数据扇区的最终的4字节的「EDC 11，j(j＝168～171)」。因此，在图6中所示的从期间C到期间F中，以1字节为单位，将「EDC 11，j(j＝168～171)」写入到DRAM400中。

另外，在图6中所示的从期间C到期间F中，并行于「EDC 11，j(j＝168～171)」向DRAM400的写入，以「EDC 11，j(j＝168～171)」为基础，按顺序生成PO中间数据O11，j(j＝168～171)、PI中间数据I11，j(j＝168～171)。

在此，在图6中所示的从期间F中所生成的PI中间数据I11，171变为第11行最终的10字节的内奇偶校验「PI 11，j＝172～181」。因此，在图6中所示的从期间G以后，内奇偶校验「PI 11，j＝172～181」以1字节为单位写入到DRAM400中。

＝＝＝从第192行到207行为止的处理＝＝＝

图7是用于说明对构成1ECC块的第192行的符号群「B192，j(j＝0～171)」，以1符号群为单位进行编码处理的流程图。另外，在第192行的编码处理中，是生成相对于作为外奇偶校验PO的符号群「B192，j(j＝0～171)」的纠错码的内奇偶校验PI的情况。

首先，在到第191行为止的编码处理中，运算最终的16行×172字节份的外奇偶校验「POi，j(i＝1920～207，j＝0～171)」，同时将其外奇偶校验「POi，j(i＝1920～207，j＝0～171)」存储在SRAM280中。

在此，在图7中所示的期间A中，从SRAM280读出外奇偶校验PO192，0。然后，将该已经读出的外奇偶校验PO192，0通过选择器310写入到DRAM400中。

另外，并行于外奇偶校验PO 192，0向DRAM400的写入，外奇偶校验PO192，0通过选择器290供给到PI处理部300。其结果，在PI处理部300中，以外奇偶校验PO 192，0为基础，生成PI中间数据I 192，0。而且，生成这样的PI中间数据用的处理，是以外奇偶校验「PO 192，j(j＝0～171)」的1字节为单位而按顺序进行的。其结果，在图7所示的期间B中，生成第192行第172列的PI中间数据I 192，171。

另外，PI中间数据I 192，171变为第191行的最终的10字节份的内奇偶校验「PI 192，j(j＝172～181)」。因此，在图7所示的期间C以后，将内奇偶校验「PI 192，j(j＝172～181)」以1字节为单位写入到DRAM400中。

但是，在上述的处理中，根据写入到SRAM280中的外奇偶校验「POi，j(i＝192～207，j＝0～171)」，作为相对于该外奇偶校验PO的纠错码，生成内奇偶校验「PI i，j(i＝192～207，j＝172～181)」。由此，为了对数据扇区群每一行进行PI处理而设置的PI处理部300也可以兼用在相对外奇偶校验PO的PI处理中。其结果，可以抑制数字信号处理电路200的电路规模的扩大。

另外，符号群「Bi，j(i＝192～207，j＝172～181)」也可以作为相对于附加给数据扇区群的每一行的内奇偶校验「PI i，j(i＝0～192，j＝172～181)」的纠错码。作为这种情况下的纠错码，因里德·索洛蒙码(Reed-Solomon码)的限制，采用外奇偶校验PO。

另外，作为用于生成该外奇偶校验PO的结构，可以通过如下变更图1所示构成的一部分来实施。例如，无需SRAM280和从SRAM280向选择器290供给PO中间数据的结构。另外，新设存储PI处理部300所生成PI中间数据的适宜的存储机构(SRAM等)，将存储在该存储机构中的PI中间数据向选择器260供给。

通过以上的变更，生成相对于数据扇区群每一行的内奇偶校验PI之后，将该生成的内奇偶校验PI存储在上述存储机构中。此时，在选择器260中选择了上述存储机构所存储的内奇偶校验PI的结果，在PO处理部270中，生成相对于该已经选择的内奇偶校验PI的外奇偶校验PO。由此，在对内奇偶校验PI进行的PO处理中也可以兼用为了对数据扇区群每一列进行PO处理而设的PO处理部270。其结果，可以抑制数字信号处理电路200的电路规模的扩大。

《第二实施方式》

<数字信号处理电路(编码装置)>

图8是数字信号处理电路200(『控制部』)、即本发明涉及的编码装置的其他实施方式的图。

结构上和图1所示的实施方式不同点在于：设在DRAM存取控制部220、加扰处理部240与EDC处理部250之间的多个(m个)SRAM340；设在选择器310与DRAM存取控制部220之间的多个(n个)SRAM350。

SRAM340是用于暂时存储从DRAM400读出的规定数据量的主数据的缓冲存储装置。作为该缓冲存储装置，虽然可以采用SRAM之外的存储装置，但是，采用和DRAM400相比不需要刷新而存取时间短的SRAM，则更适于本发明的编码处理的高速化。

另外，SRAM340的存储容量变为上述的规定数据大小。作为该规定数据大小，因为对DRAM400一般进行以数据扇区群的一行为单位的写入/读出，所以最好设为构成数据扇区群一行的数据群的数据大小即「172字节」。此外，SRAM340的存储容量不限于「172字节」，也可以是数据扇区群中、构成多个(k)行的数据群的数据大小即「172字节×k」。

SRAM350是用于存储从SRAM350读出的规定数据量的主数据相关的编码处理的执行结果的缓冲存储装置。作为该缓冲存储装置虽然可以采用SRAM之外的存储装置，但最好以和SRAM340同样宗旨，采用SRAM。

另外，SRAM350的存储容量变为上述的规定数据大小。作为该规定数据大小，因为对DRAM400一般进行以数据扇区群的一行为单位的写入/读出，所以最好设为对构成数据扇区群一行的数据群的数据大小即对「172字节」进行「10字节」内奇偶校验PI加法运算的「182字节」。另外，SRAM350的存储容量不限于「182字节」，也可以是对数据扇区群中、构成多个(1)行份的数据群的数据大小即「172字节×1」进行「10字节×1」内奇偶校验PI加法运算的「182字节×1」。

<编码处理的流程>

＝＝＝读出侧的SRAM＝＝＝

以图9为基础，说明利用SRAM340的编码处理的流程。另外，在图9所示的处理的例子中，是设置两个SRAM340、且没有设置SRAM350的情况。

在下面的说明中，将对数据扇区群的第i(i＝0～191)行进行编码处理的期间叫做第i周期，将构成数据扇区群的第i行的数据群叫做第i行数据，将对第i行数据的编码处理的执行结果叫做第i行处理数据。另外，没有特意说明，以数字信号处理电路200为动作主体。

首先，在第i-1周期内，从DRAM400读出下一个第i周期所利用的第i行数据，同时将该读出的第i行数据逐次存储在SRAM340中。

接着，在第i周期内，将存储在一方SRAM340内的第i行数据分别转送到加扰处理部240和EDC处理部250。其结果，变为一齐进行相对该第i行数据的加扰处理、EDC处理，还有PI处理、PO处理。执行这些并列化处理的结果，对DRAM400逐次写入第i行处理数据。

另外，在第i周期内，并行于将第i行数据从一方的SRAM340分别转送到加扰处理部240和EDC处理部250的处理，从DRAM400读出下一个第i+1周期中利用的第i+1行数据，同时，将该读出的第i+1行数据逐次存储在另一方的SRAM340中。然后，在第i+1周期以后，结束对数据扇区群的第191行的编码处理为止，反复进行上述处理。

这样，通过设置多个SRAM340，从而并行于对数据扇区群的任意1行份的数据的编码处理，从DRAM400读出数据扇区群的下一个行对应的数据。因此，不等待DRAM400中的数据的读出，就可以开始叫做加扰处理、EDC处理、PO处理、PI处理的编码处理的每一个处理。由此，可以谋求编码处理的更高速化。

＝＝＝写入侧的SRAM＝＝＝

以图10为基础，说明利用SRAM350的编码处理的流程。而且，在图10所示的处理的例子中，是设置两个SRAM350且没有设置SRAM340的情况。

首先，在第i-1周期内，对一方的SRAM350逐次存储作为相对第i-1行数据的编码处理的执行结果的第i-1行处理数据。

接着，在第i周期内，读出存储在一方的SRAM350中的第i-1行处理数据，并写入到DRAM400中。另外，在第i周期内，并行于第i-1行处理数据向DRAM400的写入，执行对第i行数据的编码处理。因此，对另一方的SRAM350逐次写入相对该第i行数据的编码处理的执行结果的第i行处理数据。然后，在第i+1周期以后，到结束对数据扇区群的第191行的编码处理为止，反复进行上述处理。

这样，通过设置多个SAM350，从而并行于相对数据扇区群的任意1行份的数据的编码处理，对DRAM400进行数据扇区群的前面行对应的数据的写入。因此，不等待执行结果向DRAM400的写入，就可以开始叫做加扰处理、EDC处理、PO处理、PI处理的编码处理的每一个处理。因此，可以谋求编码处理的更高速化。

然而，设置SRAM340或SRAM350的任意一方都可以。但是，如图8所示，通过组合SRAM340和SRAM350，从而和设置SRAM340或SRAM350的任意一方相比，可以更高速化编码处理。

如上，说明了本发明的实施方式，但是，上述实施方式是为了容易理解本发明的例子，并不是用来限定解释本发明的例子。本发明可以不脱离其宗旨而可以变更/改良，同时，本发明包括其等价物。

Claims

1.一种编码装置，其中将向光盘的记录数据暂时写入存储装置后，根据所述记录数据构成附加标题及错误检测编码的扇区单位的数据群，并且通过汇集所述扇区单位的多个数据群来形成矩阵，从而构成块单位的数据群；进行：相对于所述块单位的数据群的除去所述标题和所述错误检测编码的加扰处理；相对所述块单位数据群中、构成每一行的第一数据群的第一纠错码的附加；和相对于所述块单位数据群中、构成每一列的第二数据群的第二纠错码的附加，其特征在于，具有：

进行所述错误检测编码的生成的错误检测编码生成部；

进行所述加扰处理的加扰处理部；

进行所述第一纠错码的生成的第一纠错码生成部；和

进行所述第二纠错码的生成的第二纠错码生成部；

具有并列化处理所述错误检测编码生成部、所述加扰处理部、所述第一纠错码生成部、所述第二纠错码生成部中的两个以上处理的编码控制部，

所述编码控制部，对所述错误检测编码生成部执行生成利用从所述存储装置读出的所述记录数据的所述错误检测编码用的运算处理；

同时，对所述加扰处理部执行实施利用所述已读出的所述记录数据的所述加扰处理的运算处理；

进一步地，对所述第一纠错码生成部，执行生成利用已经实施过所述加扰处理的所述记录数据的所述第一纠错码用的第一运算处理；

同时，对所述第二纠错码生成部，执行生成利用已经实施过所述加扰处理的所述记录数据的所述第二纠错码用的第二运算处理。

2.根据权利要求1所述的编码装置，其特征在于，具有：

选择所述错误检测编码、已经实施所述加扰处理的记录数据的一方，并向所述第二纠错码生成部供给的第一选择部；

选择所述错误检测编码、已经实施所述加扰处理的记录数据或所述第二运算处理所生成的所述第二纠错码的任何一个，并向所述第一纠错码生成部供给的第二选择部；和

作为写入到所述存储装置的所述并列化处理的执行结果，选择所述错误检测编码、已经实施所述加扰处理的记录数据、所述第二运算处理所生成的所述第二纠错码或所述第一运算处理所生成的所述第一纠错码的任何一个的第三选择部；

所述编码控制部，通过设定所述第一乃至所述第三选择部的选择定时，从而对所述错误检测编码生成部、所述加扰处理部、所述第一纠错码生成部和所述第二纠错码生成部进行所述并列化处理。

3.根据权利要求2所述的编码装置，其特征在于，

所述编码控制部，对所述第三选择部，选择已经实施所述加扰处理的、相当于所述块单位数据群的所述记录数据和以相应记录数据为基础所生成的所述第一纠错码后，继续选择以相当于所述块单位数据群的所述记录数据为基础所生成的所述第二纠错码。

4.根据权利要求2所述的编码装置，其特征在于，

所述编码控制部，通过以相当于已经实施所述加扰处理的所述块单位数据群的所述记录数据为基础生成所述第二纠错码后，对所述第二选择部选择所述所生成的第二纠错码，

从而对所述第一纠错码生成部执行生成相对所述已经供给的所述第二纠错码的所述第一纠错码用的所述第一运算处理。

5.根据权利要求1所述的编码装置，其特征在于，

具有选择所述错误检测编码、已经实施所述加扰处理的记录数据或所述第一运算处理所生成的所述第一纠错码的任意一个的选择部；

所述编码控制部通过以相当于已经实施所述加扰处理的所述块单位数据群的所述记录数据为基础生成所述第一纠错码后，对所述选择部，选择所述所生成的第一纠错码，

从而对所述第二纠错码生成部执行生成相对所述已经供给的所述第一纠错码的所述第二纠错码用的所述第二运算处理。

6.根据权利要求1所述的编码装置，其特征在于，

在所述存储装置、所述错误检测编码生成部和所述加扰处理部之间设置多个暂时存储从所述存储装置读出的规定数据量的所述记录数据的缓冲存储装置；

所述编码控制部，将从所述存储装置读出的所述规定数据量的所述记录数据暂时存储在所述缓冲存储装置后，转送到所述错误检测编码生成部和所述加扰处理部；

并且将从所述存储装置读出的下一个所述规定数据量的所述记录数据暂时存储在其他的所述缓冲存储装置中。

7.根据权利要求2或6所述的编码装置，其特征在于，

在所述第三选择部与所述存储装置之间设置多个暂时存储从所述存储装置读出的规定数据量的所述记录数据有关的所述并列化处理执行结果的缓冲存储装置；

所述编码控制部，将相对所述规定数据量的所述记录数据的所述并列化处理结果暂时存储在所述缓冲存储装置后，写入到所述存储装置中；

并且，将相对下一个所述规定数据量的所述记录数据的所述并列化处理结果暂时存储在其他的所述缓冲存储装置中。

8.根据权利要求6所述的编码装置，其特征在于，所述缓冲存储装置是SRAM。

9.根据权利要求7所述的编码装置，其特征在于，所述缓冲存储装置是SRAM。

10.根据权利要求1～6中任一项所述的编码装置，其特征在于，所述存储装置是DRAM。

11.根据权利要求7所述的编码装置，其特征在于，所述存储装置是DRAM。

12.根据权利要求8所述的编码装置，其特征在于，所述存储装置是DRAM。