CN1674283A - 半导体装置及其金属栅极的形成方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其金属栅极的形成方法。其形成方法包括：提供一个基底，其上具有一个栅极；形成多个薄膜，具有位于基底与栅极上的第一薄膜，以及位于第一薄膜旁边的第二薄膜；刻蚀薄膜以形成多个相邻的隔离物，具有位于基底上且位于栅极旁边的第一隔离物，以及位于上述第一隔离物旁边的第二隔离物；刻蚀第一隔离物；形成一个紧邻栅极的金属层；以及使金属层与栅极发生反应，以形成一个金属栅极。本发明金属栅极的形成方法，可以形成不同材料的栅极，并且具有不同厚度的栅介电层，因而能够提高半导体装置的性能。

Description

半导体装置及其金属栅极的形成方法
技术领域
本发明涉及一种半导体制程，特别是涉及一种金属栅极的形成方法。
背景技术
金属氧化物场效应晶体管(metal-oxide-semiconductorfield effect transistor，MOSFET)栅介电层的完整性与MOSFET装置的可靠性和使用寿命密切相关。栅介电层的厚度随产品尺寸的缩小而变薄，因而导致栅极漏电流，增加了耗电量，降低了装置的性能。
高介电常数材料是指介电常数大于5的材料，例如SiON、HfOxSiy或HfO2，可以用来实现漏电流与等效栅极氧化层厚度(equivalent oxide thickness，EOT)的最小化。金属栅极可以用来降低栅极阻抗。此外，金属栅极还可以降低来自多晶硅栅极的硼离子的隧道效应所造成的栅极漏电流。
在栅极的形成方面，存在着许多制程因素所造成的问题，例如化学机械研磨的终点侦测、隔离物和衬垫所造成的失效，以及栅极多晶硅的失效。在源极与漏极的接点形成方面，其问题包括浅沟槽隔离的失效和隔离物氧化物衬垫的失效。这些制程通常具有繁复的步骤，因而增加了制程成本。
因此，需要一种金属栅极制造方法的改进方案，克服上述现有技术中所提到的缺点。
发明内容
有鉴于此，本发明的主要目的在于提供一种半导体装置及其栅极的形成方法，以改善上述现有技术在形成金属栅极时所面临的问题。
为了实现上述目的，本发明提供一种半导体装置，包括：一个基底；多个位于所述基底上的栅极；分别位于各所述栅极与所述基底之间的第一栅介电层，所述第一栅介电层的厚度大体相同；所述栅极中至少一个的材料为第一材料；以及所述栅极中至少一个的材料为不同于所述第一材料的第二材料。
本发明所述的半导体装置，所述第一材料为多晶硅。
本发明所述的半导体装置，所述第二材料是金属、金属合金、金属硅化物中的一个或其组合。
本发明所述的半导体装置，所述第一栅介电层中至少一个是氧化物。
本发明所述的半导体装置，所述第一栅介电层中至少一个是高介电常数材料。
本发明所述的半导体装置，所述半导体装置还包括：至少一个位于所述基底上的第二栅极，所述第二栅极的材料是不同于所述第一材料和所述第二材料的第三材料；以及位于所述第二栅极与所述基底之间的第二栅介电层，所述第二栅介电层的厚度不同于所述第一栅介电层的厚度。
本发明所述的半导体装置，所述第三材料是金属硅化物。
本发明所述的半导体装置，所述第三材料是混合物。
本发明所述的半导体装置，所述第二栅介电层是氧化物或高介电常数材料。
为了实现上述目的，本发明提供一种半导体装置，包括：一个基底；一个位于所述基底上的金属栅极；以及多个隔离物，所述金属栅极的旁边具有第一隔离物，所述第一隔离物的旁边具有第二隔离物。
本发明所述的半导体装置，所述金属栅极为金属硅化物。
本发明所述的半导体装置，所述第一隔离物和所述第二隔离物是氮氧化硅、氮化硅、碳化硅中的一个或其组合。
本发明所述的半导体装置，所述第一隔离物位于所述栅极的周围，两者之间界有一个间隔区域，并且所述第二隔离物位于所述间隔区域的内外。
本发明所述的半导体装置，所述第二隔离物位于所述第一隔离物的旁边，并且位于所述栅极的周围，所述第二隔离物与所述栅极之间界有一个间隔区域，并且所述间隔区域的内外还包括一个第三隔离物。
本发明所述的半导体装置，所述第一隔离物为二氧化硅。
本发明所述的半导体装置，所述第二隔离物和所述第三隔离物是氮氧化硅、氮化硅、碳化硅中的一个或其组合。
为了实现上述目的，本发明提供一种金属栅极的形成方法，适用于半导体装置，包括：提供一个基底，其上具有一个栅极；形成多个薄膜，具有位于所述基底与所述栅极上的第一薄膜，以及位于所述第一薄膜旁边的第二薄膜；刻蚀所述薄膜以形成多个相邻的隔离物，具有位于所述基底上且位于所述栅极旁边的第一隔离物，以及位于所述第一隔离物旁的第二隔离物；刻蚀所述第一隔离物；形成一个金属层紧邻所述栅极；以及使所述金属层与所述栅极发生反应。
本发明所述的金属栅极的形成方法，所述栅极为多晶硅。
本发明所述的金属栅极的形成方法，所述第一薄膜与所述第一隔离物为二氧化硅。
本发明所述的金属栅极的形成方法，所述第二薄膜与所述第二隔离物为氮化硅。
本发明所述的金属栅极的形成方法，所述薄膜使用化学气相沉积法形成。
本发明所述的金属栅极的形成方法，刻蚀所述第一隔离物，使其上表面大体与所述第二隔离物的下表面等高。
本发明所述的金属栅极的形成方法，所述金属层为镍。
本发明所述的金属栅极的形成方法，所述金属层与所述栅极的反应形成一个硅化镍栅极。
本发明所述的金属栅极的形成方法，所述方法还包括：刻蚀所述薄膜以露出所述基底；以及对所述基底进行离子注入以形成一个源极与一个漏极。
本发明所述的金属栅极的形成方法，所述方法还包括：使所述金属层与所述基底发生反应以形成所述源极与所述漏极的接点。
本发明所述的金属栅极的形成方法，所述方法还包括：刻蚀未反应的所述金属层；以及在所述装置上形成一个接点刻蚀停止层。
本发明所述的金属栅极的形成方法，所述接点刻蚀停止层是氮氧化硅、氮化硅中的一个或其组合。
本发明所述的金属栅极的形成方法，在形成所述薄膜之前还包括：形成一个偏移薄膜；以及刻蚀所述偏移薄膜以在所述栅极的旁边形成一个偏移隔离物。
本发明提供的半导体装置和栅极形成方法，可以形成不同材料的栅极，并且具有不同厚度的栅介电层。因此，可以在核心元件使用较薄的栅介电层以增进其效能，而在其它核心元件与输入/输出元件(input/output device)使用较厚的栅介电层以减少栅极漏电流，从而获得高性能的核心元件。
附图说明
图1是剖面图，显示一个基底，其上具有一个介电层和一个栅极。
图2是剖面图，显示位于栅极旁边的偏移隔离物和基底上的轻掺杂漏极。
图3是剖面图，显示位于栅极旁边的第一隔离物和位于第一隔离物旁的第二隔离物。
图4是剖面图，显示基底上的源极和漏极。
图5是剖面图，显示刻蚀后的第一隔离物，其上表面约与第二隔离物的下表面等高。
图6是剖面图，显示在装置上刻蚀第一隔离物后所留下来的位置上沉积一个金属层。
图7是剖面图，显示使金属层与装置反应后所形成的金属栅极、源极和漏极的接点，并将未反应的金属层蚀除。
图8是剖面图，显示在装置上形成的接点刻蚀停止层。
图9是剖面图，显示在一个基底上形成多个不同材料的栅极，各栅极具有大约相同厚度的介电层。
图10是剖面图，显示在一个基底上形成多个不同材料的第一栅极，各第一栅极具有大约相同厚度的介电层；以及在上述基底上形成的第二栅极，其材料与第一栅极中的一个相同；第二栅极的介电层厚度不同于第一栅极的介电层厚度。
图11是剖面图，显示在一个基底上形成多个不同材料的第一栅极，各第一栅极具有大约相同厚度的介电层；以及在上述基底上形成的第二栅极，其材料不同于第一栅极；第二栅极的介电层厚度不同于第一栅极的介电层厚度。
具体实施方式
为使本发明的上述和其它目的、特征和优点更明显易懂，以下给出较佳实施例，并结合附图详细说明。
如图1所示，在一个实施例中，半导体装置100的制造始于一个基底102。有许多种材料可以作为基底102，包括但不限于体硅(bulk silicon)、SOI(silicon on insulator，绝缘体上长多晶硅膜)、硅锗(SiGe)或其它适当的半导体材料。在基底102上形成一个栅介电层104和一个栅极106。有许多种材料可以作为栅介电层104，包括但不限于氧化物和高介电常数材料，包括介电常数大于5的材料，例如SiON、HfOxSiy、HfO2或上述材料的组合。有许多种材料可以作为栅极106，包括但不限于多晶硅。图1所示的基底102上的栅介电层104及其上的栅极106，可以使用适当的光刻、刻蚀等现有技术，形成图形化的栅介电层104与栅极106。例如，图形化下层材料表面的制程包括光刻胶的图形化、干刻蚀以及光刻胶的剥除。光刻胶的图形化包括下列步骤：光刻胶涂布、软烤(soft bake)、掩膜版对准、曝光、显影以及硬烤(hard bake)。
如图2所示，形成栅极106与栅介电层104之后，形成一个偏移隔离物108。有许多种材料可以作为偏移隔离物108，包括但不限于氧化物，例如二氧化硅。偏移隔离物108的形成，可以选择适当的现有技术，例如化学气相沉积法及其后的刻蚀。形成偏移隔离物108之后，可以使用离子注入技术，在基底102形成轻掺杂漏极110。由于偏移隔离物108的存在，轻掺杂漏极110自栅极106与栅介电层104之处，偏移了D长度。为了突出本发明的重点，后续附图将省略轻掺杂漏极110。
如图3所示，接下来，在基底102上和栅极106与栅介电层104的旁边形成一个隔离物112。隔离物112可以形成于偏移隔离物108上，而使偏移隔离物108成为隔离物112的一部分。隔离物114形成于隔离物112的旁边。有许多种材料可以作为隔离物112，包括氧化物，例如二氧化硅。有许多种材料可以作为隔离物114，包括氮氧化硅、氮化硅、碳化硅或上述材料的组合。隔离物112、114的形成，可以选择适当的现有技术，例如化学气相沉积法及其后的刻蚀。
如图4所示，在形成隔离物之后，使用掺杂方法(例如离子注入)在基底102形成一个漏极118，然后对装置100施以退火。
如图5所示，刻蚀隔离物112，移除相邻于栅极106和隔离物114的部分，形成隔离物112′。在本实施例中，将隔离物112刻蚀至与隔离物114的下表面120的高度大体相同的程度。
然后，如图6所示，在装置100上沉积一个金属层122。金属层122可以是单一金属或金属合金，包括但不限于镍、钴、钼、钨、钛、钽或其它性质相近的合金。金属层122的沉积可以使用适当的现有方法，例如化学气相沉积或物理气相沉积。金属层122的沉积量应该足以与栅极106反应而形成一个金属栅极。
如图7所示，将装置100升温一段时间，使得金属层122与栅极106发生反应而形成金属硅化物栅极(金属栅极)106′。所需的温度与时间取决于所选用的金属层122及栅极106。对镍金属层和多晶硅栅极而言，在350至600℃的温度下维持10秒至5分钟，即足以形成硅化镍栅极。金属层122还可以与基底102发生反应以形成源极116与漏极118的接点126。然后，将未反应的金属蚀除。
如图8所示，在形成金属栅极106′之后，在装置100上形成一个薄膜128。有许多种材料可以作为薄膜128，包括但不限于氮化硅、氮氧化硅或上述材料的组合。薄膜128还可以作为接点刻蚀停止层。薄膜128的形成可以使用适当的现有方法，例如化学气相沉积法。
在图8中，形成有金属栅极106′与薄膜128的装置100具有位于基底102上的金属栅极106′，栅介电层104介于金属栅极106′与基底102之间，隔离物112′则位于基底102上且在金属栅极106′的旁边。隔离物114位于隔离物112′的旁边和金属栅极106′的周围，且与金属栅极106′分离，两者之间介有一个间隔区域130。薄膜128位于间隔区域130的内外，覆于装置100的上面。
本发明栅极形成方法，可以形成不同材料的栅极，并且具有不同厚度的栅介电层。因此，可以在核心元件使用较薄的栅介电层以增进其效能，而在其它核心元件与输入/输出元件(input/output device)使用较厚的栅介电层以减少栅极漏电流，从而获得高性能的核心元件。
如图9所示，在一个实施例中，基底200的表面上具有栅极202和204。有许多种材料可以作为基底200，包括但不限于体硅或SOI。在基底200，每个栅极202与204均有相对应的源极116与漏极118。栅极202具有一个介电层206a，位于其与基底200之间。栅极204具有一个介电层206b，位于其与基底200之间。有许多种材料可以作为介电层206a与206b，包括但不限于氧化物与高介电常数材料，其中包括介电常数大于5的材料，例如SiON、HfOxSiy或HfO2。为了突出本发明的特点，装置上的隔离物、接点以及其它结构均被省略。介电层206a与206b具有大体相同的厚度H。栅极202的材料为材料A，包括但不限于多晶硅、金属、金属合金、金属硅化物或上述材料的组合。栅极204的材料为材料B，不同于材料A，包括但不限于多晶硅、金属、金属合金、金属硅化物或上述材料的组合。
如图10所示，在另一个实施例中，基底200的表面上具有栅极202、204和206。有许多种材料可以作为基底200，包括但不限于体硅或SOI。在基底200，每个栅极202、204、206均有相对应的源极116和漏极118。栅极202具有一个介电层208a，位于其与基底200之间。栅极204具有一个介电层208b，位于其与基底200之间。栅极206具有一个介电层210，位于其与基底200之间。有许多种材料可以作为介电层208a、208b和210，包括但不限于氧化物与高介电常数材料，其中包括介电常数大于5的材料，例如SiON、HfOxSiy或HfO2。为了突出本发明的特点，装置上的隔离物、接点以及其它结构均被省略。介电层208a与208b具有大体相同的厚度H，介电层210的厚度I大于厚度H。此外，厚度I也可以小于厚度H。栅极202的材料为材料A，包括但不限于多晶硅、金属、金属合金、金属硅化物或上述材料的组合。栅极204的材料为材料B，不同于材料A，包括但不限于多晶硅、金属、金属合金、金属硅化物或上述材料的组合。栅极206的材料则为材料A或B。
如图11所示，在另一个实施例中，基底200的表面上具有栅极202、204、206。有许多种材料可以作为基底200，包括但不限于体硅或SOI。在基底200，每个栅极202、204、206均有相对应的源极116和漏极118。栅极202具有一个介电层208a，位于其与基底200之间。栅极204具有一个介电层208b，位于其与基底200之间。栅极206具有一个介电层210，位于其与基底200之间。有许多种材料可以作为介电层208a、208b和210，包括但不限于氧化物与高介电常数材料，其中包括介电常数大于5的材料，例如SiON、HfOxSiy或HfO2。为了突出本发明的特点，装置上的隔离物、接点以及其它结构均被省略。介电层208a与208b具有大体相同的厚度H，介电层210的厚度I大于厚度H。此外，厚度I也可以小于厚度H。栅极202的材料为材料A，包括但不限于多晶硅、金属、金属合金、金属硅化物或上述材料的组合。栅极204的材料为材料B，不同于材料A，包括但不限于多晶硅、金属、金属合金、金属硅化物或上述材料的组合。栅极206的材料为材料C，不同于材料A或B，包括但不限于多晶硅、金属、金属合金、金属硅化物或上述材料的组合。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100：半导体装置           128：薄膜
102：基底                 130：间隔区域
104：栅介电层             200：基底
106：栅极                 202：栅极
106′：金属栅极           204：栅极
108：偏移隔离物           206：栅极
110：轻掺杂漏极           206a：栅介电层
112：隔离物               206b：栅介电层
112′：隔离物             208a：栅介电层
114：隔离物               208b：栅介电层
116：源极                 210：栅介电层
118：漏极                 A、B、C：材料
120：下表面               D：长度
122：金属层               I、H：厚度
126：接点

Claims (29)

1、一种半导体装置，其特征在于包括：
一个基底；
多个位于所述基底上的栅极；
分别位于各所述栅极与所述基底之间的第一栅介电层，所述第一栅介电层的厚度大体相同；
所述栅极中至少一个的材料为第一材料；以及
所述栅极中至少一个的材料为不同于所述第一材料的第二材料。
2、根据权利要求1所述的半导体装置，其特征在于所述第一材料为多晶硅。
3、根据权利要求1所述的半导体装置，其特征在于所述第二材料是金属、金属合金、金属硅化物中的一个或其组合。
4、根据权利要求1所述的半导体装置，其特征在于所述第一栅介电层中至少一个是氧化物。
5、根据权利要求1所述的半导体装置，其特征在于所述第一栅介电层中至少一个是高介电常数材料。
6、根据权利要求1所述的半导体装置，其特征在于所述半导体装置还包括：
至少一个位于所述基底上的第二栅极，所述第二栅极的材料是不同于所述第一材料和所述第二材料的第三材料；以及
位于所述第二栅极与所述基底之间的第二栅介电层，所述第二栅介电层的厚度不同于所述第一栅介电层的厚度。
7、根据权利要求6所述的半导体装置，其特征在于所述第三材料是金属硅化物。
8、根据权利要求6所述的半导体装置，其特征在于所述第三材料是混合物。
9、根据权利要求6所述的半导体装置，其特征在于所述第二栅介电层是氧化物或高介电常数材料。
10、一种半导体装置，其特征在于包括：
一个基底；
一个位于所述基底上的金属栅极；以及
多个隔离物，所述金属栅极的旁边具有第一隔离物，所述第一隔离物的旁边具有第二隔离物。
11、根据权利要求10所述的半导体装置，其特征在于所述金属栅极为金属硅化物。
12、根据权利要求10所述的半导体装置，其特征在于所述第一隔离物和所述第二隔离物是氮氧化硅、氮化硅、碳化硅中的一个或其组合。
13、根据权利要求10所述的半导体装置，其特征在于所述第一隔离物位于所述栅极的周围，两者之间界有一个间隔区域，并且所述第二隔离物位于所述间隔区域的内外。
14、根据权利要求10所述的半导体装置，其特征在于所述第二隔离物位于所述第一隔离物的旁边，并且位于所述栅极的周围，所述第二隔离物与所述栅极之间界有一个间隔区域，并且所述间隔区域的内外还包括一个第三隔离物。
15、根据权利要求10所述的半导体装置，其特征在于所述第一隔离物为二氧化硅。
16、根据权利要求14所述的半导体装置，其特征在于所述第二隔离物和所述第三隔离物是氮氧化硅、氮化硅、碳化硅中的一个或其组合。
17、一种金属栅极的形成方法，适用于半导体装置，其特征在于包括：
提供一个基底，其上具有一个栅极；
形成多个薄膜，具有位于所述基底与所述栅极上的第一薄膜，以及位于所述第一薄膜旁边的第二薄膜；
刻蚀所述薄膜以形成多个相邻的隔离物，具有位于所述基底上且位于所述栅极旁边的第一隔离物，以及位于所述第一隔离物旁的第二隔离物；
刻蚀所述第一隔离物；
形成一个金属层紧邻所述栅极；以及
使所述金属层与所述栅极发生反应。
18、根据权利要求17所述的金属栅极的形成方法，其特征在于所述栅极为多晶硅。
19、根据权利要求17所述的金属栅极的形成方法，其特征在于所述第一薄膜与所述第一隔离物为二氧化硅。
20、根据权利要求17所述的金属栅极的形成方法，其特征在于所述第二薄膜与所述第二隔离物为氮化硅。
21、根据权利要求17所述的金属栅极的形成方法，其特征在于所述薄膜使用化学气相沉积法形成。
22、根据权利要求17所述的金属栅极的形成方法，其特征在于刻蚀所述第一隔离物，使其上表面大体与所述第二隔离物的下表面等高。
23、根据权利要求17所述的金属栅极的形成方法，其特征在于所述金属层为镍。
24、根据权利要求17所述的金属栅极的形成方法，其特征在于所述金属层与所述栅极的反应形成一个硅化镍栅极。
25、根据权利要求17所述的金属栅极的形成方法，其特征在于所述方法还包括：
刻蚀所述薄膜以露出所述基底；以及
对所述基底进行离子注入以形成一个源极与一个漏极。
26、根据权利要求25所述的金属栅极的形成方法，其特征在于所述方法还包括：使所述金属层与所述基底发生反应以形成所述源极与所述漏极的接点。
27、根据权利要求17所述的金属栅极的形成方法，其特征在于所述方法还包括：
刻蚀未反应的所述金属层；以及
在所述装置上形成一个接点刻蚀停止层。
28、根据权利要求27所述的金属栅极的形成方法，其特征在于所述接点刻蚀停止层是氮氧化硅、氮化硅中的一个或其组合。
29、根据权利要求17所述的金属栅极的形成方法，其特征在于在形成所述薄膜之前还包括：
形成一个偏移薄膜；以及
刻蚀所述偏移薄膜以在所述栅极的旁边形成一个偏移隔离物。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102129979A (zh) * 2010-01-14 2011-07-20 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212015A1 (en) * 2004-03-25 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate semiconductor device and manufacturing method
US7456062B1 (en) * 2004-10-20 2008-11-25 Advanced Micro Devices, Inc. Method of forming a semiconductor device
US7553732B1 (en) * 2005-06-13 2009-06-30 Advanced Micro Devices, Inc. Integration scheme for constrained SEG growth on poly during raised S/D processing
US20060281271A1 (en) * 2005-06-13 2006-12-14 Advanced Micro Devices, Inc. Method of forming a semiconductor device having an epitaxial layer and device thereof
JP2007035867A (ja) * 2005-07-26 2007-02-08 Oki Electric Ind Co Ltd 半導体装置
US7572705B1 (en) 2005-09-21 2009-08-11 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device
US9368592B2 (en) * 2014-01-28 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153145A (en) * 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US6696346B2 (en) * 1997-12-24 2004-02-24 Rohm Co., Ltd. Method of manufacturing semiconductor device
US6136636A (en) * 1998-03-25 2000-10-24 Texas Instruments - Acer Incorporated Method of manufacturing deep sub-micron CMOS transistors
KR100269510B1 (ko) * 1998-05-20 2000-10-16 윤종용 반도체 장치의 제조 방법
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology
US6130123A (en) * 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
US6100173A (en) * 1998-07-15 2000-08-08 Advanced Micro Devices, Inc. Forming a self-aligned silicide gate conductor to a greater thickness than junction silicide structures using a dual-salicidation process
US6583013B1 (en) * 1998-11-30 2003-06-24 Texas Instruments Incorporated Method for forming a mixed voltage circuit having complementary devices
JP2000269458A (ja) * 1999-03-17 2000-09-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6096595A (en) * 1999-05-12 2000-08-01 Taiwan Semiconductor Manufacturing Company Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices
KR100393205B1 (ko) * 2000-05-30 2003-07-31 삼성전자주식회사 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법
US6355531B1 (en) * 2000-08-09 2002-03-12 International Business Machines Corporation Method for fabricating semiconductor devices with different properties using maskless process
US6436749B1 (en) * 2000-09-08 2002-08-20 International Business Machines Corporation Method for forming mixed high voltage (HV/LV) transistors for CMOS devices using controlled gate depletion
CN1191611C (zh) * 2002-04-10 2005-03-02 台湾积体电路制造股份有限公司 制作双栅极结构的方法
US6689688B2 (en) * 2002-06-25 2004-02-10 Advanced Micro Devices, Inc. Method and device using silicide contacts for semiconductor processing
US6723658B2 (en) * 2002-07-15 2004-04-20 Texas Instruments Incorporated Gate structure and method
US6699755B1 (en) * 2003-03-24 2004-03-02 Powerchip Semiconductor Corp. Method for producing a gate
US6828181B2 (en) * 2003-05-08 2004-12-07 International Business Machines Corporation Dual gate material process for CMOS technologies
US6908850B2 (en) * 2003-09-10 2005-06-21 International Business Machines Corporation Structure and method for silicided metal gate transistors
US6929992B1 (en) * 2003-12-17 2005-08-16 Advanced Micro Devices, Inc. Strained silicon MOSFETs having NMOS gates with work functions for compensating NMOS threshold voltage shift
US20050212015A1 (en) * 2004-03-25 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate semiconductor device and manufacturing method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102129979A (zh) * 2010-01-14 2011-07-20 台湾积体电路制造股份有限公司 半导体装置及其制造方法

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