CN1677666A - 半导体器件 - Google Patents

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effect transistor
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lead
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宇野友彰
松浦伸悌
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Abstract

本发明提供了一种具有这样一个电路的非绝缘型DC－DC转换器，在该电路中用于高压侧开关的功率MOS·FET和用于低压侧开关的功率MOS·FET串联连接。在非绝缘型DC－DC转换器中，用于高压侧开关的功率晶体管、用于低压侧开关的功率晶体管和驱动这些功率晶体管的驱动电路分别由不同的半导体芯片构成。这三个半导体芯片被容纳在一个封装中，并且包括用于高压侧开关的功率晶体管的半导体芯片和包括驱动电路的半导体芯片被彼此邻近地布置。

Description

半导体器件
相关申请的交叉引用
本发明要求2004年3月31日申请的日本专利申请号2004-106224的优先权，因此将其内容引入本申请作为参考。
技术领域
本发明涉及半导体器件技术，并且尤其涉及在应用于具有电源电路的半导体器件时有效的技术。
背景技术
为了实现电源电路等的微型化及其快速响应，近年来电源中使用的功率MOS·FET(金属氧化物半导体场效应晶体管)已经朝着高频增加的方向发展。
特别地，用作台式或笔记本个人计算机、服务器或游戏机等的电源电路的非绝缘型DC-DC转换器具有相对于将被控制的CPU(中央处理单元)和DSP等增加电流和频率的趋势。
被广泛用作电源电路的一个例子的DC-DC转换器具有这样的结构，其中用于高压侧开关的功率MOS·FET和用于低压侧开关的功率MOS·FET串联连接。用于高压侧开关的功率MOS·FET具有用于DC-DC转换器的控制的开关功能，而用于低压侧开关的功率MOS·FET具有用于同步整流的开关功能。两个功率MOS·FET在彼此同步时交替地导通/截止，以执行源或电源电压的转换。
例如，日本未审专利公开号2002-217416中描述了这种DC-DC转换器，该专利公开了这样一种技术，其中用相同的封装配置用于高压侧的功率MOS·FET和用于低压侧的功率MOS·FET，并且提高了用于高压侧的功率MOS·FET和用于低压侧的功率MOS·FET之间的电压转换效率(参考专利文献1)。
例如，日本未审查专利公开号2001-25239中公开了这样一种技术，其中通过电阻器和电容器减小表示在DC-DC转换器处出现问题的噪音，在DC-DC转换器中控制电路、驱动电路和功率MOS·FET被制成一个芯片(参考专利文献2)。
专利文献1
日本未审专利公开号2002-217416
专利文献2
日本未审查专利公开号2001-25239
发明内容
作为有关DC-DC转换器的尺寸进一步减小、速度加快和效率增加的论述结果，本发明人发现存在下列问题。
专利文献1公开了将用于高压侧功率MOS·FET的开关半导体芯片和用于低压侧功率MOS·FET的开关半导体芯片的两个导体芯片包括到同一树脂模塑封装中的技术。但是，没有详细地提及用于控制这些开关的导通/截止操作的控制电路，换言之，没有详细地提及用于驱动功率MOS·FET的栅极的驱动电路。当通过包括不同半导体芯片的不同封装配置驱动电路时，用于构成DC-DC转换器的部件数目增加，并且因此封装面积变大。因此，担心不能充分地实现DC-DC转换器的尺寸减小。此外，由于为了连接两个不同的封装需要在安装板上布置布线路径，因此还担心由于布线上寄生的电感而发生损耗，且因此电压转换效率将被降低。在高频继续增加之处损耗的比例尤其值得关注。
专利文献1没有具体涉及用于控制驱动电路的控制电路。
当控制电路用于控制驱动电路时，象在专利文献2中那样，驱动电路和功率MOS·FET被制成一个芯片，可以实现用于构成DC-DC转换器的半导体器件的尺寸减小。但是，制造芯片的工艺变得复杂。因此担心不能充分地产生各种半导体元件和电路性能。因此，担心不能充分地实现DC-DC转换器的速度加快和效率提高。还担心用于芯片制造所需要的时间和制造成本增加。
重要的目的是如何适合于大电流和频率的增加以及如何获得小尺寸和高电压转换效率的DC-DC转换器，以便减少或解决上述担心。
本发明的一个目的是提供一种能提高半导体器件的电压转换效率的技术。
本发明的另一目的是提供一种能减小半导体器件的封装尺寸的技术。
本发明的再一目的是提供一种能减少半导体器件的制造成本的技术。
本发明的又一目的是提供一种能实现半导体器件的可靠性增加的技术。
通过本说明书及附图的描述将使本发明的上述、其他目的和新颖性特征变得明显。
本申请中公开的代表性发明的概要将简要说明如下。
在本发明中，用于高压侧开关的功率晶体管、用于低压侧开关的功率晶体管和驱动这些功率晶体管的驱动电路分别由不同的半导体芯片构成。这三个半导体芯片被容纳或保持在一个封装中。而且，包括用于高压侧开关的功率晶体管的半导体芯片和包括驱动电路的半导体芯片被彼此邻近地布置。更具体地描述，本发明的半导体器件包括：
分别以预定间隔布置的第一芯片安装部分、第二芯片安装部分和第三芯片安装部分；
多个布置在第一、第二和第三芯片安装部分周围的外部端子；
布置在第一芯片安装部分上方且具有第一场效应晶体管的第一半导体芯片；
布置在第二芯片安装部分上方且具有第二场效应晶体管的第二半导体芯片；
布置在第三芯片安装部分上方并包括用于控制第一和第二场效应晶体管操作的控制电路的第三半导体芯片；以及
包封第一、第二和第三半导体芯片，第一、第二和第三芯片安装部分以及多个外部端子的一些的树脂体，
其中多个外部端子包括提供输入电源电位的第一电源端子、提供低于输入电源电位的电位的第二电源端子、控制第三半导体芯片的控制电路的信号端子以及将输出电源电位输出到外部的输出端子，
其中第一场效应晶体管具有串联连接在第一电源端子和输出端子之间的源极至漏极路径，
其中第二场效应晶体管具有串联连接在输出端子和第二电源端子之间的源极至漏极路径，
其中第三半导体芯片的控制电路根据输入到信号端子的控制信号控制第一和第二场效应晶体管的栅极，以及
其中将第三半导体芯片以使第三半导体芯片和第一半导体芯片之间的距离变得比第三半导体芯片和第二半导体芯片之间的距离更短的方式进行布置。
下面将简要描述由本申请中公开的代表性发明所获得的有益效果：
在本发明中，用于高压侧开关的功率晶体管(第一场效应晶体管)、用于低压侧开关的功率晶体管(第二场效应晶体管)和驱动这些功率晶体管的驱动电路(控制电路)分别由不同的第一至第三半导体芯片构成。此外，这三个半导体芯片被容纳或保持在一个封装中。而且，包括用于高压侧开关的功率晶体管(第一场效应晶体管)的第一半导体芯片和包括驱动电路(控制电路)的第三半导体芯片被彼此邻近地布置。因此，最佳半导体器件形成技术可以被应用于构成必要的电路块。此外，可以减少部件数目。而且，可以减小大大影响高频特性的位于封装内部和外部的布线的寄生电感元件。因此，可以实现半导体器件的速度加快、尺寸减小和效率增加。
附图说明
图1是一个电路图，示出了根据本发明第一实施例的半导体器件的一个例子；
图2是一个电路图，图示了图1所示的半导体器件的控制电路的一个例子；
图3是用于描述图1所示的半导体器件的时序图的一个例子的示图；
图4是一个等效电路图，示出了由本发明人论述的在半导体器件上寄生的电感元件；
图5是用于描述由本发明人论述的电路工作的示图；
图6是用于描述在图5的电路工作时的器件部分的示图；
图7是用于描述图1所示的半导体器件的一个结构例子的示图；
图8是一个平面图，示出了图1所示的半导体器件的封装结构的一个例子；
图9是沿图8的线Y1-Y1的剖面图；
图10是一个装配流程图，示出了用于制造根据本发明第一实施例的半导体器件的方法；
图11是一个平面图，图示了根据本发明第一实施例的半导体器件的引线框的单元区的一个例子；
图12是一个平面图，描绘了图11所示的引线框的单元区的后表面；
图13是引线框的单元区的平面图，示出了与图10所示的装配流程图的步骤相关的装配状态的一个例子；
图14是引线框的单元区的平面图，示出了与图10所示的装配流程图的步骤相关的装配状态的一个例子；
图15是一个放大平面图，示出了在本发明的第一实施例中采用的在高压侧上形成有功率MOS·FET的半导体芯片；
图16是沿图15的线B-B的剖面图；
图17是图16所示的半导体器件的半导体芯片的不完全放大剖面图；
图18是沿图15的线C-C的剖面图；
图19是一个放大平面图，示出了在本发明的第一实施例中采用的在低压侧上形成有功率MOS·FET的半导体芯片；
图20是一个电路结构示图，图示了图1所示的半导体器件的控制电路；
图21是用于描述图1所示的半导体器件的控制电路的截面的示图；
图22是一个平面图，示出了根据本发明第一实施例的半导体器件的封装状态的一个例子；
图23是一个侧视图，图示了图21所示的半导体器件；
图24是一个总的平面图，示出了根据本发明的一个实施例的半导体器件的表面侧边；
图25是一个侧视图，图示了图24所示的半导体器件；
图26是一个总的平面图，示出了图24所示的半导体器件的后表面侧边；
图27是一个总的透视图，图示了根据本发明的一个实施例的半导体器件的外形；
图28是一个平面图，示出了根据本发明第二实施例的半导体器件的封装结构的一个例子；
图29是一个平面图，图示了根据本发明第三实施例的半导体器件的封装结构的一个例子；
图30是一个平面图，示出了根据本发明第四实施例的半导体器件的封装结构的一个例子；
图31是一个平面图，描绘了根据本发明第五实施例的半导体器件的封装结构的一个例子；
图32是一个平面图，图示了根据本发明第六实施例的半导体器件的封装结构的一个例子；
图33是沿图32的线D-D的剖面图；
图34是一个装配流程图，示出了用于制造根据本发明第六实施例的半导体器件的方法；
图35是一个平面图，图示了根据本发明的第七实施例在半导体器件中采用的引线框的单元区表面侧边的一个例子；
图36是一个平面图，示出了图35所示的引线框的单元区后表面侧边的一个例子；
图37是一个平面图，图示了根据本发明的第八实施例在半导体器件中采用的引线框的单元区表面侧边的一个例子；
图38是一个平面图，示出了图37所示的引线框的单元区后表面侧边的一个例子；
图39是一个平面图，图示了根据本发明的第九实施例在半导体器件中采用的引线框的单元区表面侧边的一个例子；
图40是一个平面图，示出了图39所示的引线框的单元区后表面侧边的一个例子；
图41是一个平面图，图示了根据本发明第十实施例的半导体器件的封装结构的一个例子；
图42是沿图41的线E-E的剖面图；
图43是装配流程图，示出了根据本发明的第十一实施例用于制造半导体器件的方法；
图44是装配流程图，图示了根据本发明的第十二实施例用于制造半导体器件的方法；
图45是一个平面图，描绘了根据本发明第十三实施例的半导体器件的封装结构的一个例子；
图46是沿图45的线F-F的剖面图；
图47是一个总的平面图，示出了图45所示的半导体器件的表面侧边；
图48是一个平面图，图示了根据本发明第十四实施例的半导体器件的封装结构的一个例子；
图49是沿图48的线G-G的剖面图；
图50是一个总的平面图，示出了图48所示的半导体器件的表面侧边；
图51是一个平面图，图示了根据本发明第十五实施例的半导体器件的封装结构的一个例子；
图52是沿图51的线H-HE的剖面图；
图53是一个总的平面图，示出了图51所示的半导体器件的表面侧边；以及
图54是用于描述本发明的半导体器件的电路结构的一个例子的示图。
具体实施方式
在下列实施例中只要环境需要为了方便起见，它们将被分为多个部分或实施例来描述。但是，除非另作特别说明，否则它们不是互不相关的。一个实施例必须是其他实施例的一些或所有的改进、详细和补充说明。当在下列实施例中提到元件数目等(包括零件数目、数值、数量、范围等)时，其数目不局限于具体数目，且可以大于或小于或等于具体数目，除非另作具体说明和在原理上明确地局限于具体数目。不用说下列实施例中所使用的元件(包括元件或因数步骤等)并不总是必需的，除非另作具体说明和考虑到原则上明显是必需的。类似地，当在下列实施例中提到元件等的形状、位置关系等时，它们将包括实质上相似或类似于它们的形状等的形状、位置关系，除非另作具体说明和原则上不明显地如此考虑等。这甚至类似地适用于上述数值和范围。在用于描述实施例的所有附图中具有相同功能的每个部分被分别给予了相同的参考数字，且将省略它们的重复描述。下面将基于附图详细描述本发明的优选实施例。
第一优选实施例
根据第一实施例的半导体器件具有例如在用于台式个人计算机、笔记本大小的个人计算机、服务器或游戏机等的电源电路中采用的非绝缘型DC-DC转换器。图1示出了非绝缘型DC-DC转换器的一个例子的电路图。非绝缘型DC-DC转换器具有如控制电路2、驱动电路3a和3b、场效应晶体管(功率MOS·FET)Q1和Q2、线圈L1、电容器或电容C1等的元件。这些元件安装在布线板上且通过布线板的布线彼此电连接。顺便提及，图1中的参考数字4表示负载电路，如用于台式个人计算机、笔记本大小的个人计算机、服务器或游戏机的CPU(中央处理单元)或DSP(数字信号处理器)。符号ET1、ET2和ET3分别表示端子。如图54所示，这种非绝缘型DC-DC转换器1被如此设置以便相对于一个CPU以复数形式并联连接。
控制电路2是提供这样一个信号的电路，该信号控制每个场效应晶体管Q1(第一场效应晶体管)和Q2(第二场效应晶体管)的电压接通(switch-on)的宽度(导通时间)。除第一场效应晶体管Q1、第二场效应晶体管Q2以及驱动电路3a和3b以外，控制电路2也被封装。控制电路2的输出电连接到驱动电路3a(下面也称作第一控制电路)和3b(下面也称作第二控制电路)的相应输入。第一控制电路3a和第二控制电路3b是根据从控制电路2提供的控制信号分别控制第一和第二场效应晶体管Q1和Q2的栅极的电路。第一和第二控制电路3a和3b分别由例如CMOS反相器电路形成。图2示出了第一控制电路3a的电路图的一个例子。第一控制电路3a具有其中p沟道型场效应晶体管Q3和n沟道型场效应晶体管Q4互补串联连接的电路结构。顺便提及，图2中的符号D、G和S分别表示漏极、栅极和源极。基于控制信号IN1对控制电路3a进行控制，并且控制电路3a通过场效应晶体管Q1控制输出OUT1的电平。
如图5所示，第一和第二控制电路3a和3b的输入(IN1)电连接到它们的提供有来自相应控制电路2的控制信号的相应端子(信号端子)。第一和第二控制电路3a和3b的输出分别电连接到第一和第二场效应晶体管Q1和Q2的栅极。第一和第二场效应晶体管Q1和Q2串联连接在提供有输入电源电位Vin的端子ET1(第一电源或电源提供端子)和提供有基准电位GND的端子ET4(第二电源或电源提供端子)之间。输入电源电位Vin的范围例如约为5至12V。基准电位GND是例如低于输入电源电位的电源或源电位，例如，对应于地电位的0(零)V。非绝缘型DC-DC转换器1的工作频率(对应于第一和第二场效应晶体管Q1和Q2导通和截止时所花的周期)例如约为1MHz左右。
第一场效应晶体管Q1打算用于高压侧开关(高电位侧：第一工作电压)，且具有在用于向非绝缘型DC-DC转换器1的输出Vout(负载电路4的输入)提供电能的线圈L1中存储能量的开关功能。第一场效应晶体管Q1由其中在芯片的厚度方向形成沟道的垂直场效应晶体管形成。根据本发明人的论述，在用于高压侧开关的场效应晶体管Q1中，由于随着非绝缘型DC-DC转换器1的工作频率变高在其处增加的寄生电容，因此开关损耗(导通损耗和截止损耗)是显著的。因此，考虑到开关损耗，在普通情况下，希望使用其中在芯片的表面(垂直于芯片的厚度方向的方向)中形成沟道的水平场效应晶体管作为用于高压侧开关的场效应晶体管。这是因为由于依据栅电极和漏区重叠的面积，水平场效应晶体管小于垂直场效应晶体管，因此可以减小栅极和漏极之间施加的寄生电容(栅极寄生电容)。
但是，使每个元件成为更小的尺寸是不利的，这是因为当尝试获得与垂直场效应晶体管工作时产生的电阻值几乎相等的值作为水平场效应晶体管工作时产生的电阻(导通电阻)时，水平场效应晶体管的单元区变为垂直场效应晶体管的单元区的约2.5倍大或以上。在垂直场效应晶体管的情况下，与水平场效应晶体管相比较可以增加每一单位面积的沟道宽度，以便可以减小导通电阻。亦即，通过垂直场效应晶体管形成用于高压侧开关的第一场效应晶体管Q1，使得可以实现每个元件的尺寸减小和使封装变为更小的尺寸。
另一方面，第二场效应晶体管Q2是用于低压侧开关(低电位侧：第二工作电压)的场效应晶体管，并且还用作非绝缘型DC-DC转换器1的整流晶体管。第二场效应晶体管Q2具有与从控制电路2发送的频率同步地减小晶体管的电阻以执行整流的功能。第二场效应晶体管Q2以类似于第一场效应晶体管Q1的方式由其中在芯片的厚度方向形成沟道的垂直场效应晶体管形成。应用垂直场效应晶体管是有利的，这是因为由于在将电压施加到用于低压侧开关的场效应晶体管上的时间(导通时间)变得比图3所示用于高压侧开关的场效应晶体管的导通时间更长，所以由于导通电阻而导致的损耗而不是开关损耗是显著的。亦即，通过垂直场效应晶体管形成用于低压侧开关的第二场效应晶体管Q2，使得可以减小导通电阻。因此，即使流过非绝缘型DC-DC转换器1的电流增加，也可以提高电压转换效率。
在用于连接第一场效应晶体管Q1的源极和第二场效应晶体管Q2的漏极的布线之间设置用于将输出电源电位提供到外部的输出端子ET5。输出布线电连接到输出端子ET5。线圈L1也电连接到输出布线。在线圈L1的后一级，在输出布线和用于提供基准电位GND的端子之间电连接电容器C1。
在这种电路中，第一和第二场效应晶体管Q1和Q2交替地导通和截止同时保持彼此同步，以由此执行电源电压的转换。亦即，当用于高压侧开关的第一场效应晶体管Q1导通时，电流(第一电流)I1从电连接到第一场效应晶体管Q1的漏极的第一电源端子通过第一场效应晶体管Q1流到输出端子。当用于高压侧开关的第一场效应晶体管Q1截止时，由于线圈L1的反电动电压，电流I2流动。当电流I2流动时，导通用于低压侧开关的第二场效应晶体管Q2，使得可以减小电压降。以上提及的图3示出了非绝缘型DC-DC转换器1的时序图的一个例子。如上所述，用于低压侧开关的第二场效应晶体管Q2的导通时间比用于高压侧开关的第一场效应晶体管Q1的导通时间更长。Ton表示用于高压侧开关的第一场效应晶体管Q1导通时的脉冲宽度，以及T表示脉冲周期。电流I1是例如约20A的大电流。
其间，近年来随着负载电路4的驱动电流增加，非绝缘型DC-DC转换器1需要的驱动电流也增加了。还要求非绝缘型DC-DC转换器1的尺寸减小。而且，非绝缘DC-DC转换器1需要的工作频率也增加了，以稳定地提供低电压。要求非绝缘型DC-DC转换器1的尺寸减小的原因是：鉴于还要求半导体器件的总尺寸减小这一事实，使其尺寸减小是优选的，其尺寸减小能够缩短非绝缘型DC-DC转换器1和负载电路4之间的距离，并且在短的时段中将大电流提供给负载电路4。使非绝缘型DC-DC转换器1的工作频率高的另一原因是：单位元件如线圈L1和电容器C1的数目可以被减少，以及线圈L1和电容器C1可以被制成更小的尺寸。
但是，本发明人发现随着电流和频率的继续增加，由于在用于高压侧开关的第一场效应晶体管Q1的源极侧上寄生的电感LsH、在其栅极侧寄生的电感LgH和在用于低压侧开关的第二场效应晶体管Q2的源极侧上寄生的电感LsL的影响，如图4所示的这种非绝缘型DC-DC转换器50的电压转换效率被降低了。图4是一个等效电路图，示出了在非绝缘型DC-DC转换器50上寄生的电感元件。符号LdH、LgH、LsH、LdL、LgL和LsL分别表示在印刷线路板的第一和第二场效应晶体管Q1和Q2的封装和布线等上寄生的电感。VgH表示用于导通第一场效应晶体管Q1的栅电压，以及VgL表示用于导通第二场效应晶体管Q2的栅电压。
当寄生电感LsH增加时，用于高压侧开关的第一场效应晶体管Q1的导通损耗和截止损耗(尤其是导通损耗)显著地变大，以致非绝缘型DC-DC转换器50的电压转换效率被降低。导通损耗和截止损耗与频率和输出电流成正比，如上所述随着非绝缘型DC-DC转换器50的电流和频率继续增加损耗分量变大。
接下来将描述当寄生电感LsH增加时导通和截止变慢以及导通损耗和截止损耗增加的原因。图5是用于描述非绝缘型DC-DC转换器50的电路工作的示图，以及图6是用于描述在图5的电路工作时的器件部分的示图。
当用于高压侧开关的第一场效应晶体管Q1的栅电压超过阈值电压以及电流(第一电流)I1开始从第一场效应晶体管Q1的漏区DR1流到其源区SR1时，由于寄生电感LsH而产生反电动势(LsH×di/dt)，并且用于高压侧开关的第一场效应晶体管Q1的源电位变得高于图4、5和6中的点A。由于以点A作为基准从驱动电路3a提供第一场效应晶体管Q1的栅电压，所以在用于高压侧开关的第一场效应晶体管Q1的栅区G1和源区SR1之间施加的电压变得低于栅电压VgH。因此，由于用于高压侧开关的第一场效应晶体管Q1的沟道电阻R1不是足够地低，因此电流I1发生损耗。亦即，导通时间变长。如上所述导通损耗和截止损耗随功率和频率的增加而增加的原因是：反电动势(LsH×di/dt)随功率和频率的增加而增加。
由于用于高压侧开关的第一场效应晶体管Q1具有用于在向非绝缘型DC-DC转换器的输出(负载电路4的输入)提供电能的线圈L1中存储能量的开关功能，因此频率增加时需要开关工作的速度加快。但是，由于第一控制电路3a和第一场效应晶体管Q1之间产生寄生电感LgH，因此开关操作变慢。亦即，产生了开关损耗，以致电压转换效率被降低。
另一方面，如此配置用于低压侧开关的第二场效应晶体管Q2以致不产生如上所述的这种开关损耗。亦即，当用于高压侧开关的第一场效应晶体管Q1截止时，电流(第二电流)I21通过与用于低压侧开关的第二场效应晶体管Q2并联连接的寄生二极管D2从基准电位GND流到第二场效应晶体管Q2的漏区DR2。当将栅电压VgL施加到用于低压侧开关的第二场效应晶体管Q2的相应栅区G2以在此条件下导通它时，电流(第三电流)I22通过第二场效应晶体管Q2的沟道区从第二场效应晶体管Q2的源区SR2流到漏区DR2。但是，在其电流流动之前电流I21已经流动了，并且在电流122流动时每单位时间的电流变化量是小的。这是因为由于寄生电感LsL而产生的反电动势小得是可忽略的，且不会导致实质性损耗。
由于电流(第二电流)I21通过与用于低压侧开关的第二场效应晶体管Q2并联连接的寄生二极管D2在之前流动，因此在用于低压侧开关的第二场效应晶体管Q2中开关损耗几乎是可以忽略的。另一方面，以类似于上面的方式，甚至在用于高压侧开关的第一场效应晶体管Q1中也存在寄生二极管D1。但是，寄生二极管D1和D2具有分别在第一和第二场效应晶体管Q1和Q2的相应源区SR1和SR2的侧边上形成的阳极，并且具有在第一和第二场效应晶体管Q1和Q2的相应漏区DR1和DR2的侧边上形成的阴极。因此，在与从第一场效应晶体管Q1的漏区DR1流到其源区SRI的电流(第一电流)相同的方向(正向)中不形成用于高压侧开关的第一场效应晶体管Q1。因此，由于在将栅电压VgH施加到第一场效应晶体管Q1上以使其导通之前没有电流流经第一场效应晶体管Q1，因此每单位时间的电流变化量不会被减小，以致产生了开关损耗。
第二场效应晶体管Q2是非绝缘型DC-DC转换器1的整流晶体管，且具有与从控制电路2发送的频率同步地降低其电阻的功能。因此，由于第二场效应晶体管Q2的导通时间比第一场效应晶体管Q1的导通时间更长，因此由于导通电阻而产生的损耗而不是开关损耗变得显著。因此，需要减小导通电阻。但是，由于在第二场效应晶体管Q2和提供有基准电位GND的端子(第二电源端子)之间产生寄生电感LsL，因此导通电阻增加，并且电流转换效率被降低。
以避免由于在用于高压侧开关的上述第一场效应晶体管Q1的源极侧上寄生的电感LgH、LsH和LsL的影响而降低非绝缘型DC-DC转换器的电压转换效率的问题作为主要目的，在与如第一实施例中的图7所示形成有用于高压侧开关的第一场效应晶体管Q1的半导体芯片(第一半导体芯片)5a不同的另一半导体芯片(第二半导体芯片)5b中形成用于低压侧开关的第二场效应晶体管Q2。由于驱动电路(第一和第二控制电路)3a和3b彼此同步交替地工作，所以依据整个电路工作的稳定性，在相同的半导体芯片(第三半导体芯片)5c中形成第一和第二控制电路3a和3b。
那些半导体芯片5a、5b和5c被树脂包封或模塑在相同的封装6a中。因此，可以减小布线电感。此外，非绝缘型DC-DC转换器1可以被小型化。如果这里单独关注布线电感，那么优选在半导体芯片5c中形成用于高压侧开关的第一场效应晶体管Q1和用于低压侧开关的第二场效应晶体管Q2。但是，当它们被形成在一个半导体芯片中时，制造工艺变得复杂，且不能充分地产生它们的元件性能。因此，也出现了它们的制造时间和成本增加的问题。由于用于低压侧开关的第二场效应晶体管Q2的导通时间比用于高压侧开关的第一场效应晶体管Q1的导通时间更长，因此第二场效应晶体管Q2易于产生热量。因此，还存在这样的担心：如果在与用于高压侧开关的第一场效应晶体管Q1相同的半导体芯片中形成用于低压侧开关的第二场效应晶体管Q2，那么在用于低压侧开关的第二场效应晶体管Q2操作时产生的热量通过半导体衬底对用于高压侧开关的第一场效应晶体管Q1产生不利影响。在本实施例中，即使从这种观点来看，形成有用于高压侧开关的第一场效应晶体管Q1的半导体芯片5a、形成有用于低压侧开关的第二场效应晶体管Q2的半导体芯片5b和形成有第一和第二控制电路3a和3b的半导体芯片5c分开地形成在它们相应的分立半导体芯片中。因此，与其中在相同的半导体芯片中形成用于高压侧开关的第一场效应晶体管Q1、用于低压侧开关的第二场效应晶体管Q2、以及第一和第二控制电路3a和3b的情况相比较，非绝缘型DC-DC转换器1的制造工艺可以更容易。因此可以充分地产生元件性能。因此，可以缩短制造非绝缘型DC-DC转换器1所需要的时间，并且可以减小其制造成本。由于可以防止用于高压侧开关的第一场效应晶体管Q1以及第一和第二控制电路3a和3b受到在用于低压侧开关的第二场效应晶体管Q2操作时产生的热量的不利影响，因此可以提高非绝缘型DC-DC转换器1的工作稳定性。
本发明人发现仅仅通过在它们的相应管芯焊盘7a1、7a2和7a3中设置三个半导体芯片5a、5b和5c并在相同的封装6a中树脂包封它们以提高电压转换效率不能充分地减小寄生电感。下面将参考图8至20说明根据图7所示的第一实施例的非绝缘型DC-DC转换器1的具体结构例子。
图8是一个平面图，示出了包括非绝缘型DC-DC转换器1的一些电路的封装6a的结构例子，图9是沿图8的线Y1-Y1的剖面图，图10是装配流程图，示出了用于制造图8所示的半导体器件的方法，图11是示出了引线框的单元区的平面图，图12是一个平面图，示出了图11所示的引线框的后表面，图13是引线框的单元区的平面图，示出了与图10所示的装配流程图的管芯键合步骤相关的装配状态的一个例子，以及图14是引线框的单元区的平面图，示出了与图10所示的装配流程图的导线键合步骤相关的装配状态的一个例子。图15是一个放大平面图，示出了图8所示的半导体芯片5a，图16是沿图15的线B-B的剖面图，图17是图8所示的半导体芯片5b的不完全放大剖面图，图18是沿图15的线C-C的剖面图，图19是半导体芯片5b的放大平面图，图20是图8的半导体芯片5c的输出级电路结构视图，以及图21是图8所示的半导体芯片5c的不完全剖面图。顺便提及，图8除示出了半导体芯片5a、5b和5c之外，还示出了管芯焊盘7a1、7a2和7a3以及每条引线7b上的树脂模塑或包封体8，以使得易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
根据第一实施例的封装6a被设置为例如QFN(四边扁平无引线封装)结构。但是，该封装不局限于QFN，而是可以以各种方式进行改变。该封装可以被设置为扁平封装结构、例如QFP(四边扁平封装)、SQP(小外廓封装)等。封装6a具有三个管芯焊盘(芯片安装部件)7a1、7a2和7a3、多条引线(外部端子和内部引线)7b1、7b2、7b3和7b4、键合导线(下面简单地称作导线)WR、以及包封部件(树脂包封体)8。管芯焊盘(第一带和第一芯片安装部分)7a1、管芯焊盘(第二带和第二芯片安装部分)7a2、管芯焊盘(第三带和第三芯片安装部分)7a3和多条引线7b(7b1、7b2、7b3和7b4)分别由金属、诸如合金形成。导线WR由例如金(Au)等制成。包封部件由例如环氧树脂形成。
如图8所示，管芯焊盘7a1、7a2和7a3分别是矩形形状，且以预定间隔放置，并与多条引线7b一起构成引线框。半导体芯片5a布置(安装)在图8的左上管芯焊盘7a1上，以便以其中半导体芯片5a的主表面向上的状态接近管芯焊盘7a1的一侧，该侧边邻近管芯焊盘7a2的一侧边。如上所述，在半导体芯片5a的主表面中形成用于高压侧开关的第一场效应晶体管Q1。在半导体芯片5a的主表面中布置多个键合焊盘(下面简单地称作焊盘)BP，作为用于各个电路的伸出或引出电极的外部端子。以此方式放置半导体芯片5a以便接近管芯焊盘7a2，使得可以减小在第一场效应晶体管Q1的源极和第二场效应晶体管Q2的漏极之间产生的寄生阻抗LsH。半导体芯片5b放置在图8的下侧上的相对最大的管芯焊盘7a2上，以便以其主表面向上的状态接近管芯焊盘7a2的拐角，该管芯焊盘7a2的拐角比输出端子更靠近第二电源端子(沿L字母线布置的端子ET4和多条引线7b2)。如上所述，在半导体芯片5b的主表面上形成用于低压侧开关的第二场效应晶体管Q2。在半导体芯片5b的主表面上布置多个电极焊盘BP，作为用于各个电路的引出电极的外部端子。以此方式放置半导体芯片5b以便接近第二电源端子的拐角，使得可以缩短在第二场效应晶体管Q2的源极和第二电源端子之间形成的每条导线WR的布线长度。因此可以减小每条导线WR的布线电阻，和进一步增加或增强基准电位GND。此外，在其主表面向上的状态下以使半导体芯片5c和半导体芯片5a之间的距离比半导体芯片5c和半导体芯片5b的距离更短的这种方式在图8的右上管芯焊盘7a3上布置半导体芯片5c。如上所述，在半导体芯片5c的主表面上形成第一和第二控制电路3a和3b。在半导体芯片5c的主表面上布置多个电极焊盘BP，作为用于各个电路的引出或伸出电极的外部端子。这样以使半导体芯片5c和半导体芯片5a之间的距离变得短于半导体芯片5c和半导体芯片5b之间的距离的这种方式放置半导体芯片5c，使得可以减小在第一场效应晶体管Q1的栅极和半导体芯片5c之间产生的电感LgH和改善开关损耗。通过将这些半导体芯片5a、5b和5c放置在管芯焊盘7a1、7a2和7a3的其相应预定位置中，与在它们相应的管芯焊盘7a1、7a2和7a3中简单放置半导体芯片5a、5b和5c相比较，可以增强电压转换效率。顺便提及，由于性能差异半导体芯片5a、5b和5c的外部尺寸(面积)分别不同。半导体芯片5a的外部尺寸形成得大于半导体芯片5c的外部尺寸，而半导体芯片5b的外部尺寸形成得大于半导体芯片5a的外部尺寸。多个电极焊盘BP分别由金属、例如铝等形成。半导体芯片5c具有第一和第二控制电路3a和3b。由于第一和第二控制电路3a和3b分别是控制第一和第二场效应晶体管Q1和Q2的栅极的控制电路，因此考虑到整个封装的尺寸，优选地将每个元件的外部尺寸设置得尽可能小。另一方面，由于电流I1和I2流过第一和第二场效应晶体管Q1和Q2，因此优选地可以尽可能多地减小每个晶体管中形成的导通电阻。为了减小导通电阻，可以通过扩大每个单位单元区的沟道宽度来实现其减小。为此，半导体芯片5a和5b的外部尺寸形成得大于半导体芯片5c的外部尺寸。而且，如图3所示，用于低压侧开关的第二场效应晶体管Q2的导通时间比用于高压侧开关的第一场效应晶体管的导通时间更长。因此，与用于高压侧开关的第一场效应晶体管Q1的导通电阻相比较，需要进一步减小用于低压侧开关的第二场效应晶体管Q2的导通电阻。因此，半导体芯片5b的外部尺寸形成得大于半导体芯片5a的外部尺寸。
半导体芯片5a、5b和5c的电极焊盘BP通过导线WR电连接到它们的相应部件。在电极焊盘BP中，例如，连接到半导体芯片5a的第一场效应晶体管Q1的源极的相应源电极焊盘BP1，通过多条导线WR电连接到管芯焊盘7a1，并且电连接到半导体芯片5c的多个电极焊盘BP中的电极焊盘BP2，其中电极焊盘BP2电连接到第一场效应晶体管Q1的源极。连接到半导体芯片5a的第一场效应晶体管Q1的栅极的栅电极焊盘BP3通过多条导线WR电连接到半导体芯片5c的多个电极焊盘BP中的相应电极焊盘BP4，其中电极焊盘BP4电连接到第一场效应晶体管Q1的栅极。连接到半导体芯片5b的第二场效应晶体管Q2的源极的源电极焊盘BP5通过多条导线WR电连接到多条引线(第二电源端子)7b2，并且电连接到半导体芯片5c的多个电极焊盘BP中的电极焊盘BP6，其中电极焊盘BP6电连接到第二场效应晶体管Q2的源极。连接到半导体芯片5b的第二场效应晶体管Q2的栅极的栅电极焊盘BP7电连接到半导体芯片5c的多个电极焊盘BP中的其相应电极焊盘BP8，其中电极焊盘BP8电连接到第二场效应晶体管Q2的栅极。通过端子ET4向多条引线7b2提供基准电位GND。半导体芯片5a和5b的各个后表面被配置为连接到第一和第二场效应晶体管的漏极的漏电极，且电连接到管芯焊盘7a1和7a2。管芯焊盘7a1电连接到与它整体地形成的引线7b1。引线7b1电连接到提供有输入电源电位Vin的其相应端子ET1。管芯焊盘7a2电连接到与它整体地形成的引线7b3。引线7b3电连接到将输出电源电位提供到外部的其相应输出端子ET5。线圈L1电连接到端子ET5。顺便提及，例如，在用于导线WR的导线键合中使用超声波热压键合。因此，由于担心如果超声波没有成功地传送到管芯焊盘7a1、7a2和7a3的键合部分则将发生键合失败，因此避免在如图9所示的半刻蚀区进行导线键合。因此可以抑制键合失败。
尽管用树脂包封体8密封半导体芯片5a、5b和5c以及导线WR，但是管芯焊盘7a1、7a2和7a3的后表面(与芯片安装部分相对的侧边上的表面)以及多条引线7b的一些暴露于外部。半导体芯片5a、5b和5c工作时产生的热量从半导体芯片5a、5b和5c的后表面通过管芯焊盘7a1、7a2和7a3辐射到外部，如从它们的后表面侧边所观察到的那样。各个管芯焊盘7a1、7a2和7a3形成得大于半导体芯片5a、5b和5c的面积。因此可以提高非绝缘型DC-DC转换器1的损耗。顺便提及，在这种结构中在封装6a的安装表面(当在布线板上安装封装6a时与布线板相对的表面)中也存在管芯焊盘7a1、7a2和7a3的后表面(与其上安装半导体芯片5a、5b和5c的表面相对的侧边上的表面)和引线7b的后表面(与导线WR连接到的表面相对的侧边上的表面，和键合到布线板的端子的接合面)。
接下来将使用图10所示的装配流程图描述用于制造根据第一实施例的半导体器件的方法。
首先，将切割带键合到半导体晶片的后表面上。通过切割刀使半导体晶片分开，以将它分为单个半导体芯片5a、5b和5c。
另一方面，制备具有管芯焊盘7a1、7a2和7a3的引线框10，在引线框10上方安装如图11和12所示的这种半导体芯片5a、5b和5c，并且在其周围放置多条引线7b，并且在其中通过半刻蚀工序等薄薄地形成管芯焊盘7a1、7a2和7a3的后表面的周边部分。
接下来，执行管芯键合步骤。半导体芯片5a、5b和5c通过管芯键合材料牢固地固定到引线框的管芯焊盘7a1、7a2和7a3的表面侧边。
另一方面，导线WR1和WR2是例如50μm厚，且分别电连接半导体芯片5a和5b的电极和与该电极相关的各个部件(引线和芯片安装部分)，导线WR3是例如30μm厚，且分别电连接半导体芯片5c及其相应的各个部件(引线和芯片的电极)。
接下来，执行导线键合步骤。使用导线(薄金属线)WR、诸如金线通过超声波连接(卷曲)半导体芯片5a、5b和5c及其相应的各个部件。
此后，执行树脂包封(模塑)步骤。此时，如图10所示，首先在树脂模塑的管芯的下模盘的表面上布置包封或密封带。此外，在密封带上放置引线框10，此后以使多条引线7b的一些和管芯焊盘7a1、7a2和7a3粘附到密封带上的这种方式卷曲树脂模塑的管芯。顺便提及，使用具有大于或等于例如0.5N的高粘滞度的密封带作为该密封带，其中0.5N作为密封带的粘结强度或粘附力。
接着，将包封树脂注入到上模盘(空腔)中，并且以使管芯焊盘7a1、7a2和7a3的一些、以及多条引线7b的一些从树脂包封体8(密封部件)中露出的这种方式对半导体芯片5a、5b和5c以及多条导线WR进行树脂密封，以由此形式树脂包封体8(模塑步骤)。
最后，固化注入的密封树脂(树脂固化步骤)。在执行作标记的步骤之后，将产品部件与引线框10分开。
在第一实施例中，在图10所示的装配流程图中的树脂密封步骤之前，密封带被键合到引线框10的后表面。执行该步骤，以防止在第一实施例中在一个封装6a内设置有多个管芯焊盘7a1、7a2和7a3的这种结构的封装的树脂密封步骤中，在图11所示的三个管芯焊盘7a1、7a2和7a3中形成边界的缝隙的交叉部分Z中易于发生树脂的渗漏，通过交叉部分Z挤入管芯焊盘7a1、7a2和7a3的后表面(在布线板中封装或安装封装6a时的安装面)中的树脂(树脂毛边)干扰封装6a的安装，由此导致封装失败。因此，在第一实施例中，在密封步骤之前，将密封带牢固地键合到三个管芯焊盘的后表面侧边(包括在三个管芯焊盘中形成边界的缝隙)，以免引起上述树脂渗漏，由此防止包封树脂通过交叉部分Z等渗漏到管芯焊盘7a1、7a2和7a3的后表面。因此可以防止由于树脂毛边而导致的封装6a的安装中的失败。如上所述，由于优选在密封步骤时将密封带牢固地粘结到管芯焊盘7a1、7a2和7a3等，因此从密封带的粘结强度或粘附力的这种观点来看，优选地将能够获得例如0.5N或其以上的高粘滞强度的密封带作为密封带。另一方面，例如近来使用冲洗(flush)电镀镍(Ni)/钯(Pd)/金(Au)的引线框10。这是因为Pd(钯)电镀的引线框10具有这样的优点：在将封装6a安装到布线板时可以实现和环保地使用无铅焊料，以及尽管通常使用的引线框需要涂敷银(Ag)膏剂在引线框的导线键合部分上，用于预先导线键合的用途，但是本引线框10具有即使不涂敷这种Ag膏剂也可以连接导线的优点。但是，由于即使在Pd电镀的引线框10的情况下也出现由于上述树脂毛边而导致的封装失败的问题，因此在形成树脂毛边之处通过清洗工序等除去树脂毛边。但是，Pd电镀的引线框10伴有这样的问题：由于在树脂密封步骤之前对引线框10进行电镀以减少制造工序步骤的数目，因此当通过清洗工序等试图剥离树脂毛边时也会剥离预电镀的Pd电镀膜。亦即，存在Pd-电镀的引线框10不能被使用的可能性。相反，第一实施例可以防止如上所述的树脂毛边的形成，且在密封步骤之后可以不使用强有力的清洗工序。因此，可以使用具有上述令人满意的效果的Pd电镀的引线框10。
接下来，在第一实施例中，使用具有如图11和12所示的这种单元区的引线框10。如图11所示，管芯焊盘7a1、7a2和7a3分别是矩形形状的，且以预定间隔放置。管芯焊盘7a1电连接到与其整体地形成的其相应引线7b1。引线7b1电连接到提供有输入电源电位Vin的其相应端子ET1(第一电源端子和第一源或电源电位)。管芯焊盘7a2电连接到与其整体地形成的其相应引线7b3。引线7b3电连接到将输出电源电位提供到外部的其相应输出端子ET5(第二电源端子和第二源或电源电位)。多条引线(第二电源端子)7b2如此形成以便沿树脂包封体8的周边以L形方式连接。因此，与分为多条引线7b相比，由于以L形形式形成引线7b2，由于体积增加，因此可以增强或步进地增加基准电位GND。而且，如图12所示，在管芯焊盘7a1、7a2和7a3的后表面周围形成半刻蚀区11。以这种方式形成半刻蚀区11(区域用倾斜的阴影表示)，使得可以增强引线框10和树脂包封体8之间的粘附力。亦即，可以抑制或防止引线遗漏。尤其是，根据减小半导体器件的厚度和重量的需要，使引线框的厚度变薄。除此之外，与其他部分相比较，引线7b是薄的，且它们的引线端处于不连接到其他部分的浮置状态。因此，在不采用任何手段进行树脂包封的地方，引线部分可能变形或剥落。因此，在其引线端侧边上的引线7b的后表面的外周边部分也被半刻蚀，以在其引线端侧边上的引线7b的后表面的外周边形成台阶。因此，在密封步骤时，包封树脂流入半刻蚀的部分，然后覆盖半刻蚀部分，并向下保持在引线7b的外周边部分。因此可以抑制或防止引线7b的变形和剥落。
下面将使用引线框10参考图13说明图10所示的管芯键合步骤。如S1-1步骤所示，首先半导体芯片5c被管芯键合到其相应的管芯焊盘7a3。接下来，如S1-2步骤所示，在其相应的管芯焊盘7a1中布置半导体芯片5a。最后，如S1-3步骤所示，在其相应的管芯焊盘7a3中布置半导体芯片5b。以这种方式按上述顺序将外部尺寸小的半导体芯片5a、5b和5c安装到管芯焊盘7a3、7a1和7a2，能够提高生产率。顺便提及，例如，尽管焊料膏用于分别在管芯焊盘7a1、7a2和7a3中布置半导体芯片5a、5b和5c，但是它被省略了以使得易于参见附图。
接下来将参考图14描述图10所示的导线键合步骤。如S2-1步骤所示，首先通过多条导线WR1(第一导线)电连接半导体芯片5a和管芯焊盘7a2。接下来，如S2-2步骤所示，通过多条导线WR2(第二导线)电连接半导体芯片5b和引线7b2(第二电源端子)。最后，如S2-3步骤所示，通过多条导线WR3(第三导线)电连接半导体芯片5c及其关联部件。导线WR1、WR2和WR3分别由例如金(Au)等形成。导线WR1和WR2是例如50μm厚。每条导线WR3是例如30μm厚。
以提高电压转换效率作为主要目的，并且为了实现这个目的，第一实施例提供了对在半导体芯片5a和输出端子之间产生的寄生电感LsH的减小、以及在半导体芯片5b和每条引线7b2(第二电源端子)之间产生的寄生电感LsL的减小。因此，布置比导线WR3更厚的多条导线WR1，以电连接半导体芯片5a和管芯焊盘7a2。布置比导线WR3更厚的多条导线WR2，以电连接半导体芯片5b和引线7b2(第二电源端子)。以这种方式通过以多数形式布置厚导线WR1和WR2而连接它们，使得可以减小在它们的布线路径中产生的寄生电感LsH和LsL，以及增强基准电位GND。但是，当通过超声波键合厚导线WR时，需要大于每条薄导线WR3的负载。存在这样的担心：当在预先连接薄导线WR3之后连接厚导线WR1和WR2时，由于大的负载而导致预先连接的薄导线WR3将会断裂。当在第一实施例中管芯焊盘(芯片安装部分)7a1、7a2和7a3彼此隔开时，尤其显著地出现关于该断裂的问题。因此，在第一实施例中，如图14所示，在厚导线WR1连接之后连接导线WR2，以及在导线WR2连接之后连接薄导线WR3。因此可以抑制导线WR1、WR2和WR3的断裂。顺便提及，由于导线WR1和导线WR2是相同的厚度，因此导线WR1可以在预先连接导线WR2之后进行连接。
接下来，图15是半导体芯片5a的放大平面图，图16是沿图15的线B-B的剖面图，图17是沿图15的线C-C的剖面图，且是半导体芯片5a的不完全放大剖面图，以及图18是沿图15的线C-C的剖面图。
半导体芯片5a是横断其厚度方向的扁平形状的矩形，且以例如第一实施例中的矩形形式进行构形。尽管半导体芯片5a不局限于此，但是它具有例如半导体衬底15、形成在半导体衬底15的主表面5ax(参见图9等)中的多个晶体管元件、其中在半导体衬底15的主表面上以多个阶段分别层叠绝缘层12和布线层13的多层布线层、形成用以覆盖布线层13的表面保护膜(最终保护膜)14等。布线层13由金属材料、例如铝(Al)构成。表面保护膜14由有机膜、例如聚酰亚胺薄膜(PiQ)形成。
半导体芯片5a具有在彼此相对布置的侧边上放置主表面(电路形成面)5ax和后表面5ay(参见图9等)。在半导体芯片5a的主表面5ax侧构造集成电路。该集成电路包括形成在半导体衬底15的主表面5ax中的晶体管元件和形成在多层布线层中的布线。
在半导体芯片5a的主表面5ax中形成多个电极焊盘(电极)BP。多个电极焊盘BP包括连接到第一场效应晶体管Q1的源极和栅极的源电极焊盘BP1和栅电极焊盘BP3。它们通过形成在布线层13中和形成在与各个电极焊盘BP相关的半导体芯片5a的表面保护膜14中的键合孔14中露出，其中布线层13对应于半导体芯片5a的多层布线层的顶层。如图17所示，沿半导体芯片5a的一对长侧边(X方向)形成每个源电极焊盘BP1。在第一实施例中，例如，两个源电极彼此面对面地延伸。在接近半导体芯片5a的一对短侧边之一的中心的位置中形成栅电极焊盘BP3。下面将进一步描述。如图8所示，在接近于最接近半导体芯片5c的第一控制电路3a的输出级的那条侧边中心的位置中形成栅电极焊盘BP3。在第一实施例中，栅电极焊盘BP3的形状是正方形，且是例如280μm。半导体芯片5a具有电连接到栅电极焊盘BP3的栅电极图形。栅电极图形沿X方向从半导体芯片5a的那对短侧边中的一个侧边(连接到栅电极焊盘BP3的侧边)延伸到另一侧边，且包括在两个源电极焊盘BP1之间形成的部分(第一布线和第一部分)BP、和沿半导体芯片5a的主表面的周边形成的部分(第二布线和第二部分)BP3b。在栅电极图形的第一布线BP3a中，形成其在与一对短侧边的一端(连接到栅电极焊盘BP3的侧边)相对的侧边上的一端部，以免连接到某些第二布线BP3b。栅电极图形的宽度例如是25μm。栅电极图形由金属、例如铝(Al)形成。当通过多条导线WR1电连接半导体芯片5a和管芯焊盘7a2时，如8图所示，将它们在Y方向中以其间插入有第一布线的Z字形进行放置。
由于以此方式以在X方向延伸的矩形形式构形半导体芯片5a，因此除如上所述接近管芯焊盘7a2放置半导体芯片5a之外(半导体芯片5a的长侧边处于沿管芯焊盘7a2的长侧边延伸的状态)，源电极焊盘BP1也可以如此布置以便接近管芯焊盘7a2和沿一对长侧边。因此，由于可以以短的长度分别形成电连接源电极BP1和管芯焊盘7a2的布线WR1，以及可以并排地放置更多导线WR1，因此可以减小寄生电感LsH。由于如此形成在与栅电极图形的第一布线BP3a中的那对短侧边的一端(连接到栅电极BP3的侧边)相对的侧边上的端部，以致不连接到部分第二布线BP3b，因此可以不分开地形成第一场效应晶体管Q1的源区SR1。亦即，由于不分开地形成源区SR1，因此可以减小导通电阻。
两种类型的导线WR电连接到半导体芯片5a的源电极焊盘BP1。第一种类型对应于电连接到管芯焊盘7a2的导线WR1。第二种类型对应于连接第一场效应晶体管Q1的源极和半导体芯片5c的多个电极焊盘BP中的焊盘BP2(BP)的导线WR3a(WR3)，其中焊盘BP2(BP)电连接到导线WR3a(WR3)。亦即，电连接到半导体芯片5a的源电极焊盘BP1的导线WR分为管芯焊盘7a2侧边和第一控制电路3a侧边。
因此，由于可以分散用于从第一场效应晶体管Q1的源极通过管芯焊盘7a2流动到输出端子的电流I11(I1)和朝第一控制电路3a的方向流动的电流I12(I1b)的路径，因此可以减小各条导线WR中形成的电流负载。因此，由于可以减小在第一场效应晶体管Q1和第一控制电路3a之间产生的寄生电感，所以可以进一步改进开关损耗。
接下来，图16是沿半导体芯片5a的线B-B的剖面图。半导体芯片5a的半导体衬底15包括例如n+型硅(Si)单晶。在其后表面中形成连接到第一场效应晶体管Q1的漏区DR1的漏电极(外部端子)。通过蒸发金属、诸如金(Au)形成漏电极，以及如上所述漏电极连接到管芯焊盘7a2。另一方面，在半导体衬底15的主表面中形成由例如n型硅单晶形成的外延层16ep。用n-型半导体区17n1、在其上形成的P型半导体区17p、以及在其上形成的n+型半导体区17n2形成外延层16ep。例如，在这种半导体衬底15和外延层16ep中形成具有沟槽栅极结构的n沟道型垂直第一场效应晶体管Q1。此外，在其上形成用于源区SR1的布线层13b和用于栅区G1的布线层13a。形成用于保护对应于顶层的布线层13a和13b的表面保护膜14。而且，在表面保护膜14中限定键合孔14a，以及形成连接到从键合孔14a中露出的源区SR1的每个源电极焊盘(外部端子)BP1。栅区G1由例如多晶硅(poly-Si)形成。源电极焊盘BP1通过蒸发金属、诸如金(Au)来形成，且如上所述与用于电连接到管芯焊盘7a2的导线WR1连接。
如图17所示，第一场效应晶体管Q1具有用作源区SR1的n+型半导体区17n2、用作漏区DR1的n-型半导体区17n1、用作沟道形成区CH1的P型半导体区17p、形成在沟槽18的内壁上的栅极绝缘膜19、以及通过栅极绝缘膜19嵌入沟槽18的栅区G1，其中沟槽18挖掘或限定在外延层16ep的厚度方向中。栅区G1电连接到栅电极焊盘BP3。由于采用这种沟槽栅极结构，因此可以使第一场效应晶体管Q1的单元区小型化或减小且达到高集成度。在栅区G1上形成帽盖绝缘膜20，并且它使源电极焊盘BP1和栅区G1彼此绝缘。电极焊盘BP1甚至电连接到用于沟道形成的P型半导体区17p以及连接到用于源极的n+型半导体区17n2。在第一场效应晶体管Q1工作时电流I1沿沟槽18的深度方向(在漂移层的厚度方向上流动)和沿栅极绝缘膜19的侧表面在源区SR1和漏区DR1之间流动。与其中在水平方向中形成沟道的水平场效应晶体管相比较，这种垂直第一场效应晶体管Q1的每单位单元区的栅极区域和栅区G1与漏极的漂移层的结区更大。因此，栅极和漏极之间的寄生电容变大，然而可以增加每单位单元区的沟道宽度，并且因此可以减小导通电阻。
通过以如图16所示的多种形式布置如图17所述的这种场效应晶体管，形成半导体芯片5a。
接下来，图18是沿半导体芯片5a的线C-C(参见图15)的剖面图。第一场效应晶体管Q1的半导体衬底15包括例如n+型硅单晶。在半导体衬底15的主表面中形成由例如n型硅单晶构成的外延层16ep。由于外延层16ep的结构基本上与上述外延层的结构相同，因此将省略其描述。此外，在外延层16ep上方形成p-型阱区PWL。在其间插入有场氧化膜FLD的p-型阱区PWL上方形成栅区(G-poly)G1。在栅区G1的表面中形成绝缘氧化物膜(SiO2)21。在绝缘氧化物膜21中限定孔21a，以及通过该孔形成连接到栅区G1的布线层13a。布线层13a具有栅电极焊盘BP3。而且，形成连接到栅电极焊盘BP3的栅电极(外部端子)。另一方面，在p-型阱区PWL的侧表面中形成沟道区CH1，以及在沟道区CH1上方形成用于每个源区SR1的布线层13b。布线层13b具有源电极焊盘BP1。而且，形成连接到源电极焊盘BP1的每个源电极(外部端子)ET5。栅区G1的布线层13a和源区SR1的布线层13b分别是对应于顶层的布线层。顺便提及，布线层13a和13b分别由金属、例如铝(Al)形成。
接下来，图19示出了半导体芯片5b的放大平面图。顺便提及，由于半导体芯片5b的器件结构基本上与半导体芯片5a的结构相同，因此将省略其描述，因为它在图15中已经描述了。由于半导体芯片5b的器件截面结构基本上与图16至18中的相同，因此将省略其描述，因为它在图16至18中已经描述了。
半导体芯片5b具有横断其厚度方向的扁平形状，它是矩形的。在第一实施例中，以例如矩形的形式构形半导体芯片5b。半导体芯片5b的一对长侧边和其一对短侧边的XY比率基本上分别与以L形方式连接形成的多条引线7b2(第二电源端子)的两个侧边是相同尺寸的(参见图8)。半导体芯片5b具有位于彼此相对的侧边上的主表面(电路形成表面)5bx和后表面5by。在半导体芯片5b的主表面5bx侧边上构造集成电路。该集成电路主要由在半导体衬底的主表面5bx中形成的晶体管元件和在多层布线层中形成的布线构成。
如图19所示，在半导体芯片5b的主表面5bx中形成多个焊盘(电极)BP。多个电极焊盘BP包括连接到用于低压侧开关的第二场效应晶体管Q2的源极的源电极焊盘BP5和连接到第二场效应晶体管Q2的栅极的栅电极焊盘BP7。他们通过限定在布线层中和限定在与各个电极焊盘BP相关的半导体芯片的表面保护膜22中的键合孔22a中露出，其中布线层对应于半导体芯片5b的多层布线层的顶层。在半导体芯片5b的主表面内在接近于最邻近半导体芯片5c的拐角的位置中放置半导体芯片5b的多个电极焊盘BP的栅电极焊盘BP7，其中栅电极焊盘BP7电连接到第二场效应晶体管Q2的栅极。此外，半导体芯片5b具有电连接到栅电极焊盘BP7的栅电极图形。栅电极图形在Y方向中从半导体芯片5b的那对长侧边的一个侧边(第一电源端子ET1侧)向另一侧边(第二电源端子ET4侧)延伸。源电极焊盘BP5放置在多个栅电极图形当中，且在Y方向中从半导体芯片5b的那对长侧边的另一侧边向其一个侧边延伸。下面将进一步描述。栅电极图形包括形成在源电极焊盘BP5中的部分(第三布线和第三部分)BP7a、和沿半导体芯片5b的主表面周边形成的部分(第四布线和第四部分)BP7b。在每个栅电极图形的第三布线BP7a中，如此形成在与其一对长侧边相对的侧边上的另一端部(第二电源端子ET4侧)，以致不连接到部分第四布线BP7b。每个栅电极图形的宽度是例如25μm。栅电极图形由金属、例如铝(Al)构成。源电极焊盘BP5和多条引线(第二电源端子)7b2通过多条导线WR2进行电连接。
从第二控制电路3b提供的电流通过第二场效应晶体管Q2的栅极流到第二电源端子。因此，当在X方向中从一对短侧边的一个侧边到其另一侧边形成栅电极图形时，用于流向沿长侧边放置的多条引线7b2的方向流动的电流的路径被切断或阻挡。另一方面，由于在第一实施例中如此形成栅电极图形以致从那对长侧边的一个侧边延伸到其另一侧边，因此可以保证它们的电流路径。因此可以抑制电压转换效率的降低。在如图19所示的半导体芯片5b上延伸地形成源电极焊盘BP5，使得可以连接大量电连接到多条引线7b2的导线WR2，其中多条引线7b2提供基准电位GND。亦即，通过连接大量导线WR2可以进一步减小在每条布线路径中产生的寄生阻抗或电感LsL。通过使半导体芯片5b的外部尺寸基本上与以L形状形成的多条引线7b2的相同，可以缩短连接的多条导线WR2的长度。亦即，由于它们可以通过长度基本上相同的多条导线WR2连接，因此可以抑制导线WR2中形成的寄生阻抗LsL的变化。因此，由于流过每条导线WR2的电流量的变化几乎不发生，因此可以提高电压转换效率。
当用于高压侧开关的第一场效应晶体管Q1切换到用于低压侧开关的第二场效应晶体管Q2时，出现这样一种现象(自导通)，其中电流(直通电流)从第一电源端子ET1流到第二电源端子。因此，在第一实施例中，通过比用于高压侧开关的第一场效应晶体管Q1的阈值电压VthL更高的值，控制用于低压侧开关的第二场效应晶体管Q2的阈值电压VthH。由此，可以切断用于直通电流的路径。亦即，可以抑制自导通。
接下来，图20是示出了根据第一实施例的半导体器件的控制电路的电路结构示图，以及图21是示出了图20所示的半导体器件的相应控制电路的剖面图。
半导体芯片5c具有第一和第二控制电路3a和3b。第一控制电路3a是控制用于高压侧开关的第一场效应晶体管的栅极的电路。第一控制电路3a包括多个场效应晶体管M1、M2、M3和M4。多个场效应晶体管M1、M2、M3和M4中的、控制用于高压侧开关的第一场效应晶体管Q1的栅极的部分，对应于相当于输出级的场效应晶体管M1和M2。通过从场效应晶体管M1和M2输出的信号控制用于高压侧开关的场效应晶体管Q1的栅极。该部分提供有来自相应端子(VCIN)ET2的电位，其中该端子ET2输入用于第一场效应晶体管Q1的栅控制电压，并输出控制信号，其中第一场效应晶体管Q1电连接到输出级的场效应晶体管M1的漏极。用于自举电路的端子ET6连接到场效应晶体管M1的漏极，其中该自举电路用于控制第一场效应晶体管Q1的栅极。由于第一场效应晶体管Q1的源极电位是比基准电位GND更高的值(浮置)，因此相对于其电压从端子ET6提供电压。顺便提及，尽管已经使用四个场效应晶体管M1、M2、M3和M4解释了第一实施例，但是本发明不局限于此。而且，在本实施例中可以设置多个场效应晶体管。
第二控制电路3b是用于控制用于低压侧开关的第二场效应晶体管Q2的栅极的电路，且包括多个场效应晶体管M5和M6。从其相应端子(VLDRV)ET3向场效应晶体管M5的漏极提供电位，其中端子ET3输入用于第二场效应晶体管Q2的栅极控制电压，以便输出一个控制信号。第二控制电路3b在电路操作上基本上与第一控制电路3a相同，且因此将省略其描述。
接下来，图21示出了图20所述的控制电路的器件结构。顺便提及，由于图21所示的第二控制电路3b的器件结构基本上与第一控制电路3a的相同，这里解释了第一控制电路3a，并且因此省略第二控制电路3b的描述。
第一场效应晶体管Q1用由例如CMOS(互补MOS)反相器电路形成的第一控制电路3a形成。第一控制电路3a由在n阱NWL中形成的p沟道型水平第三场效应晶体管Q3(在水平方向(与半导体衬底的主表面水平的方向)中形成其沟道)、和在p阱PWL中形成的n沟道型水平第四场效应晶体管Q4形成。第三场效应晶体管Q3具有源区SR3、漏区DR3、栅极绝缘膜23p和栅区G3。源区SR3和漏区DR3分别具有p-型半导体区24a和p+型半导体区24b。第四场效应晶体管Q4具有源区SR4、漏区DR4、栅极绝缘膜23n和栅区G4。源区SR4和漏区DR4分别具有n-型半导体区25a和n+型半导体区25b。漏区DR3和DR4分别连接到输出端子ET7，并且通过输出端子ET7电连接到用于高压侧开关的第一场效应晶体管的栅极。源区SR4连接到输出端子ET8，并且通过输出端子ET8电连接到第一场效应晶体管的源极。
半导体芯片5c具有正方形形状的主表面和沿正方形形状的主表面侧边布置的多个焊盘(电极)BP。半导体芯片5c的多个电极焊盘BP中的电极焊盘BP2、BP4、BP6和BP8沿限定主表面的拐角的两个侧边布置，最接近半导体芯片5a和5b，其中电极焊盘BP2、BP4、BP6和BP8分别电连接到第一和第二场效应晶体管Q1和Q2的源极和栅极。
因此，由于每条导线WR3a、WR3b、WR3c和WR3d的长度可以被进一步缩短，因此在布线路径中产生的寄生电感LgH、LsH、LgL和LsL可以被进一步减小。由于希望减小开关损耗而不是导通电阻，因此半导体芯片5以使半导体芯片5c和半导体芯片5a之间的距离变得比半导体芯片5c和半导体芯片5b之间的距离更短的这种方式进行布置。除这种观点之外，甚至相对于导线WR3a、3b、3c和3d，导线WR3a和3b形成得比导线WR3c和3d更短，其中WR3a和3b分别电连接到第一场效应晶体管Q1的源极和栅极，导线WR3c和3d分别电连接到第二场效应晶体管Q2的源极和栅极。
第二控制电路3b是控制用于低压侧开关的第二场效应晶体管Q2的栅极的电路。而且，第二控制电路3b的输出级包括多个场效应晶体管M5和M6(第五和第六场效应晶体管)。第五场效应晶体管M5放置在半导体芯片5c的四个侧边之一的侧边上，最接近半导体芯片5b。与其他电极焊盘BP相比较，半导体芯片5c的多个电极焊盘BP中的源电极焊盘BP9(BP)布置在半导体芯片5c的内部，其中源电极焊盘BP9(BP)连接到第五场效应晶体管M5的源极。
由于每条导线WR3的布线电阻低于在每个芯片内形成的布线的布线电阻，因此连接到第五场效应晶体管M5的源极的源电极焊盘BP9(BP)形成在半导体芯片5c上。导线WR3被引出并且与第五场效应晶体管M5的源极周围连接，以便可以进一步减小布线路径中形成的寄生电感。
接下来，图22是示出了封装6a的安装状态的一个例子的平面图，以及图23是图22的侧视图。
布线板27由例如印刷线路板形成，且具有其上安装封装6a、28和29以及芯片部件30和31的主表面。在封装28中形成控制电路2，以及在封装29中形成负载电路4。线圈L1形成为芯片部件30，而且电容器C1形成为每个芯片部件31。封装28的引线28a通过布线板27的布线27a电连接到封装6a的其相应引线7b(7b4)。封装6a的引线7b1电连接到布线板27的布线27b。封装6a的输出引线(输出端子)7b3通过布线板27的布线(输出布线)27c电连接到芯片部件30的线圈L1的一端。线圈L1的另一端通过布线板27的布线(输出布线)27d电连接到负载电路4。封装6a的用于基准电位GND的引线7b2通过布线板27的布线27e电连接到对应于多个芯片部件31的电容器C1的一端。电容器C1的另一端通过布线板27的布线27d电连接到负载电路4。
接下来，图24是示出了根据本发明的一个实施例的半导体器件的整个表面的平面图，图25是图24所示的半导体器件的侧视图，图26是示出了图24所示的半导体器件的后表面的平面图，以及图27是示出了根据本发明的一个实施例的半导体器件的外形的总透视图。
如图24所示，树脂包封体8具有横断其厚度方向的扁平形状，它是矩形的。在第一实施例中，例如以与引线框10相同的正方形形状构形树脂包封体8。以实现应力减小为目的，树脂包封体8由例如添加有苯酚固化剂、硅橡胶及填料等的联苯热固性树脂形成。关于用于形成树脂包封体的方法，使用适合于大批量生产的传递模塑方法。传递模塑方法是使用设有罐、浇口、树脂注入通道和空腔等的模制管芯(模塑管芯)、且通过浇口和树脂注入通道从罐将热固性树脂引入空腔以由此形成树脂包封体8的方法。
在制造QFN型半导体器件时，已经使用了单个型传递模塑方法或批量型传递模塑方法，其中单个型传递模塑方法使用具有多个产品形成区(器件形成区和产品获得区)的多腔布线板，并且按每个产品形成区对各产品形成区中安装的半导体芯片进行树脂包封，批量型传递模塑方法使用具有多个产品形成区的多腔布线板，并且共同地对安装在各个产品形成区中的半导体芯片进行树脂包封。在第一实施例中，例如，采用单个型传递模塑方法。
如图25和26所示，多条引线7b中的一些从树脂包封体8的侧表面8c和后表面8b中露出。管芯焊盘7a1、7a2和7a3的后表面7a1y、7a2y和7a3y从树脂包封体8的后表面8b中露出。而且，由于管芯焊盘7a1、7a2和7a3的外部形状是矩形，以及以预定间隔布置引线框，因此树脂包封体8甚至形成在管芯焊盘7a1、7a2和7a3中。此外，在管芯焊盘7a3中的一个拐角处形成定位锥体R1(指示标记)。存在这样的担心，当试图在管芯焊盘7a1和7a2中形成定位锥体R1之处管芯焊盘7a1和7a2的外部形状变小时，因为从第一和第二电源端子提供电流I1和I2，所以它将对电流性能施加影响。另一方面，由于在管芯焊盘7a3中没有动态电流流动且该电位被固定，因此不必担心电流性能。因此，定位锥体R1可以优选地形成在部分管芯焊盘7a3中。顺便提及，例如，在装运封装6a和在封装6a上的印刷商标时面对面排列的情况下，当封装6a的主表面和后表面彼此分开时，使用锥体R1。例如，通过刻蚀形成锥体R1。
第二优选实施例
图28是示出了根据本发明第二实施例的半导体器件的封装结构的一个例子的平面图。图28中所述的半导体器件的结构基本上类似于图8所示的半导体器件，但是主要不同之处在于半导体芯片5a中的栅电极焊盘BP3的形状、半导体芯片5b中的栅电极焊盘BP7和源电极焊盘BP5b、半导体芯片5a和5b中覆有表面保护膜14和22的部分的形状、源极单元区的形状等。顺便提及，图28除示出了半导体芯片5a、5b和5c之外，还示出了在引线7b上放置的管芯焊盘7a1、7a2和7a3以及树脂包封体8，以便易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
在第二实施例中，例如，沿接近于多条引线(第二电源端子)7b2的侧边以L-形方式构形连接到用于低压侧开关的第二场效应晶体管Q2的源极的源电极焊盘BP5(BP5a)，如图28所示。亦即，仅仅在用于导线WR2的键合部分形成源电极焊盘BP5a，其中导线WR2电连接到多条引线(第二电源端子)7b2。在与半导体芯片5b的一对长侧边中的接近多条引线(第二电源端子)7b2的侧边相对的侧边上形成半导体芯片5b的源电极焊盘BP5b，其中源电极焊盘BP5b通过导线WR3电连接到半导体芯片5c的第二控制电路3b。而且，以与半导体芯片5c的多个电极焊盘BP中的电极焊盘BP6的外部尺寸一样的尺寸形成源电极焊盘BP5b的外部尺寸，其中电极焊盘BP6电连接到第二场效应晶体管Q2的源极。
因此，在第二实施例中，在半导体芯片5a的源极单元区中源电极焊盘BP5a和BP5b的占用面积之间的比率被减小，以便能够将至少超过其一半的源极单元区的主要部分形成为覆有表面保护膜22的区域。
由于由金属如铝(Al)形成的每个源电极焊盘BP5和树脂包封体8之间的粘附力低于表面保护膜22和树脂包封体8之间的粘附力，因此存在在形成树脂包封体8之后树脂包封体8将被剥落的可能性。但是，根据第二实施例，以此方式，形成大的表面保护膜22，以及从表面保护膜22中露出的源电极焊盘BP5a和BP5b的面积被设置得小于第一实施例。因此可以减小源电极焊盘BP5和树脂包封体8之间的接触面积。因此，可以抑制树脂包封体8的剥落。
如图28所示，以与半导体芯片5c的多个电极焊盘BP中的电极焊盘BP4和BP8相同的尺寸形成栅电极焊盘BP3和BP7，其中栅电极焊盘BP3和BP7电连接到第一和第二场效应晶体管Q1和Q2的栅极，电极焊盘BP4和BP8通过导线WR3电连接到第一和第二场效应晶体管Q1和Q2的栅极。顺便提及，栅电极焊盘BP3和BP7分别由金属、例如铝(Al)形成。
因此，栅电极焊盘BP3和BP7的外部尺寸被设置得等于或小于半导体芯片5c的多个电极焊盘BP中的电极焊盘BP4和BP8的外部尺寸，其中电极焊盘BP4和BP8电连接第一和第二场效应晶体管Q1和Q2的栅极，以由此使得可以增加第一和第二场效应晶体管Q1和Q2的源区SR1和SR2的单元区。因此可以进一步减小导通电阻。亦即，可以提高电压转换效率。
第三优选实施例
图29是示出了根据本发明第三实施例的半导体器件的封装结构的一个例子的平面图。图29所述的半导体器件的结构基本上类似于图8所示的半导体器件，但是主要不同之处在于半导体芯片5a中的栅电极图形。顺便提及，图29除了示出半导体芯片5a、5b和5c之外，还示出了在引线7b上放置的管芯焊盘7a1、7a2和7a3以及树脂包封体8，以便易于参见附图。此外，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
在第三实施例中，在栅电极图形中的两个源电极焊盘BP1之间形成的部分(第一布线和第一部分)BP3a的宽度形成得比沿半导体芯片5a的主表面周边形成的部分(第二布线和第二部分)BP3b的宽度更厚，其中两个源电极焊盘BP1电连接到用于高压侧开关的第一场效应晶体管Q1的栅电极焊盘BP3。顺便提及，栅电极图形的第一布线BP3a的宽度是例如50μm。栅电极图形的第二布线BP3b的宽度是例如25μm。
在两个源电极焊盘BP1之间形成的栅电极图形的第一布线BP3a，是构成从栅电极焊盘BP3至第一场效应晶体管Q1中的沟槽栅极G1的沟道形成区的栅极电流路径的最短栅极电流路径的布线。
因此，由于在栅电极图形中第一布线BP3a的宽度形成得比第二布线BP3b更厚，因此可以减小栅极电阻。如果仅仅关注栅极电阻被减小，那么可以扩大栅电极图形的第二布线BP3b的宽度。但是，当栅电极图形的宽度增加时，源单元区被减小。由于源单元区减小，第一场效应晶体管Q1的导通电阻增加，因此电压转换效率降低。因此，在第三实施例中，使第一布线BP3的宽度大于第二布线BP3b的宽度，其中第一布线BP3构成从栅电极焊盘BP3至第一场效应晶体管Q1中的沟槽栅极G1的沟道形成区的栅极电流路径的最短栅极电流路径，第二布线BP3b构成其他栅极电流路径，由此能够减小最短栅极电流路径的电阻。以此方式减小从栅电极焊盘BP3的最短栅极电流路径的电阻，使得可以提高在第一场效应晶体管Q1导通工作时的快速响应性和增加电压转换效率。
第四优选实施例
图30是示出了根据本发明第四实施例的半导体器件的封装结构的一个例子的平面图。图30所述的半导体器件的结构基本上类似于图8所示的半导体器件，但是主要不同之处在于半导体芯片5b中的栅电极图形。顺便提及，图30除示出了半导体芯片5a、5b和5c之外，还示出了在引线7b上布置的管芯焊盘7a1、7a2和7a3以及树脂包封体8，以便易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
第四实施例具有如图30所示的特点，用于栅电极图形的多条第三布线BP7a中的放置在远离栅电极焊盘BP7的位置中的第三布线BP7a的间隔或间距比放置在接近栅电极焊盘BP7的位置中的相应第三布线BP7a的间隔更宽。下面将进一步描述。在形成在栅电极图形当中的源电极焊盘BP5中，形成在远离栅电极焊盘BP7并接近于第二电源端子ET4(沿L-形线布置的多条引线7b2)的位置中的源电极焊盘BP5的宽度形成得比邻近栅电极焊盘BP7形成的源电极焊盘BP5的宽度更宽。
因此，由于朝接近于半导体芯片5b中的一对短侧边的第二电源端子ET4的方向流动的电流路径可以被扩大，因此可以减小导通电阻。亦即，可以提高电压转换效率。
第五优选实施例
图31是示出了根据本发明第五实施例的半导体器件的封装结构的一个例子的平面图。图31所述的半导体器件的结构基本上类似于图8所示的半导体器件，但是主要不同之处在于连接到半导体芯片5a的源极的导线WR的布局和数目。顺便提及，图31除示出了半导体芯片5a、5b和5c之外，还示出了在引线7b上布置的管芯焊盘7a1、7a2和7a3以及树脂包封体8，以便易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
在如图31所示的第五实施例中，在接近于电极焊盘BP4的两侧上布置半导体芯片5c的多个电极焊盘BP中的焊盘BP2，其中焊盘BP2电连接到半导体芯片5a的源极，电极焊盘BP4电连接到半导体芯片5a的栅极。
因此，可以进一步增加多条导线WR3a的数目，其中导线WR3a连接半导体芯片5a的源电极焊盘BP1和半导体芯片5c的多个电极焊盘BP中的电极焊盘BP2，其中电极焊盘BP2电连接到第一场效应晶体管Q1的源极。因此可以进一步减小在第一场效应晶体管Q1的源极和第一控制电路3a之间的布线路径中产生的寄生电感LsH。基本上平行于多条导线WR3b形成多条导线WR3a，其中多条导线WR3a连接半导体芯片5a的源电极焊盘BP1和半导体芯片5c的电极焊盘BP2，多条导线WR3b连接半导体芯片5a的栅电极焊盘BP4和半导体芯片5c的电极焊盘BP4。因此，可以增加第一场效应晶体管Q1和第一控制电路3a之间的电流反馈速率。因此，可以减小在第一场效应晶体管Q1的源极和第一控制电路3a之间的布线路径中产生的寄生电感LsH，以及提高第一场效应晶体管Q1的快速响应性，由此使得可以增加电压转换效率。
半导体芯片5b的源电极焊盘BP5b(BP5)和栅电极焊盘BP7被彼此相邻地布置。亦即，基本上平行于多条导线WR3d并排地形成多条导线WR3c，其中多条导线WR3c连接半导体芯片5b的源电极焊盘BP5b(BP5)和半导体芯片5c的电极焊盘BP6，多条导线WR3d连接半导体芯片5b的栅电极焊盘BP7和半导体芯片5c的电极焊盘BP8。
因此，由于可以增加第二场效应晶体管Q2和第二控制电路之间的电流反馈速率，所以可以抑制自截止现象。亦即，可以增加电压转换效率。
第六优选实施例
图32是示出了根据本发明第六实施例的半导体器件的封装结构的一个例子的平面图。图33是沿图32的线D-D的剖面图，以及图34是装配流程图，示出了用于制造根据本发明第六实施例的半导体器件的方法。图32所述的半导体器件的结构基本上类似于图8所示的半导体器件，但是主要不同之处在于：在引线框40的表面上部分地进行使用银膏剂的表面处理。顺便提及，图32除示出半导体芯片5a、5b和5c之外，还示出了在引线7b上放置的管芯焊盘7a1、7a2和7a3以及树脂包封体8，以便易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
在第六实施例中，由例如银(Ag)构成的膏剂材料41仅仅涂敷在引线框40中将进行导线键合的部分上，这部分的材料包括例如铜(Cu)。导线WR由例如金(Au)等制成。
因此，在引线框40上涂敷膏剂材料41、例如(Ag)，能对由例如金(Au)形成的导线WR进行导线键合。尽管与用作引线框40的基本或原材料的铜等相比较，涂敷银膏剂的区域与树脂包封体8的粘附力可能是弱的，但是由于在导线键合部分上单独涂敷膏剂材料41，因此可以足够地保证引线框40和树脂包封体8之间的接触面积。因此可以提高在构成引线框40的铜和树脂包封体8之间的粘附力。
当使用如第六实施例所述的这种引线框40时，在形成树脂包封体8之后，执行用于除去在管芯焊盘7a1、7a2和7a3的后表面7a1y，7a2y和7a3y中形成的树脂毛边的工序步骤，如图34所示。
接下来，执行用于实现焊料电镀的电镀工序步骤，其中焊料电镀用于封装从树脂包封体8中露出的多条引线7b上的半导体衬底和管芯焊盘7a1、7a2和7a3的后表面7a1y，7a2y和7a3y。
当以此方式使用由铜(Cu)框架形成的引线框40时，因为在形成树脂包封体8之后进行电镀，因此可以抑制由于树脂毛边而导致的在半导体器件的衬底封装中的失败。亦即，可以增强半导体器件的可靠性。
第七优选实施例
作为由非绝缘型DC-DC转换器的电流和频率增加引起的另一问题，存在在树脂包封体形成之后关于半导体器件的可靠性的问题。尤其是由于第一至第五实施例分别解释了其中给予无铅电镀、例如Ni/Pd/Au冲洗电镀的多个管芯焊盘7a1、7a2和7a3被容纳或保持在一个封装6a中的这种结构，因此需要高粘着力。本实施例将解释其中考虑了其粘附力并且考虑到防止引线遗漏的预防措施的结构。
图35是图示了根据本发明的第七实施例在半导体器件中采用的引线框42的单元区的表面侧边的一个例子的平面图，以及图36是示出了图35所示的引线框的后表面侧边的平面图。顺便提及，即使在图36的情况下，半刻蚀区也用阴影线表示，以便易于参见附图。
在第七实施例中，沿着其中放置了它们的相应半导体芯片5a、5b和5c的管芯焊盘的后表面的周边部分进行半刻蚀。此外，在管芯焊盘7a2的部分半刻蚀区和面对缝隙的部分中形成切口部分(凹坑和凸出，凹部)42，其中缝隙在三个管芯焊盘7a1、7a2和7a3当中形成边界。这是因为在三个管芯焊盘7a1、7a2和7a3当中形成边界的缝隙处，尤其需要树脂包封体8和引线框之间的粘附力。此外，以上通过形成切口部分43来实现，以增强与树脂包封体8的粘附力，以便在缝隙中形成多个扁平凹凸部分。例如，通过刻蚀形成切口部分。
根据第七实施例，以此方式，对管芯焊盘7a1、7a2和7a3的周边部分进行半刻蚀，以及在管芯焊盘7a2的一些半刻蚀区中形成切口部分43。因此，管芯焊盘7a3和树脂包封体8之间粘附力变强，且与第一实施例相比较，可以进一步提高半导体器件的可靠性。亦即，这导致防止引线遗漏的预防措施。顺便提及，切口部分43不局限于焊盘7a3的一些半刻蚀区。切口部分43可以形成在管芯焊盘7a2和7a3的部分半刻蚀区中。
在第七实施例中，在管芯焊盘7a1的表面侧边上的一个拐角处形成锥体R2。例如，通过刻蚀形成锥体R2。
因此，由于用于从第一电源端子(引线7b1)提供的输入电源电位Vin的路径延伸，因此可以减小在第一电源端子和用于高压侧开关的第一场效应晶体管Q1的漏极之间产生的寄生阻抗LdH。亦即，可以增加电压转换效率。
第八优选实施例
第八实施例将解释对用于防止引线遗漏的预防措施的结构的改进。
图37是一个平面图，图示了根据本发明的第八实施例在半导体器件中采用的引线框44的单元区的表面侧边的一个例子，以及图38是一个平面图，示出了图37所示的引线框44的单元区的后表面侧边。顺便提及，即使在图38的情况下，半刻蚀区也用阴影线表示，以便易于参见附图。
在第八实施例中，沿着其中放置了它们的相应半导体芯片5a、5b和5c的管芯焊盘7a1、7a2和7a3的后表面的周边部分进行半刻蚀。而且，在管芯焊盘7a3的部分半刻蚀区中形成切口部分(凹坑和凸出，凹部)43，以及在一些管芯焊盘7a1、7a2和7a3中限定穿通孔(缝隙)45。例如，通过刻蚀形成切口部分43。在管芯焊盘7a2的部分表面中限定沟槽46。例如，通过刻蚀或冲压形成沟槽46。
因此，根据第八实施例，在部分管芯焊盘7a1、7a2和7a3中限定穿通孔45，由此与第七实施例相比较，使得可以进一步增强每个管芯焊盘7a1、7a2和7a3和树脂包封体8之间的粘附力，以及进一步增加半导体器件的可靠性。当用于高压侧开关的第一场效应晶体管Q1切换到用于低压侧开关的第二场效应晶体管Q2时，出现一个现象(自导通)，电流(直通电流)从第一电源端子ET1流到第二电源端子。因此，通过在将从半导体芯片5a导线键合到管芯焊盘7a2的部分和半导体芯片5b之间形成穿通孔45，可以切断用于直通电流的路径。因此可以抑制自导通。而且，当用于高压侧开关的第一场效应晶体管Q1导通时流动的电流(第一电流)I1变得易于朝输出端子的方向流动。由于管芯焊盘7a1、7a2和7a3的强度随穿通孔45的数目增加而减小，因此优选地可以仅仅在抑制自导通的位置处形成穿通孔45，如本实施例中那样。
另一方面，由于在管芯焊盘7a2中在提供输出电源电位到外部的输出端子ET5的一侧上形成沟槽46，因此也可以提高管芯焊盘7a2和树脂包封体8之间的粘附力，而不切断用于提供电流(电流)I1到外部的路径。因此与第七实施例相比较，可以进一步增加半导体器件的可靠性。当形成穿通孔45时，这在提高粘附力方面是有效的。但是，由于用于提供电流(第一电流)I1到外部的路径变窄，因此电阻增加。因此，在提供输出电源电位到外部的输出端子ET5的一侧上形成穿通孔45不是优选的，这是因为电压转换效率被降低了。
由于管芯焊盘7a2的面积大于半导体芯片5b的面积，因此管芯焊盘7a2和树脂包封体8之间的接触面积变大。由于管芯焊盘7a2和树脂包封体8之间的粘附力低于半导体芯片5b和树脂包封体8之间的粘附力，因此当管芯焊盘7a2大于半导体芯片5b时，形成这些穿通孔45和沟槽46是有效的。顺便提及，沟槽46不局限于管芯焊盘7a2的一些表面，而是可以形成在管芯焊盘7a1和7a3的表面侧边上的各个部分中。穿通孔45和沟槽46不局限于如图37所示的这种形状。
第九优选实施例
第九实施例将解释对用于防止引线遗漏的预防措施的结构的改进。
图39是一个平面图，图示了根据本发明的第九实施例在半导体器件中采用的引线框47的单元区的表面侧边的一个例子，以及图40是一个平面图，示出了图39所示的引线框47的单元区的后表面侧边。顺便提及，即使在图40的情况下，半刻蚀区也用阴影线表示，以便易于参见附图。
在第九实施例中，沿着管芯焊盘7a1、7a2和7a3的后表面侧边上的周边部分进行半刻蚀。此外，在部分半刻蚀区中形成切口部分。切口部分甚至被限定在以L-形方式形成的某些第二电源端子中且要进行半刻蚀。在多条引线7b的一些处，仅仅它们的引线端的侧表面部分11a被半刻蚀。例如，通过刻蚀形成切口部分。
根据第九实施例，以此方式，也可以进一步增强多条引线7b中的每一个和树脂包封体8之间的粘附力，以及提高管芯焊盘7a1、7a2和7a3中的每一个和树脂包封体8之间的粘附力。这意味着通过在管芯焊盘7a1、7a2和7a3和多条引线7b的半刻蚀区中形成切口部分提高了与树脂包封体8的接合。
存在这样的担心，由于当多条引线7b的引线端也被半刻蚀时，在导线键合时超声波没有被成功地传送到半刻蚀区，因此将发生键合失败。因此，只有引线端的侧表面11a被半刻蚀，而不半刻蚀多条引线7b的引线端。因此，可以增强与树脂包封体8的粘附力，以及可以进一步抑制键合失败。
第十优选实施例
图41是图示了根据本发明第十实施例的封装6a的结构例子的平面图，其中封装6a包括非绝缘型DC-DC转换器1的一些电路，以及图42是沿图41的线E-E的剖面图。顺便提及，图41还示出了部分树脂包封体8，以便易于参见附图。此外，管芯焊盘7a1、7a2和7a3和引线7b用阴影线表示。
在第十实施例中，用于电连接电极焊盘BP和各个部分的一些布线被配置为金属镀线48，而不是导线WR。亦即，半导体芯片5a的第一场效应晶体管Q1的源电极焊盘BP1通过一条金属镀线48a电连接到管芯焊盘7a2。半导体芯片5b的第二场效应晶体管Q2的源电极焊盘BP5通过一条金属镀线48b电连接到引线7b2(7b)。金属镀线48由金属、例如铜(Cu)或铝(Al)等形成，且通过凸块电极49电连接到电极焊盘BP和引线7b。凸块电极49由金属、例如焊料或金(Au)等形成。可以使用导电树脂代替凸块电极49。金属镀线48在其上也全部覆有树脂包封体8。
根据第十实施例，以此方式，由于使用金属镀线48代替导线WR。因此可以进一步减小在每条布线路径上寄生的电感。因此，与第一实施例相比较，可以进一步减小开关损耗，和进一步提高非绝缘型DC-DC转换器1的电压转换效率。
当仅仅关注在每条布线路径上寄生的电感时，电连接第一和第二控制电路3a和3b的多个电极焊盘BP和它们的各个部分的导线WR3(WR)优选地可以由金属镀线48c(48)形成。但是，在第一和第二控制电路3a和3b的多个电极焊盘BP处，其孔是窄的，例如90μm。即使它们通过金属镀线48而不是导线WR进行连接，也使用宽度窄的金属镀线48。因此，与导线WR相比较，这不会导致寄生电感减小。制造例如100μm或更小的金属镀线48是更困难的。与导线WR相比较，其连接同样困难。因此，每个产品的成本增加，并且其成品率减小。因此，通过金属镀线48电连接第一和第二控制电路3a和3b的多个电极焊盘BP和它们的各个部分不是优选的。
但是，由于希望减小如图8所示的在第一和第二场效应晶体管Q1和Q2与第一和第二控制电路3a和3b之间的布线路径上寄生的电感，因此并排地连接多条导线WR。在此情况下，多条导线WR结合成为一条金属镀线48。因此，金属镀线48的宽度也扩大为例如200μm，并且金属镀线也可以被电连接。因此，通过金属镀线48将第一和第二场效应晶体管Q1和Q2与第一和第二控制电路3a和3b彼此电连接，以减小寄生电感，以便可以改善开关损耗。
第十一优选实施例
图43是装配流程图，示出了根据本发明的第十实施例用于制造半导体器件的方法。
第十一实施例采用批量型传递模塑方法，该方法用于使用具有多个产品形成区的多腔引线框和共同地对安装在各个产品形成区中的半导体芯片5a、5b和5c进行树脂包封。
在批量型传递模塑方法中，形成树脂包封体8，此后通过例如切割将多腔引线框和树脂包封体8分为多个块或部分。由此，第十一实施例中采用的树脂包封体8和引线框的外部尺寸基本上相同。
根据第十一实施例，如上所述，通过一次树脂包封可以获得多个半导体器件。因此，与第一实施例相比较，可以增加产品成品率和减小每个产品的成本。
第十二优选实施例
图44是装配流程图，示出了根据本发明的第十二实施例用于制造半导体器件的方法。
在本实施例中，在至少导线键合步骤之前，在密封带上放置引线框10。当象上述实施例中的每一个中那样使用具有被分成多种形式的管芯焊盘的引线框10时，在导线键合时，管芯焊盘变得不稳定，由此担心将发生键合失败。而且，当如第一实施例中那样导线键合厚导线WR时，将它们放置在高负载下且通过超声波连接，由此容易进一步发生键合失败。还担心即使在管芯键合步骤时管芯焊盘也变得不稳定，由此将发生封装失败。
因此，根据第十二实施例，在管芯键合步骤之前在密封带上放置引线框10，以由此稳定各个管芯焊盘，由此可以抑制封装失败和导线键合失败。
第十三优选实施例
作为由非绝缘型DC-DC转换器1的电流和频率增加引起的问题，可以提及在其工作时的热量问题。尤其是由于第一至第十实施例分别解释了在一个封装6a中容纳或保持三个半导体芯片5a、5b和5c的这种结构，因此需要高逸散。本实施例将解释考虑到其逸散的结构。
图45是图示了根据本发明第十三实施例的封装6a的结构例子的平面图，其中封装6a包括非绝缘型DC-DC转换器1的一些电路，以及图46是沿图45的线F-F的剖面图，以及图47是示出了根据本实施例的半导体器件的表面侧边的总平面图。顺便提及，图45还示出了部分树脂包封体8，以便易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
在第十三实施例中，在半导体芯片5b的主表面上键合金属体60，以及从树脂包封体8中露出部分金属体60。金属体60由高导热性的金属例如铜或铝等形成，且通过由导电树脂等形成的焊料或粘结材料61键合到半导体芯片5b的源电极焊盘BP5。由于如图3所示的半导体芯片5b的导通时间比半导体芯片5a更长，因此半导体芯片5b尤其易于产生热量。因此，金属体60被如此布置以致覆盖用于形成对应于半导体芯片5b的热量产生源的第二场效应晶体管Q2的区域。在该结构中，在半导体芯片5b处产生的热量通过管芯焊盘7a2从半导体芯片5b的后表面辐射到布线板侧边。除此之外，热量通过金属体60甚至从半导体芯片5b的主表面辐射到外部，如图46和47所示。因此，可以获得高的逸散。通过在封装6a的上表面上放置散热片并将其键合在金属体60的露出表面上，可以进一步提高逸散。
第十四优选实施例
本实施例将解释热辐射结构的改进。
图48是图示了根据本发明第十四实施例的封装6a的结构例子的平面图，其中封装6a包括非绝缘型DC-DC转换器1的一些电路，图49是沿图48的线G-G的剖面图，以及图50是示出了根据第十四实施例的半导体器件的表面侧边的总平面图。顺便提及，图48还示出了部分树脂包封体8，以便易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
在第十四实施例中，以类似于第十实施例的方式，用于电连接电极焊盘BP和各个部分的一些布线被配置为金属镀线48，而不是导线WR。此外，一些金属镀线48从树脂包封体8中露出。金属镀线48被如此布置，以致覆盖用于形成对应于半导体芯片5a和5b的热量产生源的第一和第二场效应晶体管Q1和Q2的区域。尽管在图48至50中从封装6a的上表面中露出在半导体芯片5a和5b的两侧上的金属镀线48a和48b，但是可以采用仅仅在半导体芯片5b侧边上形成金属镀线48b的这种结构，其中用于低压侧开关的第二场效应晶体管Q2的发热量相对较高。甚至在本实施例中，通过在封装6a的上表面上放置散热片并将其键合到每条金属镀线48的露出表面，也可以实现热辐射的进一步改善。
根据第十四实施例，使得每条金属镀线48除具有在第十和第十三实施例中获得的有利效果之外还具有辐射功能。因此，不必增加其他用于辐射的部分。因此，与第十三实施例相比较，可以减小用于装配封装6a的工序步骤的数目，以及可以缩短装配封装6a所需要的时间。由于可以减小部件数目，因此可以减少半导体器件的成本。
第十五优选实施例
本实施例将解释热辐射结构的改进。
图51是图示了根据本发明第十五实施例的封装6a的结构例子的平面图，其中封装6a包括非绝缘型DC-DC转换器1的一些电路，图52是沿图51的线H-H的剖面图，以及图53是示出了根据第十五实施例的半导体器件的表面侧边的总平面图。顺便提及，图51还示出了部分树脂包封体8，以便易于参见附图。而且，管芯焊盘7a1、7a2和7a3以及引线7b用阴影线表示。
在第十五实施例中，以类似于第十四实施例的方式，用于电连接电极焊盘BP和各个部分的一些引线被配置为金属镀线48，而不是导线WR。而且，一些金属镀线48从树脂包封体8中露出。金属镀线48被如此布置，以致覆盖用于形成对应于半导体芯片5a和5b的热量产生源的第一和第二场效应晶体管Q1和Q2的区域。此外，将金属体62分别键合在管芯焊盘7a1和7a2的表面上，以及一些金属体62从树脂包封体8中露出，如图51至53所示。在该结构中，在半导体芯片5a和5b处产生的热量通过管芯焊盘7a1和7a2从半导体芯片5a和5b的后表面辐射到布线板侧边。此外，热量甚至通过金属镀线48从半导体芯片5b的主表面辐射到外部。而且，热量通过管芯焊盘7a1和7a2以及金属体62从半导体芯片5a和5b的后表面辐射到树脂包封体8的外部。因此，可以获得比第十二和第十三实施例更高的逸散。通过在封装6a的上表面上放置散热片并将其键合在每个金属体62的露出表面上，可以进一步提高逸散。
根据第十五实施例，使得每个金属镀线48除具有在第十，第十三和第十四实施例中获得的有利效果之外还具有引线遗漏防止功能。在本实施例中，管芯焊盘7a1、7a2和7a3的面积形成得大于半导体芯片5a、5b和5c的面积。半导体芯片5a、5b和5c分别被如此布置以便接近管芯焊盘7a1、7a2和7a3的一侧。因此，尤其是由于在管芯焊盘7a1和7a2中存在免安装的大扁平区，所以与树脂包封体8的粘附力弱。因此，在管芯焊盘7a1和7a2上放置金属体62。由此，可以使管芯焊盘7a1和7a2的每一个和树脂包封体8之间的粘附力变高，以及改善辐射效果，由此使得可以进一步提高半导体器件的可靠性。
尽管已经基于实施例具体描述了由本发明人进行的发明，但是本发明不局限于这些实施例。不用说在不脱离其要点范围的情况下可以进行各种改变。
尽管上述实施例图示了扁平封装结构作为封装结构，但是本发明不局限于此。例如，可以采用BGA(球栅格阵列)封装结构。
在上述实施例中，例如，用功率MOS·FET作为例子说明了广泛用作电源电路的一个例子的DC-DC转换器。但是，本发明不局限于此。可以采用在其间插入有绝缘膜以代替例如氧化膜的功率MIS·FET(金属绝缘体半导体场效应晶体管)结构。
尽管以上描述主要描述了由本发明人进行的发明应用于用于控制CPU和DSP的电源电路的情况，其中该电源电路属于实现发明背景的应用领域，但是本发明不局限于此，而是可以以多种方式应用。本发明甚至可以应用于用于控制其他电路的电源电路。
本发明可应用于半导体制造业。

Claims (29)

1.一种半导体器件，包括：
分别以预定间隔布置的第一芯片安装部分、第二芯片安装部分和第三芯片安装部分；
布置在所述第一、第二和第三芯片安装部分周围的多个外部端子；
布置在所述第一芯片安装部分上方且具有第一场效应晶体管的第一半导体芯片；
布置在所述第二芯片安装部分上方且具有第二场效应晶体管的第二半导体芯片；
布置在所述第三芯片安装部分上方且包括用于控制所述第一和第二场效应晶体管工作的控制电路的第三半导体芯片；以及
包封所述第一、第二和第三半导体芯片、所述第一、第二和第三芯片安装部分、以及所述多个外部端子的一些的树脂体，
其中所述多个外部端子包括提供输入电源电位的第一电源端子、提供低于所述输入电源电位的电位的第二电源端子、控制所述第三半导体芯片的所述控制电路的信号端子、以及将输出电源电位输出到外部的输出端子，
其中所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源极至漏极路径，
其中所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源极至漏极路径，
其中所述第三半导体芯片的所述控制电路根据输入到所述信号端子的控制信号控制所述第一和第二场效应晶体管的栅极，以及
其中所述第三半导体芯片以使所述第三半导体芯片和所述第一半导体芯片之间的距离变得比所述第三半导体芯片和所述第二半导体芯片之间的距离更短的这种方式进行布置。
2.根据权利要求1的半导体器件，其中所述第一、第二和第三半导体芯片分别还具有正方形的主表面和分别沿正方形主表面布置的多个电极，并且沿限定最邻近所述第一和第二半导体芯片的所述主表面拐角的两侧边，布置所述第三半导体芯片的所述多个电极中的、电连接到所述第一和第二场效应晶体管的源极和栅极的电极。
3.根据权利要求1的半导体器件，其中所述第三半导体芯片的所述控制电路包括控制所述第一场效应晶体管的所述栅极的第一控制电路、和控制所述第二场效应晶体管的所述栅极的第二控制电路。
4.根据权利要求3的半导体器件，还包括将所述第一场效应晶体管的所述栅极与所述第一控制电路电连接的第一导线、以及将所述第二场效应晶体管的所述栅极与所述第二控制电路电连接的第二导线，
其中所述第一导线的长度比所述第二导线的长度短。
5.根据权利要求3的半导体器件，其中所述第三半导体芯片还包括正方形的主表面、形成在所述主表面上方的多个电极、以及包括所述第二控制电路的输出级的第三场效应晶体管，
其中所述第三场效应晶体管布置在所述第三半导体芯片的四个侧边中的最邻近所述第二半导体芯片的一个侧边上，以及
其中所述多个电极中的、连接到所述第三场效应晶体管的源极的源电极从其他电极观察布置在一个芯片内。
6.一种半导体器件，包括：
分别以预定间隔布置的第一芯片安装部分、第二芯片安装部分和第三芯片安装部分；
布置在所述第一、第二和第三芯片安装部分周围的多个外部端子；
布置在所述第一芯片安装部分上方且具有第一场效应晶体管的第一半导体芯片；
布置在所述第二芯片安装部分上方且具有第二场效应晶体管的第二半导体芯片；
布置在所述第三芯片安装部分上方且包括用于控制所述第一和第二场效应晶体管工作的控制电路的第三半导体芯片；以及
包封所述第一、第二和第三半导体芯片、所述第一、第二和第三芯片安装部分、以及所述多个外部端子的一些的树脂体，
其中所述多个外部端子包括提供输入电源电位的第一电源端子、提供低于所述输入电源电位的电位的第二电源端子、控制所述第三半导体芯片的所述控制电路的信号端子、以及将输出电源电位输出到外部的输出端子，
其中所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源极至漏极路径，
其中所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源极至漏极路径，
其中所述第三半导体芯片的所述控制电路根据输入到所述信号端子的控制信号控制所述第一和第二场效应晶体管的栅极，以及
其中所述第二半导体芯片布置在比所述输出端子更靠近所述第二电源端子的位置中。
7.根据权利要求6的半导体器件，其中所述第二半导体芯片还具有矩形主表面、以及形成在所述主表面上方的栅电极和源电极，而且所述栅电极和源电极分别由对应于顶层的金属布线形成，并连接到所述第二场效应晶体管的所述栅极和源极，
其中所述栅电极具有从所述第二半导体芯片的一对长侧边中的一个侧边延伸到其另一侧边的多个栅电极图形，以及
其中每个源电极具有布置在所述多个栅电极图形当中、并从所述第二半导体芯片的那对长侧边的所述另一侧边延伸到其一侧边的多个源电极图形。
8.根据权利要求7的半导体器件，其中所述多个栅电极图形中的每一个的一端没有到达所述长侧边的所述另一侧边。
9.根据权利要求6的半导体器件，其中所述第三半导体芯片还具有形成在其主表面上方的多个导线键合端子，并且连接到所述第二场效应晶体管的所述栅极的每个导线键合端子的外部尺寸以与所述第三半导体芯片的所述多个导线键合端子的外部尺寸相同的尺寸形成。
10.根据权利要求6的半导体器件，
其中所述第二半导体芯片具有正方形形状，以及
其中连接到所述第二场效应晶体管的所述栅极的所述导线键合端子布置在所述第二半导体芯片的所述四个拐角中的最靠近所述第三半导体芯片的所述拐角处。
11.根据权利要求6的半导体器件，
其中所述第三半导体芯片还包括控制所述第二场效应晶体管的所述栅极的控制电路、以及分别电连接所述第二场效应晶体管的所述源极和栅极与所述控制电路的第一和第二导线，以及
其中所述第一和第二导线并排形成。
12.根据权利要求6的半导体器件，
其中所述第三半导体芯片还具有控制所述第二场效应晶体管的所述栅极的控制电路、每个都电连接所述第二场效应晶体管的所述源极和所述第二电源端子的多个第一导线、以及电连接所述第二场效应晶体管的所述栅极和所述控制电路的第二导线，以及
其中所述多个第一导线比所述第二导线更厚。
13.根据权利要求6的半导体器件，还包括将所述第二场效应晶体管的所述源极与所述第二电源端子电连接的金属体。
14.一种半导体器件，包括：
分别以预定间隔布置的第一芯片安装部分、第二芯片安装部分和第三芯片安装部分；
布置在所述第一、第二和第三芯片安装部分周围的多个外部端子；
布置在所述第一芯片安装部分上方且具有第一场效应晶体管的第一半导体芯片；
布置在所述第二芯片安装部分上方且具有第二场效应晶体管的第二半导体芯片；
布置在所述第三芯片安装部分上方且包括用于控制所述第一和第二场效应晶体管工作的控制电路的第三半导体芯片；以及
包封所述第一、第二和第三半导体芯片、所述第一、第二和第三芯片安装部分、以及所述多个外部端子的一些的树脂体，
其中所述多个外部端子包括提供输入电源电位的第一电源端子、提供低于所述输入电源电位的电位的第二电源端子、控制第三半导体芯片的所述控制电路的信号端子、以及将输出电源电位输出到外部的输出端子，
其中所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源极至漏极路径，
其中所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源极至漏极路径，
其中所述第三半导体芯片的所述控制电路根据输入到所述信号端子的控制信号控制所述第一和第二场效应晶体管的所述栅极，以及
其中所述第一半导体芯片被如此布置以致接近所述第一芯片安装部分的一个侧边，该侧边邻近所述第二芯片安装部分的一个侧边。
15.根据权利要求14的半导体器件，
其中所述第一半导体芯片还具有矩形主表面、以及形成在所述主表面上方的栅电极和源电极，而且所述栅电极和源电极分别由对应于顶层的金属布线形成，并连接到所述第一场效应晶体管的所述栅极和源极，以及
其中每个源电极接近所述第一芯片安装部分的一个侧边布置，该侧边邻近所述第二芯片安装部分的一个侧边。
16.根据权利要求14的半导体器件，
其中以矩形的形式构形横断所述第一半导体芯片的厚度方向的扁平形状，以及接近所述第一芯片安装部分的一个侧边布置在长度方向形成的一个侧边，该第一芯片安装部分的该侧边邻近所述第二芯片安装部分的一个侧边，
其中所述半导体器件包括将所述第一场效应晶体管的所述源极与所述第二芯片安装部分电连接的多条导线，以及
其中所述多条导线并排地形成。
17.根据权利要求14的半导体器件，
其中所述第一半导体芯片还包括矩形主表面、以及形成在所述主表面上方的栅电极和源电极，而且所述栅电极和源电极分别由对应于顶层的金属布线形成，并连接到所述第二场效应晶体管的所述栅极和源极，
其中所述栅电极具有从所述第一半导体芯片的一对短侧边中的一个侧边延伸到其另一侧边的多个栅电极图形，以及
其中每个所述源电极具有布置在所述多个栅电极图形当中、且从所述第一半导体芯片的那对短侧边的所述另一侧边延伸到其一侧边的多个源电极图形。
18.根据权利要求17的半导体器件，
其中所述栅电极图形还具有在所述源电极之间形成的第一部分、和布置在所述第一半导体芯片的所述主表面周围的第二部分，以及
其中所述第一部分的宽度形成得大于所述第二部分的宽度。
19.根据权利要求18的半导体器件，还包括将所述第一场效应晶体管的所述源极与所述第二芯片安装部分电连接的多条导线，以及
其中所述多个导线以在其间插入有所述第一部分的Z字形形式布置。
20.根据权利要求14的半导体器件，
其中所述第三半导体芯片还具有多个端子，以及
其中所述第一场效应晶体管的所述栅极的外部尺寸以与所述第三半导体芯片的所述多个端子的外部尺寸相同的尺寸形成。
21.根据权利要求14的半导体器件，
其中所述第一半导体芯片还具有矩形主表面、以及形成在所述主表面上方的栅电极和源电极，而且所述栅电极和源电极分别由对应于顶层的金属布线形成，并连接到所述第二场效应晶体管的所述栅极和源极，以及
其中所述栅电极布置在接近与所述第三芯片安装部分的一个侧边邻近的一个侧边中心的位置。
22.根据权利要求14的半导体器件，还包括将所述第一场效应晶体管的所述源极与所述第二芯片安装部分电连接的金属体。
23.一种半导体器件，包括：
分别以预定间隔布置的第一芯片安装部分、第二芯片安装部分和第三芯片安装部分；
布置在所述第一、第二和第三芯片安装部分周围的多个外部端子；
布置在所述第一芯片安装部分上方且具有第一场效应晶体管的第一半导体芯片；
布置在所述第二芯片安装部分上方且具有第二场效应晶体管的第二半导体芯片；
布置在所述第三芯片安装部分上方且包括用于控制所述第一和第二场效应晶体管工作的控制电路的第三半导体芯片；以及
包封所述第一、第二和第三半导体芯片、所述第一、第二和第三芯片安装部分、以及所述多个外部端子的一些的树脂体，
其中所述多个外部端子包括提供输入电源电位的第一电源端子、提供低于所述输入电源电位的电位的第二电源端子、控制所述第三半导体芯片的所述控制电路的信号端子、以及将输出电源电位输出到外部的输出端子，
其中所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源极至漏极路径，
其中所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源极至漏极路径，
其中所述第三半导体芯片的所述控制电路根据输入到所述信号端子的控制信号，控制所述第一和第二场效应晶体管的栅极，以及
其中所述第一半导体芯片具有将所述第一场效应晶体管的所述源极与所述第二芯片安装部分电连接的多条第一导线、和将所述第一场效应晶体管的所述源极与所述控制电路电连接的多条第二导线。
24.根据权利要求23的半导体器件，其中所述多条第一导线形成得比所述多条第二导线更厚。
25.根据权利要求23的半导体器件，还包括将所述第一场效应晶体管的所述栅极与所述控制电路电连接的多条第三导线，
其中所述多条第二导线和所述多条第三导线并排地连接，以便彼此邻近。
26.一种半导体器件，包括：
分别以预定间隔布置的第一芯片安装部分、第二芯片安装部分和第三芯片安装部分；
布置在所述第一、第二和第三芯片安装部分周围的多个外部端子；
布置在所述第一芯片安装部分上方且具有第一场效应晶体管的第一半导体芯片；
布置在所述第二芯片安装部分上方且具有第二场效应晶体管的第二半导体芯片；
布置在所述第三芯片安装部分上方且包括用于控制所述第一和第二场效应晶体管工作的控制电路的第三半导体芯片；以及
包封所述第一、第二和第三半导体芯片、所述第一、第二和第三芯片安装部分以及所述多个外部端子中的一些的树脂体，
其中所述多个外部端子包括提供输入电源电位的第一电源端子、提供低于所述输入电源电位的电位的第二电源端子、控制所述第三半导体芯片的控制电路的信号端子、以及将输出电源电位输出到外部的输出端子，
其中所述第一场效应晶体管具有串联连接在所述第一电源端子和所述输出端子之间的源极至漏极路径，
其中所述第二场效应晶体管具有串联连接在所述输出端子和所述第二电源端子之间的源极至漏极路径，
其中所述第三半导体芯片的所述控制电路根据输入到所述信号端子的控制信号，控制所述第一和第二场效应晶体管的所述栅极，以及
其中通过具有第一主表面和与所述第一主表面相对的第二主表面的半导体衬底形成所述第一和第二场效应晶体管，由所述半导体衬底的所述第一主表面至其第二主表面形成沟槽，在所述沟槽的内壁表面上方形成栅极绝缘膜，在所述栅极绝缘膜上方形成栅电极，在所述第一主表面上方并且邻近于所述栅电极形成源极半导体区，以及在所述第二主表面上方形成漏极半导体区。
27.根据权利要求26的半导体器件，其中在所述第一和第二场效应晶体管的所述栅电极的侧表面处，和在所述半导体衬底的厚度方向，以及在所述源极和漏极半导体区之间，形成沟道形成半导体区。
28.根据权利要求26的半导体器件，其中所述第一半导体芯片的外部尺寸形成得大于所述第三半导体芯片的外部尺寸，以及所述第二半导体芯片的外部尺寸形成得大于所述第一半导体芯片的外部尺寸。
29.根据权利要求26的半导体器件，其中通过低于所述第二场效应晶体管的阈值电压的阈值电压，控制所述第一场效应晶体管的阈值电压。
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